DE112012001618T5 - Gestapelter Halbleiterkörper, Verfahren zum Herstellen desselben und Halbleiterelement - Google Patents

Gestapelter Halbleiterkörper, Verfahren zum Herstellen desselben und Halbleiterelement Download PDF

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Shinkuro Sato
Akito Kuramata
Yoshikatsu Morishima
Kazuyuki IIzuka
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Tamura Corp
Koha Co Ltd
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Tamura Corp
Koha Co Ltd
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Abstract

Problem: einen gestapelten Halbleiterkörper mit einem niedrigen elektrischen Widerstand in der Dickenrichtung, ein Verfahren zum Herstellen des gestapelten Halbleiterkörpers, und ein Halbleiterelement mit dem gestapelten Halbleiterkörper bereitzustellen. Lösung: ein gestapelter Halbleiterkörper (1) ist bereitgestellt, der ein Ga2O3-Substrat (2), das als eine Hauptebene eine Ebene hat, auf der Sauerstoffatome in einem hexagonalen Gitter angeordnet sind, eine AIN-Pufferschicht (3), die auf dem Ga2O3-Substrat (2) gebildet ist, und eine Nitridhalbleiterschicht (4), die auf der AIN-Pufferschicht gebildet ist, enthält.

Description

  • Technisches Gebiet
  • Die Erfindung bezieht sich auf ein Halbleiterlaminat (oder gestapelten Körper), ein Verfahren zum Herstellen des Halbleiterlaminats und ein Halbleiterelement.
  • Stand der Technik
  • Herkömmlich ist ein Halbleiterelement mit einem Halbleiterlaminat bekannt, das ein Ga2O3-Substrat, eine AIN-Pufferschicht und eine GaN-Schicht aufweist (siehe z. B. PTL 1). Gemäß Patentliteratur 1 ist die AIN-Pufferschicht durch Wachsen eines AIN-Kristalles auf dem Ga2O3-Substrat so gebildet, dass sie eine Dicke von 10 bis 30 nm hat. Zusätzlich enthält die GaN-Schicht, die durch Wachsen eines GaN-Kristalls auf der AIN-Pufferschicht gebildet wird, Si als einen Donor.
  • Referenzliste
  • Patentliteratur
    • PTL 1: JP-A-2006-310765
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • In einem Element eines vertikalen Typs mit einem vertikalen Stromfluss, wie z. B. dem Halbleiterelement von PTL 1, ist es wichtig, einen elektrischen Widerstand des Halbleiterlaminats in einer Dickenrichtung zu reduzieren.
  • Deswegen ist es eine Aufgabe der Erfindung, ein Halbleiterlaminat mit einem kleinen elektrischen Widerstand in der Dickenrichtung, ein Verfahren zum Herstellen des Halbleiterlaminats, und ein Halbleiterelement, das mit dem Halbleiterlaminat versehen ist, bereitzustellen.
  • Lösung des Problems
  • Um die oben erwähnte Aufgabe zu erfüllen, stellt die vorliegende Erfindung ein Halbleiterlaminat in [1] bis [9], ein Halbleiterelement in [10] und einen Prozess zum Herstellen des Halbleiterlaminats in [11] bis [13] bereit.
    • [1] Halbleiterlaminat mit: einem Ga2O3-Substrat mit einer Hauptfläche, in der Sauerstoffatome in einem hexagonalen Gittermuster angeordnet sind; eine AIN-Pufferschicht auf dem Ga2O3-Substrat; und eine Nitridhalbleiterschicht auf der AIN-Pufferschicht.
    • [2] Halbleiterlaminat nach [1], wobei die Hauptfläche des Ga2O3-Substrats eine der Ebenen (101), (–201), (301) und (3–10) aufweist.
    • [3] Halbleiterlaminat nach [2], wobei die Hauptfläche des Ga2O3-Substrats eine (101) Ebene aufweist.
    • [4] Halbleiterlaminat nach einem der Ansprüche [1] bis [3], wobei die AIN-Pufferschicht eine Dicke von nicht weniger als 1 nm und nicht mehr als 5 nm hat.
    • [5] Halbleiterlaminat nach [4], wobei die AIN-Pufferschicht eine Dicke von nicht weniger als 2 nm und nicht mehr als 3 nm hat.
    • [6] Halbleiterlaminat nach [1], wobei die Nitridhalbleiterschicht eine GaN-Schicht aufweist.
    • [7] Halbleiterlaminat nach [1], wobei ein Spannungsabfall in seiner Dickenrichtung nicht mehr als 0,6 V ist.
    • [8] Halbleiterlaminat nach [1], wobei die Nitridhalbleiterschicht einen Bereich hoher Si-Konzentration aufweist, der in einem Bereich auf einer Seite der AIN-Pufferschicht gebildet ist und eine Si-Konzentration von nicht weniger als 5 × 1018/cm3 hat.
    • [9] Halbleiterlaminat nach [8], wobei der Bereich hoher Si-Konzentration eine Dicke von nicht weniger als 2 nm hat.
    • [10] Halbleiterelement mit einem Halbleiterlaminat, das aufweist: ein Ga2O3-Substrat mit einer Hauptfläche, in der Sauerstoffatome in einem hexagonalen Gittermuster angeordnet sind; eine AIN Pufferschicht auf dem Ga2O3-Substrat; und eine Nitridhalbleiterschicht auf der AIN-Pufferschicht, wobei ein elektrischer Strom in einer Richtung einer Dicke des Halbleiterlaminats zugeführt wird.
    • [11] Verfahren zum Herstellen eines Halbleiterlaminats mit: einem Schritt des Bildens einer AIN-Pufferschicht durch epitaktisches Wachsen eines AIN-Kristalls unter einer Temperaturbedingung von nicht mehr als 500°C auf einem Ga2O3-Substrat, das eine Hauptfläche aufweist, in der Sauerstoffatome in einem hexagonalen Gittermuster angeordnet sind; und einem Schritt des Bildens einer Nitridhalbleiterschicht durch Wachsen eines Nitridhalbleiterkristalls auf der AIN-Pufferschicht.
    • [12] Verfahren zum Herstellen eines Halbleiterlaminats nach [11], wobei die AIN-Pufferschicht angepasst ist, eine Dicke von nicht weniger als 1 nm und nicht mehr als 5 nm zu haben.
    • [13] Verfahren zum Herstellen eines Halbleiterlaminats nach [11] oder [12], wobei der Nitridhalbleiterkristall einen GaN-Kristall aufweist.
  • Vorteilhafte Effekte der Erfindung
  • Gemäß der Erfindung ist es möglich, ein Halbleiterlaminat, das einen kleinen elektrischen Widerstand in der Dickenrichtung hat, ein Verfahren zum Herstellen des Halbleiterlaminats, und ein Halbleiterelement, das mit dem Halbleiterlaminat versehen ist, bereitzustellen.
  • Kurze Beschreibung der Zeichnungen
  • 1A ist eine Querschnittsansicht, die ein Halbleiterlaminat in einem ersten Ausführungsbeispiel zeigt.
  • 1B ist eine Querschnittsansicht, die ein Halbleiterlaminat in dem ersten Ausführungsbeispiel zeigt.
  • 2 ist eine Querschnittsansicht, die einen vertikalen FET in einem zweiten Ausführungsbeispiel zeigt.
  • 3 ist eine Querschnittsansicht, die einen vertikalen FET in einem dritten Ausführungsbeispiel zeigt.
  • 4 ist eine Querschnittsansicht, die einen vertikalen FET in einem vierten Ausführungsbeispiel zeigt.
  • 5 ist eine Querschnittsansicht, die einen vertikalen FET in einem fünften Ausführungsbeispiel zeigt.
  • 6 ist eine Querschnittsansicht, die einen HBT in einem sechsten Ausführungsbeispiel zeigt.
  • 7 ist eine Querschnittsansicht, die ein SBD in einem siebten Ausführungsbeispiel zeigt.
  • 8 ist eine Querschnittsansicht, die ein LED in einem achten Ausführungsbeispiel zeigt.
  • 9 ist ein Graph, der eine Beziehung zwischen einer Dicke einer AIN-Pufferschicht und einem Spannungsabfall in einem Beispiel zeigt.
  • 10 ist ein Graph, der eine Beziehung zwischen einer Dicke einer AIN-Pufferschicht und einer Halbwertsbreite einer Röntgendiffraktometrie-Rocking-Kurve in einem Beispiel zeigt.
  • Beschreibung von Ausführungsbeispielen
  • In den vorliegenden Ausführungsbeispielen ist es möglich, ein Halbleiterlaminat zu bilden, das ein Ga2O3-Substrat, eine AIN-Pufferschicht und eine Nitridhalbleiterschicht wie z. B. eine GaN-Schicht aufweist, und einen geringen elektrischen Widerstand in einer Dickenrichtung hat. Die Erfinder haben gefunden, dass es möglich ist, epitaktisch einen Nitridhalbleiterkristall, wie z. B. einen GaN-Kristall mit einer Spiegeloberfläche wachsen zu lassen, wenn die AIN-Pufferschicht durch epitaktisches Wachsen eines AIN-Kristalls auf einem Ga2O3-Substrat mit einer speziellen Ebene als einer Hauptfläche gebildet wird, selbst wenn die AIN-Pufferschicht dünn ist. Es ist möglich, einen elektrischen Widerstand des Halbleiterlaminats in der Dickenrichtung durch Reduzieren der Dicke der AIN-Pufferschicht sehr zu reduzieren.
  • Zusätzlich ist es in den vorliegenden Ausführungsbeispielen ermöglicht, durch eine Verwendung eines Halbleiterlaminats mit einem geringen elektrischen Widerstand in der Dickenrichtung ein hochperformantes Halbleiterelement zu bilden. Beispiele der Ausführungsbeispiele werden im Detail unten beschrieben.
  • Erstes Ausführungsbeispiel
  • 1A ist eine Querschnittsansicht, die ein Halbleiterlaminat in dem ersten Ausführungsbeispiel zeigt. Ein Halbleiterlaminat 1 enthält ein Ga2O3-Substrat 2, eine AIN-Pufferschicht 3 und eine Nitridhalbleiterschicht 4.
  • Das Ga2O3-Substrat 2 ist aus einem β-Ga2O3-Einkristall gebildet. Das Ga2O3-Substrat 2 ist ein Substrat, dessen Hauptfläche eine Ebene mit Sauerstoffatomen ist, die in einem hexagonalen Gitter angeordnet sind, d. h. irgendeine von Ebenen (101), (–201), (301) und (3–10). In diesem Fall kann ein Nitridhalbleiterkristall mit einer flachen Oberfläche auf der AIN-Pufferschicht 3 gewachsen werden, um die Nitridhalbleiterschicht 4 zu bilden, selbst wenn die AIN-Pufferschicht 3 dünn ist (z. B. nicht mehr als 10 nm). Es ist besonders bevorzugt, dass die Hauptfläche des Ga2O3-Substrats 2 eine (101) Ebene ist.
  • Es soll bemerkt werden, dass, wenn eine dünne AIN-Pufferschicht auf einem Ga2O3-Substrat gebildet wird, dessen Hauptfläche eine andere Ebene als die oben erwähnten Ebenen (z. B. eine (100) Ebene) ist, ein epitaktisch auf solch einer AIN-Pufferschicht gewachsener GaN-Kristall in einer hexagonalen Buckelform wächst, und eine Oberfläche des Kristalls keine Spiegeloberfläche wird.
  • Ein AIN-Kristall wird epitaktisch auf dem Ga2O3-Substrat 2 durch ein MOCVD-Verfahren (Metallorganische chemische Verdampfungsablagerung) etc. gewachsen, wodurch die AIN-Pufferschicht 3 gebildet wird. Eine Wachstumstemperatur des AIN-Kristalls ist 350 bis 600 C°, besonders bevorzugt 380 bis 500 C°.
  • Die Dicke der AIN-Pufferschicht 3 ist 1 bis 5 nm (nicht weniger als 1 nm und nicht mehr als 5 nm), bevorzugter 2 bis 3 nm. Wenn die Dicke weniger als 1 nm ist, wächst ein Nitridhalbleiterkristall wie z. B. ein GaN-Kristall, der die Nitridhalbleiterschicht 4 darstellt, in einer hexagonalen Buckelform auf, und seine Oberfläche wird keine Spiegelfläche. Währenddessen ist der elektrische Widerstand des Halbleiterlaminats 1 in der Dickenrichtung hoch, wenn die Dicke mehr als 5 nm ist. Wenn die Dicke 2 bis 3 nm ist, ist der elektrische Widerstand des Halbleiterlaminats 1 in der Dickenrichtung niedrig und es ist auch relativ einfach, eine Spiegelfläche des Nitridhalbleiterkristalls zu erhalten, der auf der AIN-Pufferschicht 3 wächst.
  • Zusätzlich ist die Kristallqualität der Nitridhalbleiterschicht 4 verbessert, je dünner die AIN-Pufferschicht 3 ist. Wenn die Dicke der AIN-Pufferschicht 3 z. B. 1 bis 5 nm ist, ist es möglich, die Nitridhalbleiterschicht 4 mit ausreichender Kristallqualität zu bilden.
  • Ein Nitridhalbleiterkristall wie z. B. ein GaN-Kristall, wird epitaktisch auf der AIN-Pufferschicht 3 durch das MOCVD-Verfahren usw. gebildet, wobei eine leitfähige Verunreinigung wie z. B. Si hinzugefügt wird, wodurch die Nitridhalbleiterschicht 4 gebildet wird. Wenn der GaN-Kristall als der Nitridhalbleiterkristall verwendet wird, ist seine Wachstumstemperatur z. B. 800 bis 1100 C°. Die Dicke der Nitridhalbleiterschicht 4 ist z. B. 2 μm. Eine Si-Konzentration der Nitridhalbleiterschicht 4 ist z. B. 2 × 1018/cm3.
  • Zusätzlich kann, wie in 1B gezeigt, die Nitridhalbleiterschicht 4 des Halbleiterlaminats 1 einen Bereich hoher Si-Konzentration 4a in der Nachbarschaft einer Oberfläche auf der Seite der AIN-Pufferschicht 3 enthalten. Es ist möglich, den elektrischen Widerstand des Halbleiterlaminats 1 in der Dickenrichtung durch Bilden des Bereichs hoher Si-Konzentration 4a in der Nitridhalbleiterschicht 4 weiter zu reduzieren.
  • Der Bereich hoher Si-Konzentration 4a wird durch Hinzufügen einer höheren Menge von Si in der Anfangsphase des Wachstums des Nitridhalbleiterkristalls auf der AIN-Pufferschicht 3 gebildet.
  • Die Si-Konzentration des Bereichs hoher Si-Konzentration 4a ist höher als die des verbleibenden Bereichs 4b. Die Si-Konzentration des Bereichs hoher Si-Konzentration 4a ist nicht weniger als 5 × 1018/cm3, besonders bevorzugt nicht weniger als 1 × 1019/cm3.
  • Zusätzlich ist die Dicke des Bereichs hoher Si-Konzentration 4a bevorzugt nicht weniger als 2 nm, um weiter den elektrischen Widerstand des Halbleiterlaminats 1 in der Dickenrichtung zu reduzieren.
  • Zweites Ausführungsbeispiel
  • Ein vertikaler FET (Feldeffekttransistor) mit dem Halbleiterlaminat 1 des ersten Ausführungsbeispiels wird als das zweite Ausführungsbeispiel beschrieben.
  • 2 ist eine Querschnittsansicht, die einen vertikalen FET zeigt, der ein Halbleiterelement gemäß dem zweiten Ausführungsbeispiel ist. Ein vertikaler FET 10 enthält das Halbleiterlaminat 1, in dem das Ga2O3-Substrat 2, die AIN-Pufferschicht 3 und eine n+-GaN-Schicht 15 als eine Nitridhalbleiterschicht enthalten sind, einen GaN-basierten vertikalen FET 14, der auf einer Oberfläche (obere Oberfläche in 2) der n+-GaN-Schicht 15 gebildet ist, eine Gate-Elektrode 11 und eine Source-Elektrode 12, die auf dem GaN-basierten vertikalen FET 14 gebildet sind, und eine Drain-Elektrode 13, die auf einer Oberfläche (untere Oberfläche in 2) des Ga2O3-Substrats 2 gebildet ist.
  • Es soll bemerkt werden, dass der vertikale FET 10 ein Beispiel eines vertikalen FETs ist, der unter Verwendung des Halbleiterlaminats 1 gebildet werden kann.
  • Drittes Ausführungsbeispiel
  • Ein vertikaler FET mit dem Halbleiterlaminat 1 des ersten Ausführungsbeispiels und mit einer MIS-Gatestruktur (Metallisolatorhalbleiter) wird als das dritte Ausführungsbeispiel beschrieben.
  • 3 ist eine Querschnittsansicht, die einen vertikalen FET zeigt, der ein Halbleiterelement gemäß dem dritten Ausführungsbeispiel ist. Ein vertikaler FET 20 enthält das Halbleiterlaminat 1, in dem das Ga2O3-Substrat 2, die AIN-Pufferschicht 3 und die Nitridhalbleiterschicht 4 enthalten sind, einen P+-Bereich 25, der durch Einführen einer p-Typ-Verunreinigung in die Nitridhalbleiterschicht 4 gebildet wird, eine Al0,2Ga0,8N-Schicht 26, die auf einer Oberfläche (obere Oberfläche in 3) der Nitridhalbleiterschicht 4 gebildet ist, einen n+-Bereich 27, der durch Einführen einer n-Typ-Verunreinigung, wie z. B. Si, in die Al0,2Ga0,8N-Schicht 26 gebildet ist, eine Gate-Elektrode 21, die auf der Al0,2Ga0,8N-Schicht 26 mittels einer Gate-Isolationsschicht 24 gebildet ist, eine Source-Elektrode 22, die sowohl mit dem n+-Bereich 27 als auch mit dem P+-Bereich 25 verbunden ist, und eine Drain-Elektrode 23, die auf einer Oberfläche (untere Oberfläche in 3) des Ga2O3-Substrats 2 gebildet ist.
  • Hier hat die Nitridhalbleiterschicht 4 z. B. eine Dicke von 6 μm und eine Si-Konzentration von 1 × 1018/cm3. Unterdessen hat der P+-Bereich 25 z. B. eine Dicke von 1 μm und eine P-Typ-Verunreinigungskonzentration von 1 × 1018/cm3. Die Al0,2Ga0,8N-Schicht 26 enthält keine Verunreinigungen. Die Source-Elektrode 22 und die Drain-Elektrode 23 sind Laminate von z. B. einem Ti-Film und einem Al-Film. Die Gate-Elektrode 21 und die Gate-Isolationsschicht 24 sind aus z. B. Al bzw. SiO2 gebildet.
  • Es soll bemerkt werden, dass der vertikale FET ein Beispiel eines vertikalen FETs mit einer MIS-Gatestruktur ist, die unter Verwendung des Halbleiterlaminats 1 gebildet werden kann.
  • Viertes Ausführungsbeispiel
  • Ein vertikaler FET mit dem Halbleiterlaminat 1 des ersten Ausführungsbeispiels und einer Schottky-Gatestruktur wird als das vierte Ausführungsbeispiel beschrieben.
  • 4 ist eine Querschnittsansicht, die einen vertikalen FET zeigt, der ein Halbleiterelement gemäß dem vierten Ausführungsbeispiel ist. Ein vertikaler FET 30 enthält das Halbleiterlaminat 1, in dem das Ga2O3-Substrat 2, die AIN-Pufferschicht 3 und die Nitridhalbleiterschicht 4 enthalten sind, eine P+-GaN-Schicht 34, eine n+-GaN-Schicht 35, eine GAN-Schicht 36 und eine Al0,2Ga0,8N-Schicht 37, die nacheinander auf einer Oberfläche (obere Oberfläche in 4) der Nitridhalbleiterschicht 4 geschichtet sind, eine Gate-Elektrode 31, die auf der Al0,2Ga0,8N-Schicht 37 gebildet ist, eine Source-Elektrode 32, die mit der P+-GaN-Schicht 34, der n+-GaN-Schicht 35, der GaN-Schicht 36 und der Al0,2Ga0,8N-Schicht 37 verbunden ist, und eine Drain-Elektrode 33, die auf einer Oberfläche (untere Oberfläche in 4) des Ga2O3-Substrats 2 gebildet ist.
  • Hier hat die Nitridhalbleiterschicht 4 z. B. eine Dicke von 6 μm und eine Si-Konzentration von 1 × 1016/cm3. Unterdessen hat die P+-GaN-Schicht 34 z. B. eine Dicke von 1 μm und eine p-Typ-Verunreinigungskonzentration von 1 × 1018/cm3. Zusätzlich hat die N+-GaN-Schicht 35 z. B. eine Dicke von 200 nm und eine n-Typ-Verunreinigungskonzentration von 1 × 1018/cm3. Die GaN-Schicht 36 enthält keine Verunreinigungen und hat eine Dicke von z. B. 100 nm. Die Al0,2Ga0,8N-Schicht 37 enthält keine Verunreinigungen und hat eine Dicke von z. B. 30 nm. Die Source-Elektrode 32 und die Drain-Elektrode 33 sind Laminate von z. B. einer Ti-Schicht und einer Al-Schicht. Die Gate Elektrode 31 ist ein Laminat von z. B. einer Ni-Schicht und einer Au-Schicht.
  • Es soll bemerkt werden, dass der vertikale FET 30 ein Beispiel eines vertikalen FETs mit einer Schottky-Gatestruktur ist, der unter Verwendung des Halbleiterlaminats 1 gebildet werden kann.
  • Fünftes Ausführungsbeispiel
  • Ein weiterer vertikaler FET mit dem Halbleiterlaminat 1 des ersten Ausführungsbeispiels und einer Schottky-Gatestruktur wird als das fünfte Ausführungsbeispiel beschrieben.
  • 5 ist eine Querschnittansicht, die einen vertikalen FET zeigt, der ein Halbleiterelement gemäß dem fünften Ausführungsbeispiel ist. Ein vertikaler FET 40 enthält das Halbleiterlaminat 1, in dem das Ga2O3-Substrat 2, die AIN-Pufferschicht 3 und die Nitridhalbleiterschicht 4 enthalten sind, eine n–-GaN-Schicht 44, die auf einer Oberfläche (obere Oberfläche in 5) der Nitridhalbleiterschicht 4 gebildet ist, eine Gate-Elektrode 41, die auf einem flachen Abschnitt der n–-GaN-Schicht 44 gebildet ist, eine Source-Elektrode 42, die auf einem erhabenen Abschnitt der n–-GaN-Schicht 44 mittels einer n+-InAlGaN-Kontaktschicht 45 gebildet ist, und eine Drain-Elektrode 43, die auf einer Oberfläche (untere Oberfläche in 5) des Ga2O3-Substrats 2 gebildet ist.
  • Hier hat die Nitridhalbleiterschicht 4 zum Beispiel eine Dicke von 6 μm und eine Si-Konzentration von 1 × 1018/cm3. Unterdessen hat der flache Abschnitt der n–-GaN-Schicht 44 zum Beispiel eine Dicke von 3 μm und eine n-Typ-Verunreinigungskonzentration von 1 × 1016/cm3. Die Source-Elektrode 42 ist zum Beispiel aus WSi gebildet. Die Drain-Elektrode 43 ist ein Laminat von zum Beispiel einer Ti-Schicht und einer Al-Schicht. Die Gate-Elektrode 41 ist zum Beispiel aus PdSi gebildet.
  • Es soll bemerkt werden, dass der vertikale FET 40 ein Beispiel eines vertikalen FETs mit einer Schottky-Gatestruktur ist, der unter Bildung des Halbleiterlaminats 1 gebildet werden kann.
  • Sechstes Ausführungsbeispiel
  • Ein bipolarer Transistor mit Heteroübergang (HBT), der das Halbleiterlaminat 1 des ersten Ausführungsbeispiels enthält, wird als das sechste Ausführungsbeispiel beschrieben.
  • 6 ist eine Querschnittsansicht, die einen HBT zeigt, der ein Halbleiterelement gemäß dem sechsten Ausführungsbeispiel ist. Ein HBT enthält das Halbleiterlaminat 1, in dem das Ga2O3-Substrat 2, die AIN-Pufferschicht 3 und die Nitridhalbleiterschicht 4 enthalten sind, eine n–-GaN-Schicht 54 und eine p+-GaN-Schicht 55, die auf einer Oberfläche (obere Oberfläche in 6) der Nitridhalbleiterschicht 4 geschichtet sind, eine n+-Al0,1Ga0,9N-Schicht 56 und eine n+-GaN-Schicht 57, die auf der p+-GaN-Schicht 55 geschichtet sind, eine Basiselektrode 51, die auf der p+-GaN-Schicht 55 gebildet ist, eine Emitterelektrode 52, die auf der n+-GaN-Schicht 57 gebildet ist, und eine Kollektorelektrode 53, die auf einer Oberfläche (untere Oberfläche in 6) des Ga2O3-Substrats 2 gebildet ist.
  • Hier hat die Nitridhalbleiterschicht 4 zum Beispiel eine Dicke von 4 μm und eine Si-Konzentration von 1 × 1018/cm3. Unterdessen hat die n–-GaN-Schicht 54 zum Beispiel eine Dicke von 2 μm und eine n-Typ-Verunreinigungskonzentration von 1 × 1016/cm3. Zusätzlich hat die p+-GaN-Schicht 55 zum Beispiel eine Dicke von 100 nm und eine p-Typ-Verunreinigungskonzentration von 1 × 1018/cm3. Dann hat die n+-Al0,1Ga0,9N-Schicht 56 zum Beispiel eine Dicke von 500 nm und eine n-Typ-Verunreinigungskonzentration von 1 × 1018/cm3. Zusätzlich hat die n+-GaN-Schicht 57 zum Beispiel eine Dicke von 1 μm und eine n-Typ-Verunreinigungskonzentration von 1 × 1018/cm3. Die Emitterelektrode 52 ist ein Laminat von zum Beispiel einer Ti-Schicht und einer Al-Schicht. Die Kollektorelektrode 53 ist ein Laminat von zum Beispiel einer Ti-Schicht und einer Au-Schicht. Die Basiselektrode 51 ist ein Laminat von zum Beispiel einer Ni-Schicht und einer Au-Schicht.
  • Es soll bemerkt werden, dass der HBT 50 ein Beispiel eines bipolaren Transistors mit Heteroübergang ist, der unter Verwendung des Halbleiterlaminats 1 gebildet werden kann.
  • Siebtes Ausführungsbeispiel
  • Eine Schottky-Barrierendiode (SBD) mit dem Halbleiterlaminat 1 des ersten Ausführungsbeispiels wird als das siebte Ausführungsbeispiel beschrieben.
  • 7 ist eine Querschnittsansicht, die ein SBD zeigt, das ein Halbleiterelement gemäß dem siebten Ausführungsbeispiel ist. Ein SBD 60 enthält das Halbleiterlaminat 1, in dem das Ga2O3-Substrat 2, die AIN-Pufferschicht 3 und die Nitridhalbleiterschicht 4 enthalten sind, eine n–-GaN-Schicht 63, die auf einer Oberfläche (obere Oberfläche in 7) der Nitridhalbleiterschicht 4 gebildet ist, eine Anodenelektrode 61, die auf der n–-GaN-Schicht 63 gebildet ist, und eine Kathodenelektrode 62, die auf einer Oberfläche (untere Oberfläche in 7) des Ga2O3-Substrats 2 gebildet ist.
  • Hier hat die Nitridhalbleiterschicht 4 zum Beispiel eine Dicke von 6 μm und eine Si-Konzentration 1 × 1018/cm3. Unterdessen hat die n–-GaN-Schicht 63 zum Beispiel eine Dicke von 7 μm und eine n-Typ-Verunreinigungskonzentration von 1 × 1016/cm3. Die Anodenelektrode 61 ist zum Beispiel aus Au gebildet. Die Kathodenelektrode ist ein Laminat von zum Beispiel einer Ti-Schicht und einer Al-Schicht.
  • Es soll bemerkt werden, dass die SBD 60 ein Beispiel einer Schottky-Barrierendiode ist, die unter Verwendung des Halbleiterlaminats 1 gebildet werden kann.
  • Achtes Ausführungsbeispiel
  • Eine lichtemittierende Diode (LED) mit dem Halbleiterlaminat 1 des ersten Ausführungsbeispiels wird als das achte Ausführungsbeispiel beschrieben.
  • 8 ist eine Querschnittsansicht, die eine LED zeigt, die ein Halbleiterelement gemäß dem achten Ausführungsbeispiel ist. Eine LED 70 enthält das Halbleiterlaminat 1, in dem das Ga2O3-Substrat 2, die AIN-Pufferschicht 3 und die Nitridhalbleiterschicht 4 enthalten sind, eine Emissionsschicht 73, ein p-Typ-Mantelschicht 74 und eine p-Typ-Kontaktschicht 75, die auf einer Oberfläche (obere Oberfläche in 8) der Nitridhalbleiterschicht 4 geschichtet sind, eine p-Elektrode 71, die auf der p-Typ-Kontaktschicht 75 gebildet ist, und eine n-Elektrode 72, die auf einer Oberfläche (untere Oberfläche in 8) des Ga2O3-Substrats 2 gebildet ist.
  • Hier hat die Nitridhalbleiterschicht 4 zum Beispiel eine Dicke von 5 μm und eine Si-Konzentration von 1 × 1018/cm3. Die Nitridhalbleiterschicht 4 fungiert als eine n-Typ-Mantelschicht. Unterdessen enthält die Emissionsschicht 73 zum Beispiel drei Paare von Mehrfachquantenwallstrukturen, die jeweils einen 8 nm dicken GaN-Kristall und einen 2 nm dicken InGaN-Kristall aufweisen. Dann ist die p-Typ-Mantelschicht 74 zum Beispiel aus einem GaN-Kristall mit einer Mg-Konzentration von 5.0 × 1019/cm3 gebildet und hat eine Dicke von 150 nm. Zusätzlich ist die p-Typ-Kontaktschicht 75 zum Beispiel aus einem GaN-Kristall mit einer Mg-Konzentration von 1.5 × 1020/cm3 gebildet und hat eine Dicke von 10 nm.
  • Es soll bemerkt werden, dass die LED 70 ein Beispiel einer lichtemittierenden Diode ist, die unter Verwendung des Halbleiterlaminats 1 gebildet werden kann.
  • Effekte der Ausführungsbeispiele
  • In dem ersten Ausführungsbeispiel ist die AIN-Pufferschicht 3 durch epitaktisches Wachsen eines AIN-Kristalls auf dem Ga2O3-Substrat 2 gebildet, dessen Hauptfläche eine Ebene mit Sauerstoffatomen ist, die in einem hexagonalen Gitter angeordnet sind, d. h. irgendeine von Ebenen (101), (–201), (301) und (3–10).
  • Deswegen ist es, selbst wenn die AIN-Pufferschicht 3 dünn ist, möglich, einen Nitridhalbleiterkristall wie zum Beispiel einen GaN-Kristall mit einer Spiegelfläche epitaktisch zu wachsen, wodurch die Nitridhalbleiterschicht 4 mit einer Spiegelfläche gebildet wird. Es ist deswegen möglich, den elektrischen Widerstand des Halbleiterlaminats 1 in der Dickenrichtung durch Reduzieren der Dicke der AIN-Pufferschicht 3 sehr zu reduzieren.
  • Zusätzlich ist der Bereich hoher Si-Konzentration 4a mit einer Si-Konzentration von nicht weniger als 5 × 1018/cm3 in der Halbleiterschicht 4 gebildet, und dies ermöglicht es, dass der elektrische Widerstand des Halbleiterlaminats 1 in der Dickenrichtung weiter reduziert wird. Es wird angenommen, dass dies ist, weil Elektronen durch eine Potenzialbarriere an einer Heterogrenzfläche durch Bilden des Bereichs hoher Si-Konzentration 4a mit einer hohen Konzentration von Si tunneln, und dies ermöglicht es einem elektrischen Strom, einfach zu passieren.
  • Zusätzlich ermöglicht es der Bereich hoher Si-Konzentration 4a mit einer Dicke von nicht weniger als 2 nm, dass der elektrische Widerstand des Halbleiterlaminats in der Dickenrichtung weiter reduziert wird.
  • Zusätzlich ist es gemäß den zweiten bis achten Ausführungsbeispielen möglich, ein hochperformantes vertikales Halbleiterelement durch Bilden eines vertikalen Halbleiterelements zu bilden, das das Halbleiterlaminat 1 enthält, und in dem ein Strom in einer Dickenrichtung des Halbleiterlaminats 1 fließt.
  • Das Halbleiterlaminat 1 des vorliegenden Ausführungsbeispiels wurde evaluiert, wie in den folgenden Beispielen 1 und 2 gezeigt.
  • Beispiel 1
  • In Beispiel 1 wurden mehrere gestapelte Halbleiterkörper 1 mit AIN-Pufferschichten 3 mit verschiedenen Dicken in einem Bereich von 0,5 bis 32 Nanometern gebildet, um eine Beziehung zwischen einer Dicke der AIN-Pufferschicht 3 und dem elektrische Widerstand des Halbleiterlaminats 1 in der Dickenrichtung zu untersuchen. Jedes Halbleiterlaminat 1 wurde durch den folgenden Prozess gebildet.
  • Zuerst wurde das Ga2O3-Substrat 2 mit einer (101) Ebene als eine Hauptfläche mit einem organischen Lösungsmittel und Säure gereinigt und wurde anschließend in eine MOCVD-Vorrichtung platziert. Als Nächstes wurde eine Nitrierung seiner Oberfläche bei einer Substrattemperatur von 550°C in einer Ammoniak-Atmosphäre (NH3) durchgeführt, die mit Stickstoff verdünnt war.
  • Danach wurde ein AIN-Kristall durch Fließenlassen von TMA (Trimethylaluminium) und NH3 in einen Ofen bei einer Substrattemperatur von 450°C gewachsen, wodurch die AIN-Pufferschicht 3 gebildet wurde, die eine Niedrigtemperatur-AIN-Pufferschicht ist.
  • Nachdem die Substrattemperatur auf 1050°C erhöht wurde, wurde die Ofenatmosphäre in Wasserstoff geändert, und dann wurden TMG (Trimethylgallium), NH3 und Monosilan (MtSiH3) in den Ofen fließen gelassen, um einen GaN-Kristall mit einer Si-Konzentration von 2,0 × 1018/cm3 wachsen zu lassen, wodurch die Nitridhalbleiterschicht 4 mit einer Dicke von 2 μm gebildet wurde.
  • Danach wurden Elektroden auf Oberflächen des Ga2O3-Substrats 2 bzw. der Nitridhalbleiterschicht 4, die durch den oben erwähnten Prozess hergestellt wurde, gebildet. Dann wurde eine Spannung zwischen den Elektroden angelegt, und ein Spannungsabfall bei einer Stromdichte von 220 A/cm2 wurde gemessen.
  • 9 ist ein Graph, der eine Beziehung zwischen einer Dicke der AIN-Pufferschicht und einem Spannungsabfall bei einer Stromdichte von 220 A/cm2 zeigt. Wie in 9 gezeigt, ist, je kleiner die Dicke der AIN-Pufferschicht 3 ist, der Spannungsabfall umso kleiner, d. h. der elektrische Widerstand des Halbleiterlaminats 1 in der Dickenrichtung ist umso geringer. Der Spannungsabfall ist mit 0,5 V besonders klein, wenn die Dicke der AIN-Pufferschicht 3 nicht mehr als 4 nm ist. Ein hochperfomantes Halbleiterelement kann unter Verwendung des Halbleiterlaminats 1 hergestellt werden, wenn der Spannungsabfall zum Beispiel nicht mehr als 0.6 V ist.
  • Zusätzlich wurde die Kristallqualität der Nitridhalbleiterschicht 4, die aus einem GaN-Kristall gebildet ist, der durch den oben erwähnten Prozess hergestellt wurde, unter Verwendung eines Röntgendiffraktometers evaluiert. Eine Messung wurde auf den Ebenen (002) und (101) des GaN-Kristalls durchgeführt, der die Nitridhalbleiterschicht 4 darstellt.
  • 10 ist ein Graph, der eine Beziehung zwischen einer Dicke der AIN-Pufferschicht und einer Halbwertsbreite der Röntgendiffraktometrie-Rocking-Kurve zeigt. In 10 zeigen die Resultate sowohl der (002) als auch der (101) Ebenen, dass, je dünner die AIN-Pufferschicht 3 ist, je kleiner die Halbwertsbreite und je höher die Kristallqualität.
  • Beispiel 2
  • In Beispiel 2 wurde die LED 70 in dem achten Ausführungsbeispiel gebildet, und ein Vorwärts-Spannungsabfall VF wurde gemessen.
  • Zuerst wurde ein Si-dotiertes n-Typ β-Ga2O3-Substrat als das Ga2O3-Substrat 2 vorbereitet. Hier hat das β-Ga2O3-Substrat eine Dicke von 400 μm und eine Hauptfläche einer (101) Ebene.
  • Als Nächstes wurden 2 nm eines AIN-Kristalls auf dem β-Ga2O3-Substrat unter Verwendung einer MOCVD-Vorrichtung bei einer Wachstumstemperatur von 450°C gewachsen, wodurch die AIN-Pufferschicht 3 gebildet wurde. Als Nächstes wurde die Nitridhalbleiterschicht 4 als eine n-Typ-Mantelschicht durch Wachsen von 5 μm eines GaN-Kristalls mit einer Si-Konzentration von 1,0 × 1018/cm3 gebildet.
  • Als Nächstes wurden drei Paare von Mehrfachquantenwallstrukturen, die jeweils einen 8 nm dicken GaN-Kristall und einem 2 nm dicken InGaN-Kristall aufweisen, bei einer Wachstumstemperatur von 750°C gebildet, und 10 nm eines GaN-Kristalls wurden ferner gewachsen, um dadurch die Emissionsschicht 73 zu bilden.
  • Als Nächstes wurden 150 nm eines GaN-Kristalls mit einer Mg-Konzentration von 5.0 × 1019/cm3 bei einer Wachstumstemperatur von 1000°C gewachsen, wodurch die p-Typ-Mantelschicht 74 gebildet wurde. Als Nächstes wurden 10 nm eines GaN-Kristalls mit einer Mg-Konzentration von 1,5 × 1020/cm3 bei einer Wachstumstemperatur von 1000°C gewachsen, wodurch die p-Typ-Kontaktschicht 75 gebildet wurde.
  • In dem obigen Prozess wurden TMG (Trimethylgallium) als eine Ga-Quelle, TMI (Trimethylindium) als eine In-Quelle, SiH3Ch3-Gas (Monomethylsilan) als eine Si-Quelle, Cp2Mg (Cyclopentadienylmagnesium) als eine Mg-Quelle, und NH3-Gas (Ammoniak) als eine N-Quelle verwendet.
  • Eine Oberfläche des LED epitaktischen Wafers, der wie oben beschrieben erhalten wurde, wurde unter Verwendung eines ICP-RIE-Systems von der Seite der p-Typ-Kontaktschicht 75 aus zu einer Position geätzt, die tiefer als die Emissionsschicht 73 ist, um sie in eine Mesa-Form zu bringen. Als Nächstes wurde ein SiO2-Film auf einer Seitenoberfläche der Emissionsschicht 73 unter Verwendung einer Sputtervorrichtung gebildet. Auf der p-Typ-Kontaktschicht 75 bzw. dem Ga2O3-Substrat 2 wurden ferner Elektroden in ohmschen Kontakt mit ihnen unter Verwendung einer Abscheidungsvorrichtung gebildet, wodurch die LED 70 erhalten wurde, in der eine Lichtextraktionsoberfläche auf der Seite des Ga2O3-Substrats 2 lokalisiert ist.
  • Unterdessen wurde eine LED mit einer 20 nm dicken AIN-Pufferschicht 3 als Vergleichsbeispiel gebildet.
  • Danach wurden die LED 70 beziehungsweise die LED des Vergleichsbeispiels auf einen Schaft eines Bechertyps unter Verwendung einer Ag-Paste montiert, und der Spannungsabfall VF bei einem Strom IF von 20 mA wurde gemessen. Als ein Ergebnis ist der Spannungsabfall VF der LED 70 3,12 V, während der der herkömmlichen LED in dem Vergleichsbeispiel 4,32 V war, und es wurde bestätigt, dass der Spannungsabfall VF der LED 70 auf einem Niveau ist, der ihre praktischen Verwendung als ein lichtemittierendes Element ermöglicht.
  • Obwohl die Ausführungsbeispiele und Beispiele der Erfindung wie oben beschrieben wurden, ist die Erfindung gemäß den Ansprüchen nicht auf die oben beschriebenen Ausführungsbeispiele und Beispiele beschränkt. Ferner bemerke man, dass nicht alle Kombinationen der Merkmale, die in den Ausführungsbeispielen und Beispielen beschrieben sind, nötig sind, um das Problem der Erfindung zu lösen.
  • Bezugszeichenliste
    • 1
    Halbleiterlaminat
    2
    Ga2O3-Substrat
    3
    AIN-Pufferschicht
    4
    Nitridhalbleiterschicht
    4a
    Bereich hoher Si-Konzentration
    4b
    Bereich
    10, 20, 30, 40
    vertikaler FET
    50
    HBT
    60
    SBT
    70
    LED

Claims (13)

  1. Halbleiterlaminat mit: einem Ga2O3-Substrat mit einer Hauptfläche, in der Sauerstoffatome in einem hexagonalen Gittermuster angeordnet sind; einer AIN-Pufferschicht auf dem Ga2O3-Substrat; und einer Nitridhalbleiterschicht auf der AIN-Pufferschicht.
  2. Halbleiterlaminat nach Anspruch 1, wobei die Hauptfläche des Ga2O3-Substrats irgendeine aus Ebenen (101), (–201), (301) und (3–10) aufweist.
  3. Halbleiterlaminat nach Anspruch 2, wobei die Hauptfläche des Ga2O3-Substrats eine (101) Ebene aufweist.
  4. Halbleiterlaminat nach einem der Ansprüche 1 bis 3, wobei die AIN-Pufferschicht eine Dicke von nicht weniger als 1 nm und nicht mehr als 5 nm aufweist.
  5. Halbleiterlaminat nach Anspruch 4, wobei die AIN-Pufferschicht eine Dicke von nicht weniger als 2 nm und nicht mehr als 3 nm aufweist.
  6. Halbleiterlaminat nach Anspruch 1, wobei die Nitridhalbleiterschicht eine GaN-Schicht aufweist.
  7. Halbleiterlaminat nach Anspruch 1, wobei ein Spannungsabfall in seiner Dickenrichtung nicht mehr als 0,6 V ist.
  8. Halbleiterlaminat nach Anspruch 1, wobei die Nitridhalbleiterschicht einen Bereich hoher Si-Konzentration aufweist, der in einem Bereich auf einer Seite der AIN-Pufferschicht gebildet ist, und eine Si-Konzentration von nicht weniger als 5 × 1018/cm3 aufweist.
  9. Halbleiterlaminat nach Anspruch 8, wobei der Bereich hoher Si-Konzentration eine Dicke von nicht weniger als 2 nm aufweist.
  10. Halbleiterelement mit einem Halbleiterlaminat, das aufweist: ein Ga2O3-Substrat mit einer Hauptfläche, in der Sauerstoffatome in einem hexagonalen Gittermuster angeordnet sind; eine AIN-Pufferschicht auf dem Ga2O3-Substrat; und eine Nitridhalbleiterschicht auf der AIN-Pufferschicht, wobei ein elektrischer Strom in einer Richtung einer Dicke des Halbleiterlaminats zugeführt wird.
  11. Verfahren zum Herstellen eines Halbleiterlaminats mit: einem Schritt des Bildens einer AIN-Pufferschicht durch epitaktisches Wachsen eines AIN-Kristalls unter einer Temperaturbedingung von nicht mehr als 500°C auf einem Ga2O3-Substrat, das eine Hauptfläche aufweist, in der Sauerstoffatome in einem hexagonalen Gittermuster angeordnet sind; und einem Schritt des Bildens einer Nitridhalbleiterschicht durch Wachsen eines Nitridhalbleiterkristalls auf der AIN-Pufferschicht.
  12. Verfahren zum Herstellen eines Halbleiterlaminats nach Anspruch 11, wobei die AIN-Pufferschicht angepasst ist, dass sie eine Dicke von nicht weniger als 1 nm und nicht mehr als 5 nm hat.
  13. Verfahren zum Herstellen eines Halbleiterlaminats nach Anspruch 11 oder 12, wobei der Nitridhalbleiterkristall einen GaN-Kristall aufweist.
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