DE112005002355T5 - Vorrichtung zum Abrufen von Daten in einem Prozessor-Cachespeicher - Google Patents

Vorrichtung zum Abrufen von Daten in einem Prozessor-Cachespeicher Download PDF

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Abstract

Computersystem, umfassend:
einen Host-Speicher,
einen mit dem Host-Speicher gekoppelten externen Bus, und
einen mit dem externen Bus gekoppelten Prozessor, der aufweist:
eine erste Zentraleinheit (CPU),
einen mit der CPU gekoppelten internen Bus, und
eine Steuerung für direkten Speicherzugriff (DMA), die mit dem internen Bus gekoppelt ist, um Daten von dem Host-Speicher direkt in die erste CPU abzurufen.

Description

  • URHEBERRECHTSVERMERK
  • Hierin ist Material enthalten, das dem Urheberschutz unterliegt. Der Urheber hat keine Einwände gegen die Anfertigung von Faxkopien der Patentschrift durch irgendeine Person, wie sie in den Akten oder Dateien des Patent- und Markenamtes erfolgt, aber behält sich ansonsten alle sonstigen Urheberrechte vor.
  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Computersysteme. Genauer gesagt betrifft die vorliegende Erfindung Cachespeicher-Systeme.
  • HINTERGRUND
  • Viele Speicher-, Netzwerk- und eingebetteten Anwendungen erfordern einen schnellen Eingabe/Ausgabe (E/A)-Durchsatz für optimale Leistung. E/A-Prozessoren ermöglichen Servern, Arbeitsstationen und Speicheruntersystemen, Daten schneller zu transportieren, Kommunikationsengpässe zu reduzieren und die Gesamtsystemleistung zu verbessern, indem sie E/A-Verarbeitungsfunktionen von einer Host-Zentraleinheit (CPU) abnehmen. Typische E/A-Prozessoren verarbeiten Scatter-Gather-Lists (SGLs), die von dem Host generiert werden, um notwendige Datentransfers zu starten. Gewöhnlich werden diese SGLs zu lokalen Speichern des E/A-Prozessors vom Host-Speicher bewegt, bevor E/A-Prozessoren mit der Verarbeitung der SGLs beginnen. Danach werden die SGLs verarbeitet, indem sie vom lokalen Speicher gelesen werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung wird beispielhaft und ohne Beschränkung darauf in den Figuren der beigefügten Zeichnungen dargestellt, in denen gleiche Bezugszeichen ähnliche Elemente bezeichnen und in denen:
  • 1 ein Blockdiagramm einer Ausführungsform eines Computersystems zeigt;
  • 2 eine Ausführungsform eines E/A-Prozessors darstellt; und
  • 3 ein Flußdiagramm zeigt, das eine Ausführungsform der Verwendung einer DMA-Maschine zum Abrufen von Daten in einen Prozessor-Cachespeicher darstellt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es wird eine Vorrichtung zum Abrufen von Daten in einen Prozessor-Cachespeicher gemäß einer Ausführungsform beschrieben. In der folgenden ausführlichen Beschreibung der vorliegenden Erfindung werden zahlreiche spezielle Details dargelegt, um für ein umfassendes Verständnis der vorliegenden Erfindung zu sorgen. Es versteht sich jedoch für einen Fachmann auf dem Gebiet, daß die vorliegende Erfindung ohne diese speziellen Details realisiert werden kann. Andererseits sind allgemein bekannte Strukturen und Bauelemente bzw. Geräte in Blockdiagrammgestalt statt im Detail gezeigt, um die vorliegende Erfindung nicht undurchsichtig zu machen.
  • Eine Bezugnahme in der Beschreibung auf "eine Ausführungsform" bedeutet, daß ein besonderes Merkmal, eine besondere Struktur oder eine besondere Eigenschaft, die in Verbindung mit der Ausführungsform beschrieben ist, in mindestens einer Ausführungsform der Erfindung enthalten ist. Das Auftreten der Phrase "in einer Ausführungsform" an zahlreichen Stellen in der Beschreibung soll sich nicht notwendigerweise immer auf dieselbe Ausführungsform beziehen.
  • 1 zeigt ein Blockdiagramm einer Ausführungsform eines Computersystems 100. Das Computersystem 100 enthält eine Zentraleinheit (CPU) 102, die mit einem Bus 105 gekoppelt ist. In einer Ausführungsform ist die CPU 102 ein Prozessor in der Pentium®-Familie von Prozessoren, die die Pentium® II-Prozessor-Familie, Pentium® III-Prozessoren und Pentium® IV-Prozessoren enthält, die von Intel Corporation, Santa Clara, Kalifornien, erhältlich sind. Alternativ können andere CPUs verwendet werden.
  • Ein Chipsatz 107 ist auch mit dem Bus 105 gekoppelt. Der Chipsatz 107 enthält einen Speichersteuernetzknoten (Memory Control Hub (MCH)) 110. Der MCH 110 kann eine Speichersteuerung 112 enthalten, die mit einem Hauptsystemspeicher 115 gekoppelt ist. Der Hauptsystemspeicher 115 speichert Daten und Sequenzen von Anweisungen, die von der CPU 102 oder irgendeinem anderen in dem System 100 enthaltenen Baustein ausgeführt werden. In einer Ausführungsform enthält der Hauptsystemspeicher 115 einen dynamischen Speicher (DRAM). Jedoch kann der Hauptsystemspeicher 115 unter Verwendung von anderen Speicherarten implementiert sein. Zusätzliche Bausteine, wie zum Beispiel mehrere CPUs und/oder mehrere Systemspeicher, können auch mit dem Bus 105 gekoppelt sein.
  • Der Chipsatz 107 enthält auch einen Eingabe/Ausgabe-Steuernetzknoten (Input/Output Control Hub (ICH)) 140, der mit dem MCH 110 über eine Netzknotenschnittstelle gekoppelt ist. Der ICH 140 stellt eine Schnittstelle zu Eingabe/Ausgabe (E/A)-Bausteinen in dem Computersystem 100 bereit. Zum Beispiel kann der ICH 140 mit einem Peripheral Component Interconnect Express (PCI-Express)-Bus gekoppelt sein, der mit einem Specification Revision 2.1-Bus zusammenhängt, der von der PCI Special Interest Group, Portland, Oregon, entwickelt ist.
  • Gemäß einer Ausführungsform ist der ICH 140 mit einem E/A-Prozessor 150 über einen PCI-Express-Bus gekoppelt. Der E/A-Prozessor 150 überträgt Daten unter Verwendung von SGLs zu und von dem ICH 140. 2 stellt eine Ausführungsform eines E/A-Prozessors 150 dar. Der E/A-Prozessor 150 ist mit einem lokalen Speicherbaustein 215 und einem Host-System 200 gekoppelt. Gemäß einer Ausführungsform stellt das Host-System 206 die CPU 102, den Chipsatz 107, den Speicher 115 und weitere für das Computersystem 100 in 1 gezeigte Komponenten dar.
  • In 2 enthält der E/A-Prozessor 150 CPUs 202 (z.B. CPU_1 und CPU_2), eine Speichersteuerung 210, die DMA-Steuerung 220 und eine externe Busschnittstelle 230, die mit dem Host-System 200 über einen externen Bus gekoppelt ist. Die Komponenten des E/A 150 sind über einen internen Bus gekoppelt. Gemäß einer Ausführungsform ist der Bus ein XSI-Bus.
  • Der XSI ist ein Datenbus mit getrennter Adresse (split address data bus), bei dem die Daten und Adresse mit einer eindeutigen Sequenz-ID verknüpft sind. Außerdem liefert der XSI-Bus einen Befehl, genannt "Schreibe Zeile (Write line)" (oder "Schreibe" im Falle des Schreibens von weniger als einer Cachespeicherzeile) zum Schreiben von Cachespeicherzeilen auf dem Bus. Jedes Mal, wenn ein PUSH-Attribut während eines "Schreibe Zeile" (oder "Schreibe") gesetzt wird, wird eine der CPUs 202 (CPU_1 oder CPU_2) auf dem Bus die Transaktion fordern, wenn eine Ziel-ID (Destination ID (DID)), die mit der Transaktion bereitgestellt wird, mit der ID der besonderen CPU 202 zusammenpaßt.
  • Wenn die Ziel-CPU 202 das "Schreibe Zeile (oder Schreibe)" mit PUSH empfängt, wird der Agent, der die Transaktion hervorgebracht hat, die Daten auf dem Datenbus bereitstellen. Während der Adressierphase generiert der Agent, der den Befehl generiert, eine Sequenz-ID.
  • Danach verwendet der datenliefernde Agent während des Datentransfers dieselbe Sequenz-ID. Während Lesevorgängen wird der den Befehl anfordernde Agent Daten liefern, aber während Schreibvorgängen liefert der Agent, der den Befehl generierte, Daten.
  • In einer Ausführungsform wird XSI-Bus-Funktionalität implementiert, um zu ermöglichen, daß die DMA-Steuerung 220 Daten direkt in einen Festspeicher einer CPU 202 abruft. In einer derartigen Ausführungsform gibt die DMA-Steuerung 220 einen Satz "Schreibe Zeile (und/oder Schreibe)" mit PUSH-Befehlen aus, die auf eine CPU 202 (z.B. CPU_1) abzielen. CPU_1 empfängt die Befehle, speichert die Sequenz-IDs und wartet auf Daten.
  • Die DMA-Steuerung 220 generiert dann eine Sequenz von Lies Zeile (Read live) (und/oder Lies)-Befehlen mit denselben Sequenz-IDs, die während "Schreibe Zeile (oder Schreibe)" mit PUSH-Befehlen verwendet wurden. Eine Schnittstelleneinheit 230 fordert die "Lies-Zeile (oder Lies)"-Befehle an und generiert korrespondierende Befehle auf dem externen Bus. Wenn Daten von dem Host-System 200 zurückkehren, generiert die Schnittstelleneinheit 230 korrespondierende Datentransfers auf dem XSI-Bus. Da sie übereinstimmende Sequenz-IDs aufweisen, fordert die CPU_1 die Datentransfers an und speichert sie in ihrem lokalen Cachespeicher.
  • 3 zeigt ein Flußdiagramm, das eine Ausführungsform darstellt, die DMA-Maschine 220 zum Abrufen von Daten in einen CPU 202-Cachespeicher verwendet. Bei Verarbeitungsblock 310 programmiert eine CPU 202 (z.B. CPU_1) die DMA-Steuerung 220. Bei Verarbeitungsblock 320 erzeugt DMA einen "Schreibe Zeile (oder Schreibe)" mit PUSH-Befehl. Bei Verarbeitungsblock 330 fordert CPU_1 die "Schreibe Zeile (oder Schreibe)" mit PUSH an.
  • Bei Verarbeitungsblock 340 generiert die DMA-Steuerung 220 diese Lesebefehle an den XSI-Bus mit denselben Sequenz-IDs. Bei Verarbeitungsblock 350 fordert die externe Busschnittstelle 230 den Lesebefehl an und generiert Lesebefehle auf dem externen Bus. Bei Verarbeitungsblock 360 plaziert die externe Busschnittstelle 230 empfangene Daten (z.B. SGLs) auf dem XSI-Bus. Bei Verarbeitungsblock 370 empfängt die CPU_1 die Daten und speichert die Daten in dem Cachespeicher. Bei Verarbeitungsblock 380 überwacht die DMA-Steuerung 220 die Datentransfers auf dem XSI-Bus und unterbricht die CPU_1. Bei Verarbeitungsblock 390 beginnt die CPU_1 mit dem Verarbeiten der SGLs, die sich bereits in dem Cachespeicher befinden.
  • Die oben beschriebene Einrichtung nutzt den Vorteil einer PUSH-Cachespeicherfähigkeit einer CPU in einem E/A-Prozessor, um SGLs zum Cachespeicher der CPU direkt zu bewegen. Somit gibt es nur einen Daten (SGL)-Transfer, der auf dem internen Bus erfolgt. Als Ergebnis wird Verkehr auf dem internen Bus reduziert und Wartezeit verbessert, da es nicht erforderlich ist, SGLs erst in einen lokalen Speicher außerhalb des E/A-Prozessors zu bewegen.
  • Während viele Änderungen und Modifikationen der vorliegenden Erfindung für einen Fachmann auf dem Gebiet zweifelsohne ersichtlich sein werden, nachdem er die vorangehende Beschreibung gelesen hat, versteht es sich, daß jede zu Darstellungszwecken gezeigte und beschriebene besondere Ausführungsform auf keine Weise beschränkend angesehen werden soll. Somit sollen Bezugnahmen auf Details von zahlreichen Ausführungsformen nicht den Schutzbereich der Ansprüche beschränken, die selbst nur diejenigen Merkmale enthalten, die als erfindungswesentlich angesehen werden.
  • Zusammenfassung
  • Es wird ein Computersystem offenbart. Das Computersystem enthält einen Host-Speicher, einen externen Bus, der mit dem Host-Speicher gekoppelt ist, und einen Prozessor, der mit dem externen Bus gekoppelt ist. Der Prozessor enthält eine erste Zentraleinheit (CPU), einen internen Bus, der mit der CPU gekoppelt ist, und eine Steuerung für dire-kten Speicherzugriff (Direct Memory Access (DMA)), die mit dem internen Bus zum Abrufen von Daten aus dem Host-Speicher direkt in die erste CPU gekoppelt ist.

Claims (17)

  1. Computersystem, umfassend: einen Host-Speicher, einen mit dem Host-Speicher gekoppelten externen Bus, und einen mit dem externen Bus gekoppelten Prozessor, der aufweist: eine erste Zentraleinheit (CPU), einen mit der CPU gekoppelten internen Bus, und eine Steuerung für direkten Speicherzugriff (DMA), die mit dem internen Bus gekoppelt ist, um Daten von dem Host-Speicher direkt in die erste CPU abzurufen.
  2. Computersystem nach Anspruch 1, dadurch gekennzeichnet, daß der interne Bus ein Datenbus mit getrennter Adresse ist.
  3. Computersystem nach Anspruch 1, dadurch gekennzeichnet, daß die erste CPU einen Cachespeicher enthält, wobei die von dem Host-Speicher abgerufenen Daten in dem Cachespeicher gespeichert werden.
  4. Computersystem nach Anspruch 3, dadurch gekennzeichnet, daß der Prozessor ferner eine Busschnittstelle umfaßt, die mit dem internen Bus und dem externen Bus gekoppelt ist.
  5. Computersystem nach Anspruch 4, dadurch gekennzeichnet, daß der Prozessor ferner eine zweite CPU umfaßt, die mit dem internen Bus gekoppelt ist.
  6. Computersystem nach Anspruch 5, dadurch gekennzeichnet, daß der Prozessor ferner eine Speichersteuerung umfaßt.
  7. Computersystem nach Anspruch 6, ferner umfassend einen mit dem Prozessor gekoppelten lokalen Speicher.
  8. Verfahren, umfassend: eine Steuerung für direkten Speicherzugriff (DMA), die einen Schreibbefehl zum Schreiben von Daten an eine Zentraleinheit (CPU) über einen Datenbus mit getrennter Adresse ausgibt, Daten von einem externen Speicherbaustein abruft und Daten in einen Cachespeicher in der CPU über den Datenbus mit getrennter Adresse direkt schreibt.
  9. Verfahren nach Anspruch 8, ferner umfassend, daß die DMA-Steuerung einer Sequenz-ID bei Ausgabe des Schreibbefehls generiert.
  10. Verfahren nach Anspruch 9, ferner umfassend, daß die CPU den Schreibbefehl empfängt und die Sequenz-ID speichert.
  11. Verfahren nach Anspruch 10, ferner umfassend, daß die DMA-Steuerung einen oder mehrere Lesebefehle mit der Sequenz-ID generiert.
  12. Verfahren nach Anspruch 11, ferner umfassend, daß eine Schnittstelleneinheit den Lesebefehl empfängt und einen Befehl über einen externen Bus zum Abrufen der Daten von dem externen Speicher generiert.
  13. Verfahren nach Anspruch 12, ferner umfassend, daß die Schnittstelleneinheit die abgerufenen Daten auf dem Bus mit getrennter Adresse sendet und der Prozessor die Daten von dem Bus mit getrennter Adresse erfaßt.
  14. Eingabe/Ausgabe (E/A-Prozessor), umfassend: eine erste Zentraleinheit (CPU) mit einem ersten Cachespeicher, einen mit der CPU gekoppelten Datenbus mit getrennter Adresse, und eine Steuerung für direkten Speicherzugriff (DMA), die mit dem Datenbus mit getrennter Adresse gekoppelt ist, um Daten von einem Host-Speicher direkt in den ersten Cachespeicher abzurufen.
  15. E/A-Prozessor nach Anspruch 14, dadurch gekennzeichnet, daß die erste CPU eine Schnittstelle enthält, die mit einem externen Bus gekoppelt ist, um die Daten aus dem Host-Speicher abzurufen.
  16. E/A-Prozessor nach Anspruch 15, dadurch gekennzeichnet, daß der Prozessor ferner eine zweite CPU mit einem zweiten Cachespeicher umfaßt.
  17. E/A-Prozessor nach Anspruch 16, dadurch gekennzeichnet, daß der Prozessor ferner eine Speichersteuerung umfaßt.
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