KR101965125B1 - 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템 온칩, 상기 시스템온칩의 동작 방법, 및 상기 시스템온칩을 포함하는 전자 시스템 - Google Patents

칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템 온칩, 상기 시스템온칩의 동작 방법, 및 상기 시스템온칩을 포함하는 전자 시스템 Download PDF

Info

Publication number
KR101965125B1
KR101965125B1 KR1020120052087A KR20120052087A KR101965125B1 KR 101965125 B1 KR101965125 B1 KR 101965125B1 KR 1020120052087 A KR1020120052087 A KR 1020120052087A KR 20120052087 A KR20120052087 A KR 20120052087A KR 101965125 B1 KR101965125 B1 KR 101965125B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
memory
cpu
interface
access path
Prior art date
Application number
KR1020120052087A
Other languages
English (en)
Other versions
KR20130128208A (ko
Inventor
허정훈
김재열
이재곤
조남필
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020120052087A priority Critical patent/KR101965125B1/ko
Priority to TW102115335A priority patent/TWI574160B/zh
Priority to DE201310104703 priority patent/DE102013104703A1/de
Priority to JP2013103321A priority patent/JP6143546B2/ja
Priority to CN201310181327.9A priority patent/CN103425621B/zh
Priority to US13/895,606 priority patent/US9146880B2/en
Publication of KR20130128208A publication Critical patent/KR20130128208A/ko
Application granted granted Critical
Publication of KR101965125B1 publication Critical patent/KR101965125B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3253—Power saving in bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663—Access to shared memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0038—System on Chip
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Human Computer Interaction (AREA)
  • Power Sources (AREA)
  • Memory System (AREA)

Abstract

칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 SoC, 상기 SoC의 동작 방법, 및 상기 SoC를 포함하는 전자 시스템이 개시된다. 본 발명의 전자 시스템은 메모리 장치, CPU와 상기 메모리 장치에 억세스하기 위한 메모리 접근 경로부를 포함하는 제1 반도체 장치, 및 상기 제1 반도체 장치의 상기 메모리 접근 경로부를 통하여 상기 메모리 장치에 억세스하는 제2 반도체 장치(20)를 포함하고, 상기 제1 반도체 장치의 상기 CPU가 인-액티브 상태일 때 상기 CPU의 개입없이 상기 메모리 접근 경로부를 액티브하여 상기 제2 반도체 장치가 상기 메모리 장치를 억세스할 수 있도록 함으로써, 전력 소모를 줄이면서도 원격 반도체 장치의 요청에 빠르게 반응할 수 있다.

Description

칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템 온칩, 상기 시스템온칩의 동작 방법, 및 상기 시스템온칩을 포함하는 전자 시스템{SoC FOR PROVIDING ACCESS TO SHARED MEMORY VIA CHIP-TO-CHIP LINK, OPERATION METHOD THEREOF, AND ELECTRONIC SYSTEM HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 시스템온칩(SoC: System-on-Chip)에 관한 것으로서, 특히 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 제공하는 SoC, 이의 동작 방법, 및 상기 SoC를 포함하는 전자 시스템에 관한 것이다.
일부 전자 시스템에서 둘 이상의 칩이 하나의 메모리를 공유하는 경우가 있다. 예를 들어, 하나의 칩(설명의 편의상 제1 칩이라 함)에 메모리가 연결되어 있고, 다른 칩(설명의 편의상, 원격 칩 또는 제2 칩이라 함)은 제1 칩을 통해 메모리에 접근한다.
이런 시스템에서, 제2 칩이 메모리에 접근하기 위해서는 제1 칩은 항상 액티브 상태(또는 파워온 상태)여야 한다. 그러나, 제1 칩이 인액티브 상태로 들어갈 수 있음에도, 제2 칩의 메모리 접근을 위해서는 제1 칩을 항상 파워온 상태로 유지하는 것은 전력소모가 크다.
한편, 제1 칩이 인액티브(파워오프)인 상태에서, 제2 칩이 메모리에 접근하려고 하면, 제1 칩이 액티브 상태로 전환되어야 한다. 이 때, 제2 칩이 메모리에 접근할 수 있도록 제1 칩이 완전한 액티브 상태가 되는데 어느 정도의 시간이 소요되고, 이 시간이 길어지면 응답 속도가 느려진다.
본 발명이 이루고자 하는 기술적인 과제는 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템에서 전력 소모를 줄일 수 있는 SoC, 이를 포함하는 전자 시스템 및 이의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 전자 시스템은 메모리 장치; CPU; 및 상기 메모리 장치에 억세스하기 위한 메모리 접근 경로부를 포함하는 제1 반도체 장치; 및 상기 제1 반도체 장치의 상기 메모리 접근 경로부를 통하여 상기 메모리 장치에 억세스하는 제2 반도체 장치를 포함한다.
상기 제1 반도체 장치의 상기 CPU가 인-액티브 상태일 때 상기 CPU의 개입없이 상기 메모리 접근 경로부를 액티브하여 상기 제2 반도체 장치가 상기 메모리 장치를 억세스할 수 있도록 한다.
본 발명의 일 실시예에 따른 시스템 온 칩(SOC)은 외부 반도체 장치 및 메모리 장치에 접속되며, CPU; 및 상기 외부 반도체 장치가 상기 메모리 장치에 접근할 수 있도록 하는 메모리 접근 경로부를 포함한다.
상기 CPU 및 상기 메모리 접근 경로부는 각각 선택적으로 전원 공급 또는 전원 차단이 이루어지며, 상기 CPU가 인-액티브 상태일 때 상기 CPU의 개입없이 상기 메모리 접근 경로부를 액티브하여 상기 외부 반도체 장치가 상기 메모리 장치를 억세스할 수 있도록 한다.
본 발명의 일 실시예에 따른 전자 시스템의 동작 방법은 메모리 장치, 상기 메모리 장치에 억세스할 수 있는 제1 반도체 장치 및 상기 제1 반도체 장치를 통하여 상기 메모리 장치에 억세스 할 수 있는 제2 반도체 장치를 포함하는 전자 시스템의 동작 방법으로서, 상기 제1 및 제2 반도체 장치가 모두 액티브 상태인 단계; 상기 제2 반도체 장치로 하여금 상기 메모리 장치에 억세스 하기 위한 상기 제1 반도체 장치내의 메모리 접근 경로부를 제외하고 다른 구성요소는 파워 오프되어 상기 제1 반도체 장치가 인액티브 상태로 되는 단계; 상기 제2 반도체 장치가 상기 제1 반도체 장치와의 인터페이스를 끊는 단계; 상기 제1 반도체 장치의 메모리 인터페이스가 파워오프되는 단계; 상기 제2 반도체 장치가 상기 제1 반도체 장치로 인터페이스 연결을 요청하는 단계; 상기 제1 반도체 장치의 메모리 인터페이스를 제외한 다른 구성요소는 파워오프된 상태에서 CPU의 개입없이 상기 메모리 접근 경로부를 파워온하는 단계; 물리적 인터페이스 컨트롤러가 물리적 인터페이스의 DLL의 락킹 동작을 시작시키기 위한 락 스타트 신호를 인가하는 단계; 상기 락 스타트 신호에 응답하여 상기 DLL의 락킹이 완료되면, 상기 제2 반도체 장치와의 인터페이스를 인에이블 하는 단계; 및 상기 인터페이스 연결 요청에 대한 응답을 상기 제2 반도체 장치로 전송하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 동작 방법은 메모리 장치에 연결된 반도체 장치(10)-상기 반도체 장치는 상기 반도체 장치를 통하여 상기 메모리 장치에 억세스 할 수 있는 원격 반도체 장치(20)에도 연결됨-의 동작 방법으로서, 상기 반도체 장치가 인액티브된 상태에서, 상기 원격 반도체 장치로부터 인터페이스 연결 요청을 수신하는 단계; 상기 반도체 장치의 CPU는 인액티브된 상태에서, 상기 메모리 장치에 억세스하기 전에 데이터 스트로브 신호(DQS)를 재정렬(re-align)하기 위해 DLL의 락킹 동작을 시작하는 단계; 및 상기 DLL의 락킹 동작이 완료되면, 상기 제2 반도체 장치로 상기 인터페이스 연결 요청에 대한 응답을 전송하는 단계를 포함한다.
일 실시예에 따르면, 상기 반도체 장치의 CPU는 인액티브된 상태에서, 상기 원격 반도체 장치가 상기 메모리 장치에 억세스하기 위한 경로인 메모리 접근 경로부는 파워온될 수 있다.
본 발명의 실시 예들에 따른 장치와 그 동작 방법에 따르면, 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템에서 전력 소모를 줄일 수 있다.
또한, 원격 반도체 장치의 메모리 접근 요청시 메모리에 연결되어 있는 반도체 장치가 CPU의 개입없이 빠르게 깨어남으로써 원격 반도체 장치의 요청에 빠르게 반응할 수 있다. 따라서 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템에서 동작 속도가 향상되는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 전자 시스템의 개략적인 블록도이다.
도 2는 도 1에 도시된 제1 및 제2 반도체 장치의 개략적인 구성 블록도이다.
도 3은 제1 반도체 장치의 인액티브 상태에서의 전자 시스템의 동작을 설명하기 위한 도면이다.
도 4는 제1 및 제2 반도체 장치 모두 인액티브 상태를 설명하기 위한 도면이다.
도 5는 도 2에 도시된 메모리 인터페이스부의 일 실시예를 나타내는 구성 블록도이다.
도 6은 DLL 제어 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 비교예에 따른 메모리 인터페이스부의 일 예를 나타내는 구성 블록도이다.
도 8은 본 발명의 실시예에 따른 전자 시스템의 동작 방법을 나타내는 플로우 챠트이다.
도 9는 본 발명의 다른 실시예에 따른 전자 시스템을 나타내는 기능 블록도이다.
도 10은 본 발명의 또 다른 실시예에 따른 전자 시스템을 나타내는 기능 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 전자 시스템을 나타내는 기능 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 전자 시스템의 개략적인 블록도이다.
전자시스템(1)은 제1 반도체 장치(10), 제2 반도체 장치(20), 공유 메모리 장치(30), 및 파워 유닛(40)를 포함한다.
제1 반도체 장치(10)는 전자 시스템의 시스템 프로세서일수 있다. 제1 반도체 장치(10)는 공유 메모리 장치(30)에 억세스하기 위한 메모리 인터페이스를 구비하여, 상기 공유 메모리 장치에 직접적으로 접근할 수 있다.
제2 반도체 장치(UNIT2)는 제1 반도체 장치(10)를 통하여 상기 메모리 장치에 접근할 수 있다. 즉, 제2 반도체 장치(UNIT2)는 자체 메모리를 가지지 않고, 제1 반도체 장치에 연결된 메모리 장치를 공유한다.
파워 유닛(40)은 제1 및 제2 반도체 장치(10, 20) 및 공유 메모리 장치(30)로 전원을 공급한다.
전자 시스템(1)은 도시된 구성요소 외에 입력 장치, 클럭 유닛, 출력 장치 등을 더 포함할 수 있음은 물론이다. 입력 장치는 키패드, 버튼, 터치 스크린 등일 수 있고, 출력 장치는, 디스플레이 장치, 오디오 출력 장치 등일 수 있다.
전자 시스템(1)은 이동 전화기(mobile phone), 스마트폰(smartphone), 태블릿 PC(tablet personal computer), PDA(personal digital assistant), 또는 PMP(poetable multimedia player) MP3 플레이어, 또는 차량용 네비게이션 시스템(automotive navigation system) 등과 같은 이동 장치(mobile device), 소형 기기(handheld device) 또는 소형 컴퓨터(handheld computer)를 의미한다.
제1 반도체 장치(10)는 시스템 온 칩(SoC)으로 구현될 수 있으며, 일례로 애플리케이션 프로세서로 구현될 수 있다. 제2 반도체 장치는 모뎀일 수 있으나, 이에 한정되는 것은 아니다.
도 2는 도 1에 도시된 제1 및 제2 반도체 장치의 개략적인 구성 블록도이다. 이를 참조하면, 제1 반도체 장치(10)는 CPU(11), 제2 반도체 장치(20)와 인터페이스하기 위한 제1 장치 인터페이스부(13), 버스(14) 및 메모리 장치(30)에 접근하기 위한 메모리 인터페이스부(15)를 포함한다.
CPU(11)는 제1 반도체 장치(10)의 동작을 전반적으로 제어할 수 있다.
제1 장치 인터페이스부(13)는 제2 반도체 장치(20)와 인터페이스하기 위한 기능 블록이다. 버스(14)는 상기 제1 장치 인터페이스부(13)를 상기 제1 반도체 장치(10)의 CPU(11) 및 상기 메모리 컨트롤러(16)와 접속한다.
메모리 인터페이스부(15)는 메모리 컨트롤러(16), 물리적 인터페이스 컨트롤러(17) 및 물리적 인터페이스부(18)를 포함한다. 메모리 컨트롤러(16)는 메모리 장치(30)의 동작을 제어한다. 물리적 인터페이스부(18)는 메모리 컨트롤러(16)의 제어에 따라 상기 메모리 장치(30)와 메모리 컨트롤러(16)간에 교환되는 신호의 타이밍을 조절한다.
물리적 인터페이스 컨트롤러(17)는 제2 반도체 장치(20)의 인터페이스 연결 요청에 응답하여 물리적 인터페이스부(18)의 DLL 락킹 동작을 제어한다. 좀 더 구체적으로는, 물리적 인터페이스 컨트롤러(17)는 CPU(11)의 개입없이 DLL의 동작을 제어한다.
제2 반도체 장치(20)는 CPU(21), 제2 장치 인터페이스부(23), 및 버스(24)를 포함한다. CPU(21)는 제2 반도체 장치(20)의 동작을 전반적으로 제어할 수 있다. 제2 장치 인터페이스부(23)는 제1 반도체 장치(10)와 인터페이스 하기 위한 기능 블록이다.
제2 버스(24)는 제2 장치 인터페이스부(23)를 제2 반도체 장치(20)의 CPU(21)와 접속한다.
본 발명의 일 실시예에서, 메모리 장치(30)는 SDRAM일 수 있다. 이에 따라, 물리적 인터페이스부(18)는 DDR 물리적 인터페이스부일 수 있다. 또한, 상기 제1 장치 인터페이스부(13)와 상기 제2 장치 인터페이스부(23)는 DRAM 인터페이스에 따라 상호 인터페이스할 수 있다.
도 3은 제1 반도체 장치의 인액티브 상태에서의 전자 시스템의 동작을 설명하기 위한 도면이다. 도 3을 참조하여, 제1 반도체 장치의 인액티브 상태에서의 전자 시스템의 동작을 설명하면 다음과 같다.
제1 반도체 장치(10)는 전력 소모를 줄이기 위하여 미리 정해진 조건에 따라 파워다운 모드로 들어갈 수 있다. 미리 정해진 조건이란, 예컨대, 일정 시간 동안 사용자의 입력이 없는 경우일 수 있으나, 이에 한정되는 것은 아니다. 파워다운 모드에서 제1 반도체 장치(10)의 CPU(11)는 인액티브 상태가 된다. 그러나, 제2 반도체 장치(20)가 액티브 상태라면, 제2 반도체 장치(20)가 제1 반도체 장치(10)를 통하여 공유 메모리(30)에 접근할 수 있도록 제1 반도체 장치(10)의 메모리 접근 경로부는 파워 온 상태이다. 메모리 접근 경로부는 제2 반도체 장치(20)가 메모리(30)에 접근시 경유하는 제1 반도체 장치(10)의 경로로서, 제1 장치 인터페이스부(13), 버스(14) 및 메모리 인터페이스부(15)를 포함할 수 있다.
도 3에 도시된 바와 같이, 제1 반도체 장치(10)가 인액티브인 상태에서 제2 반도체 장치(20)가 액티브인 경우 제1 장치 인터페이스부(13), 버스(14) 및 메모리 인터페이스부(15)만 파워온(즉, 액티브 상태) 되어 나머지(예컨대, CPU)는 파워 오프됨을 알 수 있다.
도 4는 제1 및 제2 반도체 장치 모두 인액티브 상태를 설명하기 위한 도면이다. 제1 반도체 장치(10)가 인액티브 상태에서 제2 반도체 장치(20)도 인액티브 상태가 되면, 먼저 제1 및 제2 반도체 장치(10, 20)간의 제1 장치 인터페이스(13, 23)의 연결이 종료(disconnect)되고 나서 제1 반도체 장치(10)의 메모리 접근 경로부, 즉 제1 장치 인터페이스부(13), 버스(14) 및 메모리 인터페이스부(15)마저도 파워오프된다.
제2 반도체 장치(20)가 인액티브 상태에서 다시 액티브 상태로 되면, 상기 제1 반도체 장치(10) 전체를 파워온하지 않고, 상기 메모리 접근 경로부만을 파워온하여 상기 제2 반도체 장치(20)가 상기 메모리 장치(30)를 억세스할 수 있도록 한다.
즉, 제1 반도체 장치(10)가 인액티브 상태에서 제2 반도체 장치(20)는 반복적으로 액티브, 인액티브될 수 있기 때문에 제1 반도체 장치(10)는 시스템 전체를 파워온하지 않고 제2 반도체 장치(20)의 상태에 따라 메모리 접근 경로부만을 반복적으로 파워온(power-on)/오프(off)를 할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 상기 제1 반도체 장치(10)의 CPU(11)가 인액티브 상태일 때, 제2 반도체 장치(20)가 액티브로 상태로 되면, CPU(11)의 개입없이 메모리 접근 경로부(13, 14, 15)만을 액티브하여 제2 반도체 장치(20)가 메모리 장치(30)를 억세스할 수 있도록 한다.
도 5는 도 2에 도시된 메모리 인터페이스부의 일 실시예를 나타내는 구성 블록도이다.
메모리 인터페이스부(15)는 메모리 컨트롤러(16), 물리적 인터페이스부(18), 및 물리적 인터페이스 컨트롤러(17)를 포함한다. 메모리 컨트롤러(16)는 상기 메모리 장치를 컨트롤한다. 물리적 인터페이스부(18)는 상기 메모리 컨트롤러(16)의 제어에 따라 메모리 장치(30)와 상기 메모리 컨트롤러(16)간에 교환되는 신호의 타이밍을 조절한다. 타이밍 조절을 위하여, 물리적 인터페이스부(18)는 DLL을 포함한다.
물리적 인터페이스 컨트롤러(17)는 제2 반도체 장치(20)의 인터페이스 연결 요청에 응답하여 물리적 인터페이스부(18)의 DLL 락킹 동작을 제어한다. 좀 더 구체적으로는, 물리적 인터페이스 컨트롤러(17)는 CPU(11)의 개입없이 DLL의 동작을 제어한다. 도 6은 DLL 제어 동작을 설명하기 위한 타이밍도이다.
제1 동작 구간(OP1)은 제1 반도체 장치(10)가 파워업되어 PLL(Phase-locked loop, 미도시)이 동작하는 구간이다. 제2 동작 구간(OP2)에서는 DLL 록킹 동작이 이루어진다. 메모리 컨트롤러(16)가 DLL의 록킹 동작을 개시하기 위하여 락 스타트 신호(lock_start)를 물리적 인터페이스 컨트롤러(17)로 인가하고, 이에 응답하여 물리적 인터페이스 컨트롤러(17)는 락 스타트 신호(lock_start_ctrl)를 물리적 인터페이스(18)로 인가한다. 그러면, 락 스타트 신호(lock_start_ctrl)에 응답하여 물리적 인터페이스(18)의 DLL은 록킹 동작을 시작할 수 있다. DLL 록킹 동작이 시작됨에 따라, 물리적 인터페이스(18) 내부적으로 록킹 값(lock_value)이 발생한다. 소정 시간 후 DLL의 록킹이 이루어지면 물리적 인터페이스(18)는 DLL의 록킹이 완료되었음을 나타내는 DLL 록킹 완료 신호(dll_locked_ctrl)를 물리적 인터페이스 컨트롤러(17)로 보내고, 물리적 인터페이스 컨트롤러(17)는 이를 메모리 컨트롤러(16)로 보낸다. DLL의 록킹이 완료되면 제3 동작 구간(OP3)으로 진입한다. 제3 동작 구간(OP3)에서는 메모리(30)의 초기화가 이루어진다. 메모리(30)의 초기화가 완료되면 제4 구간(OP4)에서 메모리 억세스가 이루어질 수 있다.
제5 구간(OP5)은 메모리 접근 경로부(13, 14, 15)가 파워오프되는 구간이다. 이 구간(OP5)에서는 메모리(30)는 셀프 리프레시 모드로 동작한다. 제6 구간(OP6)에서 제1 반도체 장치(10)의 메모리 접근 경로부(13, 14, 15)만 액티브된다. CPU(11)는 인액티브 상태로 유지된다.
제6 구간(OP6)에서, 물리적 인터페이스 컨트롤러(17)가 물리적 인터페이스(18)의 DLL의 락킹 동작을 시작시키기 위한 락 스타트 신호(lock_start_ctrl)를 인가한다. 예컨대, 물리적 인터페이스 컨트롤러(17)는 소정 시간 동안 락 스타트 신호(lock_strat_ctrl)를 "로직로우" 레벨로 구동한 후 다시 "로직하이" 레벨로 천이시킬 수 있다.
락 스타트 신호(lock_strat_ctrl)에 응답하여 DLL은 록킹 동작을 시작할 수 있다. DLL은 록킹 동작이 시작됨에 따라, 물리적 인터페이스(18) 내부적으로 록킹 값(lock_value)이 발생한다. 소정 시간 후 DLL의 록킹이 이루어지면 물리적 인터페이스(18)는 DLL의 록킹이 완료되었음을 나타내는 DLL 록킹 완료 신호(dll_locked_ctrl)를 물리적 인터페이스 컨트롤러(17)로 보내고, 물리적 인터페이스 컨트롤러(17)는 이를 메모리 컨트롤러(16)로 보낸다.
다음으로, 도시되지는 않았지만, 제1 반도체 장치(10)는 상기 제2 반도체 장치(20)와의 인터페이스를 인에이블하고, 상기 제2 반도체 장치(20)의 상기 인터페이스 연결 요청에 대한 응답을 상기 제2 반도체 장치(20)로 전송함으로써, 제2 반도체 장치(20)가 제1 반도체 장치(10)를 통하여 메모리 장치(30)에 억세스할 수 있도록 한다.
메모리 컨트롤러(16)는 파워오프될 경우에 파워다운 모드(또는 로우 파워 모드)로 들어가고 모든 내부 상태를 보유하도록 되어 있다. 따라서, 메모리 컨트롤러(16)가 다시 파워온되면 제어 신호들은 원래 상태를 유지한다. 메모리 컨트롤러(16)가 파워오프되는 경우 물리적 인터페이스(18)는 계속 파워 공급이 이루어질 수 있지만, 클럭은 중지된다. 따라서, 파워온 후에 다시 DLL 록킹을 시켜야 한다. 본 발명의 실시예에 따르면, 메모리 접근 경로부의 파워온후, 물리적 인터페이스 컨트롤러(17)가 물리적 인터페이스의 DLL 록킹을 시작시킴으로써, CPU(11)의 개입없이, DLL 록킹이 이루어질 수 있다.
도 7은 본 발명의 비교예에 따른 메모리 인터페이스부의 일 예를 나타내는 구성 블록도이다. 이를 참조하면, 본 발명의 비교예에 다른 메모리 인터페이스부(35)는 물리적 인터페이스 컨트롤러 없이 메모리 컨트롤러(36) 및 물리적 인터페이스(38)를 포함할 수 있다.
이 경우, 파워온 후에 다시 물리적 인터페이스(38)의 DLL을 록킹시키기 위해 CPU(31)가 메모리 컨트롤러(35)를 다시 구성(configuration)하여야 한다. 즉, CPU(31)를 다시 파워온하여 리부팅(re-booting) 과정을 거쳐야 하기 때문에 많은 시간이 필요하고 파워 소모도 크다.
그런데, 본 발명의 실시예에 따르면, 상술한 바와 같이, 파워 오프 상태에서 다시 파워온된 후 물리적 인터페이스 컨트롤러(17)가 DLL 록킹에 필요한 신호들을 제어함으로써 CPU(11)의 개입없이 DLL 록킹이 이루어질 수 있다. 이에 따라, 소요 시간 및 전력 소모를 줄일 수 있다.
도 8은 본 발명의 실시예에 따른 전자 시스템의 동작 방법을 나타내는 플로우 챠트이다. 이를 참조하면, 제1 및 제2 반도체 장치가 모두 액티브 상태에서는 장치간 인터페이스(inter-unit interface)는 연결된다(S10).
제1 및 제2 반도체 장치가 모두 액티브 상태에서 제1 반도체 장치가 인액티브 상태로 될 수 있다(S12). 제1 반도체 장치가 인액티브 상태가 되면, 상기 제1 반도체 장치에서 상기 메모리 장치(30)에 억세스 하기 위한 메모리 접근 경로부를 제외하고 다른 구성요소는 파워 오프된다(S14).
다음으로, 제2 반도체 장치도 인액티브 상태가 되면, 제2 반도체 장치는 제1 반도체 장치와의 인터페이스를 끊는다(S16).
그러면, 제2 반도체 장치를 위해 파워온되어 있던 제1 반도체 장치의 메모리 접근 경로부 마저 파워오프된다(S18).
상기 제2 반도체 장치가 인택티브 상태에서 액티브 상태로 되면, 상기 제1 반도체 장치로 인터페이스 연결을 요청한다(S20).
그러면, 제1 반도체 장치의 메모리 접근 경로부를 제외한 다른 구성요소는 파워오프된 상태에서 CPU의 개입없이 메모리 접근 경로부가 파워온된다(S22).
물리적 인터페이스 컨트롤러(17)가 물리적 인터페이스의 DLL의 락킹 동작을 시작시키기 위한 락 스타트 신호를 인가한다(S24). 예컨대, 물리적 인터페이스 컨트롤러(17)는 소정 시간 동안 락 스타트 신호를 "로직로우" 레벨로 구동할 수 있다.
상기 락 스타트 신호에 응답하여 상기 DLL의 락킹이 완료되면(S26에서 YES), 제1 반도체 장치는 상기 제2 반도체 장치와의 인터페이스를 인에이블 한다(S30). S26 단계에서 DLL의 락킹이 완료되지 않으면(S26에서 NO), DLL의 락킹이 완료될 때까지 대기한다.
제1 반도체 장치는 제2 반도체 장치와의 인터페이스를 인에이블 한 후 상기 제2 반도체 장치의 상기 인터페이스 연결 요청에 대한 응답을 상기 제2 반도체 장치로 전송한다(S32). 그러면, 제2 반도체 장치는 제1 반도체 장치를 통하여 메모리에 억세스한다(S34).
도 9는 본 발명의 다른 실시예에 따른 전자 시스템을 나타내는 기능 블록도이다.
도 9를 참조하면, 전자 시스템(200)은 이동 전화기(cellular phone), 스마트 폰(smart phone), 태블릿(tablet) PC, PDA (personal digital assistant), 또는 무선 통신 장치로 구현될 수 있으나, 이에 한정되는 것은 아니다.
전자 시스템(200)은 프로세서(210), 디스플레이 장치(220), 무선 송수신기(230), 입력 장치(240) 및 메모리(250)를 포함할 수 있다.
무선 송수신기(230)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(230)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(210)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(210)는 무선 송수신기(230)로부터 출력된 신호를 처리하고 처리된 신호를 메모리(250) 또는 디스플레이(220)로 전송할 수 있다. 또한, 무선 송수신기(230)는 프로세서(210)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(240)는 프로세서(210)의 동작을 제어하기 위한 제어 신호 또는 프로세서(210)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(210)는 메모리(250)로부터 출력된 데이터, 무선 송수신기(230)로부터 출력된 데이터, 또는 입력 장치(240)로부터 출력된 데이터가 디스플레이(220)를 통하여 디스플레이될 수 있도록 디스플레이(220)의 동작을 제어할 수 있다.
본 실시예에서, 프로세서(210)는 상술한 제1 반도체 장치(10), 무선 송수신기(230)는 상술한 제2 반도체 장치(20)에, 그리고, 메모리(250)는 상술한 메모리(30)에 각각 상응할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 전자 시스템을 나타내는 기능 블록도이다. 도 10을 참조하면, 전자 시스템(300)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있으나, 이에 한정되는 것은 아니다.
전자 시스템(300)은 프로세서(310), 입력 장치(320), 디스플레이 장치(330), 메모리(340) 및 모뎀(350)를 포함할 수 있다.
프로세서(310)는 입력 장치(320)를 통하여 입력된 데이터에 따라 메모리(340)에 저장된 데이터를 디스플레이(330)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(320)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(310)는 전자 시스템(300)의 전반적인 동작을 제어할 수 있고 메모리(340)의 동작을 제어할 수 있다.
모뎀(350)은 프로세서(310)를 통하여 메모리(340)에 억세스하는 장치로서, 전자 시스템(300)을 통신 네트워크(미도시)에 연결하여 다른 전자 시스템(예컨대, PC 등)과 통신할 수 있게 한다.
본 실시예에서, 프로세서(310)는 상술한 제1 반도체 장치(10), 모뎀(350)는 상술한 제2 반도체 장치(20)에, 그리고, 메모리(340)는 상술한 메모리(30)에 각각 상응할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 전자 시스템을 나타내는 기능 블록도이다.
도 11을 참조하면, 전자 시스템(500)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있으나, 이에 한정되는 것은 아니다.
전자 시스템(500)은 프로세서(510), 이미지 센서(520), 디스플레이 장치(530), 메모리(340) 및 집적회로 칩(IC, 550)를 포함할 수 있다.
이미지 센서(520)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(510) 또는 메모리(540)로 전송된다. 프로세서(510)의 제어에 따라, 변환된 디지털 신호들은 디스플레이(530)를 통하여 디스플레이되거나 또는 메모리(540)에 저장될 수 있다.
또한, 메모리(540')에 저장된 데이터는 프로세서(510)의 제어에 따라 디스플레이(530)를 통하여 디스플레이된다.
IC모뎀(550)는 프로세서(510)를 통하여 메모리(540)에 억세스하는 장치로서, 전자 시스템(500)을 통신 네트워크(미도시)에 접속할 수 있도록 하는 칩일 수 있으나, 이에 한정되는 것은 아니다.
본 실시예에서, 프로세서(510)는 상술한 제1 반도체 장치(10), IC(550)는 상술한 제2 반도체 장치(20)에, 그리고, 메모리(540)는 상술한 메모리(30)에 각각 상응할 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1, 200, 300, 500 : 전자 시스템
10, 20 : 반도체 장치
30, 250, 340, 540 : 메모리
40 : 파워 유닛
11, 21 : CPU
13, 23 : 장치 인터페이스부
14, 24 : 버스
15 : 메모리 인터페이스부

Claims (23)

  1. 메모리 장치;
    중앙처리장치(CPU: central processing unit)와 상기 메모리 장치에 억세스하기 위한 메모리 접근 경로부를 포함하는 제1 반도체 장치; 및
    상기 제1 반도체 장치의 상기 메모리 접근 경로부를 통하여 상기 메모리 장치에 억세스하는 제2 반도체 장치를 포함하고,
    상기 제1 반도체 장치의 상기 CPU가 인-액티브 상태일 때 상기 CPU의 개입없이 상기 메모리 접근 경로부를 액티브하여 상기 제2 반도체 장치가 상기 메모리 장치를 억세스할 수 있도록 하고,
    상기 메모리 접근 경로부는
    상기 제2 반도체 장치와 인터페이스 하기 위한 제1 장치 인터페이스부;
    상기 메모리 장치와 인터페이스하기 위한 메모리 인터페이스부; 및
    상기 제1 장치 인터페이스부를 상기 제1 반도체 장치의 CPU 및 상기 메모리 인터페이스부와 접속하기 위한 제1 버스를 포함하고,
    상기 메모리 인터페이스부는
    상기 메모리 장치를 컨트롤하기 위한 메모리 컨트롤러;
    상기 메모리 컨트롤러의 제어에 따라 상기 메모리와 상기 메모리 컨트롤러간에 교환되는 신호의 타이밍을 조절하는 물리적 인터페이스부; 및
    상기 물리적 인터페이스의 DLL 락킹 동작을 제어하기 위한 물리적 인터페이스 컨트롤러를 포함하는 전자 시스템.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 반도체 장치의 CPU가 인액티브 상태이고, 상기 제2 반도체 장치가 액티브 상태인 경우, 상기 제1 반도체 장치의 상기 CPU는 파워오프되나 상기 메모리 접근 경로부는 파워온되어 상기 제2 반도체 장치가 상기 메모리 장치에 억세스할 수 있는 전자 시스템.
  5. 제4항에 있어서,
    상기 제1 반도체 장치의 상기 CPU가 인액티브 상태에서, 상기 제2 반도체 장치가 인액티브 상태로 되면, 상기 제1 반도체 장치의 상기 메모리 접근 경로부도 파워오프 되며,
    상기 제1 반도체 장치의 상기 메모리 접근 경로부가 파워오프 되어 있는 상태에서, 상기 제2 반도체 장치가 액티브 상태로 되어 상기 제1 반도체 장치로 인터페이스 연결 요청을 하면, 상기 제1 반도체 장치의 CPU의 개입없이, 상기 제1 반도체 장치의 상기 메모리 접근 경로부가 파워온되는 것을 특징으로 하는 전자 시스템.
  6. 제5항에 있어서, 상기 메모리 접근 경로부가 파워온되면,
    상기 물리적 인터페이스 컨트롤러는
    상기 물리적 인터페이스의 상기 DLL 락킹 동작을 시작시키기 위한 락 스타트 신호를 인가하고, 상기 락 스타트 신호에 응답하여 상기 DLL 락킹이 완료되었을 때 상기 물리적 인터페이스로부터 출력되는 록킹 완료 신호를 수신하여 상기 메모리 컨트롤러로 보내는 전자 시스템.
  7. 외부 반도체 장치 및 메모리 장치에 접속되는 시스템 온 칩(SOC)에 있어서,
    중앙처리장치(CPU : central processing unit); 및
    상기 외부 반도체 장치가 상기 메모리 장치에 접근할 수 있도록 하는 메모리 접근 경로부를 포함하며,
    상기 CPU 및 상기 메모리 접근 경로부는 각각 선택적으로 전원 공급 또는 전원 차단이 이루어지며,
    상기 CPU가 인-액티브 상태일 때 상기 CPU의 개입없이 상기 메모리 접근 경로부를 액티브하여 상기 외부 반도체 장치가 상기 메모리 장치를 억세스할 수 있도록 하는 시스템 온 칩(SOC).
  8. 제7항에 있어서, 상기 메모리 접근 경로부는
    상기 외부 반도체 장치와 인터페이스 하기 위한 장치 인터페이스부;
    상기 메모리 장치와 인터페이스하기 위한 메모리 인터페이스부; 및
    상기 장치 인터페이스부를 상기 CPU 및 상기 메모리 인터페이스부와 접속하기 위한 버스를 포함하는 시스템 온 칩(SOC).
  9. 메모리 장치, 상기 메모리 장치에 억세스할 수 있는 제1 반도체 장치 및 상기 제1 반도체 장치를 통하여 상기 메모리 장치에 억세스 할 수 있는 제2 반도체 장치를 포함하는 전자 시스템의 동작 방법에 있어서,
    상기 제1 및 제2 반도체 장치가 모두 액티브 상태인 단계;
    상기 제2 반도체 장치로 하여금 상기 메모리 장치에 억세스 하기 위한 상기 제1 반도체 장치내의 메모리 접근 경로부를 제외하고 다른 구성요소는 파워 오프되어 상기 제1 반도체 장치가 인액티브 상태로 되는 단계;
    상기 제2 반도체 장치가 상기 제1 반도체 장치와의 인터페이스를 끊는 단계;
    상기 제1 반도체 장치의 메모리 인터페이스가 파워오프되는 단계;
    상기 제2 반도체 장치가 상기 제1 반도체 장치로 인터페이스 연결을 요청하는 단계;
    상기 제1 반도체 장치의 메모리 인터페이스를 제외한 다른 구성요소는 파워오프된 상태에서 CPU의 개입없이 상기 메모리 접근 경로부를 파워온하는 단계;
    물리적 인터페이스 컨트롤러가 물리적 인터페이스의 DLL의 락킹 동작을 시작시키기 위한 락 스타트 신호를 인가하는 단계;
    상기 락 스타트 신호에 응답하여 상기 DLL의 락킹이 완료되면, 상기 제2 반도체 장치와의 인터페이스를 인에이블 하는 단계; 및
    상기 인터페이스 연결 요청에 대한 응답을 상기 제2 반도체 장치로 전송하는 단계를 포함하는 전자 시스템의 동작 방법.
  10. 제9항에 있어서, 상기 제2 반도체 장치와의 인터페이스를 인에이블 하는 단계는
    상기 DLL의 락킹이 완료되면 상기 물리적 인터페이스가 락킹 완료 신호를 발생하는 단계를 포함하는 전자 시스템의 동작 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
KR1020120052087A 2012-05-16 2012-05-16 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템 온칩, 상기 시스템온칩의 동작 방법, 및 상기 시스템온칩을 포함하는 전자 시스템 KR101965125B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020120052087A KR101965125B1 (ko) 2012-05-16 2012-05-16 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템 온칩, 상기 시스템온칩의 동작 방법, 및 상기 시스템온칩을 포함하는 전자 시스템
TW102115335A TWI574160B (zh) 2012-05-16 2013-04-30 電子系統以及半導體裝置
DE201310104703 DE102013104703A1 (de) 2012-05-16 2013-05-07 Ein-Chip-System zum Bereitstellen eines Zugriffs auf geteilten Speicher über eine Chip-zu-Chip-Verbindung, Betriebsverfahren desselben und elektronisches System mit demselben
JP2013103321A JP6143546B2 (ja) 2012-05-16 2013-05-15 チップ・ツー・チップリンクを通じて共有メモリへのアクセスを支援するシステムオンチップ、その動作方法、及び該システムオンチップを含む電子システム
CN201310181327.9A CN103425621B (zh) 2012-05-16 2013-05-16 提供对共享存储器的存取的片上***及其操作方法和***
US13/895,606 US9146880B2 (en) 2012-05-16 2013-05-16 System-on-chip for providing access to shared memory via chip-to-chip link, operation method of the same, and electronic system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120052087A KR101965125B1 (ko) 2012-05-16 2012-05-16 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템 온칩, 상기 시스템온칩의 동작 방법, 및 상기 시스템온칩을 포함하는 전자 시스템

Publications (2)

Publication Number Publication Date
KR20130128208A KR20130128208A (ko) 2013-11-26
KR101965125B1 true KR101965125B1 (ko) 2019-08-28

Family

ID=49622502

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120052087A KR101965125B1 (ko) 2012-05-16 2012-05-16 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템 온칩, 상기 시스템온칩의 동작 방법, 및 상기 시스템온칩을 포함하는 전자 시스템

Country Status (6)

Country Link
US (1) US9146880B2 (ko)
JP (1) JP6143546B2 (ko)
KR (1) KR101965125B1 (ko)
CN (1) CN103425621B (ko)
DE (1) DE102013104703A1 (ko)
TW (1) TWI574160B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105302765A (zh) * 2014-07-22 2016-02-03 电信科学技术研究院 一种***级芯片及其内存访问管理方法
KR102611839B1 (ko) * 2017-01-04 2023-12-07 삼성전자주식회사 반도체 칩 및 이를 포함하는 전자 장치
KR102285084B1 (ko) * 2019-12-24 2021-08-03 주식회사 텔레칩스 이종의 멀티 cpu를 운용하는 시스템-온-칩 및 그 동작 방법
US11636054B2 (en) 2021-03-31 2023-04-25 Advanced Micro Devices, Inc. Memory controller power states

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214898A (ja) * 2006-02-09 2007-08-23 Nec Corp 省電力機能を備えた無線通信端末

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6650594B1 (en) 2002-07-12 2003-11-18 Samsung Electronics Co., Ltd. Device and method for selecting power down exit
JP4661134B2 (ja) 2004-08-25 2011-03-30 富士ゼロックス株式会社 メモリ制御方法および装置
US20060090016A1 (en) * 2004-10-27 2006-04-27 Edirisooriya Samantha J Mechanism to pull data into a processor cache
US7366862B2 (en) 2004-11-12 2008-04-29 Lsi Logic Corporation Method and apparatus for self-adjusting input delay in DDR-based memory systems
US7437500B2 (en) 2005-08-05 2008-10-14 Lsi Corporation Configurable high-speed memory interface subsystem
KR100772841B1 (ko) * 2006-07-28 2007-11-02 삼성전자주식회사 프로세서들간 호스트 인터페이싱 기능을 갖는 멀티패쓰억세스블 반도체 메모리 장치
KR100887417B1 (ko) * 2007-04-11 2009-03-06 삼성전자주식회사 멀티 프로세서 시스템에서 불휘발성 메모리의 공유적사용을 제공하기 위한 멀티패쓰 억세스블 반도체 메모리장치
US7975164B2 (en) 2008-06-06 2011-07-05 Uniquify, Incorporated DDR memory controller
JP4517312B2 (ja) 2008-07-08 2010-08-04 ソニー株式会社 メモリアクセス制御装置および撮像装置
WO2010029480A2 (en) 2008-09-09 2010-03-18 Nxp B.V. Memory controller
US8307270B2 (en) * 2009-09-03 2012-11-06 International Business Machines Corporation Advanced memory device having improved performance, reduced power and increased reliability
US8856458B2 (en) 2009-12-15 2014-10-07 Advanced Micro Devices, Inc. Polymorphous signal interface between processing units
US8392650B2 (en) 2010-04-01 2013-03-05 Intel Corporation Fast exit from self-refresh state of a memory device
KR101657952B1 (ko) 2010-11-15 2016-09-20 주식회사 고영테크놀러지 기판 검사방법
CN102226895B (zh) * 2011-06-01 2013-05-01 展讯通信（上海）有限公司 协处理器和主处理器共享存储器的***及访问方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214898A (ja) * 2006-02-09 2007-08-23 Nec Corp 省電力機能を備えた無線通信端末

Also Published As

Publication number Publication date
TWI574160B (zh) 2017-03-11
US9146880B2 (en) 2015-09-29
CN103425621A (zh) 2013-12-04
CN103425621B (zh) 2018-02-16
US20130318311A1 (en) 2013-11-28
TW201348972A (zh) 2013-12-01
KR20130128208A (ko) 2013-11-26
JP6143546B2 (ja) 2017-06-07
DE102013104703A1 (de) 2013-12-12
JP2013239179A (ja) 2013-11-28

Similar Documents

Publication Publication Date Title
US9891855B2 (en) Memory device capable of adjusting operation voltage and application processor for controlling the memory device
KR101832953B1 (ko) 모바일 디바이스의 어플리케이션 프로세서의 원격 시동
JP6322838B2 (ja) システム・オン・チップにおけるメモリアクセスの電力管理
US10565154B2 (en) Mobile device and interfacing method thereof that adjusts clock frequency based on access mode
US8160645B2 (en) Apparatus and method for supporting SIM card in mobile communication terminal having multiple modems
US20180074743A1 (en) Systems and methods for dynamically switching memory performance states
US10887075B2 (en) Method and system for adaptive link training mechanism to calibrate an embedded universal serial bus redriver clock
KR101965125B1 (ko) 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템 온칩, 상기 시스템온칩의 동작 방법, 및 상기 시스템온칩을 포함하는 전자 시스템
KR102290984B1 (ko) 풀 핸드세이크를 지원하는 시스템온칩 및 이를 포함하는 모바일 장치
KR20140098832A (ko) 동적 메모리 성능 스로틀링
US9549373B2 (en) Method for waking a data transceiver through data reception
US9176568B2 (en) Clock control and power management for semiconductor apparatus and system
US10209734B2 (en) Semiconductor device, semiconductor system, and method of operating the semiconductor device
US9928890B2 (en) System and method for calibrating memory using credit-based segmentation control
EP4202604A1 (en) Fast self-refresh exit power state
US9817759B2 (en) Multi-core CPU system for adjusting L2 cache character, method thereof, and devices having the same
US20150378418A1 (en) Systems and methods for conserving power in a universal serial bus (usb)
US11662765B1 (en) System for providing a low latency and fast switched cascaded dual phased lock loop (PLL) architecture for die-to-die / system-on-chip (SoC) interfaces
CN108268085B (zh) 半导体装置
KR20130008301A (ko) 저전력 소모 낸드 플래시 메모리 장치 및 시스템

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right