DE112005000487B4 - Verfahren zur Herstellung eines Kondensators und ein monolithisch integrierter Schaltkreis, der einen solchen Kondensator umfasst - Google Patents

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Abstract

Ein Verfahren zur Herstellung eines monolithisch integrierten SOI-Substrat-Kondensators, gekennzeichnet durch die Schritte: – Ausbilden eines Grabens (14), der mit isolierendem Material gefüllt ist, in einer monokristallinen Schicht (13) aus Silizium angeordnet auf einer Schicht (11) aus einem isolierenden Material, wobei der Graben (14) zu der Schicht (11) aus isolierendem Material herabreicht und einen Bereich (13') der monokristallinen Schicht (13) aus Silizium umgibt, – Dotieren des Bereichs (13') der monokristallinen Schicht (13) aus Silizium, – Ausbilden eines Schichtbereichs (17') aus einem isolierenden Material auf einem Teil des Bereichs (13') der monokristallinen Schicht (13) aus Silizium, – Ausbilden einesem Schichtbereich (17') aus isolierendem Material, – Ausbilden eines weiteren Schichtbereichs (71) aus dotiertem Silizium auf einem frei liegenden Teil des Bereichs (13') der monokristallinen Schicht (13) aus Silizium, wobei der weitere Schichtbereich (71) aus dotiertem Silizium elektrisch mit dem Bereich...

Description

  • Die vorliegende Erfindung bezieht sich generell auf das Gebiet der integrierten Schaltkreis-Technologie und insbesondere bezieht sich die Erfindung auf ein Verfahren zur Herstellung eines SOI(Silizium auf Isolator; Silicon-On-Insulator)-Substrat-Kondensators und auf einen monolithisch integrierten Schaltkreis, der einen solchen SOI-Substrat-Kondensator umfasst.
  • Es wird angenommen, dass der SOI-Technologie, besonders bei dem Gebrauch von dünnen oberen Siliziumschichten, die schon bei sehr niedrigen Vorspannungen teilweise verarmt (PD; partially depleted) oder völlig verarmt (FD; fully depleted) werden können, ein Schlüsselbeitrag bei dem kontinuierlichen Anstieg der Schaltkreisleistung zukommt, wie es das Mooresche Gesetzt voraussagt. Zahlreiche Presseveröffentlichungen zeigen, dass die großen IC-Hersteller heute schätzen, dass SOI für Prozessgenerationen in der Lage ist, Einrichtungen mit Größen kleiner als 100 nm herzustellen. Einige dieser Hersteller fokussieren ihre Produktion auf PD-SOI, wobei industriell erhältliche SOI-Wafer eingesetzt werden, und alle von ihnen evaluieren das Potential von FD-SOI für digitale, gemischte und Hochfrequenz-Anwendungen mit kleiner Leistung. Die SOI-Technologie wird heute hauptsächlich auf dem Gebiet der Hochgeschwindigkeits-Prozessortechnologie eingesetzt. Basierend auf 90 nm-CMOS-PD-SOI werden heute Prozessoren produziert mit Geschwindigkeiten von etwa 1 bis 1,6 GHz, was einer Erhöhung der Geschwindigkeit von etwa 20 bis 25% entspricht.
  • Es ist gut bekannt, CMOS-Vorrichtungen für PD- oder FD-SOI zu modifizieren. Jedoch ist es eine viel komplexere Aufgabe, einen Hochfrequenz-BiCMOS-Prozess für PD- oder FD-SOI zu adaptieren. Es gibt keinen einfachen Weg, Bipolar-Vorrichtungen auf dem dünnen SOI-Material mit ähnlichen Leistungen wie auf einem Bulk-Material aufzubauen. Jedoch beschreiben das US-Patent Nr. US 5 087 580 A (Eklund) und J. Cai et al., ”Vertical SiGe-Base Bipolar Transistors an CMOS-Compatible SOI Substrate”, S. 215 in Proceedings of the 2003 Bipolar/BiCMOS Circuits and Technology Meeting, bipolare vertikale-laterale Transistoren, die für SOI adaptiert sind.
  • Da jedes Hochfrequenz-Verfahren, d. h. CMOS-, Bipolar- oder BiCMOS-Verfahren, eine Anzahl von passiven Hochleistungsvorrichtungen aufweist, so wie z. B. Kondensatoren, Widerstände, Varaktoren, Induktivitäten usw., müssen diese Vorrichtungen für das neue Substratmaterial auch umkonstruiert werden.
  • Bei früheren Verfahren auf Bulk-Silizium wird ein Kondensator, der eine hohe Kapazität pro Fläche und eine hohe Durchbruchsspannung aufweist, gebildet, indem eine dünne Schicht Silizium-Nitrid verwendet wird, die auf hoch dotiertem Silizium abgeschieden wird. Ein hoch dotierter polykristalliner Silizium-Schichtbereich auf dem Nitrid dient als die obere Elektrode. Die untere Elektrode besteht aus einer Sub-Kollektorschicht und einer Kollektor-Absperrvorrichtung zu der oberen Seite des Substrats. Die Dicke der Nitridschicht wird so gewählt, dass der Kondensator hohe Kapazitätswerte pro Flächeneinheit aufweist, so wie z. B. 2–4 fF/μm2.
  • Die Herstellung solcher Kondensatoren auf Bulk-Silizium ist in dem US-Patent Nr. US 6 610 578 A (Erfinder: H. Norström, S. Nygren und O. Tylstedt) und WO 02/091463 A1 (Erfinder: T. Johansson, H. Norström und P. Algotsson) beschrieben.
  • Ein ähnliches Verfahren, um einen Kondensator zu realisieren, ist offenbart von H. Klose et al., „B6HF: A 0.8 micron 25 GHz/25 ps bipolar technology for ”Mobile radio” and ”Ultra fast data link” IC-products”, Seite 125 in Proceedings of the 1993 Bipolar/BiCMOS Circuits and Technology Meeting. Der Kondensator ist jedoch beschrieben als ONO-Typ (Oxid-Nitrid-Oxid) mit einem Kapazitätswert von 2 fF/μm2, was bedeutet, dass das Herstellungsverfahren unterschiedlich ist.
  • Die Druckschrift US 2003/0199128 A1 offenbart einen SOI-Feldeffekttransistor mit einem Siliziumsubstrat und einer Siliziumschicht auf einer vergrabenen Oxidschicht mit dotierten und nicht dotierten Schichtbereichen. Ein Gate-Dielektrikum ist über der Siliziumschicht angeordnet und eine Gate-Elektrode über dem Gate-Dielektirkum ist mit Seitenwandisolationen versehen.
  • Die Druckschrift DE 103 02 631 A1 zeigt in den 3 bis 6 und 41 ein Verfahren zur Herstellung eines SOI-Substrat-Kondensators, bei dem die Dotierung der unteren Kondensatorelektrode vor der Ausbildung des Kondensatordielektrikums erfolgt.
  • Bei anderen Bulk-Verfahren für BiCMOS können Substrat-Kondensatoren aus einer MOS-ähnlichen Struktur bestehen, bei welcher das Gate-Oxid als Dielektrikum dient.
  • Sofern dünne SOI-Schichten verwendet werden, d. h. Schichten, die eine Dicke von weniger als 200 nm aufweisen, reichen die Isolationsbereiche ganz herunter bis zu der vergrabenen Oxidschicht und daher können die oben beschriebenen Kondensatorstrukturen nicht hergestellt werden.
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines monolithisch integrierten SOI-Substrat-Kondensators anzugeben, insbesondere eines Silizium-Nitrid-Kondensators, der eine große Kapazität pro Fläche und eine hohe Durchbruchsspannung aufweist.
  • Es ist in dieser Hinsicht insbesondere Aufgabe der Erfindung, ein solches Verfahren für dünne SOI-Schichten anzugeben, bei welchen MOS-Vorrichtungen teilweise oder vollständig verarmt werden.
  • Es ist eine weitere Aufgabe der Erfindung, solch ein Verfahren anzugeben, das, wenn es einem herkömmlichen Bipolar- oder BiCMOS-SOI-Verfahren implementiert wird, keine weiteren Verfahrensschritte hinzufügt.
  • Es ist des Weiteren eine Aufgabe der Erfindung, solch ein Verfahren anzugeben, das, wenn es in einem herkömmlichen CMOS-SOI-Verfahren implementiert wird, nur ein Minimum von weiteren Prozess-Schritten benötigt, die dem Verfahren hinzugefügt werden.
  • Des Weiteren ist es eine Aufgabe der Erfindung, einen monolithisch integrierten Schaltkreis anzugeben, der einen SOI-Substrat-Kondensator umfasst.
  • Diese Aufgaben werden gemäß der vorliegenden Erfindung durch das Herstellungsverfahren nach Anspruch 1 und den integrierten Schaltkreis nach Anspruch 9 gelöst. Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines monolithisch integrierten SOI-Substrat-Kondensators angegeben, welches folgende Schritte umfasst: Ausbilden eines isolierenden Grabens in einer monokristallinen oberen Siliziumschicht einer SOI-Struktur, wobei der Graben zu dem vergrabenen Isolator herabreicht und einen Bereich der monokristallinen oberen Siliziumschicht der SOI-Struktur umgibt; Dotieren des monokristallinen oberen Siliziumschichtbereichs; Ausbilden eines isolierenden, vorzugsweise Nitrid-, Schichtbereichs auf einem Teil des monokristallinen oberen Silizium-Schichtbereichs; Ausbilden eines dotierten Silizium-Schichtbereichs auf dem isolierenden Schichtbereich; und Ausbilden eines isolierenden äußeren Seitenwand-Abstandshalters auf dem monokristallinen Siliziumbereich, wobei der außere Abstandshalter den dotierten Silizium-Schichtbereich umgibt, um eine Isolierung zwischen dem dotierten Silizium-Schichtbereich und frei liegenden Teilen des monokristallinen oberen Silizium-Schichtbereichs zu erzeugen. Der monokristalline obere Silizium-Schichtbereich, der isolierende Schichtbereich und der dotierte Silizium-Schichtbereich bilden eine untere Elektrode, ein Dielektrikum und eine obere Elektrode des Kondensators.
  • Vorzugsweise ist der monokristalline obere Silizium-Schichtbereich mit einer Dicke von weniger als etwa 200 nm ausgebildet, um darin die Herstellung von teilweise oder vollständig verarmten MOS-Vorrichtungen zu ermöglichen.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung ist ein monolithisch integrierter Schaltkreis, der einen SOI-Substrat-basierten Plattenkondensator aufweist, vorgesehen. Die untere Elektrode des Kondensators umfasst einen dotierten monokristallinen SOI-Schichtbereich, der von einem isolierenden Graben umgeben ist, welcher zu einer vergrabenen Oxidschicht der SOI-Struktur herabreicht. Das Dielektrikum des Kondensators umfasst einen Schichtbereich aus einem isolierenden Material, vorzugsweise Nitrid, auf einem Teil des monokristallinen SOI-Schichtbereichs. Die obere Elektrode umfasst einen dotierten polykristallinen Silizium-Schichtbereich auf dem Schichtbereich aus isolierendem Material. Eine äußere Seitenwand-Abstandshalter-Struktur aus einem isolierenden Material, welches den dotierten polykristallinen Silizium-Schichtbereich umgibt, ist zur Isolation zwischen dem dotierten polykristallinen Silizium-Schichtbereich und frei liegenden Teilen des monokristallinen SOI-Schichtbereichs vorgesehen.
  • Vorzugsweise sind der dotierte polykristalline Silizium-Schichtbereich und die frei liegenden Teile des monokristallinen SOI-Schichtbereichs silizidiert und metallische Kontakte zu ihnen sind vorgesehen.
  • Die vorliegende Erfindung schafft einen monolithisch integrierten SOI-Substrat-Kondensator, der eine hohe Kapazität pro Flächeneinheit aufweist und der daher sehr kompakt hergestellt werden kann. Die Verwendung von dotiertem monokristallinen Silizium als untere Elektrode schafft einen Kondensator, der einen geringer Vorwiderstand aufweist. Die Verwendung von Silizium-Nitrid als dem einzigen Material für das Kondensator-Dielektrikum hat mehrere Vorteile, so wie beispielsweise eine höhere Durchbruchsspannung und eine höhere Kapazität pro Flächeneinheit.
  • Weitere Merkmale der Erfindung und Vorteile davon werden anhand der detaillierten Beschreibung von bevorzugten Ausgestaltungen der vorliegenden Erfindung, die nachfolgend angegeben werden, und der begleitenden 1 bis 8 offensichtlich werden.
  • 1 bis 8 sind stark vergrößerte Querschnittsansichten eines Teils einer Halbleiterstruktur während der Herstellung gemäß bevorzugten Ausgestaltungen der vorliegenden Erfindung.
  • Eine erste bevorzugte Ausgestaltung eines Verfahrens bei der Herstellung eines monolithisch integrierten Schaltkreises, der einen SOI-Substrat-Kondensator umfasst, wird nachfolgend mit Bezug auf die 1 bis 6 beschrieben. Das Verfahren ist in ein CMOS-, Bipolar- oder BiCMOS-Verfahren implementiert.
  • Eine Halbleiterstruktur ist in 1 im Querschnitt gezeigt. Eine vergrabene Silizium-Oxidschicht 11 ist zwischen einem Silizium-Bulk-Substrat 12 und einer monokristallinen Siliziumschicht 13 angeordnet, um eine übliche SOI-Struktur zu bilden. Die monokristalline Siliziumschicht 13 ist eine dünne Schicht, die vorteilhafterweise eine Dicke von weniger als etwa 200 nm aufweist, um in der Lage zu sein, vollständig verarmte oder teilweise verarmte MOS-Vorrichtungen herzustellen unter der Voraussetzung, dass das Herstellungsverfahren ein CMOS- oder BiCMOS-Verfahren ist.
  • Ein Graben 14 ist in der monokristallinen Siliziumschicht 13 ausgebildet, um einen Bereich 13' der monokristallinen Schicht 13 des Siliziums zu umgeben. Der Graben 14, der vorzugsweise durch Maskierung und Ätzen ausgebildet wird, ist mit isolierendem Material gefüllt, um einen flachen Graben-Isolationsbereich (STI; shallow trench isolation) auszubilden. Aufgrund der geringen Dicke der monokristallinen Siliziumschicht 13 reicht der Graben 14 herunter bis zu der vergrabenen Silizium-Oxidschicht 11. Die sich daraus ergebende Struktur ist in 2 dargestellt.
  • Eine dünne Oxidschicht 15 ist auf dem monokristallinen Schichtbereich 13 ausgebildet und eine Implantationsmaske 16 wird auf die Struktur angewandt. Die dünne Oxidschicht 15 kann ein abgeschiedenes Oxid mit geringer Qualität für den einzigen Zweck der Ionenimplantation sein oder kann ein gewachsenes hochqualitatives Oxid für die Verwendung als z. B. Gate-Oxid für MOS-Transistoren in einem CMOS- oder BiCMOS-Verfahren sein.
  • Der monokristalline Silizium-Schichtbereich 13, der von dem Graben 14 umgeben ist, wird als nächstes zu n++ oder p++ dotiert, um eine untere Elektrode des monolithisch integrierten SOI-Substrat-Kondensators zu bilden. Sofern der Substrat-Kondensator in einem Bipolar- oder BiCMOS-Verfahren hergestellt wird, wird der monokristalline Silizium-Schichtbereich 13' vorzugsweise gleichzeitig mit n+ Kollektorkontakten mit einem niedrigen Widerstandswert oder Verschlüssen für Bipolar-Transistoren dotiert. Die sich daraus ergebende Struktur ist in 3 dargestellt.
  • Nach der Ionenimplantation werden die Maske 16 und die dünne Oxidschicht 15 entfernt und eine dünne Schicht 17 eines isolierenden Materials, vorzugsweise Silizium-Nitrid, wird auf der Struktur ausgebildet. Die resultierende Struktur ist in 4 dargestellt.
  • Sofern das Herstellungsverfahren ein Bipolar- oder BiCMOS-Verfahren ist, kann die dünne isolierende Schicht 17 zur Isolation zwischen extrinsischen Basiskontakten und Kollektorbereichen von Bipolar-Transistoren genutzt werden, um die parasitäre Kapazität der Basis-Kollektor-Anschlüsse zu verringern, und sofern das Herstellungsverfahren ein CMOS- oder BiCMOS-Verfahren ist, kann die dünne isolierende Schicht 17 zum Verkapseln der Gates von MOS-Transistoren während einer nachfolgender Verarbeitung genutzt werden, um sie z. B. vor unerwünschter Oxidation zu schützen.
  • Auf der dünnen Schicht 17 wird eine Schicht von polykristallinem Silizium ausgebildet. Diese Siliziumschicht ist entweder gleichzeitig mit ihrer Abscheidung zu n++ oder p++ dotiert oder ist nach der Abscheidung durch Ionenimplantation zu n++ oder p++ dotiert.
  • Die polykristalline Siliziumschicht und die dünne isolierende Schicht 17 werden anschließend strukturiert und geätzt, um Schichtbereiche 18, 17' von dotiertem Silizium bzw. isolierendem Material auf einem Teil des monokristallinen Silizium-Schichtbereichs 13', wie in 5 gezeigt ist, zu schaffen. Das Ätzen kann in einem Zwei-Schritt-Ätzverfahren ausgeführt werden. Der dotierte Silizium-Schichtbereich 18 bildet eine obere Elektrode des monolithisch integrierten SOI-Substrat-Kondensators, wohingegen der isolierende Schichtbereich 17' ein Dielektrikum davon bildet. Dies ist insbesondere bevorzugt, falls der isolierende Schichtbereich 17' aus einem Material ist, das eine hohe Dielektrizitätszahl aufweist, z. B. aus Silizium-Nitrid, da eine hohe Kapazität pro Flächeneinheit erzielt wird.
  • Falls das Herstellungsverfahren ein Bipolar- oder BiCMOS-Verfahren ist, werden Basis-Schichtbereiche, das sind extrinsische Basen, für Bipolar-Transistoren vorzugsweise in der polykristallinen Siliziumschicht ausgebildet, zumindest teilweise gleichzeitig mit der Bildung des Silizium-Schichtbereichs 18.
  • Die Verarbeitung wird als nächstes mit der Bildung von Seitenwand-Abstandshaltern fortgesetzt: Ein äußerer Abstandshalter 61 aus einem isolierenden Material wird auf dem monokristallinen Silizium-Schichtbereich 13' ausgebildet und in Abhängigkeit von dem Layout auf dem Graben 14, wo der äußere Abstandshalter 61 den polykristallinen Silizium-Schichtbereich 18 umgibt, um eine elektrische Isolierung zwischen dem polykristallinen Silizium-Schichtbereich 18 und frei liegenden Teilen des monokristallinen Silizium-Schichtbereichs 13' zu erzeugen. Der Abstandshalter 61 wird vorteilhafterweise mittels konformer Abscheidung von Oxid oder Nitrid gebildet, gefolgt von anisotropem Ätzen.
  • Dann werden frei liegende Silizium-Oberflächen silizidiert, wobei vorzugsweise ein sogenanntes selbstausrichtendes Silizidierungs-Verfahren (self-aligned silicide method; SALICIDE) eingesetzt wird. Eine dünne Metallschicht wird auf der Struktur abgeschieden und wird dazu gebracht, mit frei liegendem Silizium bei einer erhöhten Temperatur zu reagieren, um eine Silizid zu bilden. Danach wird Metall, das nicht mit Silizium reagiert hat, welches das Metall in solchen Bereichen ist, die vor der Metallabscheidung keine frei liegenden Silizium-Oberflächen hatten, durch nasschemische Verfahren entfernt. Im Ergebnis werden Metall-Silizid-Schichtbereiche 62, 63 auf der oberen Oberfläche des polykristallinen Silizium-Schichtbereichs 18 und auf den frei liegenden Teilen des monokristallinen Silizium-Schichtbereichs 13' gebildet, um Verbindungen mit niedrigem Widerstand zur Verfügung zu stellen. Die daraus resultierende Struktur ist in 6 dargestellt.
  • Die Verarbeitung wird mit der Metallisierung in einer gebräuchlichen Weise fortgesetzt, d. h. durch Ausbildung einer Passivierungsschicht, in welche Kontaktlöcher geätzt werden und nachfolgend mit metallischem Material ausgefüllt werden, um Verbindungspfade mit niedrigem Widerstand von den Kondensatorelektroden 18, 13' zu den Metallisierungsschichten, die auf der Passivierungsschicht ausgebildet sind, zu erzielen.
  • Der derart gebildete monolithisch integrierte SOI-Substrat-Kondensator kann kompakt hergestellt werden, da er eine hohe Kapazität pro Flächeneinheit hat. Die Verwendung von dotiertem monokristallinen Silizium als untere Elektrode sorgt für einen geringen Vorwiderstand.
  • Eine weitere bevorzugte Ausgestaltung des Herstellungsverfahrens der vorliegenden Erfindung ist in 7 dargestellt. Hier wird ein weiterer dotierter polykristalliner Silizium-Schichtbereich 71 vor der Silizidierung ausgebildet, indem eine polykristalline Siliziumschicht abgeschieden wird, gefolgt von Strukturierung und Ätzen dergleichen. Dotieren kann gleichzeitig mit der Abscheidung der Schicht oder später mittels Ionenimplantation durchgeführt werden. Der weitere dotierte polykristalline Silizium-Schichtbereich 71 ist lateral beabstandet von dem polykristallinen Silizium-Schichtbereich 18 angeordnet, welcher die obere Elektrode des Kondensators bildet, und zumindest teilweise auf dem monokristallinen Silizium-Schichtbereich 13', um eine elektrische Verbindung dazwischen zu erzielen. Der polykristalline Silizium-Schichtbereich 71 bildet einen integralen Teil der unteren Elektrode des Kondensators.
  • Ein äußerer Seitenwand-Abstandshalter 72 aus einem isolierenden Material wird ausgebildet, um den weiteren dotierten Silizium-Schichtbereich 71 lateral zu umgeben und dadurch elektrisch zu isolieren. Dieser äußere Seitenwand-Abstandshalter 72 kann gleichzeitig mit oder nachfolgend zu der Ausbildung des äußeren Abstandshalters 61 ausgebildet werden, welcher den polykristallinen Silizium-Schichtbereich 18 umgibt, der die obere Elektrode des Kondensators bildet.
  • Die oberen Oberflächen der polykristallinen Schichtbereiche 18, 71 werden in einem selbstausrichtenden Silizidierungs-Verfahren silizidiert, wodurch Metall-Silizid-Schichtbereiche 62, 73 gebildet werden. Gleichzeitig hiermit wird ein Metall-Silizid-Schichtbereich 74 auf der oberen Oberfläche des monokristallinen Silizium-Schichtbereichs 13' zwischen den polykristallinen Schichtbereichen 18, 71 ausgebildet.
  • Sofern das Herstellungsverfahren ein Bipolar- oder BiCMOS-Verfahren ist, wird der weitere polykristalline Silizium-Schichtbereich 71, der Teil der unteren Elektrode des Kondensators ist, vorteilhafterweise gleichzeitig mit der Bildung der Emitter-Schichtbereiche für Bipolar-Transistoren und Gate-Schichtbereiche für MOS-Transistoren gebildet.
  • In anderer Hinsicht kann diese Ausgestaltung identisch mit der Ausgestaltung sein, die mit Bezug auf die 1 bis 6 beschrieben wurde.
  • Eine weitere bevorzugte Ausgestaltung des Herstellungsverfahrens der Erfindung ist in 8 dargestellt. Diese Ausgestaltung ist identisch mit der Ausgestaltung, die mit Bezug auf 7 beschrieben wurde, mit der Ausnahme, dass der laterale Abstand zwischen den polykristallinen Silizium-Schichtbereichen 18, 71 ähnlich oder kürzer als eine Entfernung, die der Summe der Breiten der äußeren Seitenwand-Abstandshalter 61, 72 entspricht, ist. Unter dieser Voraussetzung füllen die äußeren Seitenwand-Abstandshalter 61, 72 den Bereich auf der oberen Oberfläche des monokristallinen Silizium-Schichtbereich 13' zwischen den polykristallinen Schichtbereichen 18, 71 aus und dort wird kein Metall-Silizid-Schichtbereich 74 ausgebildet.
  • Es soll berücksichtigt werden, dass, obwohl die vorliegende Erfindung vorzugsweise für Hochfrequenz-Siliziumvorrichtungen vorgesehen ist, sie auch nützlich für Hochspannungs-SOI-Vorrichtungen und für kleinere Vorrichtungen in Silizium-basierten integrierten Schaltkreisen sein kann.

Claims (12)

  1. Ein Verfahren zur Herstellung eines monolithisch integrierten SOI-Substrat-Kondensators, gekennzeichnet durch die Schritte: – Ausbilden eines Grabens (14), der mit isolierendem Material gefüllt ist, in einer monokristallinen Schicht (13) aus Silizium angeordnet auf einer Schicht (11) aus einem isolierenden Material, wobei der Graben (14) zu der Schicht (11) aus isolierendem Material herabreicht und einen Bereich (13') der monokristallinen Schicht (13) aus Silizium umgibt, – Dotieren des Bereichs (13') der monokristallinen Schicht (13) aus Silizium, – Ausbilden eines Schichtbereichs (17') aus einem isolierenden Material auf einem Teil des Bereichs (13') der monokristallinen Schicht (13) aus Silizium, – Ausbilden eines Schichtbereichs (18) aus dotiertem Silizium auf dem Schichtbereich (17') aus isolierendem Material, – Ausbilden eines weiteren Schichtbereichs (71) aus dotiertem Silizium auf einem frei liegenden Teil des Bereichs (13') der monokristallinen Schicht (13) aus Silizium, wobei der weitere Schichtbereich (71) aus dotiertem Silizium elektrisch mit dem Bereich (13') der monokristallinen Schicht (13) aus Silizium verbunden ist, und – Ausbilden eines äußeren Seitenwand-Abstandshalters (61) aus einem isolierenden Material auf dem Bereich (13') der monokristallinen Schicht (13) aus Silizium, wobei der äußere Seitenwand-Abstandshalter (61) den Schichtbereich (18) aus dotiertem Silizium umgibt, um eine Isolation zwischen dem Schichtbereich (18) aus dotiertem Silizium und frei liegenden Teilen des Bereichs (13') der monokristallinen Schicht (13) aus Silizium vorzusehen, wobei – der Bereich (13') der monokristallinen Schicht (13) aus Silizium, der Schichtbereich (17') aus isolierendem Material und der Schichtbereich (18) aus dotiertem Silizium eine untere Elektrode, ein Dielektrikum und eine obere Elektrode des monolithisch integrierten SOI-Substrat-Kondensators bilden.
  2. Das Verfahren nach Anspruch 1, wobei der Schichtbereich (17') aus isolierendem Material ein Nitrid-Schichtbereich ist.
  3. Das Verfahren nach einem der Ansprüche 1 oder 2, wobei die obere Oberfläche des Schichtbereichs (18) aus dotiertem Silizium und die frei liegenden Teile des Bereichs der monokristallinen Schicht aus Silizium silizidiert (62, 63) sind.
  4. Das Verfahren nach einem der Ansprüche 1 bis 3, wobei der monolithische integrierte SOI-Substrat-Kondensator in einem Bipolar- oder BiCMOS-Verfahren hergestellt wird und der weitere dotierte Silizium-Schichtbereich (71) und ein Emitter-Schichtbereich für einen Bipolar-Transistor gleichzeitig gebildet werden.
  5. Das Verfahren nach einem der Ansprüche 1 bis 4, wobei der monolithisch integrierte SOI-Substrat-Kondensator in einem Bipolar- oder BiCMOS-Verfahren hergestellt wird und der Schichtbereich (18) aus dotiertem Silizium und ein Basis-Schichtbereich für einen Bipolar-Transistor gleichzeitig ausgebildet werden.
  6. Das Verfahren nach einem der Ansprüche 1 bis 5, wobei der monolithisch integrierte SOI-Substrat-Kondensator in einem Bipolar- oder BiCMOS-Verfahren hergestellt wird und der Bereich der monokristallinen Schicht aus Silizium und ein Kollektor-Bereich für einen Bipolar-Transistor gleichzeitig dotiert werden.
  7. Das Verfahren nach einem der Ansprüche 1 bis 6, wobei die monokristalline Schicht (13) aus Silizium mit einer Dicke von weniger als etwa 200 nm ausgebildet wird.
  8. Das Verfahren nach einem der Ansprüche 1 bis 7, wobei der Graben (14), der mit isolierendem Material ausgefüllt ist, ein STI(Shallow Trench Isolation)-Bereich ist.
  9. Ein monolithisch integrierter Schaltkreis, der einen SOI-Substrat-Kondensator umfasst, gekennzeichnet durch: – eine Schicht (11) aus einem isolierenden Material, – einen dotierten monokristallinen Schichtbereich (13') aus Silizium auf der Schicht (11) aus isolierendem Material, – einen Graben (14), der mit einem isolierenden Material gefüllt ist und der den monokristallinen Schichtbereich (13') aus Silizium umgibt und in Kontakt mit der Schicht (11) aus isolierendem Material ist, – einen Schichtbereich (17') aus isolierendem Material auf einem Teil des monokristallinen Schichtbereichs (13') aus Silizium, – einen Schichtbereich (18) aus dotiertem Silizium auf dem Schichtbereich (17') aus isolierendem Material, – einen weiteren Schichtbereich (71) aus dotiertem Silizium auf einem frei liegenden Teil des monokristallinen Schichtbereichs (13') aus Silizium, wobei der weitere Schichtbereich (71) aus dotiertem Silizium elektrisch mit dem monokristallinen Schichtbereich (13') aus Silizium verbunden ist, und – einen äußeren Seitenwand-Abstandshalter (61) aus einem isolierenden Material auf dem monokristallinen Schichtbereich (13') aus Silizium, wobei der äußere Seitenwand-Abstandshalter (61) den Schichtbereich (18) aus dotiertem Silizium umgibt, um eine Isolation zwischen dem Schichtbereich (18) aus dotiertem Silizium und frei liegenden Teilen des monokristallinen Schichtbereichs (13') aus Silizium zu schaffen, wobei – der Bereich (13') der monokristallinen Schicht aus Silizium, der Schichtbereich (17') aus einem isolierenden Material und der Schichtbereich (18) aus dotiertem Silizium eine untere Elektrode, ein Dielektrikum und eine obere Elektrode des monolithisch integrierten SOI-Substrat-Kondensators bilden.
  10. Der monolithisch integrierte Schaltkreis nach Anspruch 9, wobei der Schichtbereich (17') aus isolierendem Material ein Nitrid-Schichtbereich ist.
  11. Der monolithisch integrierte Schaltkreis nach Anspruch 10, umfassend Metall-Silizide (62, 63) auf der oberen Oberfläche des Schichtbereichs (18) aus dotiertem Silizium und den frei liegenden Teilen des monokristallinen Schichtbereichs aus Silizium.
  12. Der monolithisch integrierte Schaltkreis nach einem der Ansprüche 9 bis 11, wobei der monokristalline Schichtbereich (13') aus Silizium eine Dicke von weniger als etwa 200 nm hat.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE527487C2 (sv) 2004-03-02 2006-03-21 Infineon Technologies Ag En metod för framställning av en kondensator och en monolitiskt integrerad krets innefattande en sådan kondensator
US9847293B1 (en) 2016-08-18 2017-12-19 Qualcomm Incorporated Utilization of backside silicidation to form dual side contacted capacitor

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087580A (en) * 1990-09-17 1992-02-11 Texas Instruments Incorporated Self-aligned bipolar transistor structure and fabrication process
US6096584A (en) * 1997-03-05 2000-08-01 International Business Machines Corporation Silicon-on-insulator and CMOS-on-SOI double film fabrication process with a coplanar silicon and isolation layer and adding a second silicon layer on one region
WO2002091463A1 (en) * 2001-05-04 2002-11-14 Infineon Technologies Ag Semiconductor process and integrated circuit
DE10124032A1 (de) * 2001-05-16 2002-11-21 Atmel Germany Gmbh Verfahren zur Herstellung von Bauelementen auf einem SOI-Wafer
US6610578B2 (en) * 1997-07-11 2003-08-26 Telefonaktiebolaget Lm Ericsson (Publ) Methods of manufacturing bipolar transistors for use at radio frequencies
US20030199128A1 (en) * 2001-06-06 2003-10-23 Toshiharu Furukawa SOI device with reduced junction capacitance
DE10302631A1 (de) * 2002-05-23 2003-12-11 Mitsubishi Electric Corp Halbleitervorrichtung mit verbesserter Zuverlässigkeit eines auf der Hauptoberfläche eines Substrats gebildeten isolierenden Films
DE10229003A1 (de) * 2002-06-28 2004-01-29 Advanced Micro Devices, Inc., Sunnyvale SOI-Feldeffekttransistorelement mit einem Rekombinationsgebiet und ein Verfahren zur Herstellung desselben

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6047458A (ja) 1983-08-26 1985-03-14 Hitachi Ltd Ｓｏｉ形ｍｏｓダイナミツクメモリ
US5273921A (en) * 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
US6008110A (en) * 1994-07-21 1999-12-28 Kabushiki Kaisha Toshiba Semiconductor substrate and method of manufacturing same
US5561302A (en) * 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5585285A (en) * 1995-12-06 1996-12-17 Micron Technology, Inc. Method of forming dynamic random access memory circuitry using SOI and isolation trenches
DE19853268C2 (de) * 1998-11-18 2002-04-11 Infineon Technologies Ag Feldeffektgesteuerter Transistor und Verfahren zu dessen Herstellung
US6555891B1 (en) * 2000-10-17 2003-04-29 International Business Machines Corporation SOI hybrid structure with selective epitaxial growth of silicon
US6498358B1 (en) * 2001-07-20 2002-12-24 Motorola, Inc. Structure and method for fabricating an electro-optic system having an electrochromic diffraction grating
JP3610436B2 (ja) * 2001-12-12 2005-01-12 松下電器産業株式会社 可変容量素子の製造方法
US7012298B1 (en) * 2002-06-21 2006-03-14 Advanced Micro Devices, Inc. Non-volatile memory device
US6965128B2 (en) * 2003-02-03 2005-11-15 Freescale Semiconductor, Inc. Structure and method for fabricating semiconductor microresonator devices
US6900502B2 (en) * 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US6864149B2 (en) * 2003-05-09 2005-03-08 Taiwan Semiconductor Manufacturing Company SOI chip with mesa isolation and recess resistant regions
US6958513B2 (en) * 2003-06-06 2005-10-25 Chih-Hsin Wang Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells
US20050136580A1 (en) * 2003-12-22 2005-06-23 Luigi Colombo Hydrogen free formation of gate electrodes
SE527487C2 (sv) 2004-03-02 2006-03-21 Infineon Technologies Ag En metod för framställning av en kondensator och en monolitiskt integrerad krets innefattande en sådan kondensator
EP1630863B1 (de) * 2004-08-31 2014-05-14 Infineon Technologies AG Verfahren zur Herstellung eines monolithisch integrierten vertikalen Halbleiterbauteils in einem SOI-Substrat

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087580A (en) * 1990-09-17 1992-02-11 Texas Instruments Incorporated Self-aligned bipolar transistor structure and fabrication process
US6096584A (en) * 1997-03-05 2000-08-01 International Business Machines Corporation Silicon-on-insulator and CMOS-on-SOI double film fabrication process with a coplanar silicon and isolation layer and adding a second silicon layer on one region
US6610578B2 (en) * 1997-07-11 2003-08-26 Telefonaktiebolaget Lm Ericsson (Publ) Methods of manufacturing bipolar transistors for use at radio frequencies
WO2002091463A1 (en) * 2001-05-04 2002-11-14 Infineon Technologies Ag Semiconductor process and integrated circuit
DE10124032A1 (de) * 2001-05-16 2002-11-21 Atmel Germany Gmbh Verfahren zur Herstellung von Bauelementen auf einem SOI-Wafer
US20030199128A1 (en) * 2001-06-06 2003-10-23 Toshiharu Furukawa SOI device with reduced junction capacitance
DE10302631A1 (de) * 2002-05-23 2003-12-11 Mitsubishi Electric Corp Halbleitervorrichtung mit verbesserter Zuverlässigkeit eines auf der Hauptoberfläche eines Substrats gebildeten isolierenden Films
DE10229003A1 (de) * 2002-06-28 2004-01-29 Advanced Micro Devices, Inc., Sunnyvale SOI-Feldeffekttransistorelement mit einem Rekombinationsgebiet und ein Verfahren zur Herstellung desselben

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Cai, J. et al.: Vertical SiGe-Base Bipolar Transistors on CMOS-Compatible SOI Substrate. In: Bipolar/BiCMOS Circuits and Technology Meeting, 2003. Proceedings of the, 2003, 215. *
Klose, H. et al.: B6HF: A 0.8 micron 25 GHz/25 ps bipolar technology for Mobile radio and Ultra fast data link IC-products. In: Bipolar/BiCOMS Circuits and Technology Meeting, 1993., Proceedings of the 1993, 1993, 125. *

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Publication number Publication date
SE527487C2 (sv) 2006-03-21
DE112005000487T5 (de) 2007-01-04
WO2005083768A1 (en) 2005-09-09
CN1947233A (zh) 2007-04-11
SE0400504L (sv) 2005-09-03
CN100499042C (zh) 2009-06-10
US7534685B2 (en) 2009-05-19
US20070117285A1 (en) 2007-05-24
US7871881B2 (en) 2011-01-18
SE0400504D0 (sv) 2004-03-02
US20090181512A1 (en) 2009-07-16

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