DE10338259B4

DE10338259B4 - Halbleitereinrichtung

Info

Publication number: DE10338259B4
Application number: DE10338259A
Authority: DE
Inventors: Hidekatsu Onose; Atsuo Watanabe
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-12-18
Filing date: 2003-08-20
Publication date: 2007-04-05
Anticipated expiration: 2023-08-21
Also published as: JP2004200391A; US6894346B2; US20050121717A1; US7256453B2; US20040119092A1; DE10338259A1; KR20040054479A

Abstract

Halbleitereinrichtung, die eine Bandlücke von 2,0 eV oder größer und zwei Hauptflächen aufweist, mit
– einem Substrat (11) mit einer geringen Dichte an einer Verunreinigung vom ersten Leitfähigkeitstyp,
– einer ersten Zone (101), die auf einer ersten Hauptoberfläche des Substrats (11) ausgebildet ist und einen zweiten Leitfähigkeitstyp aufweist und einen Widerstand, der geringer ist als der des Substrats (11),
– einer Steuerelektrode (21), die unter der ersten Zone (101) ausgebildet ist,
– einer zweiten Zone (12), die auf einer zweiten Hauptoberfläche des Substrats (11) ausgebildet ist und den gleichen Leitfähigkeitstyp wie und einen geringeren Widerstand als das Substrat (11) aufweist,
– einer zweiten Elektrode (22), die auf der zweiten Zone (12) ausgebildet ist,
– einer dritten Zone (13), die in dem Halbleiterkörper ausgebildet ist und den gleichen Leitfähigkeitstyp wie und einen geringeren Widerstand als das Substrat (11) aufweist, und
– einer dritten Elektrode...

Description

Die vorliegende Erfindung betrifft eine verbesserte Struktur eines Sperrschicht-Feldeffekt-Transistors vom Lateralkanaltyp (lateral channel type JFET) oder eines Static-Induction-Transistors (SIT).
Siliciumcarbid (SiC), das ein dielektrisches Durchschlagsfeld hat, das ungefähr zehn mal so hoch ist wie das von Silicium (Si), ist ein Material, das den Verlust verringert, da es die Dicke verringern und die Dichte der Driftschicht erhöhen kann, die der Spannung widersteht.

Leistungshalbleiter-Bauelemente, bei denen SiC verwendet wird, sind z.B. ein Sperrschicht-Feldeffekt-Transistor (Junction Type Field Effect Transistor, JFET) oder ein SIT (Static Induction Transistor). Ein Beispiel für einen SIT, der die Eigenschaften des SiC ausnutzt, stellt die in der Veröffentlichung „Back-Gate 4H-SiC JFET fabricated on n-type substrate", Extended Abstracts for the 61 st Autumn Meeting, 2000, The Japan Society of Applied Physics, September 2000, Hokkaido Institute of Technology, dargestellte Struktur dar. Die in dieser Publikation beschriebene Struktur weist eine p⁺-Schicht auf, die die Gatezone darstellt und auf einem n-leitenden Substrat gebildet ist; die n^--Driftschicht ist über dieser Schicht gebildet, und quer über den Kanal sind die n⁺-Drainzone und die n⁺-Sourcezone gebildet. Die Gateelektrode ist auf einer Hauptfläche des n-leitenden Substrats, die Drainelektrode in der Drainzone, und die Sourceelektrode ist in der Sourcezone gebildet.

Ein SIT ist ein Transistor, der den Strom durch die sich vom Gate zum Kanal erstreckende Verarmungsschicht ein- oder ausschaltet. Dieser Transistor produziert durch Verringerung der Dicke der n^--Schicht im Normalzustand einen Aus-Zustand, selbst wenn die Gatespannung 0 V beträgt.

Bei der oben beschriebenen herkömmlichen Struktur ist der Kanal als eine dünne Zone zwischen der n⁺-Drain und der n⁺-Source, und die Länge der dünnen Zone ist die Kanallänge. Die n^--Zone zwischen der n⁺-Source und der p⁺-Zone ist bei der Steuerung des Stroms nicht beteiligt. Da sich außerdem die Verarmungsschicht zum Zeitpunkt des Sperrens von der Drainseite in den Kanal ausdehnt, muss die Kanallänge erhöht werden, um zu verhindern, dass die Verarmungsschicht die Source erreicht, um eine Stehspannung zu gewährleisten. Der Versuch eine vorbestimmte Stehspannung auf diese Weise zu gewährleisten, führt jedoch zu einem übermäßigen Anstieg des Widerstands im geöffneten Zustand (Ein-Zustand).

Die US 6 281 521 B1 zeigt eine Halbleitereinrichtung nach dem Oberbegriff des Anspruchs 1. Die dritte Zone ist von der ersten Zone beabstandet und grenzt an eine weitere Zone mit gleicher Dotierung an.

Aus der US 5 309 007 ist ein SiC-JFET bekannt mit vergrabenem Rückseiten-Gate sowie mit Source- und Drain-Gebieten auf unterschiedlichem Niveau über der Kanalschicht. Ziel der in dieser Anmeldung beschriebenen Halbleiterstruktur ist es, ein gleichmäßiges elektrisches Feld entlang der Länge des Kanals zu erzeugen, wodurch das Maximalfeld begrenzt werden kann.

Die DE 196 44 821 beschreibt eine SiC-Halbleiterstruktur, bei der ein Kanalbereich sowohl von der ersten als auch von der zweiten Hauptfläche her durch Dotiergebiete gesteuert wird und das Source-Gebiet in elektrischem Kontakt zum unteren Steuergebiet steht. Das Source- und das Drain-Gebiet befinden sich auf demselben Niveau.

Die EP 1 306 903 A1 beschreibt einen SiC-JFET mit Rückseiten-Gate, bei dem Source und Drain auf einem gegenüber dem Kanal erhöhten Niveau liegen. Auf diese Weise wird ein Inverter bereitgestellt, dessen Schaltfrequenz hoch ist, und der einen geringen Verlust aufweist.

In der EP 1 248 302 A1 werden verschiedene Ausführungsformen von horizontalen SiC-FET Transistoren beschrieben, die der Erhöhung der Ausbeute und der Verbesserung der Schalteigenschaften des Transistors dienen.

Es ist eine Aufgabe der vorliegenden Erfindung eine Struktur bereitzustellen, die einen besseren Sperreffekt und einen geringeren Widerstand im geöffneten Zustand aufweist.

Die vorliegende Erfindung stellt eine Struktur zur Verwendung in einem SIT des Lateralkanaltyps bereit, bei der das p⁺-Gate und die n⁺-Source aneinander angrenzend ausgebildet sind. Zusätzlich ist bei einem SIT des Late ralkanaltyps, bei dem ein Halbleiterkörper als p⁺-Gate verwendet wird und die Gateelektrode auf der Unterseite des Halbleiterkörpers ausgebildet ist, eine Isolierschicht auf der Oberfläche des n^--Kanals und eine Hilfsgateelektrode auf der Isolierschicht ausgebildet, und die Hilfsgateelektrode und die Sourceelektrode sind kurzgeschlossen.

Zusätzlich stellt die vorliegende Erfindung eine Struktur zur Verwendung in einem SIT des Lateralkanaltyps, bei dem der Halbleiterkörper als das p⁺-Gate verwendet wird und die Gateelektrode auf der Unterseite des Halbleiterkörpers ausgebildet ist, bereit, bei der eine Isolierschicht auf der Oberfläche des n^--Kanals und eine Hilfsgateelektrode auf der Isolierschicht ausgebildet sind, und die Hilfsgateelektrode und die Sourceelektrode sind kurzgeschlossen.

Durch Verbindung der n⁺-Source nicht über die n^--Zone, sondern direkt an das p⁺-Gate, wird es ermöglicht, den Elektronenstrom direkt von der Source in den Kanal laufen zu lassen und nicht über eine Hochwiderstandsschicht (n^-), die die Ursache für einen Anstieg des Widerstands im geöffneten Zustand darstellt. Auf diese Weise wird verhindert, dass der Widerstand im geöffneten Zustand (Widerstand im Zustand = Ein) ansteigt. Obgleich Spannungsbeständigkeit ein Problem bei pn-Übergängen zwischen hochdichten Zonen darstellt, schafft die vorliegende Erfindung eine Struktur zur Verwendung in einem SIT-Typ, der sich im Normalzustand im Zustand = Aus befindet, bei dem der Aus-Zustand selbst dann existiert, wenn kein Gate-Source Sperr-Vorspannungsstrom gegeben ist. Daher tritt kein Problem auf, da dieser Transistortyp keine hohe Gate-Stehspannung erfordert.

Da außerdem die Isolierschicht und die Hilfsgateelektrode auf dem Kanal ausgebildet sind und die Hilfsgateelektrode und die Sourceelektrode kurz geschlossen sind, ist das Potenzial auf dem Kanal festgelegt. Das festgelegte Potenzial verhindert eine Ausdehnung der Verarmungsschicht ausgehend von der Drain zum Zeitpunkt des Sperrens. Auf diese Weise wird es ermöglicht, die Kanallänge zu verkürzen, die Sperrleistung zu erhöhen und einen geringen Widerstand im geöffneten Zustand (Widerstand im Zustand = Ein) zu erzielen.

Andere Aufgaben, Merkmale und Vorteile der Erfindung werden anhand der folgenden Beschreibung der Ausführungsbeispiele der Erfindung im Zusammenhang mit den begleitenden Zeichnungen deutlich.

Kurze Beschreibung der Zeichnungen

1 ist eine schematische Querschnittsdarstellung, die ein erstes Ausführungsbeispiel der Erfindung zeigt.

2A bis 2C sind Flussdiagramme, die den Herstellungsprozess der Hauptteile der Halbleitereinrichtung des ersten Ausführungsbeispiels der Erfindung zeigen.

3 ist eine schematische Querschnittsdarstellung, die ein zweites Ausführungsbeispiel der vorliegenden Erfindung zeigt.

4 ist eine schematische Querschnittsdarstellung, die ein drittes Ausführungsbeispiel der vorliegenden Erfindung zeigt.

5A bis 5C sind Flussdiagramme, die den Herstellungsprozess der Hauptteile der Halbleitereinrichtung des zweiten Ausführungsbeispiels der Erfindung zeigen.

6 ist eine schematische Querschnittsdarstellung, die ein viertes Ausführungsbeispiel der vorliegenden Erfindung zeigt.

7 ist eine schematische Querschnittsdarstellung, die ein fünftes Ausführungsbeispiel der vorliegenden Erfindung zeigt.

8 ist eine schematische Querschnittsdarstellung, die ein sechstes Ausführungsbeispiel der vorliegenden Erfindung zeigt.

9 ist eine schematische Querschnittsdarstellung, die ein siebtes Ausführungsbeispiel der vorliegenden Erfindung zeigt.

10A bis 10F sind Flussdiagramme, die den Herstellungsprozess der Hauptteile der Halbleitereinrichtung des siebenten Ausführungsbeispiels der Erfindung zeigen.

11 ist eine perspektivische Ansicht der Halbleitereinrichtung des siebten Ausführungsbeispiels der vorliegenden Erfindung.

Beschreibung bevorzugter Ausführungsbeispiele
Ein Ausführungsbeispiel der vorliegenden Erfindung wir im Folgenden beschrieben. Eine Halbleitereinrichtung mit einer Bandlücke von 2,0 eV oder größer weist zwei Hauptoberflächen auf und verwendet ein Substrat mit einer geringen Dichte an einer Verunreinigung eines ersten Leitfähigkeitstyps. Der Halbleiter weist eine erste Zone auf, die als eine erste Hauptoberfläche auf dem Substrat gebildet ist und einen zweiten Leitfähigkeitstyp aufweist sowie einen Widerstand, der geringer ist als der des Substrates; eine unter der ersten Zone gebildete Steuerelektrode und eine auf einer zweiten Hauptoberfläche des Substrats gebildete zweite Zone, die den gleichen Leitfähigkeitstyp wie und einen geringeren Widerstand als das Substrat aufweist.
Der Halbleiter hat außerdem eine zweite auf der zweiten Zone gebildete Elektrode, eine auf der zweiten Hauptoberfläche des Substrats gebildete Zone vom gleichen Leitfähigkeitstyp und mit geringem Widerstand als das Substrat, und eine auf der dritten Zone gebildete dritte Elektrode.
Die Oberfläche der dritten Zone ist auf einem tieferen Niveau als der Boden der zweiten Zone, und die dritte Zone schließt an die erste Zone an. Das Halbleitermaterial, das für den erfindungsgemäßen Halbleiter verwendet werden kann, ist Siliciumcarbid, Galliumnitrid, usw., mit einer Bandlücke von 2,0 eV oder größer. Bei einem anderen Ausführungsbeispiel der Halbleitereinrichtung ist die zweite Zone derart ausgebildet, dass sie auf einem Teil der zweiten Hauptoberfläche freigelegt ist.
Bei einem weiteren Ausführungsbeispiel der Halbleitereinrichtung ist die dritte Zone auf einer Substratzone gebildet, die gegenüber dem Boden der zweiten Zone abgesenkt ist durch teilweises Entfernen der zweiten Hauptoberfläche des Substrats mit Ausnahme der zweiten Zone.
Bei einem weiteren Ausführungsbeispiel der Halbleitereinrichtung ist eine vierte Elektrode durch eine Isolierschicht auf einer Oberfläche des abgesenkten Substrats und auf einer Oberfläche der dritten Zone gebildet, und die dritte Elektrode und die vierte Elektrode sind kurzgeschlossen.
Bei einem weiteren Ausführungsbeispiel der Halbleitereinrichtung ist eine Isolierschicht auf einer Oberfläche des abgesenkten Substrats gebildet, eine vierte Elektrode ist über die Isolierschicht gebildet, und die vierte Elektrode und die dritte Elektrode sind kurzgeschlossen. Die Isolierschicht besteht aus SiO₂ und wird dazu verwendet, die freigelegte Oberfläche des Übergangs der Halbleitereinrichtung zu schützen bzw. zu stabilisieren (Passivierung), oder als Schicht zwischen der Elektrode und dem Kanal zur Bildung einer MOS-Struktur.
Bei einem weiteren Ausführungsbeispiel wird ein Siliciumcarbid-Halbleitersubstrat mit einer geringen Verunreinigungsdichte vom ersten Leitfähigkeitstyp verwendet. Eine Halbleitereinrichtung hat eine erste auf einer ersten Hauptoberflächen des Substrats gebildete erste Zone vom zweiten Leitfähigkeitstyp mit einem geringeren Widerstand als das Substrat, eine auf der ersten Zone gebildete Steuerelektrode und eine auf der zweiten Hauptoberfläche des Substrats gebildete zweite Zone vom gleichen Leitfähigkeitstyp und mit geringem Widerstand als das Substrat. Die Halbleitereinrichtung umfasst zudem eine zweite auf der zweiten Zone gebildete Elektrode, eine auf der zweiten Hauptoberfläche des Substrats gebildete dritte Zone vom gleichen Leitfähigkeitstyp und mit geringem Widerstand als das Substrat und eine auf der dritten Zone gebildete dritte Elektrode.
Die dritte Zone ist in einer Zone gebildet, die durch Entfernung einer Substratzone mit Ausnahme der zweiten Zone gebildet wurde, und eine Oberfläche der dritten Zone befindet sich auf einem tieferen Niveau als der Boden der zweiten Zone, und die dritte Zone grenzt an die erste Zone an. Die zweite Zone ist derart ausgebildet, dass sie auf einem Teil der zweiten Hauptoberfläche freigelegt ist.
Bei einem weiteren Ausführungsbeispiel ist die zweite Zone in der oben beschriebenen Konfiguration derart ausgebildet, dass die zweite Zone auf ei nem Teil der zweiten Hauptoberfläche freigelegt ist, und eine vierte Elektrode ist durch eine Isolierschicht auf einer Oberfläche des abgesenkten Substrats und auf einer Oberfläche der dritten Zone gebildet, und die dritte Elektrode und die vierte Elektrode sind kurzgeschlossen.
Die vorliegende Erfindung wird im Folgenden im Detail anhand einiger Ausführungsbeispiele beschrieben. 1 ist eine Darstellung, die als erstes Ausführungsbeispiel der vorliegenden Erfindung eine Querschnittstruktur des Lateralkanal-SITs zeigt. Bezugnehmend auf die Figur bezeichnet das Bezugszeichen 101 einen p⁺-Halbleiterkörper, d.h. die Gatezone, das Bezugszeichen 11 bezeichnet eine n^--Driftzone, das Bezugszeichen 12 bezeichnet eine n⁺-Drainzone und das Bezugszeichen 13 bezeichnet eine n⁺-Sourcezone. Das Bezugszeichen 21 bezeichnet eine Gateelektrode 21, das Bezugszeichen 22 bezeichnet eine Drainelektrode und das Bezugszeichen 23 bezeichnet eine Sourceelektrode. Bei diesem Ausführungsbeispiel wird ein p-Typ 4H-SiC Halbleiterkörper als p⁺-Gatezonen-Halbleiterkörper 101 verwendet. Eine n-epitaktische Schicht mit einer Dicke von 1,0 μm und einer Dichte von 2,0 × 101 cm^–3 wird als Driftzone 11 verwendet.
Die 2A bis 2C sind Darstellungen, die den Herstellungsprozess der Struktur dieses Ausführungsbeispiels zeigen. Wie in 2A gezeigt, wächst die hochdichte n⁺-Drainzone 12 epitaktisch auf der n^--Driftzone 11 auf. Als Dotierung wird Stickstoff mit einer Dichte von 1 × 10²⁰ cm^–3 verwendet. Als nächstes wird, wie in 2B gezeigt, ein Muster auf dem Maskenmaterial 41 aus SiO₂ durch fotolithographische Technologie ausgebildet sowie eine Zone 42, die dem Kanal entspricht, und die Source wird durch Trockenätzen zur Ausbildung eines Kanals der Dicke von 0,3 μm abgetragen. Dies verringert die Dicke eines Teils der n^--Driftzone 11. Die Oberfläche der Zone ist gegenüber der Unterseite der n⁺-Drainzone 12 abgesenkt, d.h. gegenüber einer Grenzfläche, wo die n⁺-Drainzone 12 an die n^--Driftzone 11 angrenzt.
Als nächstes wird durch fotolithographische Technologie ein Muster auf dem Maskenmaterial 43 aus SiO₂ erzeugt, wie in 2C gezeigt, und ein Stickstoffionenstrahl 44 wird zur Ausbildung einer n⁺-Sourcezone 13 durch Ionenimplantation gerichtet, derart, dass die Sourcezone 13 an die Gatezone 101 angrenzt. Nachfolgend wird ein Elektrodenmuster in der n⁺-Sourcezone zur Bildung der in 1 gezeigten Struktur ausgebildet. Der Kanal ist 0,5 μm lang.
Durch Verbindung der n⁺-Sourcezone 13 nicht über die n^--Driftzone 11, sondern direkt an die p⁺-Gatezone 101, wie bei diesem Ausführungsbeispiel, wird es ermöglicht den Elektrodenstrom direkt von der Source in den Kanal nicht über die Hochwiderstandsschicht fließen zu lassen, die die Ursache für einen Anstieg des Widerstands im geöffneten Zustand ist. Hierdurch werden eine Stehspannung von 140 V und ein Widerstand im geöffneten Zustand von 0,5 mΩ × cm² erreicht.
3 ist eine Darstellung, die ein zweites Ausführungsbeispiel der vorliegenden Erfindung und eine Querschnittstruktur eines Lateral-SITs zeigt. Bei diesem Ausführungsbeispiel wird die Ionenimplantation zur Ausbildung einer n⁺-Drainzone 12 verwendet. Gleiche Bezugszeichen wie in 1 bezeichnen gleiche strukturelle Teile. Die Struktur unterscheidet sich von der in 1 gezeigten dadurch, dass eine n⁺-Drainzone 12 auf einer n^--Driftzone 11 durch Ionenimplantation ausgebildet ist. Das Übergangsende der Drainzone 12 ist auf einer zweiten Hauptoberfläche des ersten Substrats, das eine n^--Driftzone 11 darstellt, freigelegt.
Die 5A bis 5C sind Darstellungen, die den Herstellungsprozess des zweiten Ausführungsbeispiels zeigen. Nach dem epitaktischen Aufwachsen der n^--Driftzone 11 mit einer Dicke von 0,7 μm und einer Dichte von 2,0 × 101 cm^–3 auf einem p⁺-Halbleiterkörper, der eine Gatezone 101 darstellt, wird durch Fotolithographie ein Muster auf einem Maskenmaterial 41 aus SiO₂ ausgebildet, wie in 5A gezeigt, danach werden eine dem Kanal entsprechende Zone 42 und die Source abgetragen. Als nächstes wird, wie in 5B gezeigt, eine n^--Kanalschicht 111 mit einer Dicke von 0,3 μm und einer Dichte von 2,0 × 101 cm^–3 durch epitaktisches Wachstum gebildet.
Danach wird durch Fotolithographie, wie in 5C gezeigt, ein Muster auf einem Maskenmaterial 43 aus SiO₂ erzeugt, und eine n⁺-Sourcezone 131 wird durch Ionenimplantation derart ausgebildet, dass sie an den p⁺-Halbleiterkörper, der die Gatezone 101 darstellt, schließt.
Danach wird ein Elektrodenmuster auf der n⁺-Sourcezone 131 zur Ausbildung der in 3 gezeigten Struktur erzeugt. Der Kanal ist 0,5 μm lang. Wie bei dem ersten Ausführungsbeispiel werden bei diesem Ausführungsbeispiel eine Stehspannung von 140 V und ein Widerstand im geöffneten Zustand von 0,5 mΩ × cm² erzielt.
Bei diesem Ausführungsbeispiel wird ein vorbestimmter Teil der n^--Driftzone 11 einmal in seiner Gesamtheit entfernt, um die Kanaldicke präzise zu steuern. Da sich die Leitfähigkeit der n^--Driftzone 11 von der des p⁺-Halbleiterkörpers 101 bei dem zweiten Ausführungsbeispiel unterscheidet, kann der Endpunkt in einfacher Weise bestimmt werden.
Danach wird eine n^--Kanalschicht 111 durch epitaktisches Wachstum erzeugt. Die Fähigkeit zur präzisen Steuerung der Dicke des epitaktischen Wachstums der n^--Kanalschicht 111 macht es einfach, die Dicke der Kanalschicht zu steuern und Schwankungen der Eigenschaften zu verhindern. Bezugnehmend auf die 3, die das zweite Ausführungsbeispiel zeigt, ist ein Teil des Übergangsendes der n⁺-Drainzone 12 auf der zweiten Hauptfläche der Driftzone 11 freigelegt.
4 ist eine Darstellung eines dritten Ausführungsbeispiels der vorliegenden Erfindung und zeigt eine Querschnittsstruktur eines Lateral-SITs. Gleiche Bezugszeichen wie in den 1 und 3 bezeichnen gleiche strukturelle Teile. Diese Struktur unterscheidet sich von der in den 1 und 3 gezeigten dadurch, dass eine SiO₂-Oxidschicht 30 auf der Oberfläche und am Ende einer n⁺-Drainzone 12, auf der Seite einer n^--Driftzone 11, auf der Oberfläche des Kanals und auf der Oberfläche einer n⁺-Sourcezone 13 gebildet ist. Diese Schicht schützt die freigelegte Oberfläche der Zonen. Bei diesem Ausführungsbeispiel beträgt die Stehspannung 140 V und ein Widerstand im geöffneten Zustand von 0,5 mΩ × cm² kann erzielt werden, wie bei dem ersten Ausführungsbeispiel. Dies verhindert eine Verschlechterung der Eigenschaften mit zunehmender Alterung.
6 ist eine Darstellung, die ein viertes Ausführungsbeispiel der vorliegenden Erfindung zeigt und eine Querschnittstruktur eines Lateral-SITs veranschaulicht. Gleiche Bezugszeichen wie in 3 bezeichnen gleiche strukturelle Teile. Die Struktur dieses Ausführungsbeispiels ähnelt der des zweiten Ausführungsbeispiels, mit der Ausnahme, dass eine SiO₄-Oxidschicht 30 zum Schutz der Oberseite der Driftzone 11 und der n⁺-Drainzone 12 ausgebildet ist, wie bei dem dritten Ausführungsbeispiel.
Bei diesem Ausführungsbeispiel ist die Drainelektrode 22 innenseitig einer n⁺-Drainzone 12 vorgesehen, d.h. innerhalb einer Grenze zwischen der n⁺- Drainzone 12 und der Driftzone 11, wobei die n⁺-Drainzone 12 hin zu der zweiten Hauptoberfläche der Driftzone 11 freigelegt ist. D.h. die Drainelektrode 22 ist derart ausgebildet, dass sie nicht mit dem Übergangsende der n⁺-Drainzone 12 überlappt. Wie bei dem ersten Ausführungsbeispiel kann bei diesem Ausführungsbeispiel eine Stehspannung von 140 V und ein Widerstand im geöffneten Zustand von 0,5 mΩ × cm² erzielt werden. Dies verhindert eine Verschlechterung der Eigenschaften mit zunehmender Alterung.
7 ist eine Darstellung, die ein fünftes Ausführungsbeispiel der vorliegenden Erfindung zeigt und die Struktur eines Lateral-SITs im Querschnitt veranschaulicht. Gleiche Bezugszeichen wie bei 6 bezeichnen gleiche strukturelle Teile. Dieses Ausführungsbeispiel ist ähnlich dem vierten Ausführungsbeispiel, mit der Ausnahme, dass zur Verringerung der elektrischen Feldintensität um eine n⁺-Drainzone 12 herum eine Drainelektrode 22 sich über die n⁺-Drainzone 12 erstreckt, d.h. über eine Grenze zwischen der n⁺-Drainzone 12 und der Driftzone 11 zur Erzeugung des Feldplatteneffekts (field plate effect). Dies ergibt nicht nur ähnliche Eigenschaften wie bei dem ersten Ausführungsbeispiel, sondern stabilisiert zusätzlich die Eigenschaften.
8 ist eine Darstellung, die ein sechstes Ausführungsbeispiel der Erfindung veranschaulicht und eine Querschnittstruktur eines Lateral-SITs zeigt. Gleiche Bezugszeichen wie in 4 bezeichnen gleiche strukturelle Teile. Dieses Ausführungsbeispiel ähnelt dem dritten Ausführungsbeispiel, mit der Ausnahme, dass sich eine Sourceelektrode 23 in die Richtung des Kanals erstreckt, derart, dass die Sourceelektrode eine SiO₂-Schicht 30 auf der Oberseite des Kanals abdeckt. Die Elektrode oberhalb des Kanals, die bezüglich ihrer Funktion einer Gateelektrode einer MOS-Struktur ähnelt, erzeugt den Effekt einer Kanalverarmung. D.h. die Elektrode arbeitet mit der Verarmungschicht, die sich von einem Gatezonen-p⁺-Halbleiterkörper erstreckt, um die SIT-Sperreigenschaften zu verbessern.
Außerdem kann aufgrund der Tatsache, dass das elektrische Potenzial auf der Oberseite des Kanals festgelegt ist, eine Ausdehnung des elektrischen Feldes in den Kanal hinein selbst im Sperrzustand gesperrt werden. Aufgrund dessen kann der Kanal verkürzt werden. Gemäß diesem Ausführungsbeispiel kann der Kanal um 30 % verkürzt werden, was zu einer Stehspannung von 140 V bei einer Kanallänge von 0,35 μm führt, bei einer Spannung der Gateelektrode 21 von 0 V, und der Widerstand im eingeschalteten Zustand kann auf 0,4 mΩ × cm² verringert werden.
9 ist eine Darstellung, die ein siebtes Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht und eine Querschnittsstruktur eines Lateral-SITs zeigt. 11 ist eine perspektivische Ansicht des in 9 gezeigten Halbleiters. Gleiche Bezugszeichen wie in 9 bezeichnen gleiche strukturelle Teile. Bei diesem Ausführungsbeispiel ist die Tiefe die lange Seite. Die obere Struktur des Kanals, die mit der Sourceelektrode 23 integriert ist, erhöht den Sperreffekt im ausgeschalteten Zustand. Daher ist es wünschenswert, dass diese Struktur quer über die Kanalbreite (Tiefenrichtung) ausgebildet ist, wie bei diesem Ausführungsbeispiel.
Gleiche Bezugszeichen wie in 6 bezeichnen gleiche strukturelle Teile. Dieses Ausführungsbeispiel ähnelt dem vierten Ausführungsbeispiel, mit der Ausnahme, dass sich die Sourceelektrode 23 in Richtung des Kanals erstreckt, derart, dass die Sourceelektrode eine SiO₂-Schicht 30 auf der Oberseite des Kanals abdeckt. Die 10A bis 10F veranschaulichen den Herstellungsprozess dieser Struktur. Wie in 10A gezeigt, wird eine Zone 42, die dem Kanal und der Source entspricht, entfernt, nachdem eine n^--Driftzone 11 epitaktisch gewachsen ist, wie bei dem zweiten Ausführungsbeispiel, und dann wird eine Kanalschicht 111 durch epitaktisches Wachstum erzeugt, wie in 10B gezeigt.
Als nächstes wird eine der Drain entsprechende Zone 121 und eine der Source entsprechende Zone 131 durch Ionimplantation erzeugt, wie in 10C gezeigt. Nach Fehlererholungs-/Aktivierungsglüh-Behandlung werden durch thermische Oxidation die SiO₂-Schichten 30 und 31 ausgebildet, wie in 10D gezeigt. Dann wird ein Kgntaktfenster auf der Oberseite der n⁺-Drainzone 12 und auf der Oberseite eine n⁺-Sourcezone 13 gebildet und nach dem Aufdampfen einer Metallelektrode, wie z.B. einer Nickelelektrode, wird eine Elektrode 47 auf der Oberseite eines Resists 46 durch ein Lift-Off-Verfahren entfernt.
Nachfolgend wird eine Legierungs-Temperaturbehandlung durchgeführt und eine Legierungs-Drainelektrode 221, die mit der n⁺-Drainzone 12 legiert ist und eine Legierungs-Sourcelektrode 231, die mit der n⁺-Sourcezone 13 legiert ist, ausgebildet, wie in 10E gezeigt. Abschließend wird Metall, wie z.B. Al, über die gesamte Oberfläche aufgedampft und eine nicht notwendige Zone 48 zwischen dem Kanal und der Drain wird, wie in 10F gezeigt, entfernt, um die Struktur dieses Ausführungsbeispiels, das in 9 gezeigt ist, herzustellen.
Wie bei dem sechsten Ausführungsbeispiel kann eine Stehspannung von 140 V für eine Kanallänge von 0,35 μm erzielt werden bei einer Spannung der Gateelektrode 21 bei 0 V und zusätzlich beträgt der Widerstand im geöffneten Zustand 0,4 mΩ × cm². Epitaktisches Wachstum, das zur Ausbildung des Kanals verwendet wird, ermöglicht es, die Kanaldicke präzise zu steuern, minimiert Schwankungen der Eigenschaften und erhöht die Ausbeute.
Die erfindungsgemäße Halbleitereinrichtung macht bei Verwendung als Schalteinrichtung eines Inverters den Betrieb über das Gate einfach und verringert aufgrund eines besseren Sperreffekts und eines geringeren Widerstands im geöffneten Zustand gleichzeitig den Verlust.
Dem Fachmann ist bewusst, dass, obgleich die Beschreibung anhand der Ausführungsbeispiele erfolgt, die Erfindung nicht auf die hier angeführten Ausführungsbeispiele beschränkt ist und verschiedene Änderungen und Modifikationen möglich sind ohne vom Umfang der Erfindung abzuweichen, der durch die nachfolgenden Ansprüche festgelegt wird.

Claims

Halbleitereinrichtung, die eine Bandlücke von 2,0 eV oder größer und zwei Hauptflächen aufweist, mit – einem Substrat (11) mit einer geringen Dichte an einer Verunreinigung vom ersten Leitfähigkeitstyp, – einer ersten Zone (101), die auf einer ersten Hauptoberfläche des Substrats (11) ausgebildet ist und einen zweiten Leitfähigkeitstyp aufweist und einen Widerstand, der geringer ist als der des Substrats (11), – einer Steuerelektrode (21), die unter der ersten Zone (101) ausgebildet ist, – einer zweiten Zone (12), die auf einer zweiten Hauptoberfläche des Substrats (11) ausgebildet ist und den gleichen Leitfähigkeitstyp wie und einen geringeren Widerstand als das Substrat (11) aufweist, – einer zweiten Elektrode (22), die auf der zweiten Zone (12) ausgebildet ist, – einer dritten Zone (13), die in dem Halbleiterkörper ausgebildet ist und den gleichen Leitfähigkeitstyp wie und einen geringeren Widerstand als das Substrat (11) aufweist, und – einer dritten Elektrode (23), die auf der dritten Zone (13) ausgebildet ist, – wobei sich eine Oberfläche der dritten Zone (13) auf einem Niveau befindet, das tiefer gelegen ist als eine Unterseite der zweiten Zone (12), dadurch gekennzeichnet, dass die dritte Zone (13) an die erste Zone (101) anschließt.
Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Zone (12) derart ausgebildet ist, dass sie auf einem Teil der zweiten Hauptoberfläche freigelegt ist.
Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die dritte Zone (13) auf einer Substratzone durch Entfernen eines Teils der zweiten Hauptoberfläche des Substrats mit Ausnahme der zweiten Zone (12) ausgebildet ist, die gegenüber der Unterseite der zweiten Zone (12) tiefer gelegen ist.
Halbleitereinrichtung nach Anspruch 3, dadurch gekennzeichnet, dass eine vierte Elektrode durch eine isolierende Schicht (30) auf einer Fläche des tiefer gelegenen Substrats und auf einer Fläche der dritten Zone (13) ausgebildet ist und die dritte Elektrode (23) und die vierte Elektrode kurzgeschlossen sind.
Halbleitereinrichtung nach Anspruch 3, dadurch gekennzeichnet, dass eine Isolierschicht (30) auf der Oberfläche des tiefer gelegenen Substrats ausgebildet ist, wobei eine vierte Elektrode durch die isolierende Schicht (30) ausgebildet ist und die dritte Elektrode und die vierte Elektrode (23) kurzgeschlossen sind.
Halbleitereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleitersubstrat aus SiC besteht.