DE10326804A1

DE10326804A1 - Verfahren zur Herstellung mindestens eines Halbleiterchips und Halbleiterchip

Info

Publication number: DE10326804A1
Application number: DE10326804A
Authority: DE
Inventors: Reidar Dr. Lindstedt
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-06-13
Filing date: 2003-06-13
Publication date: 2004-11-18

Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung mindestens eines Halbleiterchips und einen Halbleiterchip. Erfindungsgemäß wird ein Halbleiterwafer mit einer oder mit mehreren voneinander unabhängigen Halbleiterschaltungen, mit mindestens einer Leiterbahn (3), welche sich bis an den Randbereich einer Halbleiterschaltung (2) erstreckt, und mit einem mit der Leiterbahn (3) elektrisch verbundenen Kontaktbereich (13) in einem Randbereich (4) der Halbleiterschaltung (2) bereitgestellt. Erfindungsgemäß wird der Wafer (1) in Halbleiterchips, die jeweils die voneinander unabhängigen Halbleiterschaltungen (2) enthalten, zerteilt, wodurch eine Seitenfläche (16) des Kontaktbereichs (13) freigelegt wird. Das erfindungsgemäße Verfahren dient zur Herstellung von lateralen Chipkontakten, mit denen von einer Chipseitenfläche (11) aus weitere Halbleiterchips kontaktierbar sind.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung mindestens eines Halbleiterchips und einen Halbleiterchip.
In herkömmlichen Halbleiterchips sind die Kontakte, über die Signale zwischen verschiedenen Chips ausgetauscht werden, auf der Oberseite des Chips angebracht, auf der auch die elektronischen Schaltkreise angeordnet sind. Üblicherweise werden die Chips derart auf einer Platine aufgebracht, daß diese Oberseite auf der Platine aufliegt. Je nach verwendetem Packagetyp werden die Chip-Kontakte mit einer geeigneten Zwischenschicht (z.B. Interposer oder Zwischenplatine) auf entsprechende Gegenkontakte in einer Platine gelötet. Die Signalübertragung zwischen den Chips übernehmen dann in die Platine eingebettete Leiterbahnen. Alle Verbindungen zwischen Halbleiterschaltungen laufen somit über in eine Platine eingelassene Leiterbahn.
Hierbei ist jeder Chip mit einem anderen Bereich der Platine bzw. Leiterplatte verbunden. Für jeden Halbleiterchip ist somit eine mindestens ebenso große Platinenfläche erforderlich, auf der der Halbleiterchip montiert und elektrisch kontaktiert wird. Jeder Bereich der Platinenfläche kann nur einmal benutzt werden, gegebenenfalls zweimal unter Berücksichtigung der Platinenrückseite.
Es wäre wünschenswert, eine kompaktere, möglicherweise auch leichter herstellbare Verbindung zwischen Halbleiterchips und einer Leiterplatte zu erreichen und eine vielseitigere elektrische Verbindung mehrerer Bausteine wie z.B. Halbleiterchips oder Leiterplatten untereinander zu ermöglichen.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Kontaktierung von Halbleiterchips von ihren Seitenkanten her zu ermöglichen. Insbesondere sollen mehrere Halbleiterchips auch unmittelbar miteinander verbunden werden können, d.h. ohne Zwischenschaltung einer Leiterplatine. Dabei sollen mehrere gestapelte Halbleiterchips auch in der Nähe ihrer Seitenkanten miteinander verbindbar sein.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst, das die folgenden Schritte enthält:

– Bereitstellen eines Halbleiterwafers mit einer oder mit mehreren voneinander unabhängigen Halbleiterschaltungen, mit mindestens einer einer Halbleiterschaltung zugeordneten Leiterbahn sowie mit einem mit der Leiterbahn elektrisch verbundenen Kontaktbereich in einem Randbereich der Halbleiterschaltung und
– Zerteilen des Wafers in Halbleiterchips, die jeweils die voneinander unabhängigen Halbleiterschaltungen enthalten, wodurch eine Seitenfläche des Kontaktbereichs freigelegt wird.

Erfindungsgemäß ist vorgesehen, daß ein Halbleiterchip mit einem Kontakt in einer Seitenfläche dadurch hergestellt wird, daß ein bereits vorhandener Kontaktbereich, der für den Kontakt in einer später gebildeten Seitenwand des Chips dient, beim Vereinzeln eines Halbleiterchips teilweise entfernt wird, wodurch sein restlicher Teil in einer Seitenwand des Halbleiterchips offenliegt. Die offenliegende Seitenfläche dieses Kontaktbereichs kann zum unmittelbaren elektrischen Verbinden mit einem weiteren Halbleiterchip oder mit einer Leiterplatte eingesetzt werden. Herkömmlich erfolgt eine Kontaktierung einer auf einem Halbleiterchip gefertigten integrierten Schaltung ausschließlich von der Oberseite des Chips her, auf der die Schaltung gefertigt wurde. Eine Anwendung planarer Techniken auch von einer Seitenkante her ist nicht vorstellbar. Daher kommen laterale Kontakte bei integrierten Halbleiterschaltungen a priori nicht in Betracht.

Erfindungsgemäß jedoch wird ein bereits gefertigter Kontaktbereich, der sich am Rand eines für ein Halbleiterchip vorgesehenen Bereichs einer Waferteilfläche befindet, beim Vereinzeln, d.h. Zersägen des Wafers angeschnitten. Der Kontakt ist über die Leiterbahn elektrisch mit der integrierten Halbleiterschaltung des Chips verbunden. Die Leiterbahn führt somit von der zentral angeordneten Halbleiterschaltung zum Rand des Chips, wo sie elektrisch mit dem Kontaktbereich verbunden ist. Die Leiterbahn wird wie jede andere Leiterbahn der Halbleiterschaltung mit Hilfe von Planartechniken von der Oberseite des Wafers aus gefertigt; auch der Kontaktbereich selbst wird mit Hilfe herkömmlicher Planartechniken gefertigt und erst beim Vereinzeln des Wafers integrierter Bestandteil der Chipseitenfläche.

Bespielsweise ist vorgesehen, daß der Kontaktbereich und die Leiterbahn gleichzeitig strukturiert werden. Hierbei werden die Leiterbahn und der Kontaktbereich durch dieselben Verfahrensschritte abgeschieden und strukturiert.

Alternativ ist vorgesehen, daß der Schritt des Fertigens eines Kontaktbereichs folgendes umfaßt:

– Ätzen eines Kontaktlochs, das an die Leiterbahn angrenzt, in einer Oberseite des Halbleiterwafers,
– Aufbringen einer Isolationsschicht, die innerhalb des Kontaktlochs Seitenwände des Kontaktlochs bedeckt, und
– Einbringen eines elektrisch leitenden Kontaktmaterials in das Kontaktloch.

Hierbei wird der Kontaktbereich erst nach Herstellung der Leiterbahn gefertigt.

Vorzugsweise ist vorgesehen, daß die Isolationsschicht so aufgebracht wird, daß sie die Seitenwände des Kontaktlochs, nicht aber die Leiterbahn im Kontaktloch bedeckt. Dabei wird das Kontaktmaterial selektiv zum Material der Leiterbahn auf das Substratmaterial an der Innenwandung des Kontaktlochs gewachsen.

Alternativ ist vorgesehen, daß

– die Isolationsschicht so aufgebracht wird, daß sie innerhalb des Kontaktlochs Material des Halbleiterwafers und die Leiterbahn bedeckt,
– daß die Isolationsschicht in einem Bereich der Seitenwand des Kontaktlochs, an den die Leiterbahn angrenzt, rückgeätzt wird und
– daß in dem rückgeätzten Bereich eine Kontaktfüllung auf das elektrische Kontaktmaterial aufgebracht wird.

Dabei erfolgt die Abscheidung der Isolationsschicht nicht selektiv, so daß nach dem Einbringen des elektrisch leitenden Kontaktmaterials zunächst keine leitende Verbindung zur Leiterbahn besteht. Aus diesem Grund wird anschließend die Isolationsschicht in demjenigen Bereich der Seitenwand, an den die Leiterbahn angrenzt, rückgeätzt. Aus der Draufsicht auf den Wafer betrachtet bedeutet dies, daß der Kontaktbereich über einen Teil seines Flächenquerschnitts bis höchstens zur Unterseite der Leiterbahn rückgeätzt wird, wobei der rückgeätzte Querschnitt den seitlichen Rand des Kontaktbereichs nur dort schneidet und überragt, wo in einer größeren Tiefe im Substrat durch die Rückätzung die Leiterbahn wieder freigelegt und teilweise mitgeätzt wird. Auf der so freigelegten, zur Hauptfläche des Wafers parallelen Fläche der rückgeätzten Leiterbahn und des rückgeätzten Kontaktbereichs wird anschließend eine Kontaktfüllung aufgebracht, und zwar höchstens bis in Höhe bzw. Tiefe der Oberseite der Leiterbahn. Dadurch ist gewährleistet, daß in vertikaler Richtung die Kontaktfüllung die Leiterbahn nicht wieder mit dem umgebenden Substratmaterial kurzschließt.

Vorzugsweise ist vorgesehen, daß auf diese Kontaktfüllung eine Isolationsschicht aufgebracht wird. Diese kann zum Auffüllung der rückgeätzten Bereiche bis zur Höhe der Waferobersei te dienen. Da der nicht rückgeätzte Flächenbereich des Kontaktbereichs sich bis zur Oberseite des Wafers erstreckt, kann der Kontaktbereich nach Vereinzeln des Wafers in die Halbleiterchips auch zur unmittelbaren elektrischen Kontaktierung des Chips, dem er angehört, über dessen Chip-Oberseite mit weiteren Halbleiterchips oder einer Leiterplatte dienen.

Eine erste bevorzugte Ausführungsform sieht vor, daß das Kontaktloch bis zu einer Unterseite des Halbleiterwafers geätzt wird. Dadurch wird bei der Füllung des Kontaktlochs ein Kontaktbereich geschaffen, der auch an der Unterseite des Chips zur unmittelbaren Kontaktierung weiterer Halbleiterchips verwendet werden kann.

Eine alternative bevorzugte Ausführungsart sieht vor, daß der Halbleiterwafer nachträglich von seiner Unterseite her gedünnt wird, bis sich der Kontaktbereich von einer Oberseite des Halbleiterwafers bis zu einer Unterseite des Halbleiterwafers erstreckt. Diese Ausführungsart ermöglicht eine gleichzeitige vertikale Kontaktierung des vereinzelten Chips gleichzeitig auf seiner Ober- und Unterseite durch ein und denselben Kontaktbereich, wobei gleichzeitig ein sauberes Füllen des zunächst unten geschlossenen Kontaktlochs ermöglicht wird. Die eingebrachte Kontaktlochfüllung wird während des Dünnens des Wafers von unten freigelegt.

Vorzugsweise ist vorgesehen, daß der Kontaktbereich in einem Sägerahmen außerhalb des Halbleiterchips hergestellt wird und der Halbleiterwafer derart in Halbleiterchips zerteilt wird, daß der Kontaktbereich beim Zerteilen erhalten bleibt. Der sogenannte Sägerahmen ist ein auf einem Halbleiterchip vorgesehener Rahmen, der Waferbereiche, die für integrierte Halbleiterschaltungen vorgesehen sind, jeweils einzeln umschließt und in dem abgesehen von Substratbereichen, die später gesägt werden, auch Justierstrukturen oder andere Strukturen der Halbleiterschaltungen vorgesehen sein können, die beim vereinzelten Chip nicht mehr benötigt werden.

Hierbei ist vorzugsweise vorgesehen, daß eine Rückätzung in einem Teil des Sägerahmens vorgenommen wird, die solange durchgeführt wird, bis der Kontaktbereich aus einer Chip-Seitenfläche hervorsteht.

Alternativ dazu ist vorgesehen, daß der Kontaktbereich in einem Randbereich eines Halbleiterchips hergestellt wird, der teilweise innerhalb und teilweise außerhalb des Sägerahmens liegt.

Die der Erfindung zugrundeliegende Aufgabe wird ferner durch einen Halbleiterchip gemäß Anspruch 12 gelöst. Dieser Chip besitzt mindestens eine Leiterbahn, welche sich bis an einen Randbereich des Halbleiterchips erstreckt, sowie mindestens einen Kontaktbereich in einer Seitenfläche des Halbleiterchips im Kontakt mit der Leiterbahn, wobei der Kontaktbereich sich von einer Oberseite des Halbleiterwafers bis zu einer Unterseite des Halbleiterwafers erstreckt.

Alternativ kann sich der Kontaktbereich von der Seitenfläche aus entweder nur bis zur Oberseite oder nur bis zur Unterseite des Halbleiterchips erstrecken und eine Teilfläche der Oberseite bzw. Unterseite einnehmen. Ein solcher Chip ist von der Seite aus und von entweder der Oberseite oder der Unterseite aus kontaktierbar.

Vorzugsweise ist vorgesehen, daß der Kontaktbereich eine Teilfläche in einer Oberseite des Halbleiterchips einnimmmt.

Vorzugsweise kann ferner vorgesehen sein, daß der Kontaktbereich eine Teilfläche in einer Unterseite des Halbleiterchips einnimmmt.

Der Kontaktbereich steht kann aus der Seitenfläche des Chips hervorstehen.

Die Leiterbahn des Halbleiterchips ist vorzugsweise mit der Halbleiterschaltung des Halbleiterchips elektrisch verbunden. Diese Schaltung kann eine Logikschaltung oder auch eine Speicherschaltung sein, insbesondere ein dynamischer Schreib-Lese-Speicher.

Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die Figuren näher erläutert. Es zeigen:
die 1 bis 8 ein erfindungsgemäßes Verfahren gemäß einer ersten Ausführungsform;
9 einen erfindungsgemäßen Halbleiterchip gemäß der ersten Ausführungsform;
10 eine Modifikation der ersten Ausführungsform;
11 die Vereinzelung eines Halbleiterwafers in mehrere Halbleiterchips;
die 12 bis 19 ein erfindungsgemäßes Verfahren gemäß einer zweiten Ausführungsform; und
20 einen Halbleiterchip gemäß der zweiten Ausführungsform;
die 21 und 22 zwei Alternativen hinsichtlich der Abscheidung der Isolationsschicht;
die 23 und 24 zwei Alternativen hinsichtlich der Tiefe des Kontaktbereichs und
die 25 und 26 zwei Alternativen hinsichtlich der lateralen Lage des Kontaktbereichs.
In 1 bezeichnet das Bezugszeichen 1 einen Wafer mit fertig prozessierten, voneinander unabhängigen Halbleiterschaltungen 2, die nach dem späteren Zerteilen des Wafers in verschiedenen Halbleiterchips enthalten sein werden. Eine im Substrat vergrabene Leiterbahn 3, die beispielsweise in 2 gezeigt ist, ist für die entsprechenden Signale bis an den späteren Chiprand geführt.
Die chipinternen Leiterbahnen werden bereits im Design und Layout des Halbleiterchips berücksichtigt. Bei Bedarf werden auch die an Kontakten üblicherweise vorgesehenen ESD-Strukturen und anderweitigen Schaltkreise berücksichtigt.
Die Leiterbahn 3 kann vor, während oder nach der Herstellung der Halbleiterschaltung 2 prozessiert werden. Durch den Kontaktbereich 13, dessen Herstellung im folgenden beschrieben wird und der über die Leiterbahn mit der Halbleiterschaltung 2 elektrisch verbunden ist, kann eine oberste Metallisierungsebene oder auch eine tieferliegende Metallisierungsebene elektrisch kontaktiert werden. Dies ist ein entscheidender Vorteil von lateralen Kontakten im Vergleich zu konventionellen Kontakten an der Chipoberseite, die alle über Via-Kontakte zur obersten Metallisierungsschicht herausgeführt werden müssen.
Gemäß der ersten Ausführungsform werden die Kontakte in dem Sägerahmen 4 (Kerf) des Halbleiterchips gefertigt, das heißt, einem Bereich mit ungefähr 100 μm bis 1 mm Breite außerhalb des aktiven Halbleiterschaltungsbereichs, der während der Prozessierung lediglich Teststrukturen enthält und der nach dem Vereinzeln des Wafers in Chips wegfällt. Bei der Herstellung der Kontakte in diesem Sägerahmen ist zu beachten, daß später beim Zerteilen der Bereich des Sägerahmens mit dem lateralen Kontakt bestehen bleibt.
Dank seiner geringen Tiefe trägt der Kontakt seitlich kaum auf. Genauer gesagt, beträgt seine Breite parallel zum Chiprand beispielsweise 500 μm oder weniger, insbesondere 140 μm oder weniger, seine Länge senkrecht zum Chiprand 140 μm oder weniger, beispielsweise etwa 100 μm, und seine Tiefe 140 μm oder weniger, beispielsweise etwa 100 μm. Entsprechend ver größert der laterale Kontakt die effektive Chipfläche nicht. Die Herstellung des Kontakts erfolgt von der Waferoberseite.
Zunächst wird nach bekannten Verfahren eine Ätzmaske zum Ätzen der Kontaktlöcher am Chiprand hergestellt. Je nach Tiefe des zu ätzenden Kontaktlochs wird zunächst eine Photoresistschicht, möglicherweise ein Spezial-Photoresist für tiefe Ätztiefen aufgebracht und photolithographisch nach bekannten Verfahren strukturiert. Bei tieferen Ätztiefen kann es notwendig sein, ein Hartmaskenmaterial, beispielsweise aus Si₃N₄, SiO₂, SiON, BSG (Borsilikatglas) oder anderen bekannten Materialien in geeigneter Dicke aufzubringen und unter Verwendung einer photolithographisch strukturierten Photoresistmaske zu strukturieren. Zur photolithographischen Strukturierung wird zunächst eine Photoresistschicht auf die Waferoberfläche bzw. Oberfläche der Hartmaskenschicht aufgebracht und ausgehärtet. Anschließend werden die Kontaktlöcher am Waferrand beispielsweise unter Verwendung einer Maske belichtet und es wird ein Entwicklungsschritt und eventuell ein zusätzlicher Härtungsschritt durchgeführt. Anschließend werden bei Verwendung einer Hartmaskenschicht zunächst die Kontaktlöcher in die Hartmaskenschicht nach bekannten Verfahren geätzt.
Sodann werden unter Verwendung üblicher Verfahren Kontaktlöcher 5 in die Oberseite 17 des Wafers geätzt, wie in 2 gezeigt ist. Hierbei ist zu beachten, daß in den Zeichnungen nur der Teil des Sägerahmens dargestellt ist, in dem der Kontaktbereich hergestellt wird, d. h. der Teil, der später beim Vereinzeln des Wafers in Chips zunächst nicht entfernt werden wird. Üblicherweise erstreckt er sich je nach Breite des Sägerahmens noch bis zu ungefähr 900 μm in einer Richtung senkrecht zur späteren Chip-Seitenfläche.
Die Tiefe der Kontaktlöcher beträgt für horizontal verbindende Kontakte etwa 100 μm oder weniger. Sollen die lateralen Kontakte jedoch auch für vertikal verbindende Kontakte einge setzt werden, so müssen sich die fertiggestellten Kontaktbereiche 13 bis zur Unterseite 18 des Wafers erstrecken. Dies kann entweder durch Ätzen bis zur Wafer-Unterseite 18 oder aber auch durch tiefes Ätzen und anschließendes Dünnen des Wafers von der Unterseite her erreicht werden. Gemäß der vorliegenden Erfindung ist besonders bevorzugt, den Wafer erst dann von der Unterseite her zu dünnen, wenn die Kontaktbereiche 13 fertiggestellt sind und insbesondere mit dem elektrisch leitenden Kontaktmaterial 9 gefüllt worden sind.
Nach dem Ätzen der Kontaktlöcher 5 werden, wie in 3 dargestellt, eine dünne Isolationsschicht 6, beispielsweise aus SiO₂ oder Si3N₄, und gegebenenfalls Haftvermittlungs(Zwischen)schichten ganzflächig nach bekannten Verfahren konform in das Kontaktloch abgeschieden.
Daraufhin wird, wie in 4 gezeigt, ein elektrisch leitendes Kontaktmaterial 9 wie beispielsweise A1 oder W abgeschieden, bis das Kontaktloch aufgefüllt ist. Anschließend werden die aufgebrachten Photoresist- sowie gegebenenfalls Hartmaskenschichten wieder entfernt.
Da bei dem in 3 dargestellten Schritt auch der Rand der Leiterbahn 3 mit der Isolationsschicht 6, d. h. die Kontaktfläche für den elektrischen Kontakt zwischen Leiterbahn und dem herzustellenden lateralen Kontaktbereich, bedeckt wurde, wird in einem nächsten Schritt dieser Bereich freigeätzt. Dazu wird zunächst wieder eine Photoresistschicht auf die Waferoberfläche aufgebracht, die anschließend ausgehärtet wird. Danach wird die Kontaktstelle zwischen Leiterbahn 3 und Kontaktloch 5 mit einer geeigneten Maske abgedeckt, die Photoresistschicht wird belichtet und entwickelt, gegebenenfalls wird ein zusätzlicher Härtungsschritt durchgeführt. Anschließend werden, wie in 5 dargestellt, die vertikalen Bereiche der Isolationsschicht sowie der optional aufgebrachten Haftvermittlungs-(Zwischen)schichten nach bekannten Verfahren geätzt. Dabei wird zusätzlich etwas Kontaktmaterial abgetra gen, um sicherzugehen, daß die Isolationsschicht im Kontaktbereich vollständig entfernt ist.
In einem nächsten Schritt wird, wie in 6 gezeigt ist, unter Verwendung der im vorhergehenden Schritt verwendeten Maske eine Kontaktfüllung 7 aus einem elektrisch leitenden Material wie beispielsweise W, Al oder einem anderen Metall oder einer Metallverbindung, gegebenenfalls auch mit zusätzlichen Zwischenschichten durch bekannte Verfahren wie beispielsweise Sputtern, CVD-Verfahren oder bei besonders tiefen Kontaktlöchern auch ein sogenanntes Al-Force-Fill-Verfahren abgeschieden. Die Höhe und die Dicke der Kontaktfüllung 7 entsprechen dabei maximal der Höhe und Dicke der Metallbahn. Dies wird entweder durch eine zeitgesteuerte Abscheidung oder auch durch Abschleifen oder Rückätzen nach Beendigung des Abscheideschritts erreicht.
Im nächsten Schritt kann, wie in 7 gezeigt ist, je nach weiterer Verarbeitung des Wafers eine Isolationsschicht 8 auf dem Kontaktbereich abgeschieden werden, um das Bulk-Siliziummaterial wieder von dem Kontakt elektrisch zu trennen und eine glatte Oberfläche innerhalb des Kontaktbereichs herzustellen. Dieser Schritt kann aber in Abhängigkeit von den darauffolgenden Verarbeitungsschritten auch entfallen.
Anschließend wird die Waferoberfläche mit den üblicherweise verwendeten Deckschichten (z.B. Oxid- und Imidschicht) bedeckt, um sie gegenüber in der Umgebungsluft enthaltenen Sauerstoff und Wasserstoff abzuschirmen.
Soll der herzustellende Kontaktbereich 13 ein vertikal verbindender werden, so erfolgt nun vorzugsweise, je nach Herstellungsverfahren, der Schritt zum Dünnen des Wafers 1 von der Unterseite 18. Dies kann beispielsweise durch ein chemisch-mechanisches Polierverfahren (CMP) unter Verwendung einer Ätzstopp-Schicht, durch Abschleifen der Wafer-Rückseite, physikalisches oder naßchemisches Ätzen mit Zeitsteuerung er folgen. Der Wafer 1 wird derart gedünnt, daß sich die mit dem Kontaktmaterial 9 gefüllten Kontaktbereiche 13 von der Ober- bis zur Unterseite erstrecken, wie in 8 veranschaulicht ist. Alternativ ist es allerdings auch möglich, zur Herstellung vertikal verbindender Kontakte die Kontaktlöcher 5 bis zur Wafer-Unterseite zu ätzen und anschließend mit dem Kontaktmaterial 9 zu füllen. In diesem Fall ist es zweckmäßig, vor der Vereinzelung des Halbleiterwafers 1 die Rückseite des Wafers zu polieren, um Reste des Kontaktmaterials 9 auf der Rückseite zu entfernen.
In einem nächsten Schritt wird der Wafer in einzelne Chips zerteilt. Üblicherweise geschieht das mit einem geeigneten Sägemechanismus, beispielsweise einer Bandsäge. Durch korrektes Ansägen des Kontaktbereichs wird eine saubere, glatte Schnittfläche mit einer definierten Ausdehnung des Kontaktbereichs erreicht. Beim Zerteilen der Chips wird der Sägerahmen fast vollständig entfernt. Es verbleibt lediglich der Bereich des Sägerahmens, in dem sich der hergestellte laterale Kontaktbereich befindet. Dieser kann gegebenenfalls in einem darauffolgenden Schritt zum Rückätzen entfernt werden, wodurch freiliegende, das heißt, herausstehende Kontakte erzeugt werden.
11 zeigt den Verfahrensschritt der Vereinzelung eines Halbleiterwafers 1 in mehrere Halbleiterchips 12, von denen jeder jeweils eine unabhängige Halbleiterschaltung 2 aufweist, die über mindestens eine Leiterbahn mit einem Kontaktbereich 13 an einer Chipseitenfläche verbunden ist. Die erfindungsgemäßen Kontaktbereiche 13 dienen als Seitenkontakte der Halbleiterchips.
9 zeigt nun den fertiggestellten Halbleiterchip 12, bei dem der laterale Kontaktbereich 13 in der Seitenfläche 11 des Halbleiterchips 12 hergestellt ist. Der verbleibende Anteil des Sägerahmens 4 wurde hier durch Rückätzen entfernt, so daß der Kontaktbereich 13 aus der Seitenfläche 11 hervorsteht.
Wenn der laterale Kontaktbereich 13 als ein vertikaler Kontaktbereich hergestellt wird, so erstreckt er sich vorzugsweise von der Oberseite 14 bis zur Unterseite 15.
Der Kontaktbereich 13 hat eine definierte Ausdehnung in alle drei Raumrichtungen, er hat in allen drei Raumrichtungen eine ausreichend große, kontaktierbare Oberfläche und er ist gegenüber dem umgebenden Bulk-Silizium, den nicht-kontaktierten chipinternen Leiterbahnen sowie weiteren lateralen Kontakten elektrisch isoliert. Insbesondere ist der Kontaktbereich 13 von der Chip-Oberseite 14 und der Chip-Unterseite 15 kontaktierbar. Zudem ist er mit den Methoden der Planartechnik wie beispielsweise Lithographie, Ätzen, Abscheiden und weiteren hergestellt, so daß er allen Anforderungen an einen Chip-Kontakt genügt. Die Kontaktgüte (z. B. der Schichtleitwiderstand) wird durch die Abscheideverfahren bestimmt und ist von gleicher Qualität wie bei herkömmlichen Kontakten an der Chipoberseite. Ist der Kontaktbereich 13 nicht als vertikal verbindender Kontakt ausgebildet, so befindet sich in 9 die Unterseite 15 des Halbleiterchips 12 unterhalb der Unterkante des Kontaktbereichs 13.
Werden mehrere laterale Kontaktbereiche hergestellt und dabei verschiedene Leiterbahnen auf verschiedenen Höhen innerhalb des Wafers elektrisch angeschlossen, so müssen die jeweiligen Ätz- und Abscheideschritte an die verschiedenen Höhen angepaßt werden.
Gemäß einer ersten Modifikation der ersten Ausführungsform wird in dem in 3 gezeigten Schritt die Isolationsschicht 6 derart aufgebracht, daß die Kontaktfläche für den elektrischen Kontakt zwischen der Leiterbahn 3 und dem herzustellenden lateralen Kontaktbereich nicht mit der Isolationsschicht bedeckt wird. Dies wird entweder durch ein selektives Abscheideverfahren erzielt oder aber durch einen ersten Schritt zum ganzflächigen Abscheiden, wie auch in 3 gezeigt, und einen darauf folgenden Schritt zum Rückätzen, so daß die Kontaktfläche für den elektrischen Kontakt zwischen Leiterbahn 3 und dem herzustellenden lateralen Kontaktbereich bereits vor Abscheiden des elektrisch leitenden Kontaktmaterials 9 freigelegt wird.
Gemäß einer zweiten Modifikation der ersten Ausführungsform wird der Kontaktbereich gleichzeitig mit der zugehörigen Leiterbahn hergestellt, nachdem die mindestens eine Halbleiterschaltung 2 hergestellt worden ist. In diesem Fall werden zunächst, wie in 10 veranschaulicht, Leiterbahn und Kontaktloch lithographisch strukturiert, sodann wird die Isolationsschicht 6 abgeschieden und anschließend wird das elektrisch leitende Kontaktmaterial 9 sowohl für die Leiterbahn 3 als auch das Kontaktloch 13 abgeschieden. In diesem Fall entfällt ebenfalls das Freiätzen der Kontaktfläche für den elektrischen Kontakt zwischen Leiterbahn 3 und Kontaktbereich 13. Der in 7 dargestellte Schritt zum Abscheiden der Isolationsschicht 8 kann in diesem Fall ganzflächig für sowohl die Leiterbahn als auch den Kontaktbereich durchgeführt werden. Er kann aber auch je nach weiterer Verarbeitung des Wafers ganz entfallen. Gegebenenfalls kann im Bereich eines herzustellenden lateralen Kontaktes vor der Abscheidung etwas tiefer in das Substratmaterial (etwa Bulk-Silizium) geätzt werden, um eine größere Kontakthöhe zu erzielen.
Gemäß einer zweiten Ausführungsform der vorliegenden Erfindung werden die lateralen Kontaktbereiche in den Chip hineingearbeitet, wie in 20 dargestellt. Da beim Vereinzeln des Wafers in Chips der komplette Sägerahmen entfernt wird, werden die lateralen Kontaktbereiche beim Zerteilen freigelegt, nicht aber zerstört.
Auch bei dieser Ausführungsform entsteht ein Halbleiter-Wafer 1 mit fertiggestellten, voneinander unabhängigen Halbleiterschaltungen, die nach dem späteren Zerteilen des Wafers in den verschiedenen Halbleiterchips enthalten sein werden. Wie in 13 gezeigt, ist eine im Substrat vergrabene Leiter bahn 3 für die entsprechenden Signale bis an den späteren Chiprand geführt. Auch bei dieser Ausführungsform erfolgt die Herstellung des Kontaktbereichs von der Waferoberfläche aus.
Zunächst wird nach bekannten Verfahren eine Ätzmaske zum Ätzen der Kontaktlöcher am Chiprand hergestellt. Je nach Tiefe des zu ätzenden Kontaktlochs wird zunächst eine Photoresistschicht, möglicherweise ein Spezial-Photoresist für tiefe Ätztiefen aufgebracht und photolithographisch nach bekannten Verfahren strukturiert. Bei tieferen Ätztiefen kann es notwendig sein, ein Hartmaskenmaterial, beispielsweise aus Si₃N₄, SiO₂, SiON, BSG (Borsilikatglas) oder anderen bekannten Materialien in geeigneter Dicke aufzubringen und unter Verwendung einer photolithographisch strukturierten Photoresistmaske zu strukturieren. Zur photolithographischen Strukturierung wird zunächst eine Photoresistschicht auf die Waferoberfläche bzw. Oberfläche der Hartmaskenschicht aufgebracht und ausgehärtet. Anschließend werden die Kontaktlöcher am Waferrand beispielsweise unter Verwendung einer Maske belichtet und es wird ein Entwicklungsschritt und eventuell ein zusätzlicher Härtungsschritt durchgeführt. Anschließend werden bei Verwendung einer Hartmaskenschicht zunächst die Kontaktlöcher in die Hartmaskenschicht nach bekannten Verfahren geätzt.
In 12 bezeichnet Bezugszeichen 10 den Bereich der Waferoberfläche, in dem ein Kontaktloch hergestellt wird.
Sodann werden unter Verwendung üblicher Verfahren Kontaktlöcher 5 geätzt, wie in 13 gezeigt ist.
Die Tiefe der Kontaktlöcher beträgt für horizontal verbindende Kontakte etwa 100 μm oder weniger. Sollen die lateralen Kontakte jedoch auch für vertikal verbindende Kontakte eingesetzt werden, so müssen sich die fertiggestellten Kontaktbereiche 13 bis zur Unterseite 15 des Wafers erstrecken. Dies kann entweder durch Ätzen bis zur Wafer-Unterseite 15 oder aber auch durch tiefes Ätzen und anschließendes Dünnen des Wafers von der Unterseite her erreicht werden. Gemäß der vorliegenden Erfindung ist besonders bevorzugt, den Wafer erst dann von der Unterseite her zu dünnen, wenn die Kontaktbereiche 13 fertiggestellt sind und insbesondere mit dem elektrisch leitenden Kontaktmaterial 9 gefüllt worden sind.
Anschließend werden, wie in 14 dargestellt, eine dünne Isolationsschicht 6, beispielsweise aus SiO₂ oder Si₃N₄ und gegebenenfalls Haftvermittlungs-(Zwischen)schichten ganzflächig nach bekannten Verfahren konform abgeschieden.
Daraufhin wird, wie in 15 gezeigt, ein elektrisch leitendes Kontaktmaterial 9 wie beispielsweise Al oder W abgeschieden, bis das Kontaktloch aufgefüllt ist. Anschließend werden die aufgebrachten Photoresist- sowie gegebenenfalls Hartmaskenschichten wieder entfernt.
Da bei dem in 14 dargestellten Schritt auch der Rand der Leiterbahn 3, d.h. die Kontaktfläche für den elektrischen Kontakt zwischen Leiterbahn und dem herzustellenden lateralen Kontaktbereich, mit der Isolationsschicht 6 bedeckt wurde, wird in einem nächsten Schritt dieser Bereich freigeätzt. Dazu wird zunächst wieder eine Photoresistschicht auf die Waferoberfläche aufgebracht, die anschließend ausgehärtet wird. Danach wird die Kontaktstelle zwischen Leiterbahn 3 und Kontaktloch 5 mit einer geeigneten Maske abgedeckt, die Photoresistschicht wird belichtet und entwickelt, und gegebenenfalls wird ein zusätzlicher Härtungsschritt durchgeführt. Anschließend werden, wie in 16 dargestellt, die vertikalen Bereiche der Isolationsschicht und der optional aufgebrachten Haftvermittlungs-(Zwischen)schichten geätzt. Dabei wird zusätzlich etwas Kontaktmaterial abgetragen, um sicherzugehen, daß die Isolationsschicht im Kontaktbereich vollständig entfernt ist.
In einem nächsten Schritt wird, wie in 17 gezeigt, unter Verwendung der im vorhergehenden Schritt verwendeten Maske eine Kontaktfüllung 7 aus einem elektrisch leitenden Material wie beispielsweise W, Al oder einem anderen Metall oder einer Metallverbindung, gegebenenfalls auch mit zusätzlichen Zwischenschichten durch bekannte Verfahren wie beispielsweise Sputtern, CVD-Verfahren oder bei besonders tiefen Kontaktlöchern auch ein sogenanntes Al-Force-Fill-Verfahren abgeschieden. Die Höhe und die Dicke der Kontaktfüllung 7 entsprechen dabei maximal der Höhe und Dicke der Metallbahn. Dies wird entweder durch eine zeitgesteuerte Abscheidung oder aber auch durch Abschleifen oder Rückätzen nach Beendigung des Abscheideschritts erreicht.
Im nächsten Schritt kann, wie in 18 gezeigt, je nach weiterer Verarbeitung des Wafers eine Isolationsschicht 8 auf dem Kontaktbereich abgeschieden werden, um das Bulk-Siliziummaterial wieder von dem Kontakt elektrisch zu trennen und eine glatte Oberfläche innerhalb des Kontaktbereichs herzustellen. Dieser Schritt kann aber in Abhängigkeit von den darauffolgenden Verarbeitungsschritten auch entfallen.
Anschließend wird die Waferoberfläche mit den üblicherweise verwendeten Deckschichten (z.B. Oxid- und Imidschicht) bedeckt, um sie gegenüber in der Umgebungsluft enthaltenen Sauerstoff und Wasserstoff abzuschirmen.
Soll der herzustellende Kontaktbereich 13 ein vertikal verbindender werden, so erfolgt nun vorzugsweise, je nach Herstellungsverfahren, der Schritt zum Dünnen des Wafers 1 von der Rückseite. Dies kann beispielsweise durch ein chemisch-mechanisches Polierverfahren (CMP) unter Verwendung einer Ätzstopp-Schicht, durch Abschleifen der Wafer-Rückseite, physikalisches oder naßchemisches Ätzen mit Zeitsteuerung erfolgen. Der Wafer 1 wird derart gedünnt, daß sich die mit dem Kontaktmaterial 9 gefüllten Kontaktbereiche 13 von der Ober- bis zur Unterseite erstrecken, wie in 19 veranschau licht ist. Alternativ ist es allerdings auch möglich, zur Herstellung vertikal verbindender Kontakte die Kontaktlöcher 5 bis zur Wafer-Unterseite zu ätzen und anschließend mit dem Kontaktmaterial 9 zu füllen. In diesem Fall ist es zweckmäßig, vor der Vereinzelung des Halbleiterwafers 1 die Rückseite des Wafers zu polieren, um Reste des Kontaktmaterials 9 auf der Rückseite zu entfernen.
In einem nächsten Schritt wird der Wafer in die einzelnen Chips zerteilt, wie vorstehend unter Bezugnahme auf 11 erläutert worden ist.
20 zeigt den fertiggestellten Halbleiterchip 12, bei dem der laterale Kontaktbereich 13 in der Seitenfläche 11 des Halbleiterchips 12 gefertigt ist und auch einen Teil der Seitenfläche 11 bildet, also nicht aus ihr herausragt. Werden mehrere Halbleiterchips dieser Art nebeneinander angeordnet, so kann es gegebenenfalls notwendig sein, diese durch eine Isolationsschicht auf den Seitenflächen voneinander elektrisch zu isolieren, um unerwünschte Kurzschlüsse zu vermeiden, die beispielsweise auftreten, wenn verschiedene Chips mit unterschiedlichem Substratpotential direkt aneinander angrenzen.
Der in 20 gezeigte Kontaktbereich 13 hat eine definierte Ausdehnung in allen drei Raumrichtungen, er hat in allen drei Raumrichtungen eine ausreichend große, kontaktierbare Oberfläche, und er ist gegenüber dem umgebenden Bulk-Silizium, den nicht-kontaktierten chipinternen Leiterbahnen sowie weiteren lateralen Kontakten elektrisch isoliert. Insbesondere ist der Kontaktbereich 13 von der Chip-Oberseite 14 und der Chip-Unterseite 15 kontaktierbar.
Die Kontaktgüte (z. B. der Schichtleitwiderstand) wird durch die Abscheideverfahren bestimmt und ist von gleicher Qualität wie bei herkömmlichen Kontakten an der Chipoberseite. Ist der Kontaktbereich 13 nicht als vertikal verbindender Kontakt ausgebildet, so erstreckt sich in 20 der Kontaktbereich 13 nicht bis zur Chip-Unterseite 15, und es befindet sich bulk-Silizium unterhalb der Unterkante des Kontaktbereichs 13.
Werden mehrere laterale Kontaktbereiche hergestellt und dabei verschiedene Leiterbahnen auf verschiedenen Höhen innerhalb des Wafers elektrisch angeschlossen, so müssen die jeweiligen Ätz- und Abscheideschritte an die verschiedenen Höhen angepaßt werden.
Gemäß einer ersten Modifikation der zweiten Ausführungsform wird in dem in 14 gezeigten Schritt die Isolationsschicht 6 derart aufgebracht, daß die Kontaktfläche für den elektrischen Kontakt zwischen Leiterbahn 3 und dem herzustellenden lateralen Kontaktbereich nicht mit der Isolationsschicht bedeckt wird. Dies wird entweder durch ein geeignetes Abscheideverfahren erzielt oder aber durch einen ersten Schritt zum ganzflächigen Abscheiden, wie auch in 13 gezeigt, und einen darauf folgenden Schritt zum Rückätzen, so daß die Kontaktfläche für den elektrischen Kontakt zwischen Leiterbahn 3 und dem herzustellenden lateralen Kontaktbereich bereits vor Abscheiden des elektrisch leitenden Kontaktmaterials 9 freigelegt wird.
Gemäß einer zweiten Modifikation der zweiten Ausführungsform wird das Kontaktloch gleichzeitig mit der zugehörigen Leiterbahn hergestellt, analog zu der zweiten Modifikation der ersten Ausführungsform, wie anhand von 10 erläutert worden ist. In diesem Fall werden zunächst Leiterbahn und Kontaktbereich lithographisch strukturiert, dann wird die Isolationsschicht 6 abgeschieden und anschließend das elektrisch leitende Kontaktmaterial sowohl für die Leiterbahn als auch das Kontaktloch abgeschieden. In diesem Fall entfällt ebenfalls das Freiätzen der Kontaktfläche für den elektrischen Kontakt zwischen Leiterbahn und Kontaktbereich. Der in 18 dargestellte, optionale Schritt zum Abscheiden der Isola tionsschicht 8 wird in diesem Fall ganzflächig für sowohl die Leiterbahn als auch den Kontaktbereich durchgeführt.
Die seitliche Kontaktfläche der Kontaktbereiche kann im übrigen durch eine verlängerte und dadurch tiefer reichende Kontaktbereichsätzung erhöht werden.
21 zeigt hinsichtlich der Abscheidung der Isolationsschicht 6 eine erste alternative Ausführungsart, bei der diese Isolationsschicht 6 ausschließlich auf das Halbleitermaterial 1, nicht aber auf die frei geätzte Seitenfläche der Leiterbahn 3 abgeschieden wird. Alternativ dazu wird durch eine nicht-selektive Abscheidung auch die Leiterbahn 3 im Kontaktloch bedeckt, wie in 22 dargestellt.
Hinsichtlich der anfänglichen Tiefe des Kontaktbereichs 13 zeigt 23 eine erste alternative Ausführungsform, bei der sich dieser Bereich zunächst nicht bis zur Unterseite 17 des Wafers 1 erstreckt. Wie durch die vertikalen Pfeile angedeutet, kann der Wafer 1 von der Unterseite her gedünnt werden, bis sich, wie in 24 dargestellt, der Kontaktbereich 13 bis zur Unterseite 18 erstreckt. Alternativ dazu kann der Kontaktbereich 13 bzw. das dazu vorgesehene Kontaktloch 5 auch von Anfang an bis zur Unterseite 18 des Wafers 1 durchgeätzt werden.
Der Kontaktbereich 13 bzw. das dafür vorgesehene Kontaktloch 5 kann, wie in 21 dargestellt, teilweise innerhalb und teilweise außerhalb eines Sägerahmens 4 angeordnet sein. In diesem Fall wird beim Vereinzeln durch Wegsägen des Bereiches 4 eine Seitenfläche des Kontaktbereichs 13 freigelegt, wie in 23 oder 24 dargestellt. Alternativ dazu kann, wie in 25 dargestellt, der Kontaktbereich 13 auch vollständig innerhalb eines Sägerahmens 4 hergestellt werden, allerdings in einem Bereich, der nicht gesägt wird. Bei einer anschließenden Rückätzung von einer Seitenfläche her, wie durch die Pfeile in 25 angedeutet, kann eine Seitenfläche des Kontaktbereichs 13 freigelegt werden. Vorzugsweise wird die Rückätzung solange durchgeführt, bis der Kontaktbereich 13 über die rückgeätzte Seitenwand des Wafers 1 herausragt, wie in 26 dargestellt. Die Ausführungsarten der 21 bis 26 können mit jeder der Ausführungsarten der 1 bis 20 und der Patentansprüche kombiniert werden.

1: Halbleiterwafer
2: Halbleiterschaltung
3: Leiterbahn
4: Sägerahmen
5: Kontaktloch
6: Isolationsschicht
7: Kontaktfüllung
8: Isolationsschicht
9: Kontaktmaterial
11: Waferseitenfläche
12: Halbleiterchip
13: Kontaktbereich
14: Chipoberseite
16: Kontaktseitenfläche
17: Oberseite
18: Unterseite
19: obere Teilfläche
20: untere Teilfläche

Claims

Verfahren zur Herstellung mindestens eines Halbleiterchips (12) mit den Schritten: – Bereitstellen eines Halbleiterwafers (1) mit einer oder mit mehreren voneinander unabhängigen Halbleiterschaltungen (2), mit mindestens einer einer Halbleiterschaltung (2) zugeordneten Leiterbahn (3) sowie mit einem mit der Leiterbahn (3) elektrisch verbundenen Kontaktbereich (13) in einem Randbereich (4) der Halbleiterschaltung (2) und – Zerteilen des Wafers (1) in Halbleiterchips (12), die jeweils die voneinander unabhängigen Halbleiterschaltungen (2) enthalten, wodurch eine Seitenfläche (16) des Kontaktbereichs (13) freigelegt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Kontaktbereich (13) und die Leiterbahn (3) gleichzeitig strukturiert werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Fertigens eines Kontaktbereichs (13) folgendes umfaßt – Ätzen eines Kontaktlochs (5), das an die Leiterbahn (3) angrenzt, in einer Oberseite (17) des Halbleiterwafers (1), – Aufbringen einer Isolationsschicht (6), die innerhalb des Kontaktlochs (5) Seitenwände des Kontaktlochs bedeckt, und – Einbringen eines elektrisch leitenden Kontaktmaterials (9) in das Kontaktloch (5).
Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Isolationsschicht (8) so aufgebracht wird, daß sie die Seitenwände des Kontaktlochs (5), nicht aber die Leiterbahn (3) im Kontaktloch (5) bedeckt.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß – die Isolationsschicht (6) so aufgebracht wird, daß sie innerhalb des Kontaktlochs (5) Material des Halbleiterwafers (1) und die Leiterbahn (3) bedeckt, – daß die Isolationsschicht (6) in einem Bereich der Seitenwand des Kontaktlochs (5), an den die Leiterbahn (3) angrenzt, rückgeätzt wird und – daß in dem rückgeätzten Bereich eine Kontaktfüllung (7) auf das elektrische Kontaktmaterial (9) aufgebracht wird.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß auf die Kontaktfüllung (7) eine Isolationsschicht (8) aufgebracht wird.
Verfahren nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß das Kontaktloch (5) bis zu einer Unterseite (18) des Halbleiterwafers geätzt wird.
Verfahren nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß der Halbleiterwafer (1) nachträglich von seiner Unterseite (18) her gedünnt wird, bis sich der Kontaktbereich (13) von einer Oberseite (17) des Halbleiterwafers (1) bis zu einer Unterseite (18) des Halbleiterwafers (1) erstreckt.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Kontaktbereich (13) in einem Sägerahmen (4) außerhalb des Halbleiterchips (12) hergestellt wird und der Halbleiterwafer (1) derart in Halbleiterchips (12) zerteilt wird, daß der Kontaktbereich (13) beim Zerteilen erhalten bleibt.
Verfahren nach Anspruch 9, gekennzeichnet durch eine Rückätzung in einem Teil des Sägerahmens (4), bis der Kontaktbereich (13) aus einer Chip-Seitenfläche (11) hervorsteht.
Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der Kontaktbereich (13) in einem Randbereich eines Halbleiterchips (12) hergestellt wird, der teilweise innerhalb und teilweise außerhalb des Sägerahmens (4) liegt.
Halbleiterchip mit mindestens einer Leiterbahn (3), welche sich bis an einen Randbereich (4) des Halbleiterchips (12) erstreckt, sowie mit mindestens einem Kontaktbereich (13) in einer Seitenfläche (11) des Halbleiterchips (12) im Kontakt mit der Leiterbahn (3).
Halbleiterchip nach Anspruch 12, dadurch gekennzeichnet, daß der Kontaktbereich (13) eine Teilfläche (19) in einer Oberseite (17) des Halbleiterchips (12) einnimmmt.
Halbleiterchip nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß der Kontaktbereich (13) eine Teilfläche (20) in einer Unterseite (18) des Halbleiterchips (12) einnimmmt.
Halbleiterchip nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß der Kontaktbereich (13) aus der Seitenfläche (11) hervorsteht.
Halbleiterchip nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß die Leiterbahn (3) mit einer Halbleiterschaltung (2) des Halbleiterchips (12), vorzugsweise mit einem dynamischer Schreib-Lese-Speicher verbunden ist.