DE10239218A1 - Verfahren zum Herstellen einer Halbleitervorrichtung und deren Aufbau - Google Patents

Verfahren zum Herstellen einer Halbleitervorrichtung und deren Aufbau

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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem SOI-Transistor und einer mehrlagigen Verdrahtung beinhaltet: das Vorbereiten eines Siliziumsubstrats mit einer vorderen Oberfläche und einer hinteren Oberfläche; das Bilden einer Zwischenlagen-Isolierschicht auf der vorderen Fläche des Siliziumsubstrats; das Bilden einer mehrlagigen Verdrahtung in der Zwischenlagen-Isolierschicht; das Befestigen eines Substrats auf der Zwischenlagen-Isolierschicht; das Ausdünnen des Siliziumsubstrats von der hinteren Fläche zu einer dünnen Schicht, so dass das Siliziumsubstrat zu einer SOI-Schicht wird; und das Bilden einer Kanalschicht und einer Kanalelektrode auf einer Rückseite der Kanalschicht in der SOI-Schicht sowie weiterhin einer Source und eines Drains, die einander gegenüberliegen mit der Kanalschicht zwischen sich, so dass ein SOI-Transistor gewonnen wird.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem mehrlagigen Verdrahtungsaufbau und auf den Aufbau einer solchen Halbleitervorrichtung. Insbesondere bezieht sich die vorliegende Erfindung auf ein Verfahren zum Übernehmen eines Damaszener- Verfahrens zum Herstellen einer Halbleitervorrichtung mit einer mehrlagigen Verdrahtung und auf den Aufbau einer solchen Halbleitervorrichtung.
  • Fig. 10 zeigt eine Halbleitervorrichtung 600 mit einem bekannten mehrlagigen Verdrahtungsaufbau. In der Halbleitervorrichtung 600 ist auf einem Siliziumsubstrat 101 eine Isolierschicht 102 aus Siliziumoxid vorgesehen. Auf der Isolierschicht 102 ist ein SOI- (Silicon on insulator = Silizium auf Isolator) Transistor 110 (Dünnfilmtransistor) ausgebildet. Der SOI-Transistor 110 beinhaltet eine zwischen einer Source 111 und einem Drain 112 angeordnete Kanalschicht 113, eine auf der Kanalschicht 113 angeordnete Gate-Elektrode 114 und eine Seitenwand 115. Auf dem SOI-Transistor 110 sind eine Zwischenlagen-Isolierschicht 103 und eine mehrlagige Verdrahtung 120 ausgebildet. Die mehrlagige Verdrahtung 120 beinhaltet Kontaktierungspfropfen 121, die mit der Source 111 bzw. dem Drain 112 des SOI-Transistors 110 verbunden sind, und eine Verdrahtungslage 122, die die Kontaktierungspfropfen 121 miteinander verbindet.
  • Wenn die Zwischenlagen-Isolierschicht 103 auf dem SOI- Transistor 110 abgeschieden wird, bewirkt die Unebenheit durch die Gate-Elektrode u. ä. Niveauunterschiede auf der Oberfläche der Zwischenlagen-Isolierschicht 103 erzeugt, wie in Fig. 11 dargestellt. Das erschwert es, für einen Lithographieschritt zum Bilden der Kontaktierungspfropfen 121 und ähnlichem in der Zwischenlagen-Isolierschicht 103 einen Schärfebereich zu erzeugen und die Kontaktierungspfropfen 121 u. ä. zu bilden, wenn die Kontaktierungspfropfen 121 und ähnliches in einem winzigen Muster gebildet werden sollen. Ein alternativer Ansatz ist das Einebnen der Oberfläche der Zwischenlagen-Isolierschicht 103 durch das CMP-Verfahren. Da ein solches Einebnen eine Begrenzung aufweist, ist es schwierig sicherzustellen, dass die Oberfläche hinreichend eben ist, um die Kontaktierungspfropfen 121 und ähnliches als winzige Muster auszubilden.
  • Außerdem gibt es eine Grenze der Verbesserung der Dichte der Verdrahtung, auch bei Verwendung eines mehrlagigen Verbindungsaufbaus wie des in Fig. 10 dargestellten.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem mehrlagigem Verdrahtungsaufbau mit winzigen Abmessungen und hoher Dichte und den Aufbau einer solchen Halbleitervorrichtung bereitzustellen.
  • Die Aufgabe wird erfüllt durch ein Verfahren gemäß Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • * (The object is attained by a method according to claim 1. Further developments of the invention are specified in the subclaims.)
  • Die vorliegende Erfindung bezieht sich auf ein Herstellungsverfahren zum Herstellen einer Halbleitervorrichtung mit einem SOI-Transistor und einer mehrlagigen Verdrahtung. Das Verfahren beinhaltet: einen Schritt, bei dem ein Siliziumsubstrat mit einer vorderen und einer hinteren Fläche vorbereitet wird; einen Schritt zum Bilden einer Zwischenlagen-Isolierschicht, bei dem auf der vorderen Fläche des Substrats eine Zwischenlagen- Isolierschicht gebildet wird; einen Schritt zum Verdrahten, bei dem in der Zwischenlagen-Isolierschicht eine mehrlagige Verdrahtung gebildet wird; einen Schritt zum Befestigen eines Substrats, bei dem auf der Zwischenlagen-Isolierschicht ein Substrat befestigt wird; einen Schritt zum SOI-Bilden, bei dem das Siliziumsubstrat von der hinteren Fläche aus zu einer dünnen Schicht verdünnt wird, so dass das Siliziumsubstrat eine SOI- Schicht wird; und einen Schritt zum Bilden eines Transistors, bei dem eine Kanalschicht und auf der Rückseite der Kanalschicht in der SOI-Schicht eine Gate-Elektrode sowie weiterhin eine Source und ein Drain gebildet werden, die sich gegenüberliegen, wobei die Kanalschicht zwischen ihnen liegt, so dass ein SOI-Transistor gewonnen wird.
  • Die vorliegende Erfindung bezieht sich auch auf eine Halbleitervorrichtung mit einem SOI-Transistor und einer mehrlagigen Verdrahtung. Die Vorrichtung beinhaltet ein Substrat, eine auf dem Substrat vorgesehene Zwischenlagen-Isolierschicht und einen auf der Zwischenlagen-Isolierschicht vorgesehenen SOI- Transistor, der auf der dem Substrat gegenüberliegenden Seite eine Gate-Elektrode aufweist. Innerhalb der Zwischenlagen- Isolierschicht ist eine mehrlagige Verdrahtung vorgesehen, die mit dem SOI-Transistor verbunden ist.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
  • Fig. 1 einen Querschnitt durch eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • Fig. 2A bis 2J Schritte zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
  • Fig. 3 einen Querschnitt durch eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • Fig. 4A bis 4E Schritte zur Herstellung der Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung;
  • Fig. 5 einen Querschnitt durch eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • Fig. 6A bis 6H Schritte zur Herstellung der Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung;
  • Fig. 7 einen Querschnitt durch eine Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
  • Fig. 8A bis 8C Schritte zur Herstellung der Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung;
  • Fig. 9 einen Querschnitt durch eine Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung;
  • Fig. 10 einen Querschnitt durch eine bekannte Halbleitervorrichtung;
  • Fig. 11 einen Querschnitt durch eine bekannte Halbleitervorrichtung wie sie hergestellt wird.
  • Fig. 1 ist ein Querschnitt durch eine Halbleitervorrichtung 100 entsprechend einer ersten Ausführungsform mit einem mehrlagigen Verdrahtungsaufbau. Die Halbleitervorrichtung 100 beinhaltet ein Substrat 1, zum Beispiel aus Silizium. Auf dem Substrat 1 ist eine Isolierschicht 2 ausgebildet, zum Beispiel aus Siliziumoxid. Auf der Isolierschicht 2 ist eine Zwischenlagen- Isolierschicht 3 ausgebildet, und in der Zwischenlagen- Isolierschicht 3 ist eine mehrlagige Verdrahtung ausgebildet, die aus einer Verdrahtungslage 11 und aus Kontaktierungspfropfen 12 gebildet ist. Ein SOI-Transistor (Dünnfilmtransistor) 20 ist auf der Zwischenlagen-Isolierschicht 3 ausgebildet. Der SOI-Transistor 20 beinhaltet eine Source 21, ein Drain 22, eine zwischen Source 21 und dem Drain 22 angeordnete Kanalschicht 23 sowie eine Gate-Elektrode 24 und eine Seitenwand 25, die beide auf der Kanalschicht 23 ausgebildet sind. Auf dem SOI- Transistor 20 ist eine Schutzschicht 4 ausgebildet, zum Beispiel aus Siliziumoxid.
  • Im folgenden wird mit Bezug auf Fig. 2A bis 2J ein Verfahren zum Herstellen der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform beschrieben. Das Herstellungsverfahren beinhaltet die unten beschriebenen Schritte 1 bis 10. Bei diesem Herstellungsverfahren wird eine mehrlagige Verdrahtung unter Verwendung des Einzel-Damaszener-Verfahrens gebildet (Schritt 2 bis 5).
  • Schritt 1: Wie in Fig. 2A dargestellt, wird ein Substrat 26 vorbereitet, zum Beispiel aus Silizium.
  • Schritt 2: Wie in Fig. 2B dargestellt, wird auf dem Substrat 26 die Zwischenlagen-Isolierschicht 3 zum Beispiel aus Siliziumoxid mit einer Dicke von ca. 400 nm abgeschieden. Für den Abscheideschritt wird zum Beispiel das CVD-Verfahren verwendet. Im Anschluss daran werden mit allgemein verwendeten Lithographie- und Ätztechniken die Kontaktierungslöcher 13 gebildet.
  • Da in diesen Schritten das Element, das unter der Zwischenlagen-Isolierschicht 3 liegt, das ebene Substrat 26 ist, ist auch die Fläche der Zwischenlagen-Isolierschicht 3 eben.
  • Schritt 3: Wie in Fig. 2C dargestellt, werden eine Barrierenmetallschicht, z. B. aus einer 10 nm dicken TiN-Schicht und einer 10 nm dicken Ti-Schicht und eine z. B. 300 nm dicke W-Schicht so gebildet, dass die Kontaktierungslöcher 13 mit diesen Schichten aufgefüllt sind. In diesem Schritt wird zum Beispiel das CVD- Verfahren verwendet. Anschließend werden die W-Schicht und die Barrierenmetallschicht auf der Zwischenlagen-Isolierschicht 3 durch das CMP-Verfahren entfernt, wodurch die Kontaktierungspfropfen 12 gewonnen werden, die die Öffnungen füllen.
  • Schritt 4: Wie in Fig. 2D dargestellt, wird die Zwischenlagen- Isolierschicht 3 weiter abgeschieden und dann strukturiert, wodurch die Verdrahtungsgräben 28 gebildet werden.
  • Schritt 5: Wie in Fig. 2E dargestellt, wird durch Sputtern eine Barrierenmetallschicht aus einer Ta-Schicht gebildet, und weiterhin wird durch Galvanisieren eine Cu-Schicht gebildet. Anschließend werden die auf der Zwischenlagen-Isolierschicht 3 gebildeten Barrierenmetallschicht und Cu-Schicht durch das CMP- Verfahren entfernt, wodurch die Verdrahtungslage 11 gewonnen wird, die die Verdrahtungsgräben 28 füllt. Somit ist eine mehrlagige Verdrahtung 10 mit den Kontaktierungspfropfen 12 und der Verdrahtungslage 11 gebildet.
  • Schritt 6: Wie in Fig. 2F dargestellt, wird auf der Zwischenlagen-Isolierschicht 3 mit dem CVD-Verfahren die Isolierschicht 2 zum Beispiel aus 1 µm dickem Siliziumoxid gebildet.
  • Schritt 7: Wie in Fig. 2G dargestellt, wird ein Substrat 1 aus Silizium oder Ähnlichem, das getrennt vorbereitet wurde, mit der Isolierschicht 2 verbunden. Das auf die Isolierschicht 2 zu setzende Substrat 1 wird durch Erhitzen unter Druck verbunden.
  • Schritt 8: Wie in Fig. 2H dargestellt, wird zum Beispiel unter Verwendung eines mechanischen Polierverfahrens das Substrat 26 verdünnt bis auf 500 nm oder weniger oder vorzugsweise bis auf 100 nm. Somit wird das verdünnte Substrat 26 zu einer SOI- Schicht zum Erzeugen von SOI-Transistoren darin.
  • Es sei angemerkt, dass die Ober- und Unterseiten in Fig. 2H und den nachfolgenden Zeichnungen den in Fig. 2G und den vorangegangenen Zeichnungen gezeigten vertikal entgegengesetzt sind.
  • Schritt 9: Wie in Fig. 2I dargestellt, wird das Substrat 26 (SOI-Schicht) geätzt, um eine Elementetrennung (Mesa-Trennung) zu verwirklichen. Dem folgt Ionenimplantation (Kanalimplantation), damit das gesamte Substrat 26 die notwendige Dichte für eine Kanalschicht erhält.
  • Schritt 10: Wie in Fig. 2J dargestellt, wird nach dem Bilden einer Gateoxidschicht zum Beispiel aus 3 nm dicken Siliziumoxid auf dem Substrat 26 auf der gesamten Oberfläche eine Schicht zum Beispiel aus polykristallinem Silizium abgeschieden. Die polykristalline Siliziumschicht wird dann strukturiert, wodurch die Gate-Elektrode 24 ausgebildet wird. Anschließend wird zum Abscheiden zum Beispiel einer Siliziumoxidschicht durch das CVD-Verfahren auf der gesamten Oberfläche durch Ätzen eine Seitenwand 25 auf den seitlichen Oberflächen der Gate-Elektrode 24 gebildet. Anschließend wird unter Verwendung der Gate-Elektrode 24 und der Seitenwand 25 als Maske Ionenimplantation durchgeführt, so dass jeweils an den Seiten der Gate-Elektrode 24 die Source 21 und das Drain 22 gebildet werden. Zum Schluss wird mit dem CVD-Verfahren die Schutzschicht 4 zum Beispiel aus Siliziumoxid abgeschieden.
  • Mit diesen Schritten wird die in Fig. 1 dargestellte Halbleitervorrichtung 100 mit dem mehrlagigen Verdrahtungsaufbau fertiggestellt.
  • Bei dem Verfahren zum Herstellen der Halbleitervorrichtung 100 entsprechend der ersten Ausführungsform wird somit vor der Bildung des SOI-Transistors 20 die mehrlagige Verdrahtung 10 unterhalb des SOI-Transistors 20 ausgebildet, dessen Oberfläche Niveauunterschiede aufweist. Das verbessert die Ebenheit der oberen Oberfläche der Zwischenlagen-Isolierschicht 3, erlaubt es, lithographisch winzige Muster wie die Kontaktierungspfropfen 12 zu bilden und erlaubt es, die mehrlagige Verdrahtung 10 winzig auszubilden. Das erhöht auch die Flexibilität der Verdrahtung und macht es möglich, eine hochintegrierte Halbleitervorrichtung herzustellen.
  • Fig. 3 zeigt eine Halbleitervorrichtung 200 entsprechend einer zweiten Ausführungsform mit mehrlagigem Verdrahtungsaufbau. In Fig. 3 bezeichnen gleiche Bezugszeichen wie die in Fig. 1 verwendeten identische oder entsprechende Abschnitte.
  • In der Halbleitervorrichtung 200 werden die Verdrahtungslage 11 der mehrlagigen Verdrahtung 10 und die Kontaktierungspfropfen 12 gleichzeitig mit dem Doppel-Damaszener-Verfahren gebildet. Mit Bezug auf Fig. 4A bis 4E wird im folgenden kurz ein Verfahren zum Herstellen der Halbleitervorrichtung 200 entsprechend der zweiten Ausführungsform beschrieben.
  • Zunächst wird, wie in Fig. 4A dargestellt, das Substrat 26 zum Beispiel aus Silizium vorbereitet.
  • Anschließend wird, wie in Fig. 4B dargestellt, die Zwischenlagen-Isolierschicht 3 zum Beispiel aus Siliziumoxid abgeschieden, wobei die Kontaktierungslöcher 13 gebildet werden.
  • Als nächstes werden, wie in Fig. 4C dargestellt, durch Ätzen die Verbindungsgräben 28 gebildet.
  • Als nächstes werden, wie in Fig. 4D dargestellt, durch Sputtern eine Ta-Schicht gebildet und weiterhin durch Sputtern und Galvanisieren eine Cu-Schicht. Anschließend werden durch das CMP- Verfahren die Barrierenmetallschicht und die Cu-Schicht, die auf der Zwischenlagen-Isolierschicht 3 liegen, entfernt, und die die Verdrahtungsgräben 28 füllende Verdrahtungslage 11 und die die Kontaktierungslöcher füllenden Kontaktierungspfropfen 12 werden gleichzeitig gebildet (Doppel-Damaszener-Verfahren). Demzufolge wird die aus den Kontaktierungspfropfen 12 und der Verdrahtungslage 11 bestehende mehrlagige Verdrahtung 10 gebildet.
  • Als nächstes werden, wie in Fig. 4E dargestellt, die oben beschriebenen Schritte 7 bis 10 entsprechend der ersten Ausführungsform (Fig. 2G bis 2J) ausgeführt, nachdem die Isolierschicht 2 zum Beispiel aus Siliziumoxid gebildet wurde, wodurch die Halbleitervorrichtung 200 fertiggestellt wird.
  • Wie oben beschrieben, wird der SOI-Transistor 20 auf der mehrlagigen Verdrahtung 10 ausgebildet, wie es von dem Verfahren zum Herstellen der Halbleitervorrichtung 200 entsprechend der zweiten Ausführungsform verlangt wird. Daher ist es möglich, einfach einen mehrlagigen Verdrahtungsaufbau mit großer Winzigkeit und hoher Integration zu bilden. Besonders das Verwenden des Doppel-Damaszener-Verfahrens ermöglicht es, die Herstellungsschritte zu vereinfachen.
  • Fig. 5 zeigt eine Halbleitervorrichtung 300 entsprechend einer dritten Ausführungsform mit mehrlagigem Verbindungsaufbau. In Fig. 5 bezeichnen gleiche Bezugszeichen wie die in Fig. 1 verwendeten identische oder entsprechende Abschnitte.
  • Die Halbleitervorrichtung 300 beinhaltet weiter mehrlagige Verdrahtungen 30 und 40, die in niedrigeren Lagen der oben beschriebenen Halbleitervorrichtung 200 vorgesehen sind.
  • Mit Bezug auf Fig. 6A bis 6H wird im folgenden kurz ein Verfahren zum Herstellen der Halbleitervorrichtung 300 entsprechend der dritten Ausführungsform beschrieben. Die in Fig. 6A bis 6D dargestellten Schritte sind ähnlich wie die in Fig. 4A bis 4D dargestellten Schritte, die die zweite Ausführungsform wiedergeben.
  • Anschließend an diese Schritte wird, wie in Fig. 6E dargestellt, auf der Zwischenlagen-Isolierschicht 3, in der die mehrlagige Verdrahtung 10 ausgebildet ist, eine zweite Zwischenlagen-Isolierschicht 33 zum Beispiel aus Siliziumoxid abgeschieden.
  • Als nächstes wird, wie in Fig. 6F dargestellt, mit demselben Doppel-Damaszener-Verfahren wie bei dem Schritt des Bildens der mehrlagigen Verdrahtung 10 in der zweiten Zwischenlagen- Isolierschicht 33 die mehrlagige Verdrahtung 30 gebildet.
  • Anschließend wird auf der zweiten Zwischenlagen-Isolierschicht 33 eine dritte Zwischenlagen-Isolierschicht 43 zum Beispiel aus Siliziumoxid abgeschieden. Anschließend wird mit demselben Doppel-Damaszener-Verfahren wie bei dem Schritt des Bildens der mehrlagigen Verdrahtung 30 in der dritten Zwischenlagen- Isolierschicht 43 die mehrlagige Verdrahtung 40 gebildet.
  • Auf der dritten Zwischenlagen-Isolierschicht 43 wird weiterhin die Isolierschicht 2 zum Beispiel aus Siliziumoxid abgeschieden.
  • Als nächstes werden die Schritte 7 bis 10 entsprechend der oben beschriebenen ersten Ausführungsform (Fig. 2G bis 2J) ausgeführt, wodurch die Halbleitervorrichtung 300 fertiggestellt wird.
  • Da bei dem Verfahren zum Herstellen der Halbleitervorrichtung 300 entsprechend der dritten Ausführungsform der SOI-Transistor 20 gebildet wird, nachdem die mehrlagigen Verdrahtungen 10, 30 und 40 gebildet worden sind, kann der mehrlagige Verbindungsaufbau hergestellt werden, während die darunter liegenden Elemente eben sind. Das ermöglicht es, auch bei der Mikrostrukturherstellung einen Aufbau mit mehrlagiger Verdrahtung leicht zu bilden. Insbesondere da die mehrlagigen Verdrahtungsaufbauten mit dem Doppel-Damaszener-Verfahren gebildet werden, der eine hohe Ebenheit an seiner Oberfläche verspricht, ist es möglich, winzige mehrlagige Verdrahtungen übereinander zu stapeln.
  • Auch wenn vorangehend die dritte Ausführungsform mit Bezug auf ein Beispiel beschrieben wurde, in dem das Doppel-Damaszener- Verfahren verwendet wird, kann auch das Einzel-Damaszener- Verfahren verwendet werden wie bei der ersten Ausführungsform.
  • Fig. 7 zeigt eine Halbleitervorrichtung 400 entsprechend einer vierten Ausführungsform. In Fig. 7 bezeichnen gleiche Bezugszeichen wie die in Fig. 1 verwendeten identische oder entsprechende Abschnitte.
  • In der Halbleitervorrichtung 400 ist die mehrlagige Verdrahtung 10 unterhalb des SOI-Transistors vorgesehen, während eine mehrlagige Verdrahtung 50 oberhalb des SOI-Transistors 20 vorgesehen ist.
  • Im Hinblick auf eine solche Halbleitervorrichtung 400 ist die Flexibilität der Verdrahtung weiter verbessert als in dem Fall, in dem die mehrlagige Verdrahtung nur oberhalb oder nur unterhalb des SOI-Transistors 20 ausgebildet ist. Schließlich ist sie geeignet zur Integration der Halbleitervorrichtung 400.
  • Mit Bezug auf Fig. 8A bis 8C wird im folgenden kurz ein Verfahren zum Herstellen der Halbleitervorrichtung 400 entsprechend der vierten Ausführungsform beschrieben.
  • Zunächst wird, wie in Fig. 8A dargestellt, mit ähnlichen Schritten wie denen in der zweiten Ausführungsform verwendeten, auf der Zwischenlagen-Isolierschicht 3, in der die mehrlagige Verdrahtung 10 ausgebildet ist, der SOI-Transistor gebildet.
  • Als nächstes wird, wie in Fig. 8B dargestellt, eine vierte Zwischenlagen-Isolierschicht 53 zum Beispiel aus Siliziumoxid abgeschieden.
  • Dann wird, wie in Fig. 8C dargestellt, mit dem Doppel- Damaszener-Verfahren die mehrlagige Verdrahtung 50 gebildet. Da die mehrlagige Verdrahtung 50 oberhalb des SOI-Transistors 20gebildet wird, ist die Oberfläche der vierten Zwischenlagen- Isolierschicht 53 weniger eben als die Oberfläche der Zwischenlagen-Isolierschicht 3. Daher kann in einigen Fällen die mehrlagige Verdrahtung 50 nicht so winzig ausgebildet werden wie die mehrlagige Verdrahtung 10.
  • Weiterhin kann zum Bilden der mehrlagige Verdrahtungen 10 und 50 das Einzel-Damaszener-Verfahren wie bei der ersten Ausführungsform angewendet werden.
  • Somit stellt das Verfahren zum Herstellen der Halbleitervorrichtung 400 entsprechend der vierten Ausführungsform sicher, dass die mehrlagige Verdrahtung unterhalb des SOI-Transistors minutiös ausgeführt ist.
  • Darüber hinaus verbessert die Verwendung eines solchen Aufbaus die Flexibilität der Verdrahtung in der Halbleitervorrichtung und ermöglicht dementsprechend die Integration der Halbleitervorrichtung.
  • Fig. 9 zeigt eine Halbleitervorrichtung 500 entsprechend einer fünften Ausführungsform. In Fig. 9 bezeichnen gleiche Bezugszeichen wie die in Fig. 1 verwendeten identische oder entsprechende Abschnitte.
  • In der Halbleitervorrichtung 500 sind wie in der Halbleitervorrichtung 300 die mehrlagigen Verdrahtungen 10, 30 und 40 unterhalb des SOI-Transistors 20 vorgesehen. Weiterhin ist die mehrlagige Verdrahtung 50 oberhalb des SOI-Transistors 20 vorgesehen.
  • Die Verwendung eines solchen Aufbaus verbessert die Flexibilität der Halbleitervorrichtung weiter und schließlich ist sie geeignet für die Integration der Halbleitervorrichtung.
  • Nach dem Bilden der mehrlagigen Verdrahtungen 10, 30 und 40 durch Herstellungsschritte entsprechend der dritten Ausführungsform wird die Halbleitervorrichtung 500 hergestellt, indem sie in cer vierten Ausführungsform die mehrlagige Verdrahtung 50 oberhalb des SOI-Transistors 20 gebildet wird.
  • Verdrahtungslagen können weiterhin sowohl oberhalb als auch unterhalb des SOI-Transistors 20 gestapelt werden. Außerdem können beliebig das Damaszenerverfahren und das Doppel-Damaszener- Verfahren verwendet werden, um die mehrlagigen Verdrahtungen zu bilden.

Claims (7)

1. Verfahren zum Herstellen einer Halbleitervorrichtung mit einem SOI-Transistor und einer mehrlagigen Verdrahtung mit
einem Schritt, bei dem ein Siliziumsubstrat mit einer vorderen und einer hinteren Fläche vorbereitet wird;
einem Schritt zum Bilden einer Zwischenlagen-Isolierschicht, bei dem auf der vorderen Fläche des Siliziumsubstrats eine Zwischenlagen-Isolierschicht gebildet wird;
einem Schritt zum Verdrahten, bei dem in der Zwischenlagen- Isolierschicht eine mehrlagige Verdrahtung gebildet wird;
einem Schritt zum Befestigen eines Substrats, bei dem auf der Zwischenlagen-Isolierschicht ein Substrat befestigt wird;
einem Schritt zum SOI-Bilden, bei dem das Siliziumsubstrat von der hinteren Fläche aus zu einer dünnen Schicht abgedünnt wird, so dass das Siliziumsubstrat zu einer SOI-Schicht wird; und
einem Schritt zum Bilden eines Transistors, bei dem eine Kanalschicht und auf einer Rückseite der Kanalschicht in der SOI- Schicht eine Gate-Elektrode gebildet werden und bei dem weiterhin eine Source und ein Drain gebildet werden, die sich gegenüberliegen, wobei die Kanalschicht zwischen ihnen liegt, so dass ein SOI-Transistor gewonnen wird.
2. Herstellungsverfahren nach Anspruch 1, bei dem der Schritt zum Verdrahten die folgenden Schritte aufweist:
Bilden eines Kontaktierungslochs und eines Verdrahtungsgrabens in der Zwischenlagen-Isolierschicht;
Abscheiden einer leitfähigen Materialschicht auf der Zwischenlagen-Isolierschicht zum Ausfüllen des Kontaktierungslochs und des Verdrahtungsgrabens; und
Polieren der leitfähigen Materialschicht von einer oberen Oberfläche der Zwischenlagen-Isolierschicht her, so dass die leitfähige Materialschicht in dem Kontaktierungsloch und dem Verdrahtungsgraben verbleibt und dementsprechend eine mehrlagige Verdrahtung bildet.
3. Herstellungsverfahren nach Anspruch 1, bei dem der Schritt zum Verdrahten die folgenden Schritte aufweist:
einen Schritt zum Bilden des Kontaktierungspfropfens, bei dem
in der Zwischenlagen-Isolierschicht ein Kontaktierungsloch gebildet wird;
eine leitfähige Materialschicht abgeschieden wird zum Ausfüllen des Kontaktierungslochs; und
die leitfähige Materialschicht von einer oberen Oberfläche der Zwischenlagen-Isolierschicht her poliert wird, so dass die leitfähige Materialschicht in dem Kontaktierungsloch verbleibt und dementsprechend zu einem Kontaktierungspfropfen wird; und
einen Schritt zum Bilden einer Verdrahtungslage, bei dem auf der Zwischenlagen-Isolierschicht eine Verdrahtungslage gebildet wird und
auf der Verdrahtungslage eine zweite Zwischenlagen- Isolierschicht abgeschieden wird.
4. Herstellungsverfahren nach Anspruch 11 bei dem der Schritt zum Verdrahten die folgenden Schritte aufweist:
einen Schritt zum Bilden des Kontaktierungspfropfens, bei dem in der Zwischenlagen-Isolierschicht ein Kontaktierungsloch gebildet wird;
eine leitfähige Materialschicht abgeschieden wird zum Ausfüllen des Kontaktierungslochs; und
die leitfähige Materialschicht von einer oberen Oberfläche der Zwischenlagen-Isolierschicht her poliert wird, so dass die leitfähige Materialschicht in dem Kontaktierungsloch verbleibt und dementsprechend zu einem Kontaktierungspfropfen wird; und
einen Schritt zum Bilden einer Verdrahtungslage, bei dem
auf der Zwischenlagen-Isolierschicht eine zweite Zwischenlagen-Isolierschicht abgeschieden wird;
in der zweiten Zwischenlagen-Isolierschicht ein Verdrahtungsgraben gebildet wird;
auf der zweiten Zwischenlagen-Isolierschicht eine zweite leitfähige Materialschicht abgeschieden wird zum Ausfüllen des Verdrahtungsgrabens; und
die zweite leitfähige Materialschicht von einer oberen Oberfläche der zweiten Zwischenlagen-Isolierschicht her poliert wird, so dass die zweite leitfähige Materialschicht in dem Verdrahtungsgraben verbleibt und dementsprechend eine Verdrahtungslage bildet.
5. Herstellungsverfahren nach einem der Ansprüche 1 bis 4, bei dem der Schritt zum SOI-Bilden einen Schritt aufweist, bei dem auf dem Siliziumsubstrat ein Trenngraben gebildet wird, nachdem das Siliziumsubstrat zu einer dünnen Schicht abgedünnt worden ist, und bei dem danach eine Mehrzahl von elektrisch voneinander getrennten SOI-Schichten gebildet wird.
6. Herstellungsverfahren nach einem der Ansprüche 1 bis 5, das es erfordert, dass ein aus dem Schritt zum Bilden einer Zwischenlagen-Isolierschicht und dem Schritt zum Verdrahten zusammengesetzter Schritt mehr als einmal durchgeführt wird, bevor der Schritt zum Befestigen eines Substrats durchgeführt wird.
7. Herstellungsverfahren nach einem der Ansprüche 1 bis 6, das nach dem Schritt zum Bilden eines Transistors folgende Schritte aufweist:
Abscheiden einer Zwischenlagen-Isolierschicht an den Seiten der Gate-Elektrode des SOI-Transistors; und
Bilden einer mehrlagigen Verdrahtung in der Zwischenlagen- Isolierschicht, die mit dem SOI-Transistor verbunden ist.
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