DE10323394A1 - Verfahren und Vorrichtung zum Erzeugen einer elektrischen Kontaktierung zwischen zwei Halbleiterstücken und Anordnung von Halbleiterstücken - Google Patents

Verfahren und Vorrichtung zum Erzeugen einer elektrischen Kontaktierung zwischen zwei Halbleiterstücken und Anordnung von Halbleiterstücken Download PDF

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Abstract

Eine elektrische Kontaktierung zwischen einem ersten Halbleiterstück und einem zweiten Halbleiterstück wird erzeugt, indem das erste Halbleiterstück mit einer ersten Anschlußfläche sowie einem Stift erzeugt wird, der sich in einer Ausnehmung des ersten Halbleiterstücks erstreckt, auf der sich die erste Anschlußfläche befindet. Ferner wird das zweite Halbleiterstück mit einer zweiten Anschlußfläche vorbereitet. Das erste Halbleiterstück und zweite Wafer werden aufeinander gesetzt, so daß sich die erste Anschlußfläche und die zweite Anschlußfläche gegenüberliegen. Daraufhin wird auf den Stift ein Druck ausgeübt, um eine elektrische Verbindung zwischen der ersten Anschlußfläche und der zweiten Anschlußfläche herzustellen.

Description

  • Die vorliegende Erfindung bezieht sich auf das Erzeugen elektrischer Kontaktierungen zwischen Halbleiterstücken und insbesondere auf das Erzeugen einer elektrischen Kontaktierung zwischen zwei Wafern oder zwischen einem Wafer und einem oder mehreren Chips.
  • In vielen Bereichen werden heutzutage Halbleiterbauelemente verwendet, die aus dreidimensionalen gestapelten Chips bzw. Wafern gebildet sind. Durch die dreidimensionale Anordnung können eine hohe Packungsdichte und ferner hohe Schaltgeschwindigkeiten gegenüber zweidimensionalen Systemen erreicht werden. Insbesondere können durch die Verwendung gedünnter Wafer Leitungswege von elektrischen Kontaktierungen gering gehalten werden, was zu einer schnellen Signalübertragung führt.
  • Das Erzeugen einer elektrischen Kontaktierung zwischen den einzelnen Wafern eines derartigen dreidimensionalen Waferstapels wird Bekannterweise derart durchgeführt, daß nach einem Verbinden der beiden Wafer Durchgangslöcher bzw. Vialöcher bis zu einer Anschlußfläche eines unteren Wafers geätzt werden, wobei in einem darauffolgenden Abscheidungsprozeß die Durchgangslöcher mit einem Metall gefüllt werden, so daß eine Verbindung mit der Anschlußfläche des unteren Wafers erzeugt wird.
  • Beispielsweise beschreibt die DE 4433833 A1 ein Verfahren, bei dem ein erstes Bauelementsubstrat, das eine oder mehrere Metallisierungsebenen enthält, nach einem Testen mit ei ner Passivierungsschicht bedeckt wird. Eine elektrische Verbindung wird erreicht, indem die Durchführungslöcher mittels einer Metallabscheidung gefüllt werden und eine Strukturierung durchgeführt wird.
  • Das Ätzen bzw. Freiätzen der Durchführungslöcher in einem bereits gestapelten Zustand, d.h. wenn die beiden Wafer bereits miteinander verbunden sind, ist jedoch für manche Anwendungen und in manchen Prozessabläufen nachteilig. Ferner müssen bei dem obigen Verfahren zwei Ätzvorgänge durchgeführt werden, was zu einem erhöhten Aufwand führt.
  • Weitere Grundlagen für das Erzeugen elektrischer Verbindungen finden sich in den Druckschriften EP 0703623 A1 , EP 0703618 A1 , WO 00/74134, WO 99/16131, WO 99/49509.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, ein Konzept zu schaffen, das ein verbessertes Erzeugen von elektrischen Kontaktierungen zwischen zwei Halbleiterstücken ermöglicht.
  • Diese Aufgabe wird durch ein Verfahren nach Anspruch 1, ein Verfahren nach Anspruch 35, eine Vorrichtung nach Anspruch 36 und eine Anordnung nach Anspruch 37 gelöst.
  • Die vorliegende Erfindung basiert auf der Erkenntnis, daß ein verbessertes Erzeugen einer elektrischen Verbindung zwischen einem ersten Halbleiterstück und einem zweiten Halbleiterstück dadurch erreicht wird, daß ein erster leitfähiger Bereich des ersten Halbleiterstücks gegenüber einem zweiten leitfähigen Bereich des zweiten Halbleiterstücks angeordnet wird. Durch ein Ausüben von Druck mittels eines Stifts kann erreicht werden daß der erste und zweite leitfähige Bereich, die im drucklosen Zustand einen schlechten elektrischen Kontakt aufweisen oder voneinander elektrisch isoliert sind, einen verbesserten elektrischen Kontakt aufweisen. Der erste leitfähige Bereich kann dabei eine Anschlußfläche sein. Der erste leitfähige Bereich kann fer ner ein leitfähiger Bereich einer Stiftanordnung, beispielsweise ein leitfähiges Ende derselben, sein.
  • Unter einem Halbleiterstück soll gemäß der vorliegenden Erfindung ein vorzugsweise scheibenförmiges Stück oder Teil verstanden werden, das Halbleitermaterial aufweist, und vorzugsweise zur Integration elektrischer Schaltungen geeignet ist, beispielsweise mittels einer Dotierung von Bereichen. Das Halbleiterstück kann ein Substrat umfassen, auf dem weitere Strukturen oder Funktionselemente gebildet sind. Das Halbleiterstück kann als eine Einheit gebildet sein, d.h. nur aus einem Halbleitermaterial bestehen, oder mehrere verbundene Schichten, die unterschiedlichen Materialen aufweisen können, umfassen.
  • Das erste und zweite Halbleiterstück können die gleiche Form und Größe aufweisen oder unterschiedliche Formen und Größen aufweisen. Vorzugsweise kann das erste und/oder zweite Halbleiterstück ein Wafer oder ein Chip sein.
  • Die vorliegende Erfindung schafft somit bei einem Ausführungsbeispiel, bei dem das erste und das zweite Halbleiterstück ein Wafer ist, eine elektrische Verbindung zwischen zwei Wafern.
  • Ferner ist bei einem Ausführungsbeispiel ein elektrisches Verbinden zwischen einem Wafer und einem Chip vorgesehen. Dabei kann der Wafer entweder das erste Halbleiterstück sein, das den Stift vor dem Verbinden aufweist, oder das zweite Halbleiterstück sein, so daß in diesem Fall der Stift vor dem Verbinden in dem Chip angeordnet ist. Bei diesen Ausführungsbeispielen kann auch eine Mehrzahl von Chips mit dem Wafer verbunden werden. Die Chips können einzelne Chips sein, die zuvor aus einem Wafer beispielsweise durch ein Sägen vereinzelt wurden. Die Chips können vor oder nach dem Vereinzeln gedünnt werden. Das Verfahren umfaßt vorzugsweise ein justiertes Plazieren der vereinzelten Chips auf dem Wafer und ein Verbinden derselben mittels be kannter Techniken. Daraufhin wird das elektrische Verbinden von Anschlußflächen der Chips mit zugeordneten Anschlußflächen des Halbleiterstücks mittels der oben beschriebenen erfindungsgemäßen Druckausübung auf den Stift durchgeführt, so daß die Mehrzahl von einzelnen Chips mit dem Wafer elektrisch verbunden sind. Mit anderen Worten gesagt, werden bei diesem Ausführungsbeispiel anstatt eines Top-Wafers viele einzelne Chips auf den Bottom-Wafer aufgesetzt und verbunden
  • Bei einem Ausführungsbeispiel kann es auch vorgesehen sein, daß eine Vereinzelung in Chips erst nach dem Aufsetzen und Verbinden mit dem Wafer erfolgt.
  • Ferner können das erste und zweite Halbleiterstück auch jeweils ein Chip sein, so daß mit dem erfindungsgemäßen Verfahren ein Verbinden zwischen zwei Chips durchgeführt wird.
  • Es kann vorgesehen werden, daß der elektrische Kontakt zwischen den leitfähigen Bereichen lediglich für eine bestimmte Zeitdauer, d.h. während des Zeitraums des Ausübens des Drucks oder eine darüber hinausgehende bestimmte Zeitdauer, vorliegt. Vorzugsweise wird durch das Druckausüben eine bleibende elektrische Verbindung zwischen den leitfähigen Bereichen geschaffen. Dies kann beispielsweise durch eine plastische Verformung des ersten und/oder zweiten leitfähigen Bereichs und/oder einer Veränderung der Haftfläche zwischen denselben bewirkt werden.
  • Gemäß einem Ausführungsbeispiel wird eine Anschlußfläche des ersten Halbleiterstücks durch einen in dem ersten Halbleiterstück angeordneten Stift in eine zweite Anschlußfläche des zweiten Halbleiterstücks gedrückt wird. Gemäß dem erfindungsgemäßen Verfahren wird eine Ausnehmung, in der der Stift angeordnet ist, vor einem Anordnen des ersten Halbleiterstücks auf dem zweiten Halbleiterstück gebildet, so daß nach dem Verbinden der beiden Halbleiterstücke kein Ätzen von Durchführungskontaktierungsstrukturen erforder lich ist. Durch das Kontaktieren der ersten Anschlußfläche mit der zweiten Anschlußfläche mittels einer Druckausübung durch den Stift wird eine gute elektrischen Kontaktierung erreicht.
  • Bei einem bevorzugten Ausführungsbeispiel wird durch einen hohen angelegten Druck eine hohe mechanische Verankerung der ersten Anschlußfläche in der zweiten Anschlußfläche erreicht. Dadurch ist bei dem erfindungsgemäßen Verfahren die Prozesstoleranz vergrößert, was zu einer hohen Prozeßsicherheit und geringeren Herstellungskosten führt. Ein weiterer Vorteil des Verfahrens liegt darin, daß der ganze Prozeßablauf auf einem Standard-Equipment, das in der Halbleiterindustrie üblich ist, durchgeführt werden kann. Dadurch ergibt sich eine einfache Integration in bestehende Prozeßabläufe und geringe Herstellungskosten.
  • Die erste Anschlußfläche und der Stift können vor dem Druckausüben voneinander beabstandet sein, so daß der Stift bei dem Anlegen des Drucks auf die erste Anschlußfläche beschleunigt wird. Ferner kann der Stift auch vor dem Ausüben des Drucks mit der ersten Anschlußfläche mechanisch verbunden sein.
  • Gemäß der Erfindung liegen sich die erste und zweite Anschlußfläche vor dem Ausüben von Druck gegenüber. Das Gegenüberliegen ist derart zu verstehen, daß zumindest ein Teilbereich der ersten Anschlußfläche einem Teilbereich der zweiten Anschlußfläche gegenüberliegt. Vorzugsweise liegen sich die erste und zweite Anschlußfläche mindestens über den Bereich, über dem der Stift angeordnet ist, gegenüber, so daß ein Verbinden der ersten und zweiten Anschlußfläche über den vollen Bereich des Stifts erreicht werden kann. Dadurch ist eine große Verbindungsfläche erreichbar.
  • Bei einem Ausführungsbeispiel weist der Stift ein elektrisch leitfähiges Material auf, so daß derselbe nach dem elektrischen Kontaktieren eine elektrische Verbindung mit der zweiten Anschlußfläche aufweist. Dadurch kann derselbe als elektrischer Durchgangsleiter verwendet werden, um beispielsweise eine elektrische Durchkontaktierung zu einer äußeren Oberfläche des ersten Halbleiterstücks zu erreichen. Bei einem Ausführungsbeispiel kann dazu ferner auf der äußeren Oberfläche des ersten Halbleiterstücks ein Anschlußbereich vorgesehen sein, der mit dem elektrischen Stift leitfähig verbunden ist.
  • Bei einem bevorzugten Ausführungsbeispiel werden das erste und zweite Halbleiterstück so übereinander angeordnet, daß sich die erste und zweite Anschlußfläche vor dem Druckerzeugen über einen Zwischenraum gegenüberliegen. Dies ermöglicht, daß bei dem Ausüben des Drucks auf den Stift die erste Anschlußfläche in Richtung der zweiten Anschlußfläche bewegt werden kann, so daß eine gute Verbindung derselben erhalten wird.
  • Vorzugsweise kann das Ausüben des Drucks auf den Stift durch das Anlegen eines äußeren Umgebungsdrucks, beispielsweise eines Luftdrucks, erfolgen, der beispielsweise in einem Bereich bis 1000 bar liegen kann. Der Druck kann statischer Art sein oder auf eine explosionsartige Weise erzeugt werden. Dabei kann die gesamte Anordnung, die durch das erste und zweite Halbleiterstück gebildet ist, dem hohen Druck ausgesetzt werden, wodurch der Druck auf den Stift auf eine einfache Art und Weise erzeugt wird. Ist zwischen der ersten und zweiten Anschlußfläche ein Zwischenraum ausgebildet, so ergibt sich der auf den Stift wirkende Druck als Differenz des Umgebungsdrucks und des Drucks in dem Zwischenraum. Das Anlegen des Drucks bewirkt, daß die Haltekräfte des Stifts, d.h. genauer gesagt die Haftreibungskräfte, die vorwiegend an den seitlichen Wänden desselben auftreten, überwunden werden, so daß sich derselbe löst und eine Kraftwirkung auf die darunterliegende erste Anschlußfläche ausübt, wodurch diese in die zweite Anschlußfläche gedrückt wird oder auf dieselbe beschleunigt wird.
  • Ferner kann bei dem Ausüben des Drucks der Stift vorzugsweise auf eine Temperatur von 200 bis 400°C erwärmt werden, wodurch derselbe in einen fließbaren oder plastischen Zustand überführt wird. Durch die Inkompressibilität der plastischen Materialien kann dabei eine gute Druckübertragung sichergestellt werden und ein Nachfließen von Material des Stifts während des Druckverbindens gewährleistet werden.
  • Der Stift kann ein Metall, wie beispielsweise Aluminium, Wolfram oder Kupfer, aufweisen, wodurch eine gute elektrische Leitfähigkeit des Stifts erreicht wird.
  • Der Stift kann ferner vor dem Erzeugen des Drucks bereits mechanisch mit der ersten Anschlußfläche verbunden sein.
  • Zur Verbesserung des Gleitens des Stifts kann in der Ausnehmung, in der der Stift angeordnet ist, eine Gleitschicht erzeugt werden, um eine geringe Reibung des Stifts gegen das den Stift umgebende Material zu erreichen, wenn der Stift während des Druckverbindens in der Ausnehmung bewegt wird. Ferner kann in der Ausnehmung eine Diffusionssperrschicht gebildet sein, um bei einem Erzeugen und Bewegen des Stifts in der Ausnehmung eine Diffusion des Stift-Materials in angrenzende Bereiche des ersten Halbleiterstücks zu verhindern. Vorzugsweise kann die Gleitschicht und die Diffusionsschutzschicht durch eine einzige Schicht gebildet sein, wobei diese vorzugsweise TiN aufweist. Dadurch können Herstellungsschritte eingespart werden und die Herstellung vereinfacht werden.
  • Bei einem Ausführungsbeispiel ist es vorgesehen, auf dem ersten Halbleiterstück Sollbruchstellen zu erzeugen, die es ermöglichen, daß bei dem Ausüben des Drucks das erste Halbleiterstück entlang der Sollbruchstellen bricht, so daß mechanische Verspannungen in dem ersten Halbleiterstück verhindert werden.
  • Zur Justierung bei Strukturierungsprozessen, wie beispielsweise einem Erzeugen eines Anschlußbereichs auf einer äußeren Oberfläche, können in dem ersten Halbleiterstück Justiermarken vorgesehen sein, die vorzugsweise durch einen Dummy-Stift ohne elektrische Funktion gebildet sein können.
  • Vorzugsweise wird das erste Halbleiterstück nach dem Verbinden mit dem zweiten Halbleiterstück gedünnt, wodurch das Auftreten mechanischer Verspannungen, die beispielsweise eine Verzerrung von Strukturen bewirken können, verhindert wird. Dadurch werden Fehlanpassungen zwischen dem oberen und unteren Halbleiterstück, beispielsweise zwischen dem Top- und Bottomwafer, die zu Ausbeuteverlusten führen können oder über eine entsprechende Gestaltung aufgefangen werden müssen, vermieden. Dies ermöglicht eine hohe Integrationsdichte, derart, daß viele Stifte hochintegriert miteinander verbunden werden können.
  • Alternativ kann das Halbleiterstück auch vor dem Verbinden gedünnt werden, wobei derselbe auf einem Hilfsträger, beispielsweise einem Hilfswafer angeordnet wird.
  • Vorzugsweise wird der erste Wafer bei dem Dünnungsschritt auf eine Dicke von 5 bis 200 μm gedünnt.
  • Die Ausnehmung, in der der Stift angeordnet ist, kann ein Loch mit einem Durchmesser in einem Bereich von 2 bis 50 μm umfassen. Die Ausnehmung kann ferner in der Tiefe eine Länge aufweisen, die größer als 5 μm ist.
  • Bei einem Ausführungsbeispiel kann zur elektrischen Isolierung des Stifts ein Graben in dem ersten Halbleiterstück vorgesehen sein, der den Stift umgibt. Der Graben kann selbst von einer isolierten Schicht umgeben sein, so daß derselbe mit Metall gefüllt sein kann, wobei derselbe dennoch eine elektrische Isolierung des Stifts gewährleistet. Dies bietet den Vorteil, daß bei einer Anwendung von Wärme das Material des Grabens fließbar wird, so daß eine Übertragung von mechanischen Spannungen über den Bereich des Grabens hinaus verhindert wird.
  • Ferner ist bei einem Ausführungsbeispiel ein Erzeugen von äußeren Anschlußbereichen vorgesehen. Dazu wird zunächst Material des ersten Halbleiterstücks abgetragen und daraufhin eine isolierende Schicht auf der durch das Abtragen erzeugten Oberfläche des ersten Halbleiterstücks aufgebracht. Anschließend wird der Stift durch das Abtragen von Material der isolierenden Schicht geöffnet und der Anschlußbereich durch das Aufbringen leitfähigen Materials erzeugt wird.
  • Bei einem Ausführungsbeispiel kann dabei das Abtragen von Material des ersten Halbleiterstücks derart erfolgen, daß der Stift und die durch das Abtragen erzeugte Oberfläche nach dem Abtragen auf einer gleichen Ebene sind. Dadurch wird der Ätzvorgang einfach gehalten, wodurch ein Erzeugen des Anschlußbereichs mit geringen Kosten möglich ist.
  • Ferner kann das Abtragen von Material des ersten Halbleiterstücks derart erfolgen, daß der Stift nach dem Abtragen noch von einer Schicht umgeben ist, was vorzugsweise durch das Verwenden einer Stoppschicht und eines selektiven Ätzens erfolgt. Dies kann beispielsweise durch ein naßchemisches Ätzen, das vorzugsweise ein Spin-Ätzen umfaßt, erreicht werden. Alternativ kann auch ein trockener Prozeß, beispielsweise ein Plasma-Prozeß, verwendet werden. Bei diesem Ausführungsbeispiel kann eine Kontamination des ersten Halbleiterstücks vermieden werden. Die Stoppschicht kann ferner eine isolierende Schicht sein, die den Stift zur elektrischen Isolierung umgibt, wodurch Prozesschritte eingespart werden können.
  • Bei einem Ausführungsbeispiel kann eine Mehrzahl von Stiften vorgesehen sein, wobei sich die erste Anschlußfläche ferner über die Mehrzahl von Stiften erstreckt. Dies ermöglicht eine gleichmäßige Druckverteilung und eine hohe Ver bindungsfläche, so daß eine gute elektrische Verbindung erreicht wird.
  • Das Anordnen des ersten Halbleiterstücks auf dem zweiten Halbleiterstück kann vorzugsweise ein Verbinden derselben über OH-Gruppen sein, die auf den jeweiligen Oberflächen der Halbleiterstücke gebildet werden, so daß die Herstellungskosten durch das Verwenden einer bekannten Technik gering gehalten werden.
  • Ferner ermöglicht das erfindungsgemäße Verbinden ein Verbinden von Wafern, so daß zu einem Waferstapel weitere Ebenen auf den Waferstapel ohne weiteres hinzugefügt und elektrisch verbunden werden können, was einen flexiblen Einsatz des Verfahrens für verschiedene Waferstapeltypen erlaubt.
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  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen erläutert. Es zeigen:
  • 1 eine schematische Querschnittdarstellung von zwei Wafern, zwischen denen eine elektrische Kontaktierung erzeugt werden soll, vor einem Verbinden gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 2 eine Querschnittdarstellung der Wafer gemäß 1 nach einem Verbinden derselben;
  • 3 eine Querschnittdarstellung der Waferanordnung gemäß 2 nach einem Erzeugen eines Anschlußbereichs gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 4 eine Querschnittdarstellung der Waferanordnung gemäß 2 nach einem Erzeugen eines Anschluß bereichs gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
  • 5 eine Querschnittdarstellung der Waferanordnung gemäß 3 nach einem Ausüben von Druck auf den Stift;
  • 6 eine Querschnittdarstellung von zwei verbundenen Wafern gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung, bei dem mehrere Stifte vorgesehen sind;
  • 7 eine Querschnittdarstellung der Waferanordnung gemäß 6 nach einem Ausüben von Druck; und
  • 8 eine Querschnittdarstellung von zwei verbundenen Wafern gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung, bei dem ein Graben zur elektrischen Isolation vorgesehen ist.
  • Im folgenden wird unter Bezugnahme auf die 1 bis 5 ein Verfahrensprozeß zum Erzeugen einer elektrischen Kontaktierung zwischen einem ersten Wafer 100 und einem zweiten Wafer 102 als ein Ausführungsbeispiel der vorliegenden Erfindung erklärt. In den verschiedenen Figuren sind dabei gleichartige Elemente und Bereiche jeweils durch gleiche Bezugszeichen gekennzeichnet.
  • Gemäß 1 weist der erste Wafer 100 ein Substrat 104 auf, auf dem eine isolierende Schicht 106 gebildet ist. Der erste Wafer 100 weist ferner ein oder mehrere elektrische Bauelemente 108 auf, die bei diesem Ausführungsbeispiel auf einer Oberfläche 104a des Substrats 104 gebildet sind. Bei anderen Ausführungsbeispielen können die Bauelemente 108 jedoch in anderen Bereichen des Wafers 100 gebildet sein, beispielsweise in tiefer liegenden Ebenen des Substrats 104. Der erste Wafer 100 weist ferner eine Ausnehmung 110 auf, die sich in dem Wafer in vertikaler Richtung (y-Achse) zu einer Oberfläche 100a erstreckt. In dem Wafer 100 wird ferner im Rahmen der Waferprozessierung ein leitfähiger Stift 112 erzeugt, der in der Ausnehmung 110 angeordnet ist. Der Stift kann metallischer Natur sein, wie beispielsweise Aluminium, Wolfram oder Kupfer, wobei diese jedoch nicht erforderlich ist. Das Vorsehen von Metall ermöglicht ein Verwenden des Stifts als Durchgangsleiter nach dem erfindungsgemäßen Erzeugen einer elektrischen Verbindung mittels Druckanwendung.
  • Die Ausnehmung 110 weist ferner eine isolierende Schicht 114 auf, die entlang den Oberflächen der Ausnehmung 110 angeordnet ist. Wie es weiter unten noch genauer erklärt wird, kann die isolierende Schicht bei einem Ausführungsbeispiel ferner die Funktion einer Ätzstoppschicht bei einem Erzeugen von äußeren Anschlußbereichen übernehmen.
  • Der Stift 112 kann bei einem Ausführungsbeispiel derart erzeugt werden, daß in den Wafer 110 ein tiefes Loch, beispielsweise mit einer Tiefe größer als 5 μm, anisotrop geätzt wird und das Loch anschließend mit SiO2 ausgekleidet wird und beispielsweise mit einem Metall gefüllt wird.
  • Zwischen der isolierenden Schicht 114 und dem Stift 112 ist ferner bei diesem Ausführungsbeispiel eine Schicht 116 angeordnet, die als eine Diffusionsbarriere wirkt und/oder eine leichte Verschiebbarkeit des Stifts 112 in der Ausnehmung 110 ermöglicht. Zur Erreichung der obigen Eigenschaften wird als Material für die Schicht 116 vorzugsweise TiN verwendet.
  • Der Wafer 100 weist ferner auf der Oberfläche 100a eine erste Anschlußfläche 118 auf, die über der Ausnehmung 110 gebildet ist. Wie es zu erkennen ist, kann sich die Anschlußfläche 118 über den Bereich der Ausnehmung 110 hinaus erstrecken. Die Anschlußfläche 118 kann beispielsweise derart gebildet werden, daß eine Metallisierung, beispiels weise durch ein Sputtern von Aluminium, über den Stift 112 gelegt wird. Der erste Wafer 100 weist ferner auf der Oberfläche 100a eine isolierende Schicht 120 auf, die die Anschlußfläche 118 umgibt und sich ferner teilweise auf derselben erstrecken kann. Die isolierende Schicht 120 kann beispielsweise erzeugt werden, indem SiO2 oder ein anderes geeignetes Material, wie beispielsweise Polyimid, aufgebracht wird und die Waferoberfläche daraufhin planarisiert und die Metallflächen über dem Stift 112 geöffnet werden. Dies ermöglicht, daß die Schicht 120 in vertikaler Richtung (y-Achse) über den ersten Anschlußbereich 118 übersteht, so daß bei einem späteren Verbinden des ersten Wafers 100 mit dem zweiten Wafer 102 sich ein Hohlraum bilden kann.
  • Der Stift 112 ist in dem ersten Wafer 100 vorzugsweise derart angeordnet, daß er auf jeweils zugeordnete Kontaktstellen bzw. eine Anschlußfläche 128 des zweiten Wafers 102 paßt, wenn die beiden Waferoberseiten aufeinander liegen.
  • Der zweite Wafer 102, der ein mit der üblichen Planartechnik gefertigter Wafer ist, weist entsprechend zu dem ersten Wafer 100 ein Substrat 122 auf, auf dem eine isolierende Schicht 124 gebildet ist. Der zweite Wafer 102 wird als ein Bottom-Wafer bezeichnet, da er im Gegensatz zu dem ersten Wafer 100, der als ein Top-Wafer bezeichnet wird, bei der weiteren Bearbeitung nicht gedünnt wird und damit der Basis- und Trägerwafer für den oder die auf ihn montierten dünnen Wafer ist.
  • Die isolierende Schicht 124 kann, wie die isolierende Schicht 106 des ersten Wafers 100, SiO2 oder ein anderes geeignetes Material, beispielsweise Polyimid, aufweisen.
  • Der zweite Wafer 102 umfaßt wie auch der erste Wafer 100 elektrische Bauelemente 126, die beispielsweise aktive Bauelemente, wie beispielsweise Transistoren, oder passive Bauelemente sein können. Die Bauelemente 126 können beispielsweise zu einer Schaltung integriert sein. Ferner kön nen die Bauelemente 126 auch mit den Bauelementen 108 eine Schaltung bilden.
  • Auf einer Oberfläche 102a des Wafers 102 ist ferner die Anschlußfläche 128 angeordnet, die beispielsweise vorgesehen ist, um die Bauelemente 126 mit elektrischer Spannung zu versorgen. Die Anschlußfläche 128 ist von einer isolierenden Schicht 130 umgeben, die sich auch teilweise auf der Anschlußfläche 128 erstrecken kann.
  • Die Herstellung des Wafers erfolgt vorzugsweise derart, daß der Wafer 102 planarisiert wird, indem ein isolierendes Material, beispielsweise SiO2, auf demselben abgeschieden wird und das Material anschließend mittels einer CMP-Behandlung (CMP = Chemical Mechanical Polishing = chemisch mechanisches Polieren) eingeebnet wird. Alternativ kann die Planarisierungsschicht auch aus einem anderen Material, wie beispielsweise Kunststoff, bestehen. In einem anschließenden Schritt wird die zukünftige Anschlußfläche bzw. elektrische Kontaktfläche 128 geöffnet. Dazu kann ein Standard-Lithographieschritt eingesetzt werden, der sich aus einer Lithographie, einem Ätzen und einem Lackveraschen zusammensetzt. Vorzugsweise wird die isolierende Schicht 130 und/oder die isolierende Schicht 120 so gebildet, daß sich bei einem Verbinden der Wafer 100 und 102 zwischen den Anschlußflächen 128 und 118 ein Hohlraum ausbildet. Daher wird die isolierende Schicht 120 und/oder die isolierende Schicht 130 vorzugsweise nicht planar mit den jeweils zugeordneten Anschlußflächen 118 bzw. 128 gebildet sondern stehen in vertikaler Richtung, d.h. senkrecht zu der Waferebene, über dieselben hinaus.
  • Das Verbinden der beiden Wafer 100 und 102 kann mittels bekannter Verbindungsverfahren erfolgen. Vorzugsweise wird dazu das bekannte und etablierte Verfahren über OH-Gruppen, die auf den zwei Waferoberflächen gebildet werden, verwendet. Dazu werden vor dem Verbinden der beiden Wafer mittels eines geeigneten Prozeßschritts vorzugsweise Si-OH-Gruppen oder C-OH-Gruppen auf zumindest einer der Waferoberflächen erzeugt.
  • 2 zeigt die Wafer 100 und 102 nach dem Durchführen des Verbindens.
  • Die Wafer 100 und 102 werden gemäß 2 so aufeinandergesetzt, daß sich eine Waferanordnung 132 ergibt, bei der sich die jeweiligen Anschlußflächen 118 und 128 gegenüberliegen. Zum Sicherstellen, daß sich die Anschlußflächen 118 und 128 auf die gewünschte Weise gegenüberliegen, kann bei dem Verbinden ein Justieren durchgeführt werden. Ferner können die Wafer 100 und 102 jedoch auch auf eine selbstjustierende Art und Weise verbunden werden, wodurch ein Vorsehen entsprechender Justiermarken entfallen kann.
  • Wie es in 2 zu erkennen ist, liegen sich bei diesem Ausführungsbeispiel die Anschlußflächen 118 und 128 über einen Hohlraum bzw. Zwischenraum 132 gegenüber. Der Hohlraum 132 wird durch die miteinander verbundenen Schichten 120 und 130 seitlich begrenzt, die bei der Vorbereitung des ersten bzw. zweiten Wafers 100 und 102 jeweils gegenüber den Anschlußflächen 118 bzw. 128 erhöht gebildet wurden. In vertikaler Richtung, d.h. senkrecht zu den Ebenen der Wafer 100 und 102, ist der Hohlraum 132 durch die Anschlußflächen 118 und 128 begrenzt. Der Hohlraum kann luftdicht abgeschlossen sein und einen Umgebungsluftdruck oder ein Vakuum aufweisen.
  • In einem anschließenden Schritt wird der erste Wafer 100, d.h. der Top-Wafer, gedünnt, bis der Stift 112 oder die den Stift 112 umgebende Schicht 114 frei liegt. Dazu wird auf einer Oberfläche 100b des Wafers 100 Material abgetragen, wobei dies entweder so erfolgen kann, daß die Schicht 114, mit der die Ausnehmung 110 ausgekleidet ist, erhalten bleibt oder derart, daß der Stift 112 so geöffnet wird, daß das Material desselben, das vorzugsweise ein Metall ist, frei liegt.
  • Welchen der beiden oben genannten Vorgehensweisen der Vorzug zu geben ist, hängt von der folgenden Prozeßabfolge ab. Dabei spielen Kontaminationsaspekte ebenso eine Rolle wie die Herstellungskosten. Die zwei Vorgehensweisen sollen im folgenden anhand der 3 und 4 näher erklärt werden.
  • In dem Fall, bei dem die isolierende Schicht 114 der Ausnehmung 110 erhalten bleibt, wird der letzte Abtrag, bei dem der Stift 112 freigelegt wird, vorzugsweise als ein naßchemischer Schritt ausgeführt. Beispielsweise ist für diesen naßchemischen Schritt ein sogenannter Spin-Ätzer geeignet. Nach diesem Prozeßschritt steht der Stift aus der Oberseite des Waferstapels heraus, wobei der Stift 112 von der isolierenden Schicht 114 umgeben ist, so daß derselbe in das Material derselben, beispielsweise ein Oxid, gehüllt ist. Darauf kann nun ein isolierendes Material, wie beispielsweise SiO2 oder Si3N4 abgeschieden werden, um gemäß 3 eine isolierende Schicht 134 zu bilden. Die Dicke der isolierenden Schicht 134 ist so zu wählen, daß sich das Ende des Stifts 112 noch über der Ebene der zuletzt abgeschiedenen Schicht befindet. Daraufhin wird der Stift durch ein Abtragen der isolierenden Schicht 114 geöffnet, so daß das Material des Stifts freigelegt ist. Das Öffnen des Stifts kann beispielsweise mittels einer CMP-Behandlung erfolgen.
  • Die oben beschriebene Vorgehensweise weist den Vorteil auf, daß sichergestellt wird, daß es zu keiner Kontamination des Wafers, d.h. genauer zu keiner Kontamination des Materials des Substrats 104, das beispielsweise Silizium aufweisen kann, kommt. Eine derartige Kontamination kann beispielsweise durch metallische Partikel während des Freiätzens des Stifts 112 erfolgen, wodurch sich Eigenschaften des Substrats, beispielsweise eine Leitfähigkeit, ändern können.
  • In einem weiteren Prozeßschritt wird ein Anschlußbereich 136 auf dem freigelegten Stift 112 gebildet, wobei sich der Anschlußbereich 136 in lateraler Richtung (x-Achse) über den Stift 112 hinaus erstrecken kann. Das Bilden des Anschlußbereichs 136 kann beispielsweise durch eine Abscheidung von Metall, wie beispielsweise Aluminium, und einer anschließenden Strukturierung erfolgen.
  • 3 zeigt die Waferanordnung nach einem Durchführen der oben genannten Herstellungsschritte. Wie es zu erkennen ist, ist auf dem Substrat 104 die isolierende Schicht 134 gebildet, die den oberen Teil des Stifts 112 umgibt und planar mit dem oberen Ende desselben abschließt. Auf dem Stift 112 und der isolierenden Schicht 134 ist der strukturierte Anschlußbereich 136 gebildet, wobei derselbe bei diesem Ausführungsbeispiel eine erste Schicht 138 und eine zweite Schicht 140 aufweist. Die erste Schicht 138 ist vorgesehen, um eine gute elektrische Verbindung zu dem Stift 112 herzustellen. Die zweite Schicht 140 ist auf der ersten Schicht 138 gebildet und stellt vorzugsweise eine gute Lötbarkeit oder Bondbarkeit einer Anschlußverbindung mit dem Anschlußbereich 136 sicher. Die Schichten 138 und 140 können vorzugsweise ein Metall umfassen.
  • Unter Bezugnahme auf 4 wird nachfolgend die oben erwähnte alternative Möglichkeit des Öffnens des Stifts 112 zum Aufbringen des Anschlußbereichs 136 auf demselben beschrieben. In diesem Fall wird der Stift 112 gleich beim Dünnen des Wafers 100 geöffnet. Es enden somit das Substrat 104 des Wafers 100, die den Stift 112 umgebende Schicht 114 und der Stift 112 auf der oberen Seite in der gleichen Ebene. Anschließend wird auf diese obere Fläche eine isolierende Schicht, die beispielsweise SiO2 und/oder Si3N4 umfassen kann, abgeschieden.
  • Daraufhin kann der Stift 112 durch einen justierten Lithographieschritt geöffnet werden. Der Lithographieschritt kann beispielsweise eine Lithographie, ein Ätzen und ein Lackentfernen umfassen. Um die Justierung durchzuführen, können die dazu benötigten Justiermarken durch zusätzliche Stifte in dem Wafer 100 bereitgestellt werden, die keine elektrische Funktion von der Vorderseite auf die Rückseite des Wafers übertragen. In einem folgenden Schritt wird ein leitfähiges Material, beispielsweise Aluminium, auf diese Ebene beispielsweise mittels eines Sputterns aufgebracht und anschließend strukturiert.
  • 4 zeigt die Waferanordnung 132 von 2 nach dem Durchführen der obigen Prozeßschritte. Wie es zu erkennen ist, ist auf dem Substrat 104 eine isolierende Schicht 142 gebildet, die in dem Bereich des Stifts 112 eine Ausnehmung aufweist. Auf der Schicht 142 sowie in der Ausnehmung derselben ist ein Anschlußbereich 144 gebildet, der elektrisch und mechanisch mit dem Stift 112 verbunden ist. Entsprechend zu der unter Bezugnahme auf 3 beschriebenen Möglichkeit weist der Anschlußbereich 144 eine erste und zweite Schicht 146 und 148 auf, wobei die erste Schicht 146 zum Liefern einer guten elektrischen Verbindung mit dem Stift 112 und die zweite Schicht 148 zum Liefern einer guten Lötbarkeit oder Bondbarkeit vorgesehen sind.
  • Bei den unter Bezugnahme auf die 3 und 4 dargestellten Waferanordnungen wurde ein Dünnen des Top-Wafers 100 nach einem Befestigen desselben an dem Bottom-Wafer durchgeführt. Dies ermöglicht, im Gegensatz zu Verfahren, bei denen der Top-Wafer an einem Hilfssubstrat bzw. Handlings-Substrat gedünnt wird, ein Einhalten der Maßhaltigkeit des Wafers. Bei dem Dünnen des Top-Wafers an einem Handlings-Substrat kann der Top-Wafer durch die auftretenden mechanischen Verspannungen, die im Schichtaufbau und/oder der Schichterzeugung liegen, verzerrt werden, so daß es zu Fehlanpassungen zwischen dem Top- und Bottom-Wafer kommen kann. Diese Fehlanpassungen führen zu Ausbeuteverlusten oder müssen über die Gestaltung der elektrischen Kontaktierungen aufgefangen werden. Zu diesen unerwünschten Effekten kann es bei dem oben beschriebenen Verfahren, bei dem die beiden Wafer bei dem Dünnungsprozeß bereits starr miteinander verbunden sind, nicht kommen. Es besteht folglich die Möglichkeit viele Stifte hochintegriert miteinander zu verbinden, um einen Durchführungskontakt mit einer guten elektrischen Leitfähigkeit zu erreichen.
  • Alternativ zu der oben beschriebenen Vorgehensweise kann der Wafer 100 auch vor dem Verbinden derselben durch ein Kleben auf ein Hilfssubstrat bzw. Handlings-Substrat gedünnt werden. Auch in diesem Fall wird der Stift 112 vorzugsweise so plaziert, daß er auf die zugeordnete Anschlußfläche 128 des zweiten Wafers 102 trifft. Wenn keine dielektrische Schicht auf das Substrat 104 aufgebracht wird, um für eine Isolation des Stifts 112 zu sorgen, muß die Isolation über ein Design des Stifts realisiert werden. Dazu kann beispielsweise ein Graben, der als ein geschlossener Kreis in dem Substrat 104 vorgesehen ist, verwendet werden, wobei derselbe isolierend ausgekleidet sein kann. Ein solches Ausführungsbeispiel wird weiter unten unter Bezugnahme auf 8 näher erklärt.
  • Die weitere Bearbeitung der gedünnten Waferseite kann daraufhin wie bei den oben beschriebenen beiden Möglichkeiten, bei denen das Dünnen in dem verbundenen Zustand durchgeführt wurde, erfolgen. Anschließend wird der Stapel, d.h. der Wafer 100 und der an dem Wafer 100 befestigte Hilfswafer, mit dem zweiten Wafer 102 verbunden und der Hilfswafer entfernt. Daraufhin kann der im folgenden beschriebenen Prozeßschritt mit dem der elektrische Kontakt zwischen dem Wafer 100 und dem Wafer 102 hergestellt wird, erfolgen.
  • Im folgenden wird unter Bezugnahme auf 5 der erfindungsgemäße Schritt zum Erzeugen des elektrischen Kontakts zwischen den beiden Wafern beschrieben. 5 zeigt dabei den unter Bezugnahme auf 3 beschriebenen Waferstapel, wobei jedoch der erfindungsgemäße Verbindungsschritt auf die gleiche Weise auch für den unter Bezugnahme auf 4 beschriebenen Waferstapel sowie auf einen Waferstapel, der durch ein Dünnen des Wafers 100 vor dem Verbinden gebildet wird, durchgeführt werden kann.
  • Bei dem Verbindungsschritt wird bei diesem Ausführungsbeispiel der Wafer 100 auf eine hohe Temperatur von etwa 400°C erhitzt und gleichzeitig einem hohen Druck ausgesetzt. Der Druck kann bis zu 1000 bar betragen und entweder statisch oder auf eine dynamische Weise erzeugt werden.
  • Durch die Kombination dieser Prozeßparameter wird der Stift 112 in der Ausnehmung 110 durch den darüberliegenden metallischen Anschlußbereich auf die Seite des niedrigeren Drucks geschoben. Der niedrigere Druck befindet sich im Hohlraum 132 unter dem Stift 112 zwischen den verbundenen Wafern 100 und 102. Der Stift 112 und die Anschlußfläche 118 bewegen sich in das Material der Anschlußfläche 128 des Bottom-Wafers 102, bis sich ein Kräftegleichgewicht eingestellt hat. Da bei diesem Ausführungsbeispiel der Wafer 100 auf eine hohe Temperatur erwärmt ist, weist das Material des Stifts 112 einen fließbaren Zustand auf, der ein Nachfließen ermöglicht. Dadurch kann während der Bewegung des Stifts 112 Material von der Oberseite des Waferstapels nachfließen, was dafür sorgt, daß der Stift 112 auch nach oben weiterhin eine elektrische leitende Verbindung aufweist. Ferner ermöglicht das fließbare Material des Stifts 112 eine Übertragung des Drucks, da ein fließbares bzw. flüssiges Material inkompressibel ist. Ein weiterer Vorteil dieses Verfahrens besteht darin, daß durch das Erwärmen des Stifts 112 Hohlräume oder andere schlecht leitende Bereiche desselben, die sich während der Erzeugung des Stifts 112 in dem Vorbereitungsschritt bilden können, aufgelöst werden, wodurch der Stift durch den fließbaren Zustand und die hohen anliegenden Drücke nach dem Durchführen der oben beschriebenen elektrischen Verbindung eine sehr kompakte Masse mit geringen Hohlräumen aufweist.
  • 5 zeigt die Waferanordnung von 3 nach dem Durchführen der oben beschriebenen Schritte.
  • In 5 ist zu erkennen, daß durch das oben beschriebene Verfahren der Stift 112 in der Ausnehmung im Vergleich zu der Anordnung von 3 nach unten, d.h. in Richtung der Anschlußfläche 128 des zweiten Wafers 102 verschoben ist. Auf entsprechende Weise ist die Anschlußfläche 118 in dem Bereich des Stifts 112 nach unten verschoben und in das Material der Anschlußfläche 128 des zweiten Wafers 102 gedrückt.
  • Die Bewegung des Stifts 112 führt somit zu einer Verformung der Anschlußfläche 118, so daß der zwischen den Anschlußflächen 118 und 128 gebildete Hohlraum 132a nunmehr lediglich seitlich der Anschlußfläche 118 mit einem geringeren Volumen gebildet ist. Dadurch kann in dem Hohlraum 132a ein höherer Druck als zu Beginn des Druckverbindens auftreten, wenn derselbe in dem Vorbereitungsschritt luftdicht gebildet ist. Alternativ kann das Verbinden der Wafer 100 und 102 auch in einer Vakuumumgebung erfolgen, so daß der Hohlraum keinen Luftdruck aufweist, wodurch ein Anstieg des Drucks in dem Hohlraum 132a vermieden wird.
  • Wie es in 5 ferner zu erkennen ist, führt der oben beschriebene Verbindungsschritt ebenso zu einer Verformung des Anschlußbereichs 136 in dem Bereich des Stifts 112 und daran angrenzenden Bereichen desselben. Der Anschlußbereich 136 kann in einem anschließenden Schritt mittels einer Standardprozessierung strukturiert werden.
  • Bei dem beschriebenen Ausführungsbeispiel, bei dem der Stift 112 ein leitfähiges Material aus Metall aufweist, wird eine elektrische Verbindung von der Anschlußfläche 128 über die Anschlußfläche 118 und den Stift 118 zu dem Anschlußbereich 136 hergestellt. Dadurch kann eine elektrische Durchkontaktierung der Anschlußfläche 128 erreicht werden. Bei anderen Ausführungsbeispielen kann es vorgesehen sein, lediglich eine elektrische Verbindung der beiden Anschlußflächen 118 und 128 zu erreichen. Beispielsweise kann die Anschlußfläche 128 mit einer durch die Bauelemente 126 gebildeten Schaltung verbunden sein, während die Anschlußfläche 118 mit einer durch die Bauelemente 108 gebildeten Schaltung verbunden ist, so daß durch das elektrische Verbinden der Anschlußflächen 118 und 128 die beiden in den Wafern 100 und 102 angeordneten Schaltungen miteinander elektrisch verbunden werden, wobei der Stift 112 ein elektrisch isolierendes Material aufweisen kann.
  • Bei dem erfindungsgemäßen Verbinden durch Druckanlegen kann der Top-Wafer 100 einer hohen mechanischen Belastung ausgesetzt sein. Daher kann bei einem Ausführungsbeispiel ein geeignetes Design des Stifts 112 vorgesehen sein, um eine unzulässige Schädigung zu verhindern. Dazu kann beispielsweise der Stift 112 so erzeugt werden, daß sich in seinem Bereich Sollbruchstellen befinden, die eine undefinierte Schädigung des Substrats des Top-Wafers 100 verhindern.
  • 6 zeigt ein Ausführungsbeispiel, bei dem eine Mehrzahl von Stiften 112 in dem Top-Wafer 100 gebildet sind, vor dem Durchführen des erfindungsgemäßen Druckverbindens. Die Mehrzahl von Stiften 112 sind jeweils mit einer einzigen Anschlußfläche 118 und einem oberen Anschlußbereich 136 verbunden. Bei dem Anlegen des Drucks wird der Bereich, in dem der Druck wirksam wird, durch die Ausdehnung des Hohlraums 132 in lateraler Richtung definiert. Bei dem unter Bezugnahme auf 6 gezeigten Ausführungsbeispiel erstreckt sich der Hohlraum 132 jenseits des Bereichs, in dem die Mehrzahl von Stiften 112 gebildet ist, so daß in dem gesamten Bereich des Hohlraums 132 der hohe Druck auftritt, was zu einer hohen mechanischen Verspannung in dem Substrat 104 führen kann. Bei diesem Ausführungsbeispiel ist daher im Bereich der äußeren Stifte eine Sollbruchstelle 150 vorgesehen, die zwischen dem Stift 112 und der Gleitschicht 116 angeordnet ist.
  • 7 zeigt die Waferanordnung von 6 nach dem Durchführen des erfindungsgemäßen Druckverbindens. Wie es in 7 zu erkennen ist, führt die Sollbruchstelle 150 dazu, daß nach dem Durchführen des elektrischen Verbindungsschritts durch hohes Druckanlegen ein Teilbereich 152 des Substrats 104 verschoben ist, so daß dadurch das Auftreten von mechanischen Verspannungen in dem Wafer 100 verhindert werden kann. Dadurch kann die Anschlußfläche 128 über eine Mehrzahl von Stiften 112 mit dem Anschlußbereich 136 verbunden werden, ohne daß in dem Wafer 100 mechanische Verspannungen auftreten.
  • Unter Bezugnahme auf die 8 wird im folgenden ein weiteres Ausführungsbeispiel beschrieben, bei dem eine elektrische Isolierung des Stifts 112 gegen das Substrat 104 mittels eines Grabens 152 erreicht wird, der um den Stift 112 angeordnet ist.
  • 8 zeigt eine Waferanordnung vor dem Druckverbinden, wobei bei derselben der leitfähig ausgebildete Stift 112 lateral von dem geschlossen isolierten Graben 152 umgeben ist, der die Isolation des Stifts 112 gegen das Substrat realisiert. Der Graben 152 kann vollständig mit einem isolierenden Material gefüllt sein. Ferner kann der Graben 152 gemäß 8 mit einer isolierenden Schicht 154 ausgekleidet werden, so daß derselbe mit einem leitfähigen Material 156 gefüllt sein kann. Dies weist den Vorteil auf, daß bei dem Anlegen der hohen Drücke auf den Stift 112 und einem gleichzeitigen Erwärmen des ersten Wafers 100 ein Übertragen von mechanischen Verspannungen auf das Substrat 104 verringert wird, da sich das Metall 156 des Grabens 152 in einem fließbaren Zustand befindet, so daß ein Übertragen der mechanischen Spannungen von dem Bereich, in dem der Stift 112 angeordnet ist, auf einen Bereich des Substrats 104 außerhalb des Grabens 152 verringert bzw. verhindert wird.
  • Unter Bezugnahme auf die 1 bis 8 wurden Ausführungsbeispiele beschrieben, bei denen ein erster Wafer 100 und ein zweiter Wafer 102 elektrisch miteinander verbunden wurden. Bei anderen Ausführungsbeispielen kann jedoch ein e lektrisches Verbinden zwischen einem Chip und einem Wafer durchgeführt werden. Dabei gelten die auf die 1 bis 8 bezogenen obigen Erklärungen in entsprechender Weise und sind analog auf das Verbinden eines Wafers mit einem Chip übertragbar. Bei einem Ausführungsbeispiel ist der Stift in dem Wafer angeordnet, so daß bei diesem Chip-Wafer-Verbinden der Wafer dieses Ausführungsbeispiels dem oben beschriebenen ersten Wafer 100 und der Chip dieses Ausführungsbeispiels dem zweiten Wafer 102 entspricht. Ferner kann auch der Stift in dem Chip angeordnet sein, so daß der Chip dieses Ausführungsbeispiels dem oben beschriebenen ersten Wafer 100 und der Wafer dieses Ausführungsbeispiels dem zweiten Wafer 102 entspricht.
  • Jedes dieser Ausführungsbeispiele kann auch das erfindungsgemäße elektrische Verbinden einer Mehrzahl von Chips mit einem Wafer umfassen. Die Mehrzahl von Chips kann durch ein vorheriges Vereinzeln der Chips, beispielsweise mittels eines Sägens oder eines Ätzens, erhalten werden. Die Chips können nach dem Vereinzeln von dem Wafer gedünnt werden, oder es kann vor dem Vereinzeln ein Dünnen derselben, vorzugsweise auf eine Dicke von 5 bis 200 μm erfolgen.
  • Die obigen Verfahren umfassen vorzugsweise ein justiertes Plazieren des oder der vereinzelten Chips auf dem Wafer und ein Verbinden mittels bekannter Techniken, beispielsweise über an den Oberflächen angelagerten OH-Gruppen. Daraufhin wird das elektrische Verbinden von Anschlußflächen der Chips mit zugeordneten Anschlußflächen des Wafers mittels der oben beschriebenen erfindungsgemäßen Druckausübung auf den Stift durchgeführt, so daß die Mehrzahl von einzelnen Chips mit dem Wafer elektrisch verbunden sind.
  • Alternativ kann auch ein Verbinden von zwei Chips durchgeführt werden, wobei die obigen Erklärungen entsprechend gelten.
  • Obwohl bei den bevorzugten Ausführungsbeispielen lediglich eine Anordnung beschrieben wurde, bei der die elektrische Verbindung der zweiten Anschlußfläche über eine erste Anschlußfläche 118 erfolgt, kann die vorliegende Erfindung auch ein Druckverbinden umfassen, bei dem eine Stiftanordnung mit einem leitfähigen Ende, beispielsweise ein Stift, der an einem der zweiten Anschlußfläche 128 gegenüberliegenden Ende einen leitfähigen Bereich aufweist, vorbereitet wird, wobei das leitfähige Ende durch das Ausüben von Druck auf die Stiftanordnung in eine elektrische Verbindung mit der zweiten Anschlußfläche 128 gebracht wird. Ferner kann auch lediglich ein leitfähiger Stift vorgesehen sein, der durch das Ausüben von Druck auf denselben eine elektrische Verbindung mit der zweiten Anschlußfläche 128 herstellt.

Claims (37)

  1. Verfahren zum Erzeugen einer elektrischen Kontaktierung zwischen einem ersten Halbleiterstück (100) und einem zweiten Halbleiterstück (102) mit folgenden Schritten: Vorbereiten des ersten Halbleiterstücks (100), damit es eine erste Anschlußfläche (118) sowie einen Stift (112) aufweist, der sich in einer Ausnehmung (110) des ersten Halbleiterstücks (100) erstreckt, auf der sich die erste Anschlußfläche (118) befindet; Vorbereiten des zweiten Halbleiterstücks (102), damit es eine zweite Anschlußfläche (128) aufweist; Aufeinandersetzen des ersten (100) und des zweiten (102) Halbleiterstücks, damit sich die erste Anschlußfläche (118) und die zweite Anschlußfläche (128) gegenüberliegen; und Ausüben eines Drucks auf den Stift (112), um eine elektrische Verbindung zwischen der ersten Anschlußfläche (118) und der zweiten Anschlußfläche (128) herzustellen.
  2. Verfahren nach Anspruch 1, bei dem das erste Halbleiterstück (100) und das zweite Halbleiterstück (102) derart vorbereitet werden, daß sich bei dem Aufeinandersetzen des ersten (100) und zweiten (102) Halbleiterstücks die erste Anschlußfläche (118) und die zweite Anschlußfläche (128) über einen Hohlraum (132) gegenüberliegen.
  3. Verfahren nach Anspruch 1 oder 2, bei dem in dem Schritt des Ausübens eines Drucks auf den Stift (112) der Druck durch einen äußeren Umgebungsdruck erzeugt wird.
  4. Verfahren nach Anspruch 3, bei dem der äußere Umgebungsdruck einen Wert bis zu 1000 bar umfaßt.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Stift (112) aufgrund des ausgeübten Drucks relativ zu der Ausnehmung (110) bewegt wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, das ferner den Schritt eines Erwärmens des Stifts (112) vorzugsweise auf eine Temperatur von 200 bis 400°C aufweist.
  7. Verfahren nach Anspruch 6, bei dem der Stift (112) in dem Schritt des Erwärmens in einen fließbaren Zustand gebracht wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem der Stift (112) ein elektrisch leitfähiger Stift ist.
  9. Verfahren nach Anspruch 8, bei dem der Stift (112) ein Metall und vorzugsweise Al, Wo oder Cu aufweist.
  10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem der Schritt des Vorbereitens des ersten Halbleiterstücks (100) ein Erzeugen des Stifts (112) aufweist, so daß derselbe mechanisch mit der ersten Anschlußfläche (118) verbunden ist.
  11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem der Schritt des Vorbereitens des ersten Halbleiterstücks (100) ein Erzeugen einer elektrisch isolierenden Schicht (114) in der Ausnehmung (110) umfaßt.
  12. Verfahren nach einem der Ansprüche 1 bis 11, bei dem der Schritt des Vorbereitens des ersten Halbleiterstücks (100) ein Erzeugen einer den Stift (112) umge benden Gleitschicht (116) zum Vermindern einer Reibung des Stifts (112) umfaßt.
  13. Verfahren nach einem der Ansprüche 1 bis 12, bei dem der Schritt des Vorbereitens des ersten Halbleiterstücks (100) ein Erzeugen einer Diffusionsschutzschicht (116) zum Verhindern einer Diffusion von Material des Stifts (112) in das erste Halbleiterstück (100) während des Schritts des Ausübens von Druck auf den Stift.
  14. Verfahren nach einem der Ansprüche 1 bis 13, bei dem der Schritt des Vorbereitens des ersten Halbleiterstücks (100) das Erzeugen von Sollbruchstellen (150) umfaßt, die es ermöglichen, daß bei dem Ausüben des Drucks auf den Stift (112) ein vorbestimmter Bereich des ersten Halbleiterstücks (100) entlang der Sollbruchstellen (150) bricht, so daß mechanische Verspannungen in dem ersten Halbleiterstück (100) verhindert werden.
  15. Verfahren nach einem der Ansprüche 1 bis 14, bei dem der Schritt des Vorbereitens des ersten Halbleiterstücks ein Vorbereiten einer Mehrzahl von Stiften (112) umfaßt, die in einer Mehrzahl von Ausnehmungen (110) des ersten Halbleiterstücks (100) angeordnet sind.
  16. Verfahren nach Anspruch 15, bei dem sich die erste Anschlußfläche (118) über die Mehrzahl von Ausnehmungen (110) erstreckt.
  17. Verfahren nach einem der Ansprüche 1 bis 16, bei dem der Schritt des Vorbereitens des ersten Halbleiterstücks (100) ein Bereitstellen einer Justiermarke in dem ersten Halbleiterstück (100) umfaßt, die einen Dummy-Stift ohne eine elektrische Funktion aufweist.
  18. Verfahren nach einem der Ansprüche 1 bis 17, bei dem das erste Halbleiterstück (100) derart vorbereitet wird, daß die erste Anschlußfläche (118) und der Stift (112) über einen Zwischenraum voneinander beabstandet sind.
  19. Verfahren nach einem der Ansprüche 1 bis 18, das ferner den Schritt eines Dünnens des ersten Halbleiterstücks (100) aufweist.
  20. Verfahren nach einem der Ansprüche 1 bis 19, bei dem der Schritt des Dünnens des ersten Halbleiterstücks (100) nach dem Schritt des Verbindens des ersten (100) und zweiten (102) Halbleiterstücks erfolgt.
  21. Verfahren nach einem der Ansprüche 1 bis 20, bei dem die Ausnehmung (110) ein Loch ist, das sich in dem ersten Halbleiterstück (100) über eine Länge erstreckt, die größer als 5 μm ist.
  22. Verfahren nach einem der Ansprüche 1 bis 21, bei dem die erste Ausnehmung (110) ein Loch mit einem Durchmesser in einem Bereich von 2 bis 50 μm ist.
  23. Verfahren nach einem der Ansprüche 1 bis 22, bei dem der Schritt des Vorbereitens des ersten Halbleiterstücks (100) ein Erzeugen eines Grabens (152) zur elektrischen Isolierung des Stifts (112) aufweist.
  24. Verfahren nach einem der Ansprüche 1 bis 23, das ferner ein Erzeugen eines Anschlußbereichs (136) über der Ausnehmung (110) an einem der ersten Anschlußfläche (118) gegenüberliegendem Ende derselben umfaßt.
  25. Verfahren nach einem der Ansprüche 1 bis 24, bei dem der Schritt des Erzeugens eines Anschlußbereichs (136) folgende Schritte umfaßt: Abtragen von Material des ersten Halbleiterstücks (100) auf einer der ersten Anschlußfläche (118) gegenüberliegenden Oberfläche (100b) des Halbleiterstücks (100); Aufbringen einer isolierenden Schicht (134; 142) auf einer durch das Abtragen erzeugten Oberfläche des ersten Halbleiterstücks (100), die der ersten Anschlußfläche (118) gegenüberliegt; Öffnen des Stifts (112) durch Abtragen von Material der aufgebrachten isolierenden Schicht (134; 142); und Erzeugen des Anschlußbereichs (136) durch Aufbringen eines leitfähigen Materials über dem Stift (112).
  26. Verfahren nach Anspruch 25, bei dem der Stift (112) bei dem Schritt des Abtragens von Material des ersten Halbleiterstücks (100) freigelegt wird.
  27. Verfahren nach Anspruch 25, bei dem der Schritt des Abtragens von Material des ersten Halbleiterstücks (100) so durchgeführt wird, daß der Stift (112) nach dem Abtragen nicht freigelegt ist.
  28. Verfahren nach Anspruch 27, bei dem der Schritt des Vorbereitens des ersten Halbleiterstücks (100) ferner den Schritt eines Erzeugens einer Ätzstoppschicht (114) umfaßt, die den Stift (112) umgibt.
  29. Verfahren nach Anspruch 28, bei dem die Ätzstoppschicht (114) gleichzeitig eine elektrische Isolierung des Stifts (112) gegen das Substrat (104) liefert.
  30. Verfahren nach einem der Ansprüche 27 bis 29, bei dem der Schritt des Abtragens von Material des ersten Halbleiterstücks (100) ein naßchemisches Ätzen und vorzugsweise ein Spin-Ätzen umfaßt.
  31. Verfahren nach einem der Ansprüche 27 bis 30, bei dem der Schritt des Abtragens von Material des ersten Halbleiterstücks (100) ein naßchemisches Ätzen und vorzugsweise ein Spin-Ätzen umfaßt.
  32. Verfahren nach einem der Ansprüche 1 bis 31, bei dem das erste Halbleiterstück (100) ein Wafer oder ein Chip ist.
  33. Verfahren nach einem der Ansprüche 1 bis 32, bei dem das zweite Halbleiterstück (102) ein Wafer oder ein Chip ist.
  34. Verfahren nach einem der Ansprüche 32 oder 33, bei dem eine Mehrzahl von Chips mit einem Wafer verbunden werden.
  35. Verfahren zum Erzeugen einer elektrischen Kontaktierung zwischen einem ersten Halbleiterstück (100) und einem zweiten Halbleiterstück (102) mit folgenden Schritten: Vorbereiten des ersten Halbleiterstücks (100), damit er eine Stiftanordnung (112, 118) aufweist, die sich in einer Ausnehmung (110) des ersten Halbleiterstücks (100) erstreckt und ein leitfähiges Ende hat; Vorbereiten des zweiten Halbleiterstücks (102), damit er eine Anschlußfläche (128) aufweist; Aufeinandersetzen des ersten (100) und des zweiten (102) Halbleiterstücks, damit sich das leitfähige Ende und die zweite Anschlußfläche (128) gegenüberliegen; und Ausüben eines Drucks auf die Stiftanordnung (112), um eine elektrische Verbindung zwischen dem leitfähigen Ende des Stiftes (112) und der Anschlußfläche (128) herzustellen.
  36. Vorrichtung zum Erzeugen einer elektrischen Kontaktierung zwischen einem ersten Halbleiterstück (100) und einem zweiten Halbleiterstück (102) mit folgenden Merkmalen: einer Einrichtung zum Vorbereiten des ersten Halbleiterstücks (100), damit es eine erste Anschlußfläche (118) sowie einen Stift (112) aufweist, der sich in einer Ausnehmung (110) des ersten Halbleiterstücks (100) erstreckt, auf der sich die erste Anschlußfläche (118) befindet; einer Einrichtung zum Vorbereiten des zweiten Halbleiterstücks (102), damit es eine zweite Anschlußfläche (128) aufweist; einer Einrichtung zum Aufeinandersetzen des ersten (100) und zweiten (102) Halbleiterstücks, damit sich die erste Anschlußfläche (118) und die zweite Anschlußfläche (128) gegenüberliegen; und einer Einrichtung zum Ausüben eines Drucks auf den Stift (112), um eine elektrische Verbindung zwischen der ersten Anschlußfläche (118) und der zweiten Anschlußfläche (128) herzustellen.
  37. Anordnung von Halbleiterstücken mit folgenden Merkmalen: einem ersten Halbleiterstück (100) mit einem Stift (112), der sich in einer Ausnehmung (110) des ersten Halbleiterstücks (100) erstreckt; einer Anschlußfläche (118), die mit dem Stift (112) mechanisch verbunden ist; einem auf dem ersten Halbleiterstück (100) angeordneten zweiten Halbleiterstück (102) mit einer zweiten Anschlußfläche (128), die elektrisch mit der ersten Anschlußfläche (118) verbunden ist, wobei die erste Anschlußfläche (118), von einem Hohlraum (132a) umgeben ist, der zwischen dem ersten (100) und zweiten (102) Halbleiterstück gebildet ist.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004056970A1 (de) * 2004-11-25 2006-06-01 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren und Vorrichtung zum Erzeugen einer elektrischen Kontaktierung zwischen zwei Halbleiterstücken durch ein mechanisches Element
WO2008005586A2 (en) * 2006-06-30 2008-01-10 Sony Ericsson Mobile Communications Ab Flipped, stacked-chip ic packaging for high bandwidth data transfer buses
EP2278613A1 (de) * 2009-07-21 2011-01-26 STMicroelectronics (Crolles 2) SAS Ringförmige Durchkontaktierung, welche aus mehreren leitfähigen Einzel-Durchkontaktierungen besteht
US8274139B2 (en) 2009-07-21 2012-09-25 Stmicroelectronics (Crolles 2) Sas Scalloped tubular electric via

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0703618A1 (de) * 1994-09-22 1996-03-27 Fraunhofer-Gesellschaft Zur Förderung Der Angewandten Forschung E.V. Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
EP0703623A1 (de) * 1994-09-22 1996-03-27 Fraunhofer-Gesellschaft Zur Förderung Der Angewandten Forschung E.V. Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
WO1999016131A1 (de) * 1997-09-19 1999-04-01 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verdrahtungsverfahren für halbleiter-bauelemente zur verhinderung von produktpiraterie und produktmanipulation, durch das verfahren hergestelltes halbleiter-bauelement und verwendung des halbleiter-bauelements in einer chipkarte
WO1999049509A1 (de) * 1998-03-26 1999-09-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verdrahtungsverfahren zur herstellung einer vertikalen integrierten schaltungsstruktur und vertikale integrierte schaltungsstruktur
US6080640A (en) * 1997-07-11 2000-06-27 Advanced Micro Devices, Inc. Metal attachment method and structure for attaching substrates at low temperatures
US6090687A (en) * 1998-07-29 2000-07-18 Agilent Technolgies, Inc. System and method for bonding and sealing microfabricated wafers to form a single structure having a vacuum chamber therein
WO2000074134A1 (de) * 1999-05-27 2000-12-07 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4314907C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
DE4433833A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0703618A1 (de) * 1994-09-22 1996-03-27 Fraunhofer-Gesellschaft Zur Förderung Der Angewandten Forschung E.V. Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
EP0703623A1 (de) * 1994-09-22 1996-03-27 Fraunhofer-Gesellschaft Zur Förderung Der Angewandten Forschung E.V. Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
US6080640A (en) * 1997-07-11 2000-06-27 Advanced Micro Devices, Inc. Metal attachment method and structure for attaching substrates at low temperatures
WO1999016131A1 (de) * 1997-09-19 1999-04-01 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verdrahtungsverfahren für halbleiter-bauelemente zur verhinderung von produktpiraterie und produktmanipulation, durch das verfahren hergestelltes halbleiter-bauelement und verwendung des halbleiter-bauelements in einer chipkarte
WO1999049509A1 (de) * 1998-03-26 1999-09-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verdrahtungsverfahren zur herstellung einer vertikalen integrierten schaltungsstruktur und vertikale integrierte schaltungsstruktur
US6090687A (en) * 1998-07-29 2000-07-18 Agilent Technolgies, Inc. System and method for bonding and sealing microfabricated wafers to form a single structure having a vacuum chamber therein
WO2000074134A1 (de) * 1999-05-27 2000-12-07 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004056970A1 (de) * 2004-11-25 2006-06-01 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren und Vorrichtung zum Erzeugen einer elektrischen Kontaktierung zwischen zwei Halbleiterstücken durch ein mechanisches Element
DE102004056970B4 (de) * 2004-11-25 2008-07-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren und Vorrichtung zum Erzeugen einer elektrischen Kontaktierung zwischen zwei Halbleiterstücken durch ein mechanisches Element
WO2008005586A2 (en) * 2006-06-30 2008-01-10 Sony Ericsson Mobile Communications Ab Flipped, stacked-chip ic packaging for high bandwidth data transfer buses
WO2008005586A3 (en) * 2006-06-30 2008-02-07 Sony Ericsson Mobile Comm Ab Flipped, stacked-chip ic packaging for high bandwidth data transfer buses
EP2278613A1 (de) * 2009-07-21 2011-01-26 STMicroelectronics (Crolles 2) SAS Ringförmige Durchkontaktierung, welche aus mehreren leitfähigen Einzel-Durchkontaktierungen besteht
US8274139B2 (en) 2009-07-21 2012-09-25 Stmicroelectronics (Crolles 2) Sas Scalloped tubular electric via

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