DE10312264A1

DE10312264A1 - Verfahren und Vorrichtung zum Hervorrufen von Unterschieden bei mit Verriegelungsschritten versehenen Prozessoren

Info

Publication number: DE10312264A1
Application number: DE10312264A
Authority: DE
Inventors: Kevin David Fort Collins Safford; Jeremy P. Fort Collins Petsinger
Original assignee: Hewlett Packard Co
Current assignee: Hewlett Packard Development Co LP
Priority date: 2002-06-28
Filing date: 2003-03-19
Publication date: 2004-01-22
Also published as: US20040078651A1; US7398419B2; US20060085677A1; US7003691B2

Abstract

Es werden eine Vorrichtung und ein entsprechendes Verfahren verwendet, um Unterschiede bei mit Verriegelungsschritten versehenen Prozessoren hervorzurufen, wobei die Vorrichtung, die an zwei oder mehr Prozessoren implementiert ist, in einem Verriegelungsschrittmodus operiert, wobei jeder der zwei oder mehr Prozessoren eine prozessorspezifische Ressource, die wirksam ist, um die Unterschiede hervorzurufen, eine Prozessorlogik zum Ausführen einer Codesequenz, wobei eine identische Codesequenz durch die Prozessorlogik jedes der zwei oder mehr Prozessoren ausgeführt wird, und eine Ausgabe zum Bereitstellen eines Ergebnisses der Ausführung der Codesequenz aufweist. Auf der Basis der Ausführung der Codesequenz werden die Prozessorausgaben einer Verriegelungsschrittlogik bereitgestellt, die wirksam ist, um die Ausgabe jedes der zwei oder mehr Prozessoren zu lesen und zu vergleichen.

Description

Das technische Gebiet sind Computersysteme, die mit Verriegelungsschritten versehene Prozessoren verwenden.

Hochentwickelte Computerarchitekturen verwenden eventuell mehrere Prozessoren. Manche hochentwickelten Computerarchitekturen verwenden eventuell mehrere Mikroprozessoren auf einem Siliziumchip. Bei einer typischen Anwendung können zwei Mikroprozessoren auf einem einzigen Siliziumchip implementiert sein, und die Implementierung kann als Dualkernprozessor bezeichnet werden. Zwei oder mehr der mehreren Mikroprozessoren können in einem Verriegelungsschrittmodus (lock step mode) operieren, was bedeutet, daß jeder der mit Verriegelungsschritten versehenen (lock stepped) Mikroprozessoren dieselben Codesequenzen verarbeitet und daher identische Ausgaben erzeugen sollte. 1A veranschaulicht eine typische Implementierung eines Dualkernprozessors. Ein Dualkernprozessor 10 umfaßt einen Siliziumchip 11, der einen Mikroprozessorkern 12 (Kern 0) und einen Mikroprozessorkern 14 (Kern 1) aufweist. Die Mikroprozessorkerne 12 und 14 sind mit einer Schnittstellenlogik 16 gekoppelt, die externe Kommunikationen von den Mikroprozessorkernen 12 und 14 überwacht. Bei dem Dualkernprozessor 10 operieren die Mikroprozessorkerne 12 und 14 als unabhängige Entitäten. Während der Dualkernprozessor 10 Vorteile in Bezug auf Größe und Verarbeitungsgeschwindigkeit aufweist, ist die Zuverlässigkeit des Dualkernprozessors 10 nicht höher als die von Prozessoren mit zwei Einzelkernen.

Um die Zuverlässigkeit zu erhöhen, kann der Dualkernprozessor bzw. können andere mit mehreren Mikroprozessoren gebaute Computersysteme Verriegelungsschrittmerkmale verwenden. 1B ist ein Diagramm eines Dualkernprozessors des Standes der Technik, der Verriegelungsschrittechniken verwendet, um die Gesamtzuverlässigkeit zu verbessern. Bei 1B umfaßt ein Computersystem 18 einen Dualkernprozessor 20, der einen einzigen Siliziumchip 21 aufweist, auf dem ein Mikroprozessorkern 22 und ein Mikroprozessorkern 24 implementiert sind. Um einen Verriegelungsschritt zu verwenden, verarbeitet jeder der Mikroprozessorkerne 22 und 24 dieselben Codeströme. Um einen zuverlässigen Betrieb des Dualkernprozessors 20 zu gewährleisten, kann jeder der Mikroprozessoren 22 und 24 in einem „Verriegelungsschritt" operieren. Ein Ereignis, das einen Verlust eines Verriegelungsschritts bewirkt, kann an einem oder an beiden der Mikroprozessorkerne 22 und 24 auftreten. Ein Beispiel eines derartigen Ereignisses ist ein Datencachefehler. Wenn ein Verlust eines Verriegelungsschritts nicht sofort korrigiert wird, kann er bewirken, daß das Computersystem 18 „abstürzt". Das heißt, daß ein Ausfall eines Mikroprozessorkerns ein Verarbeiten des Dualkernprozessors 20 und des Computersystems 18 auch dann anhalten kann, wenn der andere Mikroprozessorkern nicht auf einen Fehler stößt.

Um einen Verlust eines Verriegelungsschritts zu erfassen, vergleicht eine Verriegelungsschrittlogik 26, die sich außerhalb des Chips 21 befinden kann, Ausgaben von den Mikroprozessorkernen 22 und 24. Ein Fehler bei der Verarbeitung kann durch die Verriegelungsschrittlogik 26 erfaßt werden und gibt einen Verlust eines Verriegelungsschritts an.

Um eine zeitgerechte und genaue Identifizierung von Verriegelungsschrittfehlern zu gewährleisten und um eine ordnungsgemäße Ausführung von Verrieglungsschrittfunktionen zu gewährleisten, kann es sein, daß ein System-(oder Test-) entwerfer den Dualkernprozessor 20 testen möchte. Jedoch muß der Systementwerfer zunächst präzise einen Unterschied zwischen den Mikroprozessorkernen 22 und 24 induzieren und anschließend den Unterschied sich durch die Mikroprozessorkerne 22 und 24 bis zu der Verriegelungsschrittlogik 26 fortsetzen lassen, wo der Verriegelungsschrittfehler erfaßt werden kann.

Es ist die Aufgabe der vorliegenden Erfindung, eine Vorrichtung und Verfahren zu schaffen, die ein Hervorrufen von Unterschieden bei mit Verriegelungsschritten versehenen Prozessoren erleichtern.

Diese Aufgabe wird durch eine Vorrichtung gemäß Anspruch 1 sowie durch Verfahren gemäß Anspruch 8 oder 17 gelöst.

Eine hochentwickelte Multikernprozessorarchitektur und ein entsprechendes Verfahren werden verwendet, um die Zuverlässigkeit zu erhöhen und die Verarbeitungsleistung zu verbessern. Bei einem Ausführungsbeispiel werden eine Vorrichtung und ein entsprechendes Verfahren verwendet, um Unterschiede bei mit Verriegelungsschritten versehenen Prozessoren hervorzurufen (seed), wobei die Vorrichtung, die an zwei oder mehr Prozessoren implementiert ist, in einem Verriegelungsschrittmodus operiert, wobei jeder der zwei oder mehr Prozessoren eine prozessorspezifische Ressource, die wirksam ist, um die Unterschiede hervorzurufen, eine Prozessorlogik zum Ausführen einer Codesequenz, wobei eine identische Codesequenz durch die Prozessorlogik jedes der zwei oder mehr Prozessoren ausgeführt wird, und eine Ausgabe zum Bereitstellen eines Ergebnisses der Ausführung der Codesequenz aufweist. Auf der Basis der Ausführung der Codesequenz werden die Prozessorausgaben einer Verriegelungsschrittlogik bereitgestellt, die wirksam ist, um die Ausgabe jedes der zwei oder mehr Prozessoren zu lesen und zu vergleichen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1A und 1B Multiprozessor-Computersysteme;
2 ein Diagramm einer Vorrichtung zum Hervorrufen von Unterschieden zwischen zwei Verriegelungsschrittprozessoren;
3 eine repräsentative Codesequenz, die verwendet werden kann, um einen Verriegelungsschrittfehler zu erzeugen; und
4 ein Flußdiagramm eines Betriebs der Vorrichtung der 2.
Es werden eine Vorrichtung und ein entsprechendes Verfahren zum Testen einer Verriegelungsschrittfunktionalität während eines Chipentwurfsprozesses offenbart. Definitionsgemäß betreiben Verriegelungsschrittprozessoren identische Codeströme und erzeugen identische Ausgaben. Eine Verriegelungsschrittlogik, die in die Prozessoren integriert ist oder den Prozessoren auf andere Weise zugeordnet ist, wird verwendet, um einen Unterschied bei Ausgaben der Verriegelungsschrittprozessoren zu erfassen. Ein Unterschied bei den Ausgaben (d. h. Verlust eines Verriegelungsschritts) weist auf eine Fehlerbedingung in zumindest einem der Prozessoren hin. Ohne einen direkten Zugriff auf die einzelnen Prozessoren (beispielsweise mittels eines Testports) ist ein Systementwerfer nicht in der Lage, in einen oder mehrere der Verriegelungsschrittprozessoren Unterschiede (d. h. Fehlerbedingungen) einzuführen, um den Verlust eines Verriegelungsschritts zum Testen zu erzeugen. Um verschiedene Mechanismen der Verriegelungsschrittlogik zu testen, können die hierin beschriebene Vorrichtung und das hierin beschriebene Verfahren verwendet werden, um in den Prozessoren Unterschiede hervorzurufen.
2 veranschaulicht ein Ausführungsbeispiel einer Vorrichtung zum Hervorrufen von Unterschieden, um ein Testen der Verriegelungsschrittlogik zu ermöglichen. In 2 umfaßt ein Testsystem 100 einen Prozessor 110 (der als Kern 0 bezeichnet ist) und einen Prozessor 120 (der als Kern 1 be zeichnet ist). Die Prozessoren 110 und 120 können auf einem einzigen Siliziumchip (nicht gezeigt) implementiert sein. Alternativ dazu können die Prozessoren 110 und 120 auf separaten Chips implementiert sein. Obwohl 2 zwei Prozessoren 110 und 120 zeigt, können die bzw. das hierin beschriebene Vorrichtung und Verfahren verwendet werden, um Unterschiede in einer beliebigen Anzahl von Prozessoren hervorzurufen.
Die Prozessoren 110 und 120 können Einrichtungen zum Hervorrufen von Unterschieden umfassen. Derartige Einrichtungen können eine prozessor-eindeutige Ressource umfassen. Beispiele von prozessor-eindeutigen Ressourcen sind maschinenspezifische Nur-Lese-Register (MSRs = machine-specific registers) und programmierbare Register. Es können auch andere Mechanismen, die sich in den Prozessoren 110 und 120 befinden, verwendet werden, um Informationen zu speichern, die eindeutig für einen spezifischen Prozessor bestimmt sind. Bei einem Ausführungsbeispiel umfaßt der Prozessor 110 MSR 111, und der Prozessor 120 umfaßt MSR 121. Die Funktion der MSRs 111 und 121 wird später beschrieben. Alternativ oder zusätzlich dazu kann der Prozessor 110 ein programmierbares Register 115 umfassen, und der Prozessor 120 kann ein programmierbares Register 125 umfassen. Die Funktion der programmierbaren Register 115 und 125 wird später beschrieben. Der Prozessor 110 umfaßt eine Prozessorlogik 117, um eine Ausführung von Codesequenzen zu ermöglichen, und einen Ausgang 119, um die Ergebnisse der Ausführung einer Vorrichtung zu liefern, die sich außerhalb des Prozessors 110 befindet. Desgleichen umfaßt der Prozessor 120 eine Prozessorlogik 127 und einen Ausgang 129.
Mit den Prozessoren 110 und 120 ist eine externe Verriegelungsschrittlogik 130 gekoppelt. Wenn die Prozessoren 110 und 120 auf einem einzigen Siliziumchip implementiert sind, kann die externe Verriegelungsschrittlogik 130 ebenfalls auf demselben Siliziumchip implementiert sein. Die externe Verriegelungsschrittlogik 130 vergleicht Ausgaben 112 und 122 von den Prozessoren 110 bzw. 120, um zu ermitteln, ob ein Verlust eines Verriegelungsschritts (Verriegelungsschrittfehler) stattgefunden hat, wie es durch einen Unterschied bei den Ausgaben 112 und 122 angezeigt würde. Die externe Verriegelungsschrittlogik 130 kann dann den Verriegelungsschrittfehler signalisieren (132).
Bei einem Ausführungsbeispiel sind die Prozessoren 110 und 120 identisch, mit der Ausnahme, daß der Prozessor 110 und der Prozessor 120 verschiedene Adreßidentifikationen (d. h. verschiedene Kern-Identifizierungen (core_ids)) aufweisen. Die core_ids können in den jeweiligen MSRs 111 und 121 der Prozessoren 110 und 120 gespeichert sein. Der Unterschied bei den core_ids kann dann verwendet werden, um einen Verlust von Verriegelungsschrittfunktionen zu testen. Insbesondere kann der Testentwerfer Codesequenzen erstellen, die an den Prozessoren 110 und 120 zu betreiben sind, derart, daß sich die jeweiligen Ausgaben 112 und 122 unterscheiden, wobei der erzeugte bzw. hervorgerufene Unterschied auf den verschiedenen core_ids basiert. Bei dem veranschaulichten Ausführungsbeispiel wird, wenn die Prozessoren 110 und 120 den core_id-Wert von ihren jeweiligen MSRs 111 und 121 lesen, zwischen den Prozessoren 110 und 120 ein Unterschied von einem Bit erzeugt. Bei anderen Ausführungsbeispielen können andere Merkmale der Prozessoren 110 und 120 verwendet werden, um die Unterschiede hervorzurufen. Solange die Merkmale zumindest einen Unterschied von einem Bit zwischen den Prozessoren 110 und 120 umfassen oder erzeugen, sollten die durch die Prozessoren 110 und 120 ausgeführten Codesequenzen unterschiedliche Ergebnisse hervorbringen. Durch ein sorgfältiges Entwerfen von Codesequenzen kann der Testentwerfer verschiedene Aspekte der Verriegelungsschrittlogik testen. Beispielsweise können Codesequenzen aufgebaut sein, um die Verriegelungsschrittlogik auf der Basis von Fehlern bei Übersetzungsvorgriffspuffern (TLBs – translation lookaside buffers), Caches und anderen Komponenten der Prozessoren 110 und 120 zu testen.
3 ist ein Beispiel einer Codesequenz, die verwendet werden kann, um eine Verriegelungsschrittlogik zu testen. Bei 3 betreibt der Prozessor 110 (Kern 0) eine Codesequenz 140, und der Prozessor 120 (Kern 1) betreibt die Codesequenz 150. Die Codesequenzen 140 und 150 sind identisch. Jedoch sind die Prozessor-IDs (core_id) zwischen den Prozessoren 110 und 120 unterschiedlich. Bei den Codesequenzen 140 und 150 besteht der erste Schritt darin, die core_id in den MSRs 111 und 121 zu lesen. Als nächstes ermöglichen Prädikatenwerte P1 und P2 eine bedingte Ausführung einer Ladeoperation, wobei der Kern 0 eine Ladung auf der Basis der Adresse 1 durchführt und der Kern 1 eine Ladung auf der Basis der Adresse 2 durchführt, wobei die Adresse 1 nicht gleich der Adresse 2 ist und die Daten an diesen Adressen unterschiedlich sind. Das heißt, daß der Prozessor 110 die Adresse 1 liest und der Prozessor 120 die Adresse 2 liest. Der Schritt (P1)r5 wird nur ausgeführt, wenn der Wert von P1 1 ist, und der Schritt (P2)r6 wird nur ausgeführt, wenn der Wert von P2 1 ist. Da der Prozessor 110 seine core_id in r1 als 0 liest, ist der Prädikatenwert P1 1 (wahr), und der Prädikatenwert P2 ist 0 (falsch). Dementsprechend führt der Prozessor 110 (P1)r5 aus. Auf ähnliche Weise führt der Prozessor 120 (P2)r6 aus. Anschließend empfängt ein Register r5 eine Ladung der Adresse 1, und ein Register r6 empfängt eine Ladung der Adresse 2. Somit führt der Prozessor 110 die erste Ladeanweisung ((P1)r5) aus, und der Prozessor 120 führt die zweite Ladeanweisung ((P2)r6) aus.
Zusätzlich zu Prädikatenwerten stehen für eine bedingte Ausführung auch andere Mechanismen zur Verfügung. Beispielsweise kann der Prozessor 120 auf der Basis von in dem Register r5 gespeicherten Werten eine bedingte Zweiganweisung ausführen.
Eine sorgfältige Auswahl der Codesequenzen verhindert ferner eine frühe Ausbreitung des Verriegelungsschrittfehlers zu der externen Verriegelungsschrittlogik 130. Beispiels weise kann eine Codesequenz, die einen Verriegelungsschrittfehler in einem TLB hervorrufen soll, den Verriegelungsschrittfehler in dem TLB eventuell nicht hervorrufen, wenn der aus den MSRs 111 und 121 gelesene Wert durch die Verriegelungsschrittlogik 130 auf einen externen Speicher ausgeschrieben werden sollte. In dieser Situation würde die externe Verriegelungsschrittlogik 130 den Unterschied bei den Ausgaben 112 und 122 sehen und kann einen Verriegelungsschrittfehler auf der Basis der auf einen Speicher ausgeschriebenen Daten signalisieren, ohne daß das beabsichtigte Merkmal (der TLB) tatsächlich getestet wird.
Als Alternative zum Verwenden eines Nur-Lese-MSR als die eindeutige Prozessorressource, mit der Unterschiede hervorzurufen sind, kann der Testentwerfer ein programmierbares Merkmal, beispielsweise die programmierbaren Register 115 und 125 in den Prozessoren 110 bzw. 120, verwenden, um Unterschiede hervorzurufen. Die programmierbaren Register 115 und 125 können dann dazu gebracht werden, verschiedene Werte zu lesen (d. h. die Register 115 und 125 können fest mit verschiedenen Werten verdrahtet sein).
4 ist ein Flußdiagramm, das eine Testoperation 200 der Vorrichtung 100 der 2 veranschaulicht. Die Operation beginnt bei Block 205. Bei Block 210 lädt der Testentwerfer eine Codesequenz, um die Verriegelungsschrittfunktionen der Prozessoren 110 und 120 zu testen. Die Codesequenz kann entworfen sein, um mehrere unterschiedliche Komponenten der Prozessoren 110 und 120 zu testen. Das heißt, daß die Codesequenz mehrere verschiedene Teilsequenzen aufweisen kann. Bei Block 220 führen beide Prozessoren 110 und 120 identische Versionen einer ersten Codeteilsequenz aus. Der Block 220 wird als erstes ausgeführt, wenn die Prozessoren 110 und 120 Adreßinformationen (core id) lesen, die in den MSRs 111 bzw. 121 enthalten sind, Block 222. Als nächstes werden bedingte Werte ermittelt, Block 224, und Anweisungen ausgeführt, Block 226. Beispielsweise werden die Prädikatenwerte P1 und P2 entweder als 0 oder als 1 ermittelt, Block 224.
Anschließend werden Ladeanweisungen auf der Basis des Prädikatenwerts ausgeführt, Block 226.
Bei Block 230 hat sich der hervorgerufene Unterschied durch die Prozessoren 110 und 120 fortgesetzt und wird an den Kernausgängen gelesen. Bei Block 235 ermittelt die externe Verriegelungsschrittlogik 130, ob ein Unterschied bei den Ausgaben zwischen den Prozessoren 110 und 120 vorhanden ist. Falls kein Unterschied existiert, bewegt sich die Operation 200 zu Block 245 und endet entweder oder kehrt zu Block 220 zurück, um eine weitere Codeteilsequenz auszuführen. Falls bei Block 235 ein Unterschied erfaßt wird, signalisiert die externe Verriegelungsschrittlogik einen Verriegelungsschrittfehler. Die Operation 200 bewegt sich dann zu Block 245. Alternativ dazu kann die Operation 200 in einer Schleife zu Block 210 zurückkehren, und es kann ein weiteres Testen durchgeführt werden.

Claims

Vorrichtung zum Hervorrufen von Unterschieden bei mit Verriegelungsschritten versehenen Prozessoren, die folgende Merkmale aufweist: zwei oder mehr Prozessoren (110, 120), die in einem Verriegelungsschrittmodus operieren, wobei jeder der zwei oder mehr Prozessoren folgende Merkmale aufweist: eine prozessorspezifische Ressource, die wirksam ist, um die Unterschiede hervorzurufen, eine Prozessorlogik (117, 127) zum Ausführen einer Codesequenz, wobei eine identische Codesequenz durch die Prozessorlogik jedes der zwei oder mehr Prozessoren ausgeführt wird, und einen Ausgang (119, 124) zum Bereitstellen eines Ergebnisses der Ausführung der Codesequenz; und eine Verriegelungsschrittlogik (130), die wirksam ist, um die Ausgabe jedes der zwei oder mehr Prozessoren zu lesen und zu vergleichen.
Vorrichtung gemäß Anspruch 1, bei der die prozessorspezifische Ressource ein maschinenspezifisches Nur-Lese-Register (MSR) (111, 121) ist.
Vorrichtung gemäß Anspruch 2, bei der das MSR eine eindeutige Kernidentifikation aufweist.
Vorrichtung gemäß Anspruch 3, bei der eine Ausführung der Codesequenz bewirkt, daß die eindeutige Kernidentifikation aus dem MSR gelesen wird.
Vorrichtung gemäß einem der Ansprüche 1 bis 4, bei der die prozessorspezifische Ressource ein programmierbares Register (115, 125) aufweist.
Vorrichtung gemäß Anspruch 5, bei der das programmierbare Register (115, 125) mit einem prozessoreindeutigen Wert fest verdrahtet ist.
Vorrichtung gemäß einem der Ansprüche 1 bis 6, bei der die Unterschiede in einem Übersetzungsvorgriffspuffer, einem Register, einem Cache, einem internen Prozessorspeicher oder anderen internen Prozessorstrukturen hervorgerufen werden.
Verfahren zum Hervorrufen von Unterschieden bei mit Verriegelungsschritten versehenen Prozessoren, das folgende Schritte aufweist: Laden (210) einer Codesequenz; und bei jedem der zwei oder mehr Prozessoren, die in einem Verriegelungsschritt operieren, Ausführen (220) der Codesequenz, was folgende Schritte aufweist: Lesen (222) einer prozessoreindeutigen Ressource, Ermitteln (224) eines Bedingungszustands, und Ausführen (226) einer Anweisung auf der Basis des Bedingungszustands.
Verfahren gemäß Anspruch 8, das ferner folgende Schritte aufweist: Lesen (230) einer Ausgabe jedes der zwei oder mehr Prozessoren; Vergleichen (235) der gelesenen Ausgaben; und falls sich die Leseausgaben unterscheiden, Signalisieren (240) eines Fehlers aufgrund eines Verlustes des Verriegelungsschritts.
Verfahren gemäß Anspruch 8 oder 9, bei dem die prozessoreindeutige Ressource ein maschinenspezifisches Nur-Lese-Register (MSR) (111, 121) ist.
Verfahren gemäß Anspruch 10, bei dem das MSR eine eindeutige Kernidentifikation aufweist.
Verfahren gemäß Anspruch 11, bei dem das Lesen der prozessoreindeutigen Ressource den Schritt des Lesens der eindeutigen Kernidentifikation umfaßt.
Verfahren gemäß einem der Ansprüche 8 bis 12, bei dem die prozessoreindeutige Ressource ein programmierbares Register (115, 125) aufweist.
Verfahren gemäß Anspruch 13, bei dem das programmierbare Register (115, 125) mit einem prozessoreindeutigen Wert fest verdrahtet ist.
Verfahren gemäß einem der Ansprüche 8 bis 14, bei dem die Unterschiede in einem Übersetzungsvorgriffspuffer, einem Register, einem Cache, einem internen Prozeßspeicher oder anderen internen Prozessorstrukturen hervorgerufen werden.
Verfahren gemäß einem der Ansprüche 8 bis 15, bei dem der Bedingungszustand durch zwei oder mehr Prädikatenwerte ermittelt wird.
Verfahren zum Hervorrufen von Unterschieden bei mit Verriegelungsschritten versehenen Prozessoren, das folgende Schritte aufweist: Identifizieren eines ersten mit Verriegelungsschritten versehenen Prozessors auf der Basis eines Wertes, der für den ersten mit Verriegelungsschritten versehenen Prozessor eindeutig ist; Ausführen einer ersten Anweisung auf der Basis des Identifizierungsschritts, wodurch eine erste Ausgabe erzeugt wird; und Vergleichen der ersten Ausgabe mit einer oder mehr nachfolgenden Ausgaben, die durch eine Ausführung von nachfolgenden Anweisungen an nachfolgenden mit Verriegelungsschritten versehenen Prozessoren erzeugt werden, wobei ein Verlust eines Verriegelungsschritts angegeben wird, falls sich eine oder mehrere der ersten und der nachfolgenden Ausgaben unterscheiden.
Verfahren gemäß Anspruch 17, bei dem der für den ersten mit Verriegelungsschritten versehenen Prozessor eindeutige Wert eine Adresse des ersten mit Verriegelungsschritten versehenen Prozessors ist.
Verfahren gemäß Anspruch 17 oder 18, bei dem der für den ersten mit Verriegelungsschritten versehenen Prozessor eindeutige Wert ein Wert ist, der mit dem ersten mit Verriegelungsschritten versehenen Prozessor fest verdrahtet ist.