DE10296525T5

DE10296525T5 - Chipinterne Schaltungen für ein Hochgeschwindigkeitsspeichertesten mit einem langsamen Speichertester

Info

Publication number: DE10296525T5
Application number: DE10296525T
Authority: DE
Inventors: Mark Eubanks; Jörg Vollrath; Keith White
Original assignee: Infineon Technologies Richmond LP
Current assignee: Polaris Innovations Ltd
Priority date: 2001-03-28
Filing date: 2002-03-25
Publication date: 2004-04-22
Anticipated expiration: 2022-03-26
Also published as: TW550579B; WO2002080184A2; DE10296525B4; KR100558625B1; WO2002080184A3; KR20040004568A; JP3828078B2; US6404250B1; JP2004532496A

Abstract

Ein Halbleiterkörper mit:
einem ersten Teil mit einem Speichersystem (26); und
einem zweiten Teil mit einem programmierbaren Takt- und Testanweisungssignalgenerator (11) mit folgenden Merkmalen:
(a) einem programmierbaren Taktsignalgenerator (12) mit einem Takteingangsanschluss (17) und einem Ausgangsanschluss (18), wobei der programmierbare Taktsignalgenerator (12) entworfen ist, um an dem Ausgangsanschluss desselben (18) ein Taktausgangssignal mit einer Frequenz zu erzeugen, die ein ausgewähltes vorbestimmtes Vielfaches eines äußeren Taktsignals ist, das an den Takteingangsanschluss (17) angelegt ist;
(b) einem Zähler (14) mit einem Eingang, der mit dem Ausgangsanschluss (18) des programmierbaren Taktsignalgenerators (12) gekoppelt ist, und mindestens einem Ausgangsanschluss (20), wobei der Zähler (14) entworfen ist, um an dem mindestens einen Ausgangsanschluss (20) desselben einen zyklischen binären Zählwert zu erzeugen, der eine Zahl von Zählwerten aufweist, die dem Vielfachen der Frequenz des äußeren Taktausgangssignals entspricht, das durch den programmierbaren Taktsignalgenerator (12) erzeugt wird; und
(c) einem programmierbaren Nachschlagspeicher...

Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf chipinterne Schaltungen, die ein Hochgeschwindigkeitstesten eines Speichers aus beispielsweise einem synchronen dynamischen Direktzugriffsspeicher (SDRAM; SDRAM = Synchronous Dynamic Random Access Memory) oder einem dynamischen Rambus-Speicher unter Verwendung eines gegenwärtig verfügbaren externen Speichertesters erlauben, der bei einer langsameren Geschwindigkeit betrieben wird, als die höheren Betriebsgeschwindigkeiten der SDRAM.
Hintergrund der Erfindung
Bei dem Fertigen von neuen Chips eines dynamischen Direktzugriffsspeichers (DRAM) wird ein DRAM-Chip allgemein verschiedenen Tests unterworfen, um einen ordnungsgemäßen Betrieb desselben sicherzustellen, wenn derselbe anschließend verwendet wird. Im Stand der Technik werden DRAM-Chips mit einem Speichertester und/oder einem Einbrenn- (BI-; BI = Burn-In) Ofen getestet, die ohne weiteres von verschiedenen Händlern verfügbar sind und in der Technik gut bekannt sind. Bei einem Einbrenntest wird der DRAM-Chip in einem Ofen gewärmt, so dass der Chip und die Komponenten desselben einer Belastung unterworfen werden, um mögliche Fehler zu erfassen, die während der normalen Betriebsbedingungen auftreten könnten. Es kann sich herausstellen, dass während eines Einbrenntests innere Spannungen geändert werden können, um einem Anstieg einer angelegten äußeren Spannung zu folgen. Solche neuen DRAM-Chips, wie z. B. ein synchroner dynamischer Direktzugriffsspeicher (SDRAM) oder ein dynamischer Rambus-Speicher, weisen eine Hochgeschwindigkeitsschnittstelle mit Geschwindigkeiten von 100 MHz bis 1 GHz auf. Das Problem bei den bekannten Testvorrichtungen besteht darin, dass die ge genwärtigen Speichertester und Einbrennöfen lediglich Testgeschwindigkeiten von 5 MHz bis 200 MHz liefern können, was lediglich einen kleinen Teil der niedrigeren Geschwindigkeiten abdeckt, die durch die neuen DRAM verwendet werden.
Es ist wünschenswert, eine Testvorrichtung zu schaffen, die mindestens die Lücke zwischen den Geschwindigkeiten, die bei den neuen DRAM und der gegenwärtig verfügbaren Testausrüstung vorgefunden werden, abdeckt, so dass die DRAM bei den maximalen Geschwindigkeiten derselben getestet werden können.
Zusammenfassung der Erfindung
Die vorliegende Erfindung ist auf chipinterne Schaltungen gerichtet, die ein Hochgeschwindigkeitstesten von Speichern in beispielsweise einem Chip eines synchronen dynamischen Direktzugriffsspeichers (SDRAM) oder einem Chip eines dynamischen Rambus-Speichers unter Verwendung eines gegenwärtig verfügbaren äußeren Speichertesters erlauben, der bei einer Geschwindigkeit betrieben wird, die langsamer als die höheren Betriebsgeschwindigkeiten der SDRAM ist.
Aus der Sicht eines ersten Vorrichtungsaspekts ist die vorliegende Erfindung ein Halbleiterkörper, der einen ersten Teil, der ein Speichersystem aufweist, und einen zweiten Teil aufweist, der einen programmierbaren Takt- und einen Testbefehlssignalgenerator aufweist. Der programmierbare Takt- und Testbefehlssignalgenerator weist einen programmierbaren Taktsignalgenerator, einen Zähler und einen programmierbaren Nachschlagspeicher auf. Der programmierbare Taktsignalgenerator weist einen Takteingangsanschluss und einen Ausgangsanschluss auf und ist entworfen, um an dem Ausgangsanschluss desselben ein Taktausgangssignal mit einer Frequenz zu erzeugen, die ein ausgewähltes vorbestimmtes Vielfaches eines äußeren Taktsignals ist, das an den Takteingangsanschluss angelegt ist. Der Zähler weist einen Eingang auf, der mit dem Ausgangsanschluss des programmierbaren Taktsignalgenerators und mindestens einem Ausgangsanschluss gekoppelt ist. Der Zähler ist entworfen, um an dem mindestens einen Ausgangsanschluss desselben einen zyklischen binären Zählwert zu erzeugen, der eine Zahl von Zählwerten aufweist, die dem Vielfachen der Frequenz des äußeren Taktausgangssignals entspricht, das durch den programmierbaren Taktsignalgenerator erzeugt wird. Der programmierbare Nachschlagspeicher weist Speicherpositionen zum Speichern von getrennten Anweisungen auf, die zum Testen von vorbestimmten Abschnitten des Speichersystems nützlich sind. Der programmierbare Nachschlagspeicher weist ferner (a) mindestens einen ersten Eingangsanschluss, der gekoppelt ist, um den zyklischen binären Zählwert von dem Zähler zu empfangen, (b) eine Mehrzahl von zweiten Eingangsanschlüssen, die gekoppelt sind, um entfernt erzeugte codierte binäre Adresseingangssignale zu empfangen, die mit dem binären Zählwert von dem Zähler kombiniert sind, um auf vorbestimmte Speicherpositionen in dem Nachschlagspeicher zuzugreifen, und (c) mindestens einen Ausgangsanschluss, der mit den vorbestimmten Eingängen des Speichersystems derart gekoppelt ist, dass das Testen des Speichersystems bei der Geschwindigkeit des Ausgangstaktsignals von dem programmierbaren Taktsignalgenerator durchgeführt wird, auf.
Aus der Sicht eines zweiten Vorrichtungsaspekts ist die vorliegende Erfindung ein Speicherchip, der einen ersten Teil mit einem Speichersystem und einen zweiten Teil mit einem programmierbaren Takt- und Testbefehlssignalgenerator aufweist. Der programmierbare Takt- und Testanweisungssignalgenerator weist eine programmierbare Verzögerungsregelschleife (DLL; DLL = Delay Locked Loop), einen Zähler und einen programmierbaren Nachschlagspeicher auf. Die programmierbare Verzögerungsregelschleife (DLL) weist einen Takteingangsanschluss und einen Ausgangsanschluss auf. Die DLL ist entworfen, um an dem Ausgangsanschluss derselben ein Taktausgangssignal mit einer Frequenz, die ein ausgewähltes vorbestimmtes Vielfaches eines äußeren Taktsignals ist, das an den Takteingangsanschluss angelegt ist, zu erzeugen. Der Zähler weist einen Eingang auf, der mit dem Ausgangsanschluss der DLL und mindestens einem Ausgangsanschluss gekoppelt ist. Der Zähler ist entworfen, um an dem mindestens einen Ausgangsanschluss desselben einen zyklischen binären Zählwert, der eine Zahl von Zählwerten, die dem Vielfachen der Frequenz des äußeren Taktausgangssignals, das durch die DLL erzeugt wird, entspricht, zu erzeugen. Der programmierbare Nachschlagspeicher weist eine Mehrzahl von Speicherpositionen zum Speichern von getrennten Anweisungen auf, die zum Testen von vorbestimmten Abschnitten des Speichersystems nützlich sind. Der programmierbare Nachschlagspeicher weist (a) mindestens einen ersten Eingangsanschluss, der gekoppelt ist, um den zyklischen binären Zählwert von dem Zähler aufzunehmen, (b) eine Mehrzahl von zweiten Eingangsanschlüssen, die gekoppelt sind, um entfernt erzeugte, codierte binäre Adresseingangssignale, die mit dem binären Zählwert von dem Zähler kombiniert werden, um auf vorbestimmte Speicherpositionen in dem Nachschlagspeicher zuzugreifen, aufzunehmen, und (c) mindestens einen Ausgangsanschluss, der mit vorbestimmten Eingängen des Speichersystems derart gekoppelt ist, dass das Testen des Speichersystems bei der Geschwindigkeit des Ausgangstaktsignals von der DLL durchgeführt wird, auf.
Aus der Sicht eines Verfahrensaspekts ist die vorliegende Erfindung ein Verfahren zum Testen eines Halbleiterkörpers mit einem Speichersystem in einem ersten Teil desselben und einem programmierbaren Takt- und Testanweisungssignalgenerator in einem zweiten Teil desselben. Bei dem Verfahren wird ein Ausgangstaktsignal an einem Ausgang eines programmierbaren Taktsignalgenerators in dem programmierbaren Takt- und Testanweisungssignalgenerator selektiv mit einer Frequenz erzeugt, die ein vorbestimmtes Vielfaches eines empfangenen äußeren Taktsignals an einem Eingang des programmierbaren Taktsignalgenerators ist. Ein Ausgangssignal wird an einem Ausgang eines Zählers erzeugt, das einen zyklischen binären Zählwert aufweist, der eine Zahl von Zählwerten aufweist, die dem vorbestimmten Vielfachen des empfangenen äußeren Taktsignals ent spricht, das selektiv durch den programmierbaren Taktsignalgenerator ansprechend auf das Ausgangstaktsignal, das an einem Eingang von dem programmierbaren Taktsignalgenerator empfangen wird, erzeugt wird. Getrennte Anweisungen zum Testen des Speichersystems sind in einem programmierbaren Nachschlagspeicher gespeichert, der eine Mehrzahl von Speicherpositionen aufweist. Die Mehrzahl von Speicherpositionen in dem programmierbaren Nachschlagspeicher wird mit jedem der (1) selektiven, äußeren, binär codierten Adresssignale, die bei einer Mehrzahl von ersten Eingangsanschlüssen desselben empfangen werden, wobei jedes getrennte, binär codierte, äußere Adresssignal zum Zugreifen auf einen getrennten vorbestimmten Abschnitt der Speicherpositionen verwendet wird, und (2) einem Ausgangssignal von dem Zähler, das bei mindestens einem zweiten Eingangsanschluss empfangen wird, adressiert, zum sequenziellen Zugreifen auf getrennte Speicherpositionen innerhalb des adressierten getrennten vorbestimmten Abschnitts von Speicherpositionen mit der Geschwindigkeit des Ausgangstaktsignals von dem programmierbaren Taktsignalgenerator.
Die Erfindung ist aus der folgenden detaillierten Beschreibung, die in Verbindung mit den beigefügten Zeichnungen und Ansprüchen vorgenommen wird, besser verständlich.
Kurze Beschreibung der Zeichnung
1 zeigt ein Blockdiagramm eines relevanten Teils eines Chips mit einem synchronen dynamischen Direktzugriffsspeicher (SDRAM) gemäß der vorliegenden Erfindung; und
2 zeigt eine exemplarische Folge von speziellen Testmodusanweisungen für einen SDRAM von 1 bei einem Fall, bei dem der Zähler eine Zwei-Bit-Binäradresse ausgibt.
Detaillierte Beschreibung der Erfindung Bezugnehmend nun auf 1 ist ein Blockdiagramm eines Speicherchips 10 (der innerhalb eines gestrichelten Rechtecks gezeigt ist) gezeigt, der einen programmierbaren Takt- und Testanweisungssignalgenerator 11 (der innerhalb eines gestrichelten Rechtecks gezeigt ist) und ein Speichersystem 26 (das innerhalb eines gestrichelten Rechtecks gezeigt ist) gemäß der vorliegenden Erfindung aufweist. Der Speicherchip 10 kann beispielsweise die Form eines synchronen dynamischen Direktzugriffsspeichers (SDRAM), eines dynamischen Direktzugriffsspeichers (DRAM), eines statischen Direktzugriffsspeichers (SRAM) oder eines beliebigen anderen solchen Typs eines Speicherchips 10 aufweisen, der ein Testen erfordert, um einen ordnungsgemäßen Betrieb desselben sicherzustellen. Die Komponenten des Speicherchips 10 sind typischerweise auf einem Halbleiterkörper (nicht gezeigt) gebildet, der eine bekannte Verbindung, wie z. B. Siliziumgalliumarsenid, oder jede andere geeignete Verbindung aufweist. Der Halbleiterkörper kann ein p- oder n-Substrat aufweisen, wobei die erforderlichen Komponenten darin und/oder darauf gebildet sind. Der Speicherchip 10 kann ferner auf einem Silizium-auf-Saphir-Substrat oder einem Silizium-auf-Isolator-Substrat gebildet sein.
Das Speichersystem 26 ist im Folgenden als alle Speicherzellen und Peripheriesteuerschaltungen aufweisend definiert, die normalerweise in einem SDRAM, DRAM oder SRAM vorgefunden werden. Typische Peripherieschaltungen, die in einem Speicherchip 10 gebildet sind, sind beispielsweise eine Mehrzahl von Speichermodulen (nicht gezeigt) und die zugeordneten Übertragungsleitungen und Verbinder (nicht gezeigt) derselben und ein Generatorsystem (nicht gezeigt) zum Erzeugen von erforderlichen Spannungen zu den verschiedenen Schaltungen in dem Speicherchip 10 während des Testens und des normalen Betriebs des Speicherchips 10, wie sie in der Technik gut bekannt sind.
Gemäß der vorliegenden Erfindung weist der programmierbare Takt- und Testanweisungssignalgenerator 11 eine programmierbare Verzögerungsregelschleife 12 (DLL 4, 8, 16), einen Schrittzähler 14 (ZÄHLER 4, 8, 16) zum Zählen von binären Werten von 4, 8 und/oder 16 und eine programmierbare Nachschlagtabelle (oder Speicher) 16 auf. Es ist offensichtlich, dass die Werte von 4, 8 und 16, die für die DLL 12 und den Zähler 14 gezeigt sind, lediglich exemplarische Werte sind, und dass andere Werte, wie z. B. 32 und 64, ebenfalls, wenn gewünscht, verwendet werden könnten. Die DLL 12 ist eine programmierbare DLL, die selektiv angeordnet ist, um ein Ausgangstaktsignal zu erzeugen, das eine beliebiges vorbestimmtes Vielfaches (z. B. 4, 8 oder 16) des empfangenen äußeren Taktsignals, basierend auf vorbestimmten Eingangssteuersignalen, die über eine oder mehrere Leitungen 15 geliefert werden, aufweist.
Beim Betrieb des programmierbaren Takt- und Testanweisungssignalgenerators 11 empfängt die DLL 12 ein äußeres Taktsignal über eine Leitung 17 und erzeugt ein Ausgangstaktsignal in einer Leitung 18, das ein gewünschtes Vielfaches (z. B. 4, 8 oder 16) des empfangenen äußeren Taktsignals abhängig von dem Steuersignal ist, das über die Leitung 15 geliefert wird. Das äußere Taktsignal in der Leitung 17 kann beispielsweise eine Frequenz von beispielsweise zwischen 1 MHz bis 200 MHz aufweisen, und für ein gewünschtes Ausgangstaktsignal von vier mal (4×) des empfangenen äußeren Taktsignals ist die DLL 12 angeordnet, um eine vorbestimmte Ausgangstaktfrequenz zwischen 4 MHz bis 800 MHz in der Leitung 18 zu erzeugen. Auf eine ähnliche Art und Weise ist für ein gewünschtes Ausgangstaktsignal von acht mal (8×) des empfangenen äußeren Taktsignals die DLL 12 angeordnet, um eine vorbestimmte Frequenz zwischen 8 MHz bis 1600 MHz in der Leitung 18 zu erzeugen, und für ein gewünschtes Ausgangstaktsignal von 16 mal (16×) des empfangenen äußeren Taktsignals ist die DLL 12 angeordnet, um eine vorbestimmte Frequenz zwischen 16 MHz bis 3200 MHz in der Leitung 18 zu erzeugen. Ein entsprechendes resultierendes Ausgangstaktsignal wird von der DLL 12 ferner als ein inneres Taktsignal über eine Leitung 19 zu Peripherieschaltungen in dem Speichersystem 26 geliefert, die ein solches Taktsignal erfordern. Die DLL 12 ist eine Schaltung, die in der Technik gut bekannt ist, und die DLL 12 kann eine beliebige geeignete programmierbare Taktsignalerzeugungsvorrichtung aufweisen, die in der Technik bekannt ist. Ein typisches bekanntes Beispiel einer Verzögerungsregelschleife zum Erzeugen von verschiedenen Vielfachfrequenzen eines Eingangstaktbezugssignals ist beispielsweise in dem US-Patent Nr. 5,463,337, (Leonowich), mit dem Titel "Delay Locked Loop Based Clock Synthesizer Using A Dynamically Adjustable Number of Delay Elements Therein", erteilt am 31. Oktober 1995, offenbart.
Der Zähler 14 empfängt das Auggangstaktsignal von der DLL 12 über die Leitung 18 und erzeugt daraus einen zyklischen Ausgangsbinärzählwert in Leitungen oder einem Bus 20 (der als eine Volllinie gezeigt ist) mit einer Rate, die der Pulsrate des Ausgangstaktsignals entspricht, das durch die DLL 12 erzeugt wird. Für ein Ausgangstaktsignal, das durch die DLL 12 als vier mal (4×) des empfangenen äußeren Taktsignals über die Leitung 17 erzeugt wird, ist lediglich ein Zwei-Bit-Zähler notwendig, um einen 4×-Zählwert zu liefern. Insbesondere zählt der Zwei-Bit-Zähler 14 für einen 4×-Zählwert zyklisch binär von 0–3 (00, 01, 10, 11) mit der Pulsrate des Taktsignals, das über die Leitung 18 empfangen wird. Gleichzeitig überträgt der Zähler 14 den aktuellen binären Zählwert (z. B. 00) als entsprechende Steuerbinär-Adressausgangssignale zu der programmierbaren Nachschlagtabelle 16 über ein Paar von Leitungen oder den Bus 20 (der als Volllinie gezeigt ist). Für ein Ausgangstaktsignal, das durch die DLL 12 erzeugt wird, von acht mal (8×) des über die Leitung 17 empfangenen äußeren Taktsignals ist ähnlicherweise lediglich ein Drei-Bit-Zähler 14 notwendig, um den 8×-Zählwert zu liefern. Für einen 8×-Zählwert zählt der Drei-Bit-Zähler 14 mit der Pulsrate des Taktsignals, das über die Leitung 18 empfangen wird, zyklisch binär von 0–7 (000, 001, 010, 011, 100, 101, 110 und 111). Gleichzeitig überträgt der Zähler 14 den gegenwärtigen binären Zählwert (z. B. 000) als entsprechende Steuerbinär-Adressausgangssignale über drei Leitungen oder den Bus 20 (der als Volllinie gezeigt ist) zu der programmierbaren Nachschlagtabelle 16. Ähnlicherweise ist für einen 16×-Zählwert lediglich ein Vier-Bit-Zähler 14 notwendig, um den 16×-Zählwert zu liefern, und der Zähler 14 überträgt den aktuellen binären Zählwert (z. B. 0000) als entsprechende Steuerbinär-Adressausgangssignale zu der programmierbaren Nachschlagtabelle 16 über vier Leitungen 20 (die als Volllinie gezeigt sind). Die Steuerbinär-Adressausgangssignale in den Leitungen oder dem Bus 20 bilden einen Teil der Adresse von Speicherpositionen in der programmierbaren Nachschlagtabelle 16. Der verbleibende Teil der Adresse wird aus verschiedenen Leitungen (RAS, CAS, CD, DQM, WE, ADDR) erhalten, die zu der programmierbaren Nachschlagtabelle 16 über einen Bus oder ein Kabel 21 und die Leitungen 21a–21n von beispielsweise einem äußeren Tester (nicht gezeigt) geliefert werden.
Die programmierbare Nachschlagtabelle 16 speichert Anweisungen zum Testen von vorbestimmten Schaltungen (nicht gezeigt) in dem Speichersystem 26, und wenn auf eine Speicherposition zugegriffen wird, wird die darin gespeicherte Anweisung über einen Bus 22 zu einer gewünschten Peripherieschaltung (nicht gezeigt) in dem Speichersystem 26 übertragen. Eine spezielle Anweisungsfolge zum Testen des Speichersystems 26 ist in sequenziellen Adressen in der programmierbaren Nachschlagtabelle 16 gespeichert. Das binäre Adresssteuerausgangssignal (0, 1) von jeder Leitung RAS, CAS, CS, DQM, WE bzw. ADDR 21a–21n über das Kabel 21 bildet die höchstwertigen Bits für einen Teil einer Adresse für einen vorbestimmten Satz oder eine Gruppe von Testanweisungen. Die niedrigstwertigen Bits der Adresse werden durch die binären Adressausgangssignale von dem Zähler 14 über die Leitungen oder den Bus 20 geliefert. Für einen 4×-Zählwert durch den Zähler 14 sind die niedrigstwertigen Bits der Adresse zwei binäre Bits, die durch 4 Anweisungen (0–3) in einem vorbestimmten Satz oder einer Gruppe von Anweisungen, die über das Kabel 21 adressiert werden, sequenzieren. Dies ist detaillierter im Folgenden in Verbindung mit 2 erläutert. Ähnlicherweise sind für einen 8×-Zählwert durch den Zähler 14 die niedrigstwertigen Bits der Adressen drei binäre Bits, die durch 8 mögliche Anweisungen (0–7) in einem vorbestimmten Satz von Anweisungen, die über das Kabel 21 adressiert werden, sequenzieren. Ähnlicherweise sind für einen 16×-Zählwert durch den Zähler 14 die niedrigstwertigen Bits der Adressen vier binäre Bits, die durch 16 mögliche Anweisungen (0–15) in dem vorbestimmten Satz oder der Gruppe von Anweisungen, die durch das Kabel 21 adressiert werden, sequenzieren.
Nun Bezug nehmend auf 2 ist eine exemplarische Folge bzw. Sequenz von speziellen Testmodusanweisungen zum Testen des Speichersystems 26 in einem SDRAM 10 für einen Fall gezeigt, bei dem der Zähler 14 eine Zwei-Bit-Binäradresse (0-3) in den Leitungen oder dem Bus 20 ausgibt. Die in 2 gezeigten Anweisungen sind bekannte SDRAM-Anweisungen, die in verfügbaren SDRAM-Datenblättern aufgelistet sind, die ihre Bedeutung und Verwendung zeigen. Bei dem Betrieb des SDRAM 10 von 1 gemäß der vorliegenden Erfindung werden die höchstwertigen Bits der Adresse, die durch die Adresssteuersignale RAS, CAS, CS, DQM, WE und ADDR, die über das Kabel 21 erhalten werden, erzeugt wird, verwendet, um auf eine vorbestimmte der Gruppe von Speicherpositionen 30–37 in der programmierbaren Nachschlagtabelle 16 zuzugreifen. Die RAS-Leitung 21a liefert beispielsweise ein binäres Signal (0 oder 1), das eine Reihenadressenauswahl (Row Address Select) darstellt, die CAS liefert ein binäres Signal (0 oder 1), das eine Spaltenadressauswahl (Column Address Select) darstellt, etc. Gleichzeitig wird als die niedrigstwertigen Bits des Adressteils, der durch den Zwei-Bit-Zähler 14 über die Leitungen oder den Bus 20 erzeugt wird, die gegenwärtige Zwei-Bit-Binärzahl (00, 01, 10 oder 11) addiert. Wenn beispielsweise auf die ACT-(Activate-)Anweisungsgruppe 30 durch die Adresssteuersignale über das Kabel 21 zugegriffen wird, ist der erste Zählwert von dem Zähler 14 eine binäre 00, die bewirkt, dass die ACTA-Anweisung gelesen und über den Bus 22 zu der (den) geeigneten Peripherieschaltung(en) (nicht gezeigt) in dem zu testenden Speichersystem 26 übertragen wird. Der zweite Zählwert von dem Zähler 14 ist eine binäre 01, die bewirkt, dass die ACTB-Anweisung über den Bus 22 zu der (den) geeigneten Peripherieschaltung(en) (nicht gezeigt) in dem zu testenden Speichersystem 26 gelesen und übertragen wird. Der dritte Zählwert von dem Zähler 14 ist eine binäre 10, die bewirkt, dass die ACTC-Anweisung über den Bus 22 zu der (den) geeigneten Peripherieschaltung(en) (nicht gezeigt) in dem zu testenden Speichersystem 26 gelesen und übertragen wird. Der vierte Zählwert von dem Zähler 14 ist eine binäre 11, die bewirkt, dass die ACTD-Anweisung über den Bus 22 zu der (den) geeigneten Peripherieschaltung(en) (nicht gezeigt) in dem zu testenden Speichersystem gelesen und übertragen wird.
Auf eine ähnliche Art und Weise wird auf die NOP-(No-Operation-)Anweisungsgruppe 31, die DESL-Anweisungsgruppe 32, die PRE-(Preview-)Anweisungsgruppe 33, die RD-(Read-)Anweisungsgruppe 34, die WR-(Write-)Anweisungsgruppe 35, die REFR-(Reference-)Anweisungsgruppe 36 und die MRS-Anweisungsgruppe 37 selektiv zugegriffen, um die verschiedenen dazu zugeordneten Anweisungen in den zugeordneten Peripherieschaltungen (nicht gezeigt) in dem Speichersystem 26 durchzuführen, wenn zugeordnete Anweisungen Teil der Anweisungsgruppe sind.
Die Vorteile der vorliegenden Erfindung bestehen darin, dass die DLL 12, der Zähler 14 und die programmierbare Nachschlagtabelle 16 in einem Halbleiterkörper des Speicherchips 10 gebildet sind, anstatt in einer Testvorrichtung außerhalb des SDRAM-Chips 10 positioniert zu sein. Mit einer solchen Anordnung in dem Speicherchip 10 wird die innere Taktgeschwindigkeit von der DLL 12 in der Leitung 19 automatisch geändert, um ein neues Ausgangstaktsignal mit einem programmierten Vielfachen der neu empfangenen Frequenz zur Übertragung zu den Peripherieschaltungen in dem Speichersystem 26 in dem Speicherchip 10, der ein Taktsignal erfordert, zu liefern, wenn die Frequenz des äußeren Taktsignals selektiv vergrößert oder verringert wird. Dies liefert einen inneren Takt mit einer höheren Genauigkeit und Geschwindigkeit, als wenn ein solcher Takt durch eine andere Einrichtung, wie z. B. durch einen fernen Tester, geliefert wird. Nach dem Aktivieren eines Testmodus leitet eine äußere Anweisung über das Kabel 21 eine Folge bzw. Sequenz von beispielsweise vier inneren Anweisungen (z. B. die ACT-Anweisungsgruppe) ein. Da der innere Takt in der Leitung 19 programmierte vier, acht oder sechzehn mal schneller als der äußere Takt läuft, wird die Testgeschwindigkeit um jeweils vier, acht oder sechzehn vergrößert. Die vorliegende Erfindung ist insbesondere bei einem Einbrennofen mit beispielsweise einer 200-Nanosekunden-Zykluszeit-Struktur nützlich, da die Laufzeit um einen Faktor von vier, acht oder sechzehn abhängig von dem Multiplikationsfaktor, der selektiv durch die DLL 12 verwendet wird, verringert werden kann. Als ein Resultat können langsame und kostengünstige Tester mit einem Bruchteil der Geschwindigkeit der maximalen Verarbeitungsgeschwindigkeit von beispielsweise einem SDRAM-Chip 10 verwendet werden, um die Adressen über das Kabel 21 für ein Hochgeschwindigkeitstesten eines Speichersystems 26 zu liefern.
Es ist offensichtlich und verständlich, dass die spezifischen Ausführungsbeispiele der Erfindung, die hierin im Vorhergehenden beschrieben sind, lediglich die allgemeinen Prinzipien der Erfindung darstellen. Verschiedene Modifikationen können durch Fachleute vorgenommen werden, die mit den dargelegten Prinzipien übereinstimmen. Beispielsweise können andere geeignete Testanweisungssequenzen in der programmierbaren Nachschlagtabelle 16 gespeichert sein, als diejenigen, die in 2 gezeigt sind, und auf die auf eine Art und Weise, die hierin im Vorhergehenden beschrieben ist, zum Testen der Pe ripherieschaltungen in einem Speicherchip 10 zugegriffen wird.
Zusammenfassung der Erfindung
Ein Speichersystem (26) in einem Halbleiterkörper (10) wird durch Testkomponenten (12, 14, 16) getestet, die in dem Halbleiterkörper gebildet sind. Ein programmierbarer Taktsignalgenerator (12) empfängt ein äußeres Taktsignal und erzeugt selektiv ein Ausgangstaktsignal mit einer Frequenz bei einem vorbestimmten Vielfachen des empfangenen äußeren Taktsignals. Ein Zähler (14) empfängt das Ausgangstaktsignal von dem Taktsignalgenerator und erzeugt Ausgangssignale mit einem zyklischen binären Zählwert bis zu dem vorbestimmten Vielfachen des empfangenen äußeren Taktsignals. Speicherpositionen in einem programmierbaren Nachschlagspeicher (16) speichern getrennte Anweisungen zum Testen des Speichersystems. Der programmierbare Nachschlagspeicher empfängt jedes der selektiven, fern erzeugten, binär codierten Adresssignale (21a 21n), um auf einen getrennten vorbestimmten Nachschlagspeicherabschnitt (30 37) zuzugreifen, und die binären Ausgangssignale von dem Zähler zum sequenziellen Zugreifen auf getrennte Speicherpositionen in dem getrennten vorbestimmten Nachschlagspeicherabschnitt. 1

1:

14: Zähler
15: Steuersignale
16: Programmierbare Nachschlagtabelle
17: Äußerer Takt
26: Speichersystem
1: Innerer Takt
2: Innere Anweisungssequenz

2:

1: Spezielle Testmodusanweisungen
2: Anweisungsgruppe
3: Anweisungen

Claims

Ein Halbleiterkörper mit: einem ersten Teil mit einem Speichersystem (26); und einem zweiten Teil mit einem programmierbaren Takt- und Testanweisungssignalgenerator (11) mit folgenden Merkmalen: (a) einem programmierbaren Taktsignalgenerator (12) mit einem Takteingangsanschluss (17) und einem Ausgangsanschluss (18), wobei der programmierbare Taktsignalgenerator (12) entworfen ist, um an dem Ausgangsanschluss desselben (18) ein Taktausgangssignal mit einer Frequenz zu erzeugen, die ein ausgewähltes vorbestimmtes Vielfaches eines äußeren Taktsignals ist, das an den Takteingangsanschluss (17) angelegt ist; (b) einem Zähler (14) mit einem Eingang, der mit dem Ausgangsanschluss (18) des programmierbaren Taktsignalgenerators (12) gekoppelt ist, und mindestens einem Ausgangsanschluss (20), wobei der Zähler (14) entworfen ist, um an dem mindestens einen Ausgangsanschluss (20) desselben einen zyklischen binären Zählwert zu erzeugen, der eine Zahl von Zählwerten aufweist, die dem Vielfachen der Frequenz des äußeren Taktausgangssignals entspricht, das durch den programmierbaren Taktsignalgenerator (12) erzeugt wird; und (c) einem programmierbaren Nachschlagspeicher (16) mit: (c1) Speicherpositionen zum Speichern von getrennten Anweisungsgruppen (30–37), wobei jede Anweisungsgruppe (30–37) eine Sequenz von adressierbaren Testmodusanweisungen zum Testen von vorbestimmten Abschnitten des Speichersystems (26) aufweist; (c2) mindestens einem ersten Eingangsanschluss, der mit dem Ausgangsanschluss (20) des Zählers (14) gekoppelt ist, zum Empfangen des zyklischen binären Zählwerts von dem Zähler (14); (c3) einer Mehrzahl von zweiten Eingangsanschlüssen (21) zum Empfangen von fern erzeugten, codierten binären Adresseingangssignalen (RAS, CAS, CS, DQM, WE); (c4) wobei die fern erzeugten, codierten binären Adresseingangssignale (RAS, CAS, CS, DQM, WE), die die höchstwertige Bits (MSBs) bilden, mit dem zyklischen binären Zählwert, der die niedrigstwertigen Bits (LSBs) bildet, kombiniert werden, um die Testmodusanweisungen einer Anweisungsgruppe (30–37), die in dem Nachschlagspeicher (16) gespeichert ist, sequenziell zu adressieren, die über einen Bus (22) zu einer entsprechenden Peripherieschaltung des Speichersystems (26) derart gelesen werden, dass das Testen des Speichersystems (26) bei der Geschwindigkeit des Ausgangstaktsignals von dem programmierbaren Taktsignalgenerator (12) durchgeführt wird.
Halbleiterkörper nach Anspruch 1, bei dem die fern erzeugten, codierten binären Adresseingangssignale (RAS, CAS, CS, DQM, WE), die bei der Mehrzahl von zweiten Eingangsanschlüssen (21) des programmierbaren Nachschlagspeichers (16) empfangen werden, eine Frequenz aufweisen, die kleiner als die Frequenz des Ausgangstaktsignals von dem programmierbaren Taktsignalgenerator (12) ist.
Halbleiterkörper nach Anspruch 1, bei dem die fern erzeugten, codierten binären Adresseingangssignale (RAS, CAS, CS, DQM, WE), die bei der Mehrzahl von zweiten Eingangsanschlüssen (21) des programmierbaren Nachschlagspeichers (16) empfangen werden, einen vorbestimmten Satz von Speicherpositionen adressieren, und der zyklische binäre Zählwert, der bei dem mindestens einen ersten Eingangsanschluss des programmierbaren Nachschlagspeichers (16) empfangen wird, eine Speicherposition des vorbestimmten Satzes von Speicherpositionen adressiert, die der Adresse zugeordnet ist, die bei der Mehr zahl von zweiten Eingangsanschlüssen des programmierbaren Nachschlagspeichers (16) empfangen wird.
Halbleiterkörper nach Anspruch 1, bei dem der programmierbare Taktsignalgenerator (12) eine verzögerte Regelschleife (DLL) ist, die entworfen ist, um das Ausgangstaktsignal mit einer Frequenz bei dem ausgewählten vorbestimmten Vielfachen des empfangenen äußeren Taktsignals selektiv zu erzeugen.
Halbleiterkörper nach Anspruch 1, bei dem das ausgewählte Vielfache der Frequenz des empfangenen äußeren Taktsignals, das durch den programmierbaren Taktsignalgenerator selektiv erzeugt wird, einen Binärwert von 2° aufweist, wobei n ≥ 1.
Halbleiterkörper nach Anspruch 1, bei dem der Zähler (14) auf das Ausgangstaktsignal anspricht, das bei dem Eingang desselben von dem programmierbaren Taktsignalgenerator (12) empfangen wird, zum Erzeugen von sequenziellen binären Zählwerten über "n" Leitungen (20) zu dem programmierbaren Nachschlagspeicher (16), die ein vorbestimmtes 2ⁿ binäres Vielfaches des empfangenen äußeren Taktsignals darstellen, das durch den programmierbaren Taktsignalgenerator (12) erzeugt wird, wobei n ≥ 1.
Halbleiterkörper nach Anspruch 1, bei dem der programmierbare Taktsignalgenerator (12) das Ausgangstaktsignal an dem Ausgangsanschluss desselben in einer entsprechenden Beziehung zu Änderungen der Frequenz des äußeren Taktsignals, das bei dem Takteingangsanschluss desselben empfangen wird, automatisch ändert.
Verfahren zum Testen eines Halbleiterkörpers mit einem Speichersystem (26) in einem ersten Teil desselben und einem programmierbaren Takt- und Testanweisungssignalgenerator (11) in einem zweiten Teil desselben, wobei das Verfahren folgende Schritte aufweist: (a) selektives Erzeugen bei einem Ausgang (12) eines programmierbaren Taktsignalgenerators (12) in dem programmierbaren Takt- und Testanweisungssignalgenerator (11) eines Ausgangstaktsignals mit einer Frequenz, die ein vorbestimmtes Vielfaches eines empfangenen äußeren Taktsignals an einem Eingang (17) des programmierbaren Taktsignalgenerators (12) ist; (b) Erzeugen eines Ausgangssignals an einem Ausgang (20) eines Zählers (14) eines zyklischen binären Zählwerts, der eine Zahl von Zählwerten aufweist, die dem vorbestimmten Vielfachen des empfangenen äußeren Taktsignals entspricht, das durch den programmierbaren Taktsignalgenerator (12) bei dem Schritt (a) ansprechend auf äußere Taktsignal, das an dem Eingang des programmierbaren Taktsignalgenerators (12) empfangen wird, selektiv erzeugt wird; (c) Speichern von getrennten Anweisungsgruppen (30–37) zum Testen des Speichersystems (26) in einem programmierbaren Nachschlagspeicher (16), wobei jede Anweisungsgruppe (30–37) eine Sequenz von adressierbaren Testmodusanweisungen zum Testen von vorbestimmten Abschnitten des Speichersystems (26) aufweist; (d) Anlegen an mindestens einen ersten Eingangsanschluss des programmierbaren Nachschlagspeichers (16) des zyklischen binären Zählwerts, der durch den Zähler (14) erzeugt wird, und Anlegen von fern erzeugten, codierten binären Adresseingangssignalen (RAS, CAS, CS, DQM, WE) an einer Mehrzahl von zweiten Eingangsanschlüssen (21) der programmierten Nachschlagtabelle (16); (e) Kombinieren der fern erzeugten, codierten binären Adresseingangssignale (RAS, CAS, CS, DQM, WE), die höchstwertige Bits (MSBs) bilden, mit dem erzeugten zyklischen binären Zählwert, der niedrigstwertige Bits (LSBs) bildet, um die Testmodusanweisungen einer Anweisungsgruppe (30–37) sequenziell zu adressieren, die in dem Nachschlagspeicher (16) gespeichert ist; (f) Lesen der adressierten Testmodusanweisungen über einen Bus (22) zu einer entsprechenden Peripherieschaltung des Speichersystems (26), derart, dass das Testen des Speichersystems (26) bei der Geschwindigkeit des Ausgangstaktsignals von dem programmierbaren Taktsignalgenerator (12) durchgeführt wird.
Verfahren nach Anspruch 8, bei dem der programmierbare Taktsignalgenerator (12) von Schritt (a) eine verzögerte Regelschleife (DLL) ist, die entworfen ist, um das Ausgangstaktsignal an dem Ausgang desselben selektiv zu erzeugen, das ein vorbestimmtes Vielfaches des äußeren Taktsignals ist, das an dem Eingang desselben empfangen wird.
Verfahren nach Anspruch 9, bei dem das Vielfache des empfangenen äußeren Taktsignals, das durch den programmierbaren Taktsignalgenerator (12) selektiv erzeugt wird, einen binären Wert von 2ⁿ aufweist, wobei n ≥ 1.
Verfahren nach Anspruch 8, bei dem der Zähler (14) bei dem Schritt (b) auf das Ausgangstaktsignal von dem programmierbaren Taktsignalgenerator (12) anspricht, zum Erzeugen von sequenziellen binären Zählwerten über "n" Leitungen (20) zu dem mindestens einen zweiten Eingang des programmierbaren Nachschlagspeichers (16), die ein vorbestimmtes 2ⁿ binäres Vielfaches des empfangenen äußeren Taktsignals darstellen, das durch den programmierbaren Taktsignalgenerator erzeugt wird, wobei n ≥ 1.
Verfahren nach Anspruch 8, bei dem der programmierbare Taktsignalgenerator (12) von Schritt (a) das Ausgangssignal mit einer entsprechenden Beziehung zu Änderungen der Frequenz des empfangenen äußeren Taktsignals automatisch ändert.