DE10258168B4 - Integrierter DRAM-Halbleiterspeicher und Verfahren zum Betrieb desselben - Google Patents

Integrierter DRAM-Halbleiterspeicher und Verfahren zum Betrieb desselben Download PDF

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Abstract

Integrierter DRAM-Halbleiterspeicher mit in Spaltenrichtung (Y) segmentierten lokalen Datenleitungen (LDQT, LDQC) und einem CSL-Schalter (3), der die lokalen Datenleitungen (LDQT, LDQC) auf ein über eine in Zeilenrichtung (X) laufende CSL-Leitung (CSL) zugeführtes Column-Select-Signal mit primären Senseverstärkern jeweils in einem Schreibzyklus und Lesezyklus zur Übergabe und Übernahme gespreizter Datensignale auf und von Bitleitungen (BLT, BLC) des jeweiligen Segments (I, II, III) verbindet, dadurch gekennzeichnet, dass an den Schnittstellen zwischen allen benachbarten Segmenten der lokalen Datenleitungen (LDQT, LDQC) zu ihrer Verbindung mit den lokalen Datenleitungen (LDQT, LDQC) benachbarter Segmente (I, II, III) LDQ-Schalter (10) angeordnet sind, die abhängig von einem jedem dieser LDQ-Schalter (10) separat zugeführten Steuersignal (12) während einer vor jedem Lesezyklus stattfindenden Prechargephase wenigstens zweier benachbarter LDQ-Segmente geschlossen und sonst geöffnet sind.

Description

  • Die Erfindung betrifft einen integrierten DRAM-Halbleiterspeicher und ein Verfahren zum Betrieb desselben jeweils gemäß den Oberbegriffen der unabhängigen Patentansprüche 1 und 7. Ein derartiger DRAM-Halbleiterspeicher und ein Verfahren zum Betrieb desselben sind aus US 2002/0067653 A1 bekannt.
  • Damit in integrierten Halbleiterspeichern, insbesondere dynamischen Speicherbausteinen (DRAMs) in einem Lesezyklus die bewerteten Bitleitungspegel an den Chipausgang transportiert werden können, werden die von einem primären Senseverstärker gespreizten Bitleitungssignale über CSL-Schalter in einer ersten Stufe auf so genannte lokale Datenleitungen (LDQs) geschaltet. Aus Stromspargründen und damit der die Bitleitungen BL spreizende primäre Senseverstärker die Bitleitungssignale innerhalb kurzer Zeit auf der LDQ treiben kann, wird üblicherweise die umzuladende Kapazität der LDQs durch eine Segmentierung bzw. Aufteilung derselben reduziert.
  • Beiliegende 1 zeigt einen Abschnitt eines Zellenfeldes eines herkömmlichen DRAM-Speichers mit zwei Zellenblöcken 20, 21. Zwischen den Zellenblöcken befindet sich ein so genannter SR-Streifen 22, in dem die erwähnten primären Senseverstärker (SA) 1, die CSL-Schalter 3, die segmentierten lokalen Datenleitungen LDQT, LDQC und MDQ-Schalter 5 angeordnet sind. Dargestellt sind in 1 beispielhaft drei LDQ-Segmente, die mit I, II und III bezeichnet sind. Komplementäre Bitleitungen BLT, BLC, die in jedem Zellenblock 20, 21 in Zeilen richtung X verlaufenrsind an die primären SAs 1 angeschlossen. Jeder SA gibt bei Ansteuerung des zugeordneten CSL-Schalters 3 durch ein von einem CSL-Treiber 4 erzeugtes CSL-Steuersignal bei einem Lesevorgang die Bitheitungspotentiale an die lokalen Datenleitungen LDQT und LDQC ab. Zu diesem Zeitpunkt sind die lokalen Datenleitungen LDQT, LDQC bereits durch den MDQ-Schalter 5 mit einer zugehörigen Hauptdatenleitung MDQT, MDQC verbunden, die wiederum mit einem sekundären Senseverstärker (SSA) 2 verbunden ist. Somit sind entlang einer in 1 nicht gezeigten in Spaltenrichtung Y laufenden Wortleitung in jedem Zellenblock 20, 21 mehrere LDQ-Segmente I, II, III gebildet, und die so segmentierten lokalen Datenleitungen LDQT, LDQC sind zeitweise, das heißt während eines Lesezyklus und eines Schreibzyklus über die MDQ-Schalter 5 mit einer allen lokalen Datenleitungen eines LDQ-Segments gemeinsamen Hauptdatenleitung MDQT, MDQC und über diese mit dem SSA 2 verbunden. Es ist zu erwähnen, dass die Bitleitungen BLT, BLC, die primären Senseverstärker 1, die CSL-Schalter 3, die lokalen Datenleitungen LDQT, LDQC, die MDQ-Schalter 5 und die Hauptdatenleitungen MDQT, MDQC zur Führung bzw. Durchschaltung differentieller bzw. komplementärer Datensignale eingerichtet sind.
  • Beiliegende 3A zeigt einen zeitlichen Ablauf eines typischen Schreib-Lesezyklus anhand der Potentiale auf den verbundenen Hauptdatenleitungen MDQT, MDQC und lokalen Datenleitungen LDQT, LDQC. Beim Schreiben spreizt der SSA 2 die MDQ/LDQ-Leitungen auf den vollen Bitleitungspegel Vblh und durch ein kurzes impulsförmiges CSL-Signal werden die Potentiale auf die Bitleitungen BLT, BLC geschrieben, wobei unter Umständen der SA 1 überschrieben (gekippt) wird. Sofort nach Beendigung des CSL-Impulssignals wird mit dem Precharge der MDQ/LDQ-Leitungen begonnen, um bei einem Lesebefehl durch ein erneutes CSL-Impulssignal im gleichen LDQ-Segment die MDQ/LDQ-Leitungen auf gleichem Potential vorzufinden. Dieser Prechargevorgang wird durch eine am sekundären Senseverstär ker 2 im Chipgürtel angeordnete Equalize (EQL)-Steuerschaltung 6 auf ein Precharge-Steuersignal 13 hin durchgeführt. Der Prechargepegel ist kein Mittenpegel sondern der volle Bitleitungspegel Vblh auf der wahren und komplementären Leitung MDQT, MDQC und LDQT, LDQC. In 3A ist zu erkennen, dass eine Verkürzung der externen Zykluszeit oder eine Erhöhung der Zyklusfrequenz beim Absetzen der Schreib-Lese-Befehle einer Verkürzung der Prechargezeit tprecharge gleich kommt, da die Länge des CSL-Impulssignals konstant bleibt. Durch prozesstechnisch bedingte, teilweise hochohmige Kontakte innerhalb der MDQ-Schalter 5 kann sich der auf den Hauptdatenleitungen MDQT, MDQC durchgeführte Precharge nur zeitverzögert auf die lokalen Datenleitungen LDQT, LDQC auswirken. Dies kann aber, geht man von invertierten (logischen) Daten zwischen Schreib- und Lesekommando aus, dazu führen, dass das auf der Bitleitung BLT, BLC beim Lesevorgang durch den primären Senseverstärker 1 über den CSL-Schalter 3 auf die lokalen Datenleitungen LDQT und LDQC geschaltete Signal nicht stark genug ist, um ein ausreichendes Differenzsignal auf den komplementären lokalen Datenleitungen LDQT, LDQC zu erzeugen. Dies kann zu einer falschen Bewertung des sekundären Senseverstärkers führen. Im schlimmsten Fall sind die komplementären lokalen Datenleitungen LDQT, LDQC noch voll gespreizt (ein Precharge konnte noch nicht stattfinden), wenn das CSL-Impulssignal des Lesebefehls kommt. Dies führt analog zu einem Schreibbefehl zum Kippen des SA 1 und damit zum Rückschreiben der falschen Dateninformation. Problematisch ist dabei vor allem, dass pro LDQ-Segment nur ein MDQ-Schalter 5 eingesetzt wird, um den LDQ-Precharge durchzuschalten. Daraus resultiert eine hohe Anfälligkeit, die den Halbleiterspeicherbaustein jenseits der Reparaturgrenze ausfallen lässt.
  • Aus DE 196 32 780 A1 (siehe insbesondere 3 mit Beschreibung) ist ein Halbleiterspeicher bekannt, bei dem zur Beschleunigung eines Prechargevorgangs, der in dieser Drckschrift „restore" genannt wird, mindestens zwei der Bitleitungspaare über die ohnehin vorhandenen Bitleitungsschalter verbunden werden.
    •
  • Es ist deshalb Aufgabe der Erfindung, einen gattungsgemäßen integrierten DRAM-Halbleiterspeicher und ein Verfahren zum Betrieb desselben so anzugeben, dass die allgemeine Prechargeperformance der Hauptdatenleitungen MDQ und der lokalen Datenleitungen LDQ verbessert sowie die Abhängigkeit von den Einzel-MDQ-Schaltern geringer wird.
  • Diese Aufgabe wird anspruchsgemäß gelöst.
  • Die Erfindung erzielt gemäß einem ersten wesentlichen Aspekt einen integrierten DRAM-Halbleiterspeicher mit in Spaltenrichtung segmentierten lokalen Datenleitungen und einem CSL-Schalter, der die lokalen Datenleitungen auf ein über eine in Zeilenrichtung laufende CSL-Leitung zugeführtes Column-Select-Signal mit primären Senseverstärkern jeweils in einem Schreibzyklus und Lesezyklus zur Übergabe und Übernahme gespreizter Datensignale auf und von Bitleitungen des jeweiligen Segments verbindet, dadurch gekennzeichnet, dass an den Schnittstellen zwischen allen benachbarten Segmenten der lokalen Datenleitungen zu ihrer Verbindung mit den lokalen Datenleitungen benachbarter Segmente LDQ-Schalter angeordnet sind, die abhängig von einem jedem dieser LDQ-Schalter separat zugeführten Steuersignal während einer vor jedem Lesezyklus stattfindenden Prechargephase wenigstens zweier benachbarter LDQ-Segmente geschlossen und sonst geöffnet sind.
  • Zur Erzeugung eines jeden LDQ-Schalter ansteuernden Steuersignals sind UND-Glieder vorgesehen, die die den EQL-Steuerschaltungen wenigstens zweier benachbarter LDQ-Segmente zugeführten Precharge-Steuersignale verknüpfen.
  • Gemäß einem zweiten wesentlichen Aspekt erzielt die Erfindung ein Verfahren zum Betrieb eines integrierten DRRM-Halbleiterspeichers mit in Spaltenrichtung segmentierten lokalen Datenleitungen und in Zeilenrichtung laufenden Hauptdatenleitungen, wobei jede Hauptdatenleitung allen lokalen Datenleitungen eines LDQ-Segments gemeinsam ist und die lokalen Datenleitungen von einem CSL-Schalter auf ein diesem zugeführtes Column-Select-Signal in einem Lesezyklus und einem Schreibzyklus mit einem primären Senseverstärker jeweils zum Lesen und Schreiben gespreizter Daten verbunden werden, dadurch gekennzeichnet, dass die lokalen Datenleitungen wenigstens zweier benachbarter LDQ-Segmente während einer Prechargephase vor jedem durch eine Aktivierung des CSL-Schalters mittels des Column-Select-Signals aktivierten Lesezyklus miteinander verbunden werden.
  • Durch die Verbindung der lokalen Datenleitungen von wenigstens zwei benachbarten LDQ-Segmenten mit dem LDQ-Schalter wird erreicht, dass in der Prechargephase die lokale Datenleitung eines LDQ-Segments über mindestens zwei anstatt einen MDQ-Schalter vorgeladen (Precharge) wird. Da sich die benachbarten LDQ-Segmente bereits schon länger im Precharge befinden, unterstützen diese den Ladungsausgleich und entschärfen so den hinsichtlich der Prechargezeit kritischen Lesezugriff auf das gleiche LDQ-Segment mit invertierten Daten gegenüber dem vorhergehenden Schreibbefehl auf das gleiche LDQ-Segment mit invertierten Daten gegenüber dem vorhergehenden Schreibefehl.
    •
  • Die obigen und weitere vorteilhafte Merkmale werden in der nachfolgenden Beschreibung eines bevorzugten Ausführungsbeispiels eines integrierten DRAM-Halbleiterspeichers gemäß der Erfindung und eines Verfahrens zum Betrieb desselben noch deutlicher. Die Beschreibung bezieht sich auf die beiliegende Zeichnung, deren Figuren im Einzelnen zeigen:
  • 1 schematisch und teilweise als Blockdiagramm eine Struktur eines Abschnitts eines herkömmlichen DRAM-Speichers (eingangs bereits beschrieben)
  • 2 schematisch und teilweise als Blockdiagramm die Struktur eines Abschnitts eines erfindungsgemäß gestalteten DRAM-Speichers;
  • 3A den zeitlichen Ablauf eines üblichen Schreib-Lesezyklus anhand der Potentiale auf den verbundenen MDQ/LDQ-Leitungen (eingangs bereits beschrieben) und
  • 3B den zeitlichen Ablauf eines Schreib-Lesezyklus gemäß der Erfindung.
  • In 2, die schematisch und teilweise als Blockschaltbild einen Abschnitt eines erfindungsgemäß gestalteten DRAM-Speichers zeigt, sind die mit 10 bezeichneten LDQ-Schalter im SA-Streifen 22 jeweils zwischen benachbarten LDQ-Segmenten I, II, III angeordnet und verbinden auf ein über eine an jedem LDQ-Schalter separat anschließende Leitung 12 zugeführtes Steuersignal hin die lokalen Datenleitungen LDQT und LDQC von zwei benachbarten LDQ-Segmenten. Es ist zu bemerken, dass die LDQ-Schalter 10 als FET-Transistorschalterpaare mit gemeinsamem Gateanschluss realisiert sind, an den die das Steuersignal zuführende Leitung 12 angeschlossen ist. Zur Erzeugung dieses Steuersignals sind im Chipgürtel UND-Glieder 11 angeordnet, die die EQL-Steuersignale 13 von zwei benachbarten EQL-Steuerschaltungen 6 und -verknüpfen. Mit den in 2 dargestellten erfindungsgemäßen zusätzlichen Elementen 10 und 11 wird, wie erwähnt, die Prechargeperformance verbessert. In allen anderen Details stimmt der in 2 gezeigte DRAM-Speicher mit dem zuvor erläuterten und in 1 gezeigten überein. Anhand der 3B, die den zeitlichen Ablauf eines erfindungsgemäßen Schreib-Lesezyklus zeigt, wird nun das erfindungsgemäße Verfahren zum Betrieb des oben erläuterten und in 2 gezeigten DRAM-Speichers erläutert.
  • In 3B, die den Zeitablauf eines Schreib-Lesezyklus mit den Potentialen auf den bei durchgeschaltetem MDQ-Schalter 5 mit den lokalen Datenleitungen LDQT, LDQC verbundenen Hauptdatenleitungen MDQT und MDQC zeigt, erfolgt nach dem während des Schreibens ergehenden CSL-Impulssignal der Prechargevorgang, der durch die EQL-Steuerschaltung 6 durchgeführt wird. Der Prechargepegel ist kein Mittenpegel sondern der volle Bitleitungspegel Vblh sowohl auf den wahren Leitungen MDQT/LDQT und den komplementären Leitungen MDQC/LDQC. Erfindungsgemäß werden nun während der Prechargephase die lokalen Datenleitungen LDQT einerseits und LDQC andererseits zweier benachbarter LDQ-Segmente durch die gepaarten FET-Transistorschalter des LDQ-Schalters 10 miteinander verbunden. Dadurch werden während der Prechargephase die lokalen Datenleitungen LDQT und LDQC von mindestens zwei EQL-Steuerschaltungen 6 zweier benachbarter LDQ-Segmente über die zugehörigen Hauptdatenleitungen und die durchgeschalteten MDQ-Schalter 5 vorgeladen (precharge). Da sich die Nachbar-LDQ-Segmente bereits schon länger im Precharge befinden, unterstützen diese den Ladungsausgleich und entschärfen so den hinsichtlich der Prechargezeit kritischen Lesezugriff auf das gleiche LDQ-Segment mit gegenüber dem vorangehenden Schreibvorgang invertierten Daten. Das jedem LDQ-Schalter 10 zugeordnete UND-Glied 11 verknüpft im Ausführungsbeispiel die die Prechargephase steuernden Precharge-Steuersignale 13 von den beiden benachbarten EQL-Steuerschaltungen 6.
  • In 3B zeigt eine dick ausgezogene Kurve L die neue Prechargeladefunktion mit der verkürzten neuen Prechargezeit tprecharge (neu). Die Verkürzung der Prechargezeit führt dazu, dass der Halbleiterspeicherbaustein mit höheren Frequenzen betrieben werden kann, bevor er bedingt durch den MDQ/LDQ-Precharge ausfällt. Diese Maßnahme wirkt sich somit in einer Verbesserung der Ausbeute funktionsfähiger Produkte und in einer Erhöhung der Toleranz zur Spezifikation aus.
    • 1
    Senseverstärker SA
    2
    Secondary Senseverstärker SSA
    3
    CSL-Schalter
    4
    CSL-Treiber
    5
    MDQ-Schalter
    6
    EQL-Steuerschaltung
    10
    LDQ-Schalter
    11
    UND-Glieder
    12
    LDQ-Schaltersteuerleitung
    13
    Precharge-Steuersignale
    20, 21
    Zellenblöcke
    22
    SA-Streifen
    BLT, BLC
    Bitleitungen
    LDQT, LDQC
    lokale Datenleitungen
    MDQT, MDQC
    Hauptdatenleitungen
    CSL
    Column-Select-Leitung
    Vblh
    volle Bitleitungsspannung
    L
    neue Precharge-Ladefunktion
    X
    Zeilenrichtung
    Y
    Spaltenrichtung
    I, II, III
    LDQ-Segmente

Claims (7)

  1. Integrierter DRAM-Halbleiterspeicher mit in Spaltenrichtung (Y) segmentierten lokalen Datenleitungen (LDQT, LDQC) und einem CSL-Schalter (3), der die lokalen Datenleitungen (LDQT, LDQC) auf ein über eine in Zeilenrichtung (X) laufende CSL-Leitung (CSL) zugeführtes Column-Select-Signal mit primären Senseverstärkern jeweils in einem Schreibzyklus und Lesezyklus zur Übergabe und Übernahme gespreizter Datensignale auf und von Bitleitungen (BLT, BLC) des jeweiligen Segments (I, II, III) verbindet, dadurch gekennzeichnet, dass an den Schnittstellen zwischen allen benachbarten Segmenten der lokalen Datenleitungen (LDQT, LDQC) zu ihrer Verbindung mit den lokalen Datenleitungen (LDQT, LDQC) benachbarter Segmente (I, II, III) LDQ-Schalter (10) angeordnet sind, die abhängig von einem jedem dieser LDQ-Schalter (10) separat zugeführten Steuersignal (12) während einer vor jedem Lesezyklus stattfindenden Prechargephase wenigstens zweier benachbarter LDQ-Segmente geschlossen und sonst geöffnet sind.
  2. DRAM-Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass jedem LDQ-Schalter (10) ein UND-Glied (11) zugeordnet ist, um die Prechargephasenbedingung der wenigstens zwei benachbarten LDQ-Segmente logisch zu verknüpfen und daraus das Steuersignal (12) für den jeweiligen LDQ-Schalter (10) zu erzeugen.
  3. DRAM-Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass alle lokalen Datenleitungen (LDQT, LDQC) eines Segments über einen MDQ-Schalter (5) mit einer in Zeilenrichtung (X) laufenden allen lokalen Datenleitungen eines Segments (I, II, III) gemeinsamen Hauptdatenleitung (MDQT, MDQC) und mit einem sekundären Senseverstärker (2) zur Übernahme/Übergabe gespreizter Datensignale (DQT, DQC) in einem Schreib-/Lesezyklus verbindbar sind.
  4. DRAM-Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass Zellenfelder des Halbleiterspeichers in Zeilenrichtung (X) in einzelne Zellenblöcke (20, 21) unterteilt sind, zwischen denen in Spaltenrichtung (Y) jeweils ein Senseverstärkerstreifen (22) mit den primären Senseverstärkern (1) und den zugehörigen CSL-Schaltern (3) verlaufen, wobei die lokalen Datenleitungen (LDQT, LDQC), die MDQ-Schalter (5) und die LDQ-Schalter (10) ebenfalls in diesem Senseverstärkerstreifen (22) und die sekundären Senseverstärker (2) und die das Steuersignal (12) erzeugenden UND-Glieder (11) in einem Chipgürtel des integrierten Halbleiterspeichers angeordnet sind.
  5. DRAM-Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Schreib- und Lesedaten komplementäre Daten sind und dass jeweils die lokalen Datenleitungen (LDQT, LDQC) und die Hauptdatenleitungen (MDQT, MDQC) als komplementäre Datenleitungen angeordnet sind.
  6. DRRM-Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, dass die CSL-Schalter (3), die MDQ-Schalter (5) und die LDQ-Schalter (10) jeweils für die komplementären lokalen und Hauptdatenleitungen als FET-Transistorpaare mit gemeinsamer Gateansteuerung angeordnet sind.
  7. Verfahren zum Betrieb eines integrierten DRAM-Halbleiterspeichers mit in Spaltenrichtung (Y) segmentierten lokalen Datenleitungen (LDQT, LDQC) und in Zeilenrichtung (X) laufenden Hauptdatenleitungen (MDQT, MDQC), wobei jede Hauptdatenleitung (MDQT, MDQC) allen lokalen Datenleitungen (LDQT, LDQC) eines LDQ-Segments (I, II, III) gemeinsam ist und die lokalen Datenleitungen (LDQT, LDQC) von einem CSL-Schalter (3) auf ein diesem zugeführtes Column-Select-Signal in einem Lesezyklus und einem Schreibzyklus mit einem primären Senseverstärker jeweils zum Lesen und Schreiben gespreizter Daten (DQT, DQC) verbunden werden, dadurch gekennzeichnet, dass die lokalen Datenleitungen (LDQT, LDQC) wenigstens zweier benachbarter LDQ-Segmente während einer Prechargephase vor jedem durch eine Aktivierung des CSL-Schalters mittels des Column-Select-Signals aktivierten Lesezyklus miteinander verbunden werden.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005045311A1 (de) * 2005-09-22 2007-04-05 Infineon Technologies Ag Halbleiterspeicher, insbesondere Halbleiterspeicher mit Leseverstärker und Bitleitungs-Schalter

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878313B1 (ko) * 2007-06-11 2009-01-14 주식회사 하이닉스반도체 데이터 입출력 라인 제어 회로 및 이를 포함하는 반도체집적 회로
US7684273B2 (en) * 2007-11-14 2010-03-23 Qimonda North America Corp. Sense amplifier biasing method and apparatus
KR100917627B1 (ko) * 2007-12-28 2009-09-17 주식회사 하이닉스반도체 반도체 메모리장치의 로컬 데이터 라인 제어회로 및제어방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19632780A1 (de) * 1996-08-15 1998-02-19 Ibm Verbesserter Restore für Speicherzellen mittels negativer Bitline-Selektion
US20020067653A1 (en) * 1996-03-11 2002-06-06 Kabushiki Kaisha Toshiba Semiconductor memory having an overlaid bus structure

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2313721A1 (de) * 1973-03-20 1974-10-03 Bayer Ag Neue 1-phenylsubstituierte 1,3,5triazine, verfahren zu ihrer herstellung, sowie ihre verwendung als arzneimittel
US4973599A (en) * 1989-03-14 1990-11-27 Hoffman-La Roche Inc. Phenylthioheterocyclic derivatives
US5028629A (en) * 1990-03-28 1991-07-02 Eli Lilly And Company 5-Lipoxygenase inhibitors
US5208253A (en) * 1992-02-24 1993-05-04 Warner-Lambert Company 3-alkyloxy-, aryloxy-, or arylalkyloxy-benzo(b) thiophene-2-carboxamides as inhibitors of cell adhesion
IL110159A0 (en) * 1993-06-30 1994-10-07 Wellcome Found Diaryl compounds, their preparation and pharmaceutical compositions containing them
DE4405830C2 (de) * 1994-02-23 1995-11-30 Merck Patent Gmbh Verfahren zur Herstellung von Zimtsäure-Derivaten
US5883106A (en) * 1994-10-18 1999-03-16 Pfizer Inc. 5-lipoxygenase inhibitors
DE19527305A1 (de) * 1995-07-26 1997-01-30 Hoechst Ag Substituierte Zimtsäureguanidide, Verfahren zu ihrer Herstellung, ihre Verwendung als Medikament oder Diagnostikum sowie sie enthaltendes Medikament
EP0912562A1 (de) * 1996-07-19 1999-05-06 Takeda Chemical Industries, Ltd. Heterocyclische verbindungen, ihre herstellung und verwendung
US5912266A (en) * 1996-08-21 1999-06-15 American Home Products Corporation Beta2 integrin cell adhesion molecule inhibitors
US6110922A (en) * 1998-12-29 2000-08-29 Abbott Laboratories Cell adhesion-inhibiting antiinflammatory and immune-suppressive compounds
JP2001202782A (ja) * 2000-01-21 2001-07-27 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020067653A1 (en) * 1996-03-11 2002-06-06 Kabushiki Kaisha Toshiba Semiconductor memory having an overlaid bus structure
DE19632780A1 (de) * 1996-08-15 1998-02-19 Ibm Verbesserter Restore für Speicherzellen mittels negativer Bitline-Selektion

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005045311A1 (de) * 2005-09-22 2007-04-05 Infineon Technologies Ag Halbleiterspeicher, insbesondere Halbleiterspeicher mit Leseverstärker und Bitleitungs-Schalter
DE102005045311B4 (de) * 2005-09-22 2007-05-10 Infineon Technologies Ag Halbleiterspeicher, insbesondere Halbleiterspeicher mit Leseverstärker und Bitleitungs-Schalter

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