DE10251527A1 - Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls - Google Patents
Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls Download PDFInfo
- Publication number
- DE10251527A1 DE10251527A1 DE10251527A DE10251527A DE10251527A1 DE 10251527 A1 DE10251527 A1 DE 10251527A1 DE 10251527 A DE10251527 A DE 10251527A DE 10251527 A DE10251527 A DE 10251527A DE 10251527 A1 DE10251527 A1 DE 10251527A1
- Authority
- DE
- Germany
- Prior art keywords
- bond
- memory module
- arrangement
- carrier substrate
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Wire Bonding (AREA)
Abstract
Der Erfindung, die ein Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls betrifft, in der zumindest zwei Speicherchips, zentrale, erste Bond-Pads aufweisend, auf einem Leitungsstrukturen, Kontakt-Pads und FBGA umfassenden Trägersubstrat direkt gestapelt und vertikal mit dem Trägersubstrat elektrisch kontaktiert werden, liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Speichermoduls mittels Stapelung und vertikalen elektrischen Kontaktierung geeigneter Einzelkomponenten darzustellen, welches kostenoptimal in die bestehende Herstellungs- und Prüftechnologie integrierbar ist und die Verlustrate der montierten Anordnungen reduziert. Dies wird dadurch gelöst, dass mehrere identische Speicherchips 2, deren erste Bond-Pads 7 an den Rand geführt werden, indem sie mit einer Metallisierung 4, die auf einem auf der aktiven Seite des Speicherchips 2 ausgeführten Interposer 3 aufgebracht ist und im Randbereich zweite Bond-Pads 8 aufweist, mittels geeigneter Verbindungsmittel elektrisch verbunden werden und deren zentrale Bereiche einschließlich der Verbindungsmittel mit einer Vergussmasse (Encapsulation) 5 versehen wird, die eine Erhöhung und einen ebenen oberen Abschluss aufweist, nebeneinander auf einem dielektrischen Substratstreifen 11, welcher Landing-Pads 10 aufweist, Face-up angeordnet werden, dass die zweiten Bond-Pads 8 mit den korrespondierenden Landing-Pads 10 mittels Bond-Verbindungsmittel elektrisch verbunden werden und dass auf jeder ...
Description
- Die Erfindung betrifft ein Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls, in der zumindest zwei Speicherchips, zentrale, erste Bond-Pads aufweisend, auf einem Leitungsstrukturen , Kontakt-Pads und rasterartig, flächig angeordneten Lotkugeln (FBGA) umfassenden Trägersubstrat direkt gestapelt und vertikal mit dem Trägersubstrat elektrisch kontaktiert werden.
- Ein allgemein bekanntes Verfahren zur Stapelung von Speicherchips ist das Stapeln zweier ungehäuster Bauteile. Hierbei wird der erste Speicherchip direkt auf dem Substrat platziert, indem auf die Substratmetallisierung Kontakthöcker (Lot-Bumps) aus lötfähigen Metalllegierungen aufgebracht werden und der Speicherchip mit seiner aktiven Seite nach unten (Face-down) mittels eines geeigneten Bondprozesses auf dem Substrat elektrisch kontaktiert wird. Der zweite, obere Speicherchip wird mit seiner aktiven Seite nach oben (Face-up) auf der Rückseite des unteren Speicherchips mechanisch fixiert. Die elektrische Kontaktierung des oberen Speicherchips mit dem Substrat erfolgt mit Drahtbondverbindungen. Da die Bond-Pads von Speicherchips mittig angeordnet sind und die elektrische Anschlüsse jeder Bond-Pad-Reihe des oberen auf der gleichen Seite wie die des unteren Speicherchips erfolgen muss, liegt ein besonderer Nachteil dieser gleichzeitigen Face-up- und Face-down-Anordnung der Speicherchips mit doppel- und mehrreihigen Bond-Pads in einem Stapel in der Notwendigkeit, die Drahtbondverbindungen zur elektrischen Kontaktierung des oberen Speicherchips untereinander zu kreuzen, wodurch Drahtbondverbindungen bis zu 10 mm Länge erforderlich sein können. Da an den Kreuzungspunkten sowohl die Berührung der Drahtbondverbindungen, als auch ihre gegenseitige thermische und elektrische Beeinflussung verhindert werden muss, ergeben sich zahlreiche technologische Probleme hinsichtlich des Ablaufs sowie hinsichtlich des Equipments.
- Nach der elektrischen Kontaktierung beider Speicherchips und damit erst nach der Fertigstellung der Stapelanordnung kann deren Test und Voralterungsprüfung (Burn-In) erfolgen, indem die Kontaktierungspunkte auf dem Substrat (Landing-Pads) mit Sonden kontaktiert und mit wechselnden Signalen beaufschlagt werden. Während des Produktionsprozesses und der Tests als fehlerhaft erkannte Anordnungen gehen in die Rework-Schleife. Der Test erst nach der Herstellung der Stapelanordnung führt zu einer deutlich höheren Verlustrate und somit wesentlich höherem Rework-Aufwand als üblicherweise bei Testung von Einzelkomponenten entstehen.
- Ein weiterer Nachteil dieser Lösung liegt im Handling der einzelnen Speicherchips als Stapelkomponenten, was zu hohen Anforderungen im Herstellungsprozess insbesondere hinsichtlich der Positioniergenauigkeit, der parallelen Ausrichtung des Chips zum Substrat und der Temperaturprofile von Chip und Substrat führt.
- Der Erfindung liegt demzufolge die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Speichermoduls mittels Stapelung und vertikalen elektrischen Kontaktierung geeigneter Einzelkomponenten darzustellen, welches kostenoptimal in die bestehende Herstellungs- und Prüftechnologie integrierbar ist und die Verlustrate der montierten Anordnungen reduziert.
- Erfindungsgemäß wird die Aufgabe dadurch gelöst, dass identische Speicherchips verwendet werden, deren Bond-Pads mit einer Metallisierung auf der aktiven Seite des Speicherchips elektrisch verbunden werden und die Metallisierung im Randbereich zweite Bond-Pads aufweist, dass der zentrale Bereich der Speicherchips mit einer Schutzmasse (Encapsulation) versehen wird, die einen ebenen oberen Abschluss aufweist, dass die Speicherchips nebeneinander auf einem dielektrischen Substratstreifen, welcher Landing-Pads aufweist, Face-up angeordnet werden, dass die zweiten Bond-Pads mit den korrespondierenden Landing-Pads mittels Bond-Verbindungsmittel elektrisch verbunden werden und dass auf jeder derart angeordneten Einzelkomponente zumindest eine weitere Einzelkomponente Face-up in gleicher Weise gestapelt und mit dem Substratstreifen kontaktiert wird. Nachfolgend wird der nun mehrere identische Stapel von Einzelkomponenten aufweisende Substratstreifen Face-down so auf dem Trägersubstrat abgelegt und befestigt, dass der erste Stapel auf einer definierten Stelle des Trägersubstrats zu liegen kommt und wird dieser Abschnitt des Substratstreifens, nahezu in der Größe eines Speicherchips, abgetrennt und somit die Bond-Verbindungsmittel zwischen den zweiten Bond-Pads und den Landing-Pads durchtrennt, wodurch freie Enden der Bond-Verbindungsmittel entstehen, die mit einem geeigneten Bond-Werkzeug eingefangen und auf den korrespondierenden Kontakt-Pads des Trägersubstrats gebondet werden.
- Die Metallisierung und kann ebenso wie die Encapsulation der zentralen Bereiche der Speicherchips mit den bekannten Verfahren hergestellt werden. So sind als Metallisierung sowohl Umverdrahtungsebenen (Reroute Layer), für deren Herstellung verschiedene Abscheide- und Strukturierungsverfahren in Abhängigkeit von den geforderten Eigenschaften der Leitbahnensysteme sowie der Bond-Pads, insbesondere den mechanischen, elektrischen oder Oberflächen- und gefügetechnischen Eigenschaften, zur Anwendung kommen, als auch Leitungsstrukturen aufweisende Interposer bekannt. Für die Herstellung der Encapsulation kommen als mögliche Verfahren das Printen, gemeint ist der Auftrag der Vergussmasse mittels Siebdruck, Molden, das Aufbringen eines mehrkomponentigen, bei Raumtemperatur festen Epoxydharzsystems, oder Dispensen, dem Massenauftrag mit Hilfe einer Dosiernadel und Druckluft, in Betracht. Ebenso sind für Bond-Verbindungen sowie für deren Herstellung verschiedene Materia lien und Verfahren der bekannten Technologien anwendbar. Die Umverdrahtung der zentralen Bond-Pads der Speicherchips in den Randbereich und die Herstellung der Encapsulation, die als Abstandshalter zwischen den Speicherchips innerhalb der Stapelanordnung fungiert, ermöglicht die Stapelung der Einzelkomponenten mit gleicher Ausrichtung, wodurch Stapelanordnungen herstellbar sind, die kurze, direkte elektrische Verbindungen zum Substratstreifen und nachfolgend zum Trägersubstrat und damit kurze Signallaufzeiten realisieren. Durch die Face-down Stapelung der Einzelkomponenten kann dieser Effekt noch verstärkt werden.
- Da die Stapelung der Einzelkomponenten erfolgt, indem die inaktive Rückseite eines Speicherchips auf der Encapsulation des darunter liegenden Speicherchips befestigt wird, ist ein ebener oberer Abschluss der Encapsulation erforderlich. Dieser nimmt eine Schicht zum Verkleben der Einzelkomponenten auf, zum Beispiel ein Klebeband oder ein gedrucktes, dünnschichtiges Klebematerial. Alternativ kann für die Encapsulation ein selbstklebendes Material verwendet werden, das die Fixierung der Einzelkomponenten übernimmt.
- Mit der Anordnung der Stapel auf einem Substratstreifen in einem Zwischenschritt um sie Face-down auf dem Trägersubstrat an definierter Stelle zu platzieren, wird das Handling der Einzelkomponenten entscheidend verbessert, was unter Anderem wiederum Einfluss auf die Effektivität des Herstellungsprozesses und die Zuverlässigkeit der Kontaktierungen, sowohl der mechanischen als auch der elektrischen, hat. So kann zum Beispiel die parallele Ausrichtung von Einzelkomponente und Trägersubstrat verbessert werden. Weiterhin liegen durch das Abtrennen eines Abschnittes des Substratstreifens und das gleichzeitige Durchtrennen der Bond-Verbindungen zwischen den äußeren Bond-Pads der Metallisierung und den Landing-Pads des Substratstreifens freie Enden der Bond-Verbindungsmittel in definierter Länge und Position vor, die den Einsatz zum Beispiel eines kammähnlichen Bond-Werkzeuges ermöglichen, der das Bonden aller vereinzelten Enden in einem Arbeitsschritt ausführen kann. Es ist in Abhängigkeit von den Anforderungen an den Herstellungsprozess und das Speichermodul jedoch auch ein vereinfachtes Werkzeug mit einer Führung, vergleichbar einem Schwalbenschwanz, möglich. Als Bond-Verbindungsmittel können insbesondere Drahtbond-, Leadbond- oder TAB-Verbindungen zum Einsatz kommen, während zum Bonden sowohl das US-Reibschweiß- als auch das Thermokompressionsschweißverfahren angewendet werden können.
- Neben der Anwendbarkeit der Standardverfahren und somit des Standardequipments liegt ein weiterer Vorteil der Erfindung im Schutz der elektrischen Verbindungen zwischen den zentralen Bond-Pads des Speicherchips und der Metallisierung durch die Encapsulation für die weiteren Prozessschritte der Stapelherstellung. Damit kann in einer besonders vorteilhaften Ausgestaltung der Erfindung jede Einzelkomponente vor der Stapelung dem Burn-In und den nachfolgenden Tests unterzogen werden, was eine deutliche Reduzierung der Verlustrate der montierten Stapelanordnungen ermöglicht.
- In einer weiteren Ausführung der Erfindung wird vor der Herstellung der elektrischen Verbindung zwischen den ersten Bond-Pads und der Metallisierung sowie vor der Herstellung der Encapsulation auf der Rückseite jedes Speicherchips ein Dielektrikum aufgebracht. Diese zusätzliche Schicht verbessert die elektrische Trennung zwischen den Einzelkomponenten und führt somit zu einer höheren Zuverlässigkeit des Speichermoduls.
- Ein besonders effektives Verfahren stellt eine Gestaltung der Erfindung dar, die dadurch charakterisiert ist, dass die Abtrennung eines Abschnittes des Face-down auf dem Trägersubstrat abgelegten und befestigten Substratstreifens mit einem der darauf angeordnetem Stapel, die Durchtrennung der Bond-Verbindungsmittel und die elektrische Verbindung der gestapelten Einzelkomponenten mit dem Trägersubstrat an den Trennstellen der einzelnen Bond-Verbindungsmittel in einem Arbeitsschritt mittels eines geeigneten Werkzeugs und einer geeigneter Bondtechnologie durchgeführt wird. Dieses Werkzeug könnte ein Stanz-Bond-Werkzeug sein, an dem kammähnliche Elemente vorhanden sind, die die Verbindungsmittel separat halten und führen können. Dieses Stanz-Bond-Werkzeug drückt unmittelbar nach dem Ausstanzen des Substratstreifens die Verbindungsmittel gegen das Trägersubstrat und stellt die Bondverbindungen mit einem der benannten Verfahren her.
- Um eine höhere Zuverlässigkeit der Bond-Verbindungen zu erreichen, werden in einer Ausgestaltung der Erfindung die Kontakt-Pads des Trägersubstrates im Vergleich zur umgebenden Substratoberfläche erhöht ausgeführt, wobei nachfolgend oder alternativ auf den Kontakt-Pads nach dem Bonden jeweils ein Sicherheitsbond hergestellt wird. Die Ausführung der Kontakt-Pads als Podest ist durch einen fotolithografischen Prozess mit Galvanik oder durch vorheriges Bumpen des Trägersubstrates möglich.
- Die Face-down-Anordnung gestattet in einer weiteren möglichen Verfahrensweise der Erfindung die direkte Kontaktierung der auf dem Substratstreifen vorgefertigten Stapelanordnung über geeignete Verfahren, insbesondere Löt- oder Reibschweißverbindungen. Somit ist es möglich, das Herstellungsverfahren dahingehend zu optimieren, dass insbesondere alle Kontakte der Metallisierung, parallel hergestellt werden können.
- Zum Schutz der Stapelanordnung und der elektrischen Kontaktierungen vor Umwelteinflüssen, die den Ausfall des Bauteiles bewirken können, sowie zur elektrischen Isolierung und Handhabung kann der Erfindungsgegenstand mit einem Gehäuse versehen werden. Auch hier kommen wieder bekannte Verfahren, wie zum Beispiel Plastik- oder Keramikgehäusetechnologien oder das Aufbringen einer Vergussmasse, die in Abhängigkeit vom verwendeten Epoxydharzsystem bei Raumtemperatur oder einer definierten Verarbeitungstemperatur vergossen wird und beispielsweise eine gute mechanische und chemische Beständigkeit aufweist.
- Nachfolgend soll die Erfindung an einem Ausführungsbeispiel nä her erläutert werden. In den zugehörigen Zeichnungen zeigen
-
1 die Querschnittsdarstellung einer Einzelkomponente, -
2 die Ansicht eines Streifensubstrates von oben, -
3 die Querschnittsdarstellung einer Stapelanordnung und -
4 die Querschnittsdarstellung einer gehäusten Stapelanordnung - In
1 ist eine Einzelkomponente1 dargestellt, die zur Herstellung einer Stapelanordnung eines Speichermoduls verwendet wird. Als Basiskomponente dient in diesem Ausführungsbeispiel ein Speicherchip2 mit doppelreihigen zentralen ersten Bond-Pads7 . Auf der aktiven Seite des Speicherchips2 ist eine Metallisierung4 erzeugt, die einen Interposer3 umfasst, auf dem mit einem geeigneten, nicht näher dargestellten Verfahren elektrische Leitungsstrukturen mit im Randbereich vorhandenen zweiten Bond-Pads8 hergestellt wurden. Die Metallisierung4 wird mittels Drahtbond-Verbindungen9 mit den ersten Bond-Pads7 des Speicherchips elektrisch verbunden. Auf den zentralen Bereich des Speicherchips2 einschließlich der Drahtbond-Verbindungen9 wird eine Vergussmasse eines Epoxydharzsystems mit einem ebenen oberen Abschluss aufgebracht, die die ersten Bond-Pads7 und die Drahtbond-Verbindungen9 vollständig einschließt, die zweiten Bond-Pads8 jedoch frei lässt. - Wie in
2 dargestellt, wird die Einzelkomponente1 in Reihe mit weiteren identischen Einzelkomponenten1 Face-up auf einen Substratstreifen11 geklebt. Anschließend werden die zweiten Bond-Pads8 mit den korrespondierenden Landing-Pads10 des Substratstreifens11 mittels Drahtbrücken12 , die als Bond-Verbindungsmittel dienen, elektrisch verbunden. Auf die Encapsulation5 wird nachfolgend durch Printen eine Klebstoffschicht6 aufgetragen und auf jede der auf dem Substratstreifen11 angeordneten Einzelkomponente1 eine weitere, identische Einzelkomponente1 fixiert, welche ebenfalls mittels Drahtbrü cken12 auf den Landing-Pads10 kontaktiert werden. - Auf einem Trägersubstrat
13 , das eine FBGA14 , eine obere 15 und untere 16 strukturierte Kupferebene, ein Laminat17 und Durchgänge18 durch das Laminat17 , zur Verbindung der oberen 15 mit der unteren 16 Kupferebene und somit mittelbar mit der FBGA14 , umfasst, werden mittels fotolithografischer Prozesse mit Galvanik zur Aufnahme der Stapelanordnung mit den Landing-Pads10 korrespondierende Podeste20 hergestellt, auf denen Kontakt-Pads19 aufgebracht werden. Der beschriebene Substratstreifen11 wird nun Face-down an einer definierten Stelle des derart vorbereiteten Trägersubstrats13 positioniert und mittels eines auf die Encapsulation5 des nunmehr untersten Einzelkomponente1 geprinteten Klebstoffes6 fixiert. Durch ein geeignetes, nicht näher dargestelltes Stanzwerkzeug wird anschließend ein Abschnitt aus dem Substratstreifen11 gestanzt, der nahezu den Umrissen der derart positionierten Stapelanordnung entspricht. Infolge des Ausstanzens werden gleichzeitig die Drahtbrücken12 durchtrennt, so das freie Enden21 der Drahtbrücken12 entstehen. Nachfolgend wird der Abschnitt des Substratstreifens11 von der Rückseite der nunmehr obersten Einzelkomponente1 der separierten Stapelanordnung entfernt. - Wie in
3 dargestellt werden mit einem kammähnlichen Bond-Werkzeug22 die freien Enden21 der Drahtbrücken12 eingefangen, separat gehalten und geführt und auf den korrespondierenden Kontakt-Pads19 gebondet und jeweils ein Sicherheitsbond23 auf jeden Bond-Anschluss gesetzt. - Nachfolgend wird, wie in
4 dargestellt die Stapelanordnung mit einem häusenden Element24 umgeben. -
- 1
- Einzelkomponente
- 2
- Speicherchip
- 3
- Interposer
- 4
- Metallisierung
- 5
- Encapsulation
- 6
- Klebstoff
- 7
- erste Bond-Pads
- 8
- zweite Bond-Pads
- 9
- Drahtbond-Verbindungen
- 10
- Landing-Pads
- 11
- Substratstreifen
- 12
- Drahtbrücken
- 13
- Trägersubstrat
- 14
- FBGA
- 15
- obere Kupferebene
- 16
- untere Kupferebene
- 17
- Laminat
- 18
- Durchgang
- 19
- Kontakt-Pads
- 20
- Podest
- 21
- freie Enden
- 22
- Bondwerkzeug
- 23
- Sicherheitsbond
- 24
- häusendes Element
Claims (10)
- Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls, in der zumindest zwei Speicherchips, zentrale, erste Bond-Pads aufweisend, auf einem Leitungsstrukturen , Kontakt-Pads und FBGA umfassenden Trägersubstrat direkt gestapelt und vertikal mit dem Trägersubstrat elektrisch kontaktiert werden dadurch gekennzeichnet, dass mehrere identische Speicherchips (
2 ), deren erste Bond-Pads (7 ) an den Rand geführt werden, indem sie mit einer Metallisierung (4 ), die auf einem auf der aktiven Seite des Speicherchip (2 ) ausgeführten Interposer (3 ) aufgebracht ist und im Randbereich zweite Bond-Pads (8 ) aufweist, mittels geeigneter Verbindungsmittel elektrisch verbunden werden und deren zentrale Bereiche einschließlich der Verbindungsmittel mit einer Vergussmasse (Encapsulation) (5 ) versehen wird, die eine Erhöhung und einen ebenen oberen Abschluss aufweist, nebeneinander auf einem dielektrischen Substratstreifen (11 ), welcher Landing-Pads aufweist, Face-up angeordnet werden, dass die zweiten Bond-Pads (8 ) mit den korrespondierenden Landing-Pads (10 ) mittels Bond-Verbindungsmittel elektrisch verbunden werden und dass auf jeder derart angeordneten Einzelkomponente zumindest eine weitere Einzelkomponente Face-up in gleicher Weise gestapelt und mit dem Substratstreifez (11 ) kontaktiert wird, dass der nun mehrere identische Stapel von Einzelkomponenten (1 ) aufweisende Substratstreifen (11 ) Face-down so auf dem Trägersubstrat (13 ) abgelegt wird, dass der erste Stapel auf einer definierten Stelle des Trägersubstrats (13) zu liegen kommt, dass dieser Ab schnitt des Substratstreifens (11 ), nahezu in der Größe eines Speicherchips (2 ), abgetrennt wird, wodurch die Bond-Verbindungsmittel zwischen den zweiten Bond-Pads (8 ) und den Landing-Pads (10 ) durchtrennt werden und freie Enden (21 ) der Bond-Verbindungsmittel entstehen, die mit einem geeigneten Bond-Werkzeug (22 ) vereinzelt, eingefangen und auf den korrespondierenden Kontakt-Pads (19 ) des Trägersubstrats (13 ) gebondet werden. - Verfahren zur Herstellung einer Anordnung eines Speichermoduls nach Anspruch 1 dadurch gekennzeichnet, dass die Einzelkomponenten (
1 ) vor der Stapelung mit den bekannten Verfahren dem Burn-In unterzogen und getestet werden. - Verfahren zur Herstellung einer Anordnung eines Speichermodul s nach einem der Ansprüche 1 oder 2 dadurch gekennzeichnet, dass die Stapelung erfolgt, indem jede Einzelkomponente (
1 ) mit der Rückseite direkt auf den ebenen oberen Abschluss der Encapsulation (5 ) der jeweils unteren Einzelkomponente (1 ) geklebt wird. - Verfahren zur Herstellung einer Anordnung eines Speichermodul s nach einem der Ansprüche 1 oder 2 dadurch gekennzeichnet , dass vor der Herstellung der elektrischen Verbindung zwischen den ersten Bond-Pads (
7 ) und der Metallisierung (4 ) sowie vor der Herstellung der Encapsulation (5 ) auf der Rückseite jedes Speicherchips (2 ) ein Dielektrikum aufgebracht wird. - Verfahren zur Herstellung einer Anordnung eines Speichermodul s nach einem der Ansprüche 1 bis 2 dadurch gekennzeichnet, dass die Abtrennung des Abschnittes des Substratstreifens (
11 ), die Durchtrennung der Bond-Verbindungsmittel und die elektrische Verbindung der gestapelten Einzelkomponenten (1 ) mit dem Trägersubstrat (13 ) an den Trennstellen der einzelnen Bond-Verbindungsmittel in einem Arbeitsschritt mittels eines geeigneten Werkzeugs und einer geeigneter Bondtechnologie durchgeführt wird. - Verfahren zur Herstellung einer Anordnung eines Speichermoduls nach einem der Ansprüche 1 bis 5 dadurch gekennzeichnet, dass die Kontakt-Pads (
19 ) des Trägersubstrats (13 ) im Vergleich zur umgebenden Substratoberfläche erhöht ausgeführt werden. - Verfahren zur Herstellung einer Anordnung eines Speichermoduls nach einem der Ansprüche 1 bis 7 dadurch gekennzeichnet, dass auf den Kontakt-Pads (
19 ) nach dem Bonden jeweils ein Sicherheitsbond (23 ) ausgeführt wird. - Verfahren zur Herstellung einer Anordnung eines Speichermodul s nach einem der Ansprüche 1 bis 7 dadurch gekennzeichnet, dass die untere Einzelkomponente (
1 ) über geeignete Verfahren direkt mit den Kontakt-Pads (19 ) des Trägersubstrats (13 ) verbunden wird. - Verfahren zur Herstellung einer Anordnung eines Speichermodul s nach einem der Ansprüche 1 bis 7 dadurch gekennzeichnet, dass das Speichermodul mit einem häusenden Element (
24 ) versehen wird. - Verfahren zur Herstellung einer Anordnung eines Speichermoduls nach Anspruch 9 dadurch gekennzeichnet, dass das häusende Element (
24 ) aus Vergussmasse hergestellt wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10251527A DE10251527B4 (de) | 2002-11-04 | 2002-11-04 | Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls |
US10/701,742 US7198979B2 (en) | 2002-11-04 | 2003-11-04 | Method for manufacturing a stack arrangement of a memory module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10251527A DE10251527B4 (de) | 2002-11-04 | 2002-11-04 | Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10251527A1 true DE10251527A1 (de) | 2004-05-19 |
DE10251527B4 DE10251527B4 (de) | 2007-01-25 |
Family
ID=32115257
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10251527A Expired - Fee Related DE10251527B4 (de) | 2002-11-04 | 2002-11-04 | Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls |
Country Status (2)
Country | Link |
---|---|
US (1) | US7198979B2 (de) |
DE (1) | DE10251527B4 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007028179A1 (de) * | 2007-06-20 | 2008-12-24 | Christian Großekathöfer | Frei gestaltbarer Datenträger (für Film, Musik & Multimediadaten) |
DE102008022977A1 (de) * | 2008-05-09 | 2009-04-09 | Siemens Medical Instruments Pte. Ltd. | Schaltung mit selbsthaftender Kapselung, Herstellungsverfahren und Hörhilfe |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004281634A (ja) * | 2003-03-14 | 2004-10-07 | Renesas Technology Corp | 積層実装型半導体装置の製造方法 |
US7030489B2 (en) * | 2003-07-31 | 2006-04-18 | Samsung Electronics Co., Ltd. | Multi-chip module having bonding wires and method of fabricating the same |
US7307348B2 (en) * | 2005-12-07 | 2007-12-11 | Micron Technology, Inc. | Semiconductor components having through wire interconnects (TWI) |
US7667333B2 (en) | 2006-01-27 | 2010-02-23 | Infineon Technologies Ag | Stack of semiconductor chips |
US7659612B2 (en) | 2006-04-24 | 2010-02-09 | Micron Technology, Inc. | Semiconductor components having encapsulated through wire interconnects (TWI) |
US8124451B2 (en) | 2007-09-21 | 2012-02-28 | Stats Chippac Ltd. | Integrated circuit packaging system with interposer |
JP5469546B2 (ja) | 2010-06-22 | 2014-04-16 | 株式会社ジェイデバイス | 半導体装置の製造方法 |
JP5606243B2 (ja) | 2010-09-24 | 2014-10-15 | 株式会社ジェイデバイス | 半導体装置の製造方法 |
US9480161B2 (en) * | 2014-01-17 | 2016-10-25 | Freescale Semiconductor, Inc. | Thin low profile strip dual in-line memory module |
US10002653B2 (en) | 2014-10-28 | 2018-06-19 | Nxp Usa, Inc. | Die stack address bus having a programmable width |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08250651A (ja) * | 1995-03-10 | 1996-09-27 | Nippon Steel Corp | 半導体パッケージ |
JPH11135714A (ja) * | 1997-10-29 | 1999-05-21 | Rohm Co Ltd | 半導体装置 |
JP2002261233A (ja) * | 2001-03-05 | 2002-09-13 | Sony Corp | 半導体装置及びその製造方法 |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1985002060A1 (fr) * | 1983-10-24 | 1985-05-09 | Sintra-Alcatel, S.A. | Procede de substitution d'un composant electronique connecte aux pistes conductrices d'un substrat porteur |
US5012323A (en) * | 1989-11-20 | 1991-04-30 | Micron Technology, Inc. | Double-die semiconductor package having a back-bonded die and a face-bonded die interconnected on a single leadframe |
US5953216A (en) * | 1997-08-20 | 1999-09-14 | Micron Technology | Method and apparatus for replacing a defective integrated circuit device |
JP3481444B2 (ja) * | 1998-01-14 | 2003-12-22 | シャープ株式会社 | 半導体装置及びその製造方法 |
US6329709B1 (en) * | 1998-05-11 | 2001-12-11 | Micron Technology, Inc. | Interconnections for a semiconductor device |
US6451624B1 (en) * | 1998-06-05 | 2002-09-17 | Micron Technology, Inc. | Stackable semiconductor package having conductive layer and insulating layers and method of fabrication |
US6495442B1 (en) * | 2000-10-18 | 2002-12-17 | Magic Corporation | Post passivation interconnection schemes on top of the IC chips |
US6917525B2 (en) * | 2001-11-27 | 2005-07-12 | Nanonexus, Inc. | Construction structures and manufacturing processes for probe card assemblies and packages having wafer level springs |
KR20010064907A (ko) * | 1999-12-20 | 2001-07-11 | 마이클 디. 오브라이언 | 와이어본딩 방법 및 이를 이용한 반도체패키지 |
JP2001196529A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置及びその配線方法 |
JP3522177B2 (ja) * | 2000-02-21 | 2004-04-26 | 株式会社三井ハイテック | 半導体装置の製造方法 |
US6531784B1 (en) * | 2000-06-02 | 2003-03-11 | Amkor Technology, Inc. | Semiconductor package with spacer strips |
US6326698B1 (en) * | 2000-06-08 | 2001-12-04 | Micron Technology, Inc. | Semiconductor devices having protective layers thereon through which contact pads are exposed and stereolithographic methods of fabricating such semiconductor devices |
SG102591A1 (en) * | 2000-09-01 | 2004-03-26 | Micron Technology Inc | Dual loc semiconductor assembly employing floating lead finger structure |
TW473965B (en) * | 2000-09-04 | 2002-01-21 | Siliconware Precision Industries Co Ltd | Thin type semiconductor device and the manufacturing method thereof |
US6700186B2 (en) * | 2000-12-21 | 2004-03-02 | Mitsui High-Tec, Inc. | Lead frame for a semiconductor device, a semiconductor device made from the lead frame, and a method of making a semiconductor device |
JP4501279B2 (ja) * | 2000-12-27 | 2010-07-14 | ソニー株式会社 | 集積型電子部品及びその集積方法 |
US6472741B1 (en) * | 2001-07-14 | 2002-10-29 | Siliconware Precision Industries Co., Ltd. | Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same |
JP4790157B2 (ja) * | 2001-06-07 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100415279B1 (ko) * | 2001-06-26 | 2004-01-16 | 삼성전자주식회사 | 칩 적층 패키지 및 그 제조 방법 |
JP2003023134A (ja) * | 2001-07-09 | 2003-01-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
TW558772B (en) * | 2001-08-08 | 2003-10-21 | Matsushita Electric Ind Co Ltd | Semiconductor wafer, semiconductor device and fabrication method thereof |
SG117395A1 (en) * | 2001-08-29 | 2005-12-29 | Micron Technology Inc | Wire bonded microelectronic device assemblies and methods of manufacturing same |
US6847105B2 (en) * | 2001-09-21 | 2005-01-25 | Micron Technology, Inc. | Bumping technology in stacked die configurations |
KR20030027413A (ko) * | 2001-09-28 | 2003-04-07 | 삼성전자주식회사 | 칩 사이에 스페이서가 삽입된 멀티 칩 패키지와 그 제조방법 |
JP3977049B2 (ja) * | 2001-10-18 | 2007-09-19 | 株式会社ルネサステクノロジ | 半導体装置及びその半導体装置を組み込んだ電子装置 |
US6538313B1 (en) * | 2001-11-13 | 2003-03-25 | National Semiconductor Corporation | IC package with integral substrate capacitor |
US6611052B2 (en) * | 2001-11-16 | 2003-08-26 | Micron Technology, Inc. | Wafer level stackable semiconductor package |
US8089142B2 (en) * | 2002-02-13 | 2012-01-03 | Micron Technology, Inc. | Methods and apparatus for a stacked-die interposer |
US6885093B2 (en) * | 2002-02-28 | 2005-04-26 | Freescale Semiconductor, Inc. | Stacked die semiconductor device |
US6683385B2 (en) * | 2002-04-23 | 2004-01-27 | Ultratera Corporation | Low profile stack semiconductor package |
-
2002
- 2002-11-04 DE DE10251527A patent/DE10251527B4/de not_active Expired - Fee Related
-
2003
- 2003-11-04 US US10/701,742 patent/US7198979B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08250651A (ja) * | 1995-03-10 | 1996-09-27 | Nippon Steel Corp | 半導体パッケージ |
JPH11135714A (ja) * | 1997-10-29 | 1999-05-21 | Rohm Co Ltd | 半導体装置 |
JP2002261233A (ja) * | 2001-03-05 | 2002-09-13 | Sony Corp | 半導体装置及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007028179A1 (de) * | 2007-06-20 | 2008-12-24 | Christian Großekathöfer | Frei gestaltbarer Datenträger (für Film, Musik & Multimediadaten) |
DE102008022977A1 (de) * | 2008-05-09 | 2009-04-09 | Siemens Medical Instruments Pte. Ltd. | Schaltung mit selbsthaftender Kapselung, Herstellungsverfahren und Hörhilfe |
Also Published As
Publication number | Publication date |
---|---|
US7198979B2 (en) | 2007-04-03 |
US20040126910A1 (en) | 2004-07-01 |
DE10251527B4 (de) | 2007-01-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10333841B4 (de) | Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils | |
DE102012107760B4 (de) | Bauelement und Verfahren für Lötverbindungen | |
DE60101159T2 (de) | Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene | |
DE69526895T2 (de) | Verfahren zur Herstellung einer halbleitenden Anordnung und einer Halbleiterscheibe | |
DE69411535T2 (de) | Bandtest von kontaktmatrix-verbundenen chips | |
DE10157280B4 (de) | Verfahren zum Anschließen von Schaltungseinheiten | |
DE69533336T2 (de) | Testkarte und ihre anwendung | |
DE69533041T2 (de) | Montage von federelementen auf halbleiterbauteilen | |
DE10251530B4 (de) | Stapelanordnung eines Speichermoduls | |
DE112014002910B4 (de) | Verfahren zum Detektieren der Ausrichtung von in Z-Richtung gestapelter mehrerer Halbleiterchips eines Halbleiterbauelements | |
DE102014100509B4 (de) | Verfahren zur herstellung und testung eines chipgehäuses | |
DE10142120A1 (de) | Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung | |
DE102014106158B4 (de) | Verfahren zum Testen von elektronischen Bauteilen und Halbleiterstreifenanordnung | |
DE102010060798B4 (de) | Verfahren zum Verpacken einer Halbleitervorrichtung mit einer Klemme | |
DE10142119B4 (de) | Elektronisches Bauteil und Verfahren zu seiner Herstellung | |
DE10251527B4 (de) | Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls | |
DE69004581T2 (de) | Plastikumhüllte Hybrid-Halbleiteranordnung. | |
EP1688997B1 (de) | Elektronisches Bauteil mit gestapelten Halbleiterchips | |
DE10124970B4 (de) | Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung | |
DE112005003629T5 (de) | IC-Baugruppe und Verfahren zur Herstellung einer IC-Baugruppe | |
DE10142117A1 (de) | Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung | |
DE19716342A1 (de) | Verfahren zur Herstellung einer Chipkarte | |
DE10255289A1 (de) | Elektronisches Bauteil mit gestapelten Halbleiterchips in paralleler Anordnung und Verfahren zu dessen Herstellung | |
DE102004005586B3 (de) | Halbleiterbauteil mit einem Halbleiterchipstapel auf einer Umverdrahtungsplatte und Herstellung desselben | |
DE102007002807B4 (de) | Chipanordnung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
|
8339 | Ceased/non-payment of the annual fee |