DE10216707C1 - Schaltungsanordnung zum Schalten von hohen Spannungen - Google Patents

Abstract

Eine Schaltungsanordnung zum Schalten von hohen Spannungen weist einen Eingang 1, einen Ausgang 2 und einen Steueranschluß 3 auf. Es sind mehrere in Reihe geschaltete Schaltglieder 4, 5, 6, 7 vorhanden, welche jeweils eine Eingangs-Elektrode 4E, 5E, 6E, 7E und eine Ausgangs-Elektrode 4A, 5A, 6A, 7A und eine Steuer-Elektrode 4S, 5S, 6S, 7S haben, wobei die Ausgangs-Elektrode 4A des am unteren Ende der Reihenschaltung angeordneten Schaltgliedes 4 den Ausgang 2 der Schaltungsanordnung bildet und die Eingangs-Elektrode 7E des am oberen Ende der Reihenschaltung angeordneten Schaltgliedes 7 den Eingang 1 der Schaltungsanordnung bildet. Die Steuer-Elektrode 4 des am unteren Ende der Reihenschaltung angeordneten Schaltgliedes 4 bildet den Steueranschluß 3 der Schaltungsanordnung. Des weiteren sind die Steuerelektroden 5S, 6S, 7S der oberhalb des unteren Schaltgliedes 4 angeordneten Schaltglieder 5, 6, 7 jeweils mit dem Eingang 8E, 9E, 10E einer einen Eingang 8E, 9E, 10E, einen Ausgang 8A, 9A, 10A und einen Steuereingang 8S, 9S, 10S aufweisenden schaltbaren Stromsenke 8, 9, 10 verbunden. Der Steuereingang 8S, 9S, 10S der Stromsenke 8, 9, 10 ist mit der Eingangs-Elektrode 4A des am unteren Ende der Reihenschaltung angeordneten Schaltgliedes 4 beziehungsweise jeweils darunter angeordneten Schaltglieder 5, 6 verbunden.

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Schalten von hohen Spannungen, mit einem Eingang, einem Aus­ gang und einem Steueranschluß, wobei mehrere in Reihe geschaltete Schaltglieder vorhanden sind, welche jeweils eine Eingangs-Elektrode, eine Ausgangs-Elektrode und eine Steuer Elektrode haben, wobei die Ausgangs-Elektrode des am unteren Ende der Reihenschaltung angeordneten Schaltglieds den Ausgang der Schaltungs­ anordnung bildet und die Eingangs-Elektrode des am oberen Ende der Reihen­ schaltung angeordneten Schaltglieds den Eingang der Schaltungsanordnung bildet.

Eine derartige Schaltungsanordnung ist beispielsweise aus der DE 36 30 775 A1 bekannt. Dadurch, daß mehrere Schaltglieder in Reihe geschaltet sind, teilt sich die Schaltspannung auf die einzelnen Schaltglieder auf. Die mit einer derartigen Schal­ tungsanordnung schaltbare Spannung entspricht somit der Summe der mit einem einzelnen Schaltglied schaltbaren Spannung.

Sofern die Schaltglieder nicht gleichzeitig durchschalten, kann an einzelnen Schalt­ gliedern während des Schaltens kurzzeitig eine überhöhte Spannung anstehen, wo­ durch das Schaltglied zerstört werden kann. Um dies zu verhindern, ist es erforder­ lich, daß die Schaltglieder gleichzeitig durchgeschaltet werden. Hierzu sind die Steu­ ereingänge der Schaltglieder jeweils mit einem Ferritkern-Impulsübertrager verbun­ den, deren Primärkreise von einer einzigen durchgehend für Hochspannung isolier­ ten Leitung gebildet werden, welche einmal durch sämtliche Ringkerne der Impuls­ übertrager geführt ist. Bei einem Stromfluß durch die Leitung werden durch alle Im­ pulsübertrager zeitlich gleich Spannungsimpulse auf die Steueranschlüsse der Schaltglieder übertragen, wodurch ein synchrones Einschalten gewährleistet werden soll.

Nachteilig bei der bekannten Schaltungsanordnung ist jedoch, daß die Schaltglieder alle gleiches Schaltverhalten haben müssen. Dies bedingt, daß in einer Schaltungs­ anordnung nur ausgewählte Schaltglieder verwendet werden können, was sich nachteilig auf die Kosten auswirkt.

Aus der DE 199 26 109 A1 ist ein Leistungsschalter gemäß dem Oberbegriff des Patentanspruchs 1 bekannt, mit einem Eingang, einem Ausgang und einem Steueranschluß. Es sind mehrere in Reihe geschaltete Feldeffekttransistoren vorhanden, von denen der Source-Anschluß des am unteren Ende der Reihenschaltung angeordneten Feldeffekttransistors den Ausgang der Schaltungsanordnung bildet. Der Drain-Anschluß des am oberen Ende der Reihen­ schaltung angeordneten Feldeffekttransistors bildet den Eingang der Schaltungsan­ ordnung. Der Gate-Anschluß des am unteren Ende der Reihenschaltung angeord­ neten Feldeffekttransistors bildet den Steueranschluß der Schaltungsanordnung. Der Gate-Anschluß der oberhalb des unteren Feldeffekttransistors angeordneten Fel­ deffekttransistoren ist jeweils mit dem Source-Anschluß eines weiteren Feldeffekttran­ sistors verbunden, dessen Gate-Anschluß mit dem Drain-Anschluß des unteren Fel­ deffekttransistors beziehungsweise der jeweils darunter angeordneten Feldeffekt­ transistoren verbunden ist.

Der Drain-Anschluß der weiteren Feldeffekttransistoren ist jeweils mit dem Gate- Anschluß des Feldeffekttransistors verbunden, dessen Drain-Anschluß mit dem Ga­ te-Anschluß des betreffenden weiteren Feldeffekttransistors verbunden ist. Hierdurch ist der Strom durch die weiteren Feldeffekttransistoren nicht regelbar.

Des weiteren ist aus der GB 1403249 eine Schaltungsanordnung bekannt, mit meh­ reren in Reihe geschalteten Transistoren. Die Transistoren weisen jeweils einen Wi­ derstand zwischen Basis und Emitter auf, wodurch der Strom durch die Transistoren einstellbar ist.

Es ist Aufgabe der Erfindung, eine eingangs genannte Schaltungsanordnung derart auszubilden, daß sie mit Schaltgliedern unterschiedlichen Schaltverhaltens ein zu­ verlässiges Schalten einer hohen Spannung gewährleistet.

Die Lösung dieser Aufgabe ergibt sich aus den Merkmalen des kennzeichnenden Teils des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Gemäß der Erfindung ist eine Schaltungsanordnung zum Schalten von hohen Span­ nungen, mit einem Eingang, einem Ausgang und einem Steueranschluß, wobei meh­ rere in Reihe geschaltete Schaltglieder vorhanden sind, welche jeweils eine Ein­ gangs-Elektrode, eine Ausgangs-Elektrode und eine Steuer-Elektrode haben, wobei die Ausgangs-Elektrode des am unteren Ende der Reihenschaltung angeordneten Schaltgliedes den Ausgang der Schaltungsanordnung bildet und die Eingangs- Elektrode des am oberen Ende der Reihenschaltung angeordneten Schaltgliedes den Eingang der Schaltungsanordnung bildet, wobei die Steuer-Elektrode des am unteren Ende der Reihenschaltung angeordneten Schalt­ gliedes den Steueranschluß der Schaltungsanordnung bildet und die Steuer- Elektroden der oberhalb des unteren Schaltgliedes angeordneten Schaltglieder je­ weils mit dem Eingang einer einen Eingang, einen Ausgang und einen Steuerein­ gang aufweisenden schaltbaren Stromsenke verbunden sind, deren Steuereingang jeweils mit der Eingangs-Elektrode des unteren Schaltgliedes beziehungsweise der jeweils darunter angeordneten Schaltglieder verbunden ist.

Dadurch, daß die Steuer-Elektrode des am unteren Ende der Reihenschaltung an­ geordneten Schaftgliedes den Steueranschluß der Schaltungsanordnung bildet und die Steuer-Elektroden der oberhalb des unteren Schaltgliedes angeordneten Schalt­ glieder jeweils mit dem Eingang einer schaltbaren Stromsenke verbunden sind, de­ ren Steuereingang jeweils mit der Eingangs-Elektrode des jeweils darunter angeord­ neten Schaltgliedes verbunden ist, wird in vorteilhafter Weise erreicht, daß beim An­ legen eines Schaltsignals am Eingang der Schaltungsanordnung zunächst das am unteren Ende der Reihenschaltung angeordnete Schaltglied durchschaltet. Hierdurch wird die Stromsenke ausgeschaltet, deren Eingang mit dem Steuereingang des da­ rüberliegenden Schaltgliedes verbunden ist. Hierdurch wird auch dieses Schaltglied durchgeschaltet, wodurch auch die Stromsenke ausgeschaltet wird, deren Steuer­ eingang mit der Eingangs-Elektrode des betreffenden Schaltglieds verbunden ist. Da der Eingang der betreffenden Stromsenke mit dem Steuereingang des wiederum oberhalb angeordneten Schaltgliedes verbunden ist, wird auch dieses Schaltglied durchgeschaltet. Dieser Vorgang pflanzt sich fort, bis alle Schaltglieder durchge­ schaltet sind. Wenn das letzte Schaltglied, das heißt das am oberen Ende der Rei­ henschaltung angeordnete Schaltglied durchgeschaltet ist, ist die Hochspannung durchgeschaltet.

Beim Ausschalten der Schaltungsanordnung geschieht genau das Umgekehrte. Es wird soviel Strom von den Steuereingängen der Schaltglieder über die Stromsenken abgeleitet, bis die Schaltglieder sperren.

Die erfindungsgemäße Schaltungsanordnung hat den großen Vorteil, daß sie mit herkömmlichen Bauelementen realisiert werden kann. Eine Selektion der Bauele­ mente ist nicht erforderlich. Als Schaltglieder lassen sich beispielsweise herkömmli­ che Feldeffekttransistoren als auch bipolare Transistoren oder IGBT's verwenden.

Bei der Erfindung ist vorgesehen, daß die Aus­ gänge der Stromsenken jeweils mit der Ausgangs-Elektrode des Schaltgliedes ver­ bunden sind, dessen Eingangs-Elektrode mit dem Steuereingang der betreffenden Stromsenke verbunden ist. Hierdurch wird der durch die Stromsenke fließende Strom auf einfache Weise abgeleitet.

Als besonders vorteilhaft hat sich eine Ausführungsform der Erfindung herausge­ stellt, bei der der Steuereingang der mit der Steuer-Elektrode des oberen Schaltglie­ des verbundenen Stromsenke mit einer Stromquelle verbunden ist. Hierdurch ist ge­ währleistet, daß die in der Reihenschaltung am oberen Ende angeordnete letzte Stromsenke auch dann mit einem den Ausschaltzustand der Stromsenke aufrechter­ haltenden Strom versorgt wird, wenn das am oberen Ende der Reihenschaltung an­ geordnete Schaltglied ausgeschaltet ist. Denn in diesem Zustand kann durch das obere Schaltglied kein Strom mehr fließen, wodurch der Steuereingang der am obe­ ren Ende angeordneten letzten Stromsenke den für ihren Einschaltzustand erforder­ lichen Strom nicht mehr erhalten würde. Die Stromsenke würde daher wieder aus­ schalten, was ein Einschalten des am oberen Ende der Reihenschaltung angeord­ neten Schaltgliedes bewirken würde. Das am oberen Ende der Reihenschaltung an­ geordnete Schaltglied würde daher Schwingen.

Besonders vorteilhaft ist es, wenn die Stromquelle und die Stromsenken als Kon­ stantstromquelle beziehungsweise Konstantstromsenken ausgebildet ist bezie­ hungsweise sind.

Bei einer weiteren besonderen Ausführungsform der Erfindung ist vorgesehen, daß zwischen den Eingangs-Elektroden und den Steuer-Elektroden der Schaltglieder je­ weils wenigstens eine Zenerdiode angeordnet ist. Hierdurch wird in vorteilhafter Wei­ se erreicht, daß die Spannung zwischen der Eingangs-Elektrode und der Steuer- Elektrode auf einen Maximalwert begrenzt ist.

In gleicher Weise vorteilhaft ist es, wenn zwischen den Steuer Elektroden und den Ausgangs-Elektroden der Schaltglieder jeweils wenigstens eine Zenerdiode ange­ ordnet ist. Auch hierdurch wird die Spannung zwischen der Steuer-Elektrode und der Ausgangs-Elektrode des jeweiligen Schaltgliedes auf einen Maximalwert begrenzt.

Als besonders vorteilhaft hat sich auch eine Ausführungsform der Erfindung heraus­ gestellt, bei der in Reihe mit jedem Schaltglied jeweils ein Strombegrenzungsglied geschaltet ist, welches jeweils den Strom durch das betreffende Schaltglied auf ei­ nen Maximalwert begrenzt. Hierdurch wird in vorteilhafter Weise erreicht, daß sich beim Abschalten der Schaltglieder bei einem Überstrom an einem Schaltglied eine unzulässig hohe Spannung beziehungsweise Verlustleistung ausbildet. Denn, würde bei einem Überstrom nur ein Schaltglied abgeschaltet, so würde an ihm nahezu die gesamte zu schaltende Spannung abfallen. Hierdurch würde das Schaltglied zerstört werden. Um dies zu verhindern, ist jedem Schaltglied ein eigenes Strombegren­ zungsglied zugeordnet. Hierdurch werden bei einem Überstrom alle Schaltglieder nahezu gleichzeitig sperren, wodurch sich die zu schaltende Spannung auf alle Schaltglieder aufteilt. Zwar würde der Aufbau der Sperrspannung durch die betref­ fenden Zenerdioden auf einen Maximalwert begrenzt werden, jedoch würde dies ein Schwingen des Sperrverhaltens des Schaltglieds hervorrufen. Des weiteren würde ohne die Strombegrenzungsglieder der Strom bei einem Kurzschluß durch die hohe zu schaltende Spannung so groß werden, daß die zulässige Verlustleistung wesent­ lich überschritten würde, was eine Zerstörung des Schaltgliedes zur Folge hätte.

Des weiteren läßt sich durch die Strombegrenzungsglieder in vorteilhafter Weise das Ausschalten der gesamten Schaltungsanordnung bei einem Überstrom realisieren. Hierzu braucht beim Erkennen einer Stromerhöhung lediglich das an der Steuere­ lektrode des am unteren Ende der Schaltungsanordnung angeordneten Schaltglie­ des anliegende Signal unterbrochen zu werden. So kann beispielsweise, sofern dies vorteilhaft sein sollte, bei einem Kurzschluß der durch die Strombegrenzungsglieder auf einen Maximalwert begrenzte Strom für einige Mikrosekunden oder Millisekunden zugelassen werden, und danach die Schaltungsanordnung beispielsweise durch Unterbrechen des Eingangssignals der Schaltungsanordnung ausgeschaltet werden.

Der besondere Vorteil der erfindungsgemäßen Schaltungsanordnung besteht darin, daß Standardbauelemente ohne besondere Selektion verwendet werden können. Hierdurch kann die Schaltungsanordnung sehr günstig aufgebaut werden. Mit der erfindungsgemäßen Schaltungsanordnung können Schaltzeiten im Bereich von Nanosekunden erreicht werden. Dies ist erheblich schneller als bei Relais, wobei durch die erfindungsgemäße Schaltungsanordnung auch durch Kontaktabbrand vor­ handene Probleme vermieden werden können.

Die erfindungsgemäße Schaltungsanordnung ist wegen ihres systematischen, re­ gelmäßigen Aufbaus an beliebige Bedürfnisse anpaßbar, so daß sie vielseitig ver­ wendbar ist.

Weitere Einzelheiten, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung eines besonderen Ausführungsbeispiels unter Bezugnahme auf die Zeichnung.

Es zeigt

Fig. 1 eine erste Ausführungsform einer erfindungsgemäßen Schaltungsan­ ordnung und

Fig. 2 eine zweite Ausführungsform einer erfindungsgemäßen Schaltungsan­ ordnung, welche eine Überstrombegrenzung aufweist.

Wie Fig. 1 entnommen werden kann, ist ein Ende eines Lastwiderstands 24a mit einer Spannungsquelle 24 verbunden, deren Spannung über etwa 2 kV beträgt. Das andere Ende des Lastwiderstands 24a ist mit dem Eingang 1 einer erfindungsgemä­ ßen Schaltungsanordnung verbunden. Der Ausgang 2 der erfindungsgemäßen Schaltungsanordnung ist mit dem anderen Ende der Hochspannungsquelle 24 ver­ bunden, welches auch an Masse liegt. Am Steuereingang 3 der erfindungsgemäßen Schaltungsanordnung ist ein Signalgeber 25, welcher ein Signal zum Einschalten der erfindungsgemäßen Schaltungsanordnung abgibt, verbunden. Das andere Ende des Signalgebers 25 ist mit dem Ausgang 2 der erfindungsgemäßen Schaltungsanord­ nung verbunden.

Die erfindungsgemäße Schaltungsanordnung weist vier in Reihe geschaltete als N- Kanal-Feldeffekttransistoren (FET) ausgebildete Schaltglieder 4, 5, 6, 7 auf. Der die Eingangs-Elektrode 7E bildende Drain 7E des am oberen Ende der Reihenschaltung angeordneten vierten FET 7 ist mit dem Ausgang 1 der Schaltungsanordnung ver­ bunden. Die die Ausgangs-Elektrode 4A bildende Source 4a des am unteren Ende der Schaltungsanordnung angeordneten ersten FET 4 ist mit dem Ausgang 2 der Schaltungsanordnung verbunden.

Der Drain 4E des am unteren Ende der Schaltungsanordnung angeordneten ersten FET 4 ist mit der Source 5A des über den am unteren Ende der Reihenschaltung angeordneten ersten FET 4 angeordneten zweiten FET 5 verbunden. Die Source 6A des oberhalb des zweiten FET 5 angeordneten dritten FET 6 ist mit dem Drain 5E des zweiten FET 5 verbunden. Die Source 7A des am oberen Ende der Reihen­ schaltung angeordneten vierten FET 7 ist mit dem Drain 6E des dritten FET 6 ver­ bunden.

Das den Steuereingang 4S des ersten FET 4 bildende Gate 4S ist über einen Wider­ stand 26a mit dem Emitter eines PNP-Schalttransistors 26 verbunden, dessen Basis mit dem Steuereingang 3 der Schaltungsanordnung verbunden ist. Der Kollektor des Transistors 26 ist mit Masse verbunden.

Der Drain 4E des ersten FET 4 ist über drei in Reihe geschaltete erste Zenerdioden 12 und einen Widerstand 12a mit dem Gate 4S des ersten FET 4 verbunden. Das Gate 4S des ersten FET 4 ist des weiteren über eine zweite Zenerdiode 16 mit der Source 4A des ersten FET 4 verbunden. Des weiteren ist die Drain 4E des ersten FET 4 über einen Widerstand 27 mit dem Gate 4S des ersten FET 4 verbunden.

Der Drain 5E des zweiten FET 5 ist über drei in Reihe geschaltete dritte Zenerdioden 13 und einen Widerstand 13a mit dem Gate 5S des ersten FET 5 verbunden. Das Gate 5S des zweiten FET 5 ist des weiteren über eine vierte Zenerdiode 17 mit der Source 5A des zweiten FET 5 verbunden. Des weiteren ist die Drain 5E des ersten FET 5 über einen Widerstand 28 mit dem Gate 5S des zweiten FET 5 verbunden.

Der Drain 6E des dritten FET 6 ist über drei in Reihe geschaltete fünfte Zenerdioden 14 und einen Widerstand 14a mit dem Gate 6S des dritten FET 6 verbunden. Das Gate 6S des dritten FET 6 ist des weiteren über eine sechste Zenerdiode 18 mit der Source 6A des dritten FET 6 verbunden. Des weiteren ist die Drain 6E des dritten FET 6 über einen Widerstand 29 mit dem Gate 6S des dritten FET 6 verbunden.

Der Drain 7E des vierten FET 7 ist über drei in Reihe geschaltete siebte Zenerdioden 15 und einen Widerstand 15a mit dem Gate 7S des vierten FET 7 verbunden. Das Gate 7S des vierten FET 7 ist des weiteren über eine achte Zenerdiode 19 mit der Source 7A des vierten FET 7 verbunden. Des weiteren ist die Drain 7E des vierten FET 7 über einen Widerstand 30 mit dem Gate 7S des vierten FET 7 verbunden.

Der Drain 4E des ersten FET 4 ist auch über eine neunte Z-Diode 34 mit dem Steu­ ereingang 8S einer ersten steuerbaren Stromsenke 8 verbunden. Die Stromsenke 8 ist in herkömmlicher Weise aufgebaut, so daß es hierzu keiner näheren Erläuterung bedarf. Der Ausgang 8A der ersten Stromsenke 8 ist mit der Source 4A des ersten FET 4 verbunden. Der Eingang 8E der ersten Stromsenke 8 ist über einen ersten Widerstand 31 mit dem Gate 5S des zweiten FET 5 verbunden.

Der Drain 5E des zweiten FET 5 ist auch über eine zehnte Z-Diode 35 mit dem Steuereingang 9S einer zweiten steuerbaren Stromsenke 9 verbunden. Die Strom­ senke 9 ist in herkömmlicher Weise aufgebaut, so daß es hierzu keiner näheren Er­ läuterung bedarf. Der Ausgang 9A der zweiten Stromsenke 9 ist mit der Source 5A des zweiten FET 5 verbunden. Der Eingang 9E der zweiten Stromsenke 9 ist über einen zweiten Widerstand 32 mit dem Gate 6S des dritten FET 6 verbunden.

Der Drain 6E des dritten FET 6 ist über eine elfte Z-Diode 36 mit dem Steuereingang 10S einer dritten steuerbaren Stromsenke 10 verbunden. Die Stromsenke 10 ist in herkömmlicher Weise aufgebaut, so daß es hierzu keiner näheren Erläuterung be­ darf. Der Ausgang 10A der dritten Stromsenke 10 ist mit der Source 6A des dritten FET 6 verbunden. Der Eingang 10E der dritten Stromsenke 10 ist über einen dritten Widerstand 33 mit dem Gate 7S des vierten FET 7 verbunden.

Die Stromsenken 8, 9, 10 sind als Konstantstromsenken ausgebildet.

Der Drain 7E des vierten FET 7 ist mit dem Eingang 11E einer Konstantstromquelle 11 verbunden. Der Ausgang 11A der Konstantstromquelle 11 ist über die elfte Z-Diode 36 mit dem Steuereingang 10S der dritten Stromsenke 10 verbunden. Die Konstantstromquelle 11 ist in herkömmlicher Weise aufgebaut, so daß auf eine nä­ here Erläuterung verzichtet werden kann.

Die Funktionsweise der erfindungsgemäßen Schaltungsanordnung ist wie folgt:
Wird mittels des Signalgebers 25 an die Basis des Transistors 26 ein Signal ange­ legt, sperrt der Transistor 26. Hierdurch steigt die Spannung am Gate 4S des ersten FET 4 an, was zur Folge hat, daß der erste FET 4 leitend wird und das Potential am Drain 4E des ersten FET 4 abfällt. Erreicht das Potential am Drain 4E des ersten FET 4 einen Wert, der unter der Schwellenspannung der neunten Zenerdiode 34 liegt, fällt das Potential am Steuereingang 8S der ersten Stromsenke 8 ab. Hierdurch sperrt die erste Stromsenke 8.

Dadurch, daß die erste Stromsenke 8 sperrt wird dem Gate 5S des zweiten FET 5 über den Widerstand 31 kein Strom mehr entzogen. Dies hat zur Folge, daß die Spannung am Gate 5S des zweiten FET 5 ansteigt, was wiederum zu Folge hat, daß der zweite FET 5 durchschaltet. Hierdurch fällt die Spannung am Drain 5E des zweiten FET 5 ab. Fällt sie unter den Wert der Schwellenspannung der zehnten Zenerdiode 35, sperrt die zweite Stromsenke 9E, was wiederum zur Folge hat, daß die Spannung am Gate 6S des dritten FET 6 ansteigt. Hierdurch bedingt schaltet der dritte FET 6 durch, was zur Folge hat, daß auch die dritte Stromsenke 10 sperrt.

Der vorstehend beschriebene Vorgang beziehungsweise der entsprechende Aufbau ließe sich beliebig lange fortsetzen, so daß mit der erfindungsgemäßen Schaltungs­ anordnung beliebig hohe Spannungen geschaltet werden können.

Da der am oberen Ende der Reihenschaltung angeordnete vierte FET 7 keinen wei­ teren FET zum Durchschalten veranlassen muß, kann die den darunter angeordne­ ten FET 6, 5, 4 jeweils zugeordnete Stromsenke 10, 9, 8 entfallen.

Damit die dritte Stromsenke 10 ihren Betrieb im ausgeschalteten Zustand des vierten FET 7 aufrechterhalten kann, ist ihr Steuereingang 10S über die elfte Zenerdiode 36 mit dem Ausgang 11A der Konstantstromquelle 11 verbunden.

Hierdurch wird erreicht, daß der für den Ausschaltzustand des vierten FET 7 erfor­ derlichen Einschaltzustand der dritten Stromsenke 10 beim Sperren des vierten FET 7 gewährleistet ist. Denn wenn der vierte FET 7 sperrt, fließt durch ihn kein Strom mehr, so daß der Steuereingang 10S der dritten Stromsenke 10 nicht mehr den für den Einschaltzustand der dritten Stromsenke 10 erforderlichen Steuerstrom erhalten kann. Die dritte Stromsenke 10 will daher wieder ausschalten, was ein Einschalten des vierten FET 7 zur Folge hätte. Dies hätte ein Schwingen der betreffenden Schaltglieder zur Folge. Um dies zu verhindern, ist der Steuereingang 10S über die elfte Zenerdiode 36 mit dem Ausgang 11 an der Konstantstromquelle 11 verbunden. Hierdurch wird der Steuereingang 10S der dritten Stromsenke 10 während des Sper­ rens des vierten FET 7 mit dem zum Einschalten der dritten Stromsenke 10 erforder­ lichen Steuerstrom versorgt.

Wird das vom Signalgeber 25 an die Basis des Transistors 26 angelegte Signal Null, schaltet der Transistor 26 durch. Hierdurch sinkt das Potential am Gate 4S des er­ sten FET 4 ab. Der erste FET 4 sperrt, wodurch die Spannung an seinem Drain 4E ansteigt. Erreicht die Spannung einen Wert, der über der Schwellenspannung der neunten Z-Diode 34 liegt, schaltet die erste Stromsenke 8 ein, wodurch sie dem Gate 5S des zweiten FET 5 soviel Strom entzieht, daß der zweite FET 5 sperrt. Hierdurch steigt die Spannung an seinem Drain 5E an, wodurch die zweite Stromsenke 9 ein­ geschaltet wird, was wiederum zu Folge hat, daß der dritte FET 6 sperrt. Dieses wie­ derum hat zur Folge, daß die dritte Stromsenke 10 eingeschaltet wird, wodurch auch der am oberen Ende der Reihenschaltung angeordnete vierte FET 7 sperrt. Nach­ dem auch der vierte FET 7 sperrt, ist die Schaltungsanordnung ausgeschaltet, so daß über den Lastwiderstand 23 kein Strom mehr fließen kann.

Die in Fig. 2 dargestellte Schaltungsanordnung entspricht im wesentlichen der in Fig. 1 dargestellten Schaltungsanordnung. Gleiche Elemente sind daher mit den selben Bezugszeichen versehen.

Der Unterschied zu der in Fig. 1 dargestellten Schaltungsanordnung besteht darin, daß in Reihe mit jedem FET eine Strombegrenzung geschaltet ist. So ist die Source 4A des ersten FET 4 mit dem Eingang einer ersten Strombegrenzung 20 verbunden.

Die erste Strombegrenzung 20 weist einen vierten Widerstand 37 auf, welcher mit dem ersten FET 4 in Reihe geschaltet ist. Der mit der Source 4a des ersten FET 4 verbundene Anschluß des vierten Widerstands 34 ist mit der Basis eines NPN- Transistors 38 verbunden. Der andere Anschluß des vierten Widerstands 34 sowie der Emitter des Transistors 38 sind mit Masse verbunden. Der Kollektor des Transi­ stors 38 ist über einen fünften Widerstand 39 mit dem Gate 4S des ersten FET 4 verbunden.

Erhöht sich der durch den vierten Widerstand 37 fließende Strom, entzieht der Transistor 35 dem Gate 4S des ersten FET 4 über den fünften Widerstand 39 Strom, wodurch dieser zu sperren beginnt. Hierdurch verringert sich der vom ersten FET 4 durchgeschaltete und über den vierten Widerstand 37 fließende Strom soweit, bis sich ein Gleichgewichtszustand einstellt. Im Falle eines beispielsweise bei einem Kurzschluß auftretenden sehr hohen Überstromes schaltet der Transistor 38 voll­ ständig durch, wodurch der erste FET 4 vollständig sperrt. Hierdurch würde nahezu die gesamte Spannung der Spannungsquelle 24 am ersten FET 4 abfallen.

Um dies zu verhindern, ist die Source 5a des zweiten FET 5 mit dem Eingang einer zweiten Strombegrenzung 21 verbunden. Ebenso ist die Source 6a des dritten FET 6 mit dem Eingang einer dritten Strombegrenzung 22 und dies Source 7a des vierten FET 7 mit dem Eingang einer vierten Strombegrenzung 23 verbunden. Die Funktion der zweiten Strombegrenzung 21, der dritten Strombegrenzung 22 und der vierten Strombegrenzung 23 ist dieselbe, wie die Funktion der ersten Strombegrenzung 20.

Das heißt, im Falle eines beispielsweise bei Kurzschluß entstehenden Überstromes fangen alle FET 4, 5, 6, 7 nahezu gleichzeitig an zu sperren, wodurch sich die Span­ nung der Spannungsquelle 24 auf alle FET 4, 5, 6, 7 aufteilt. Hierdurch wird vermie­ den, daß die an den FET 4, 5, 6, 7 abfallende Spannung unzulässig hohe Werte er­ reicht.

Claims (6)

1. Schaltungsanordnung zum Schalten von hohen Spannungen, mit einem Eingang (1), einem Ausgang (2) und einem Steueranschluß (3), wobei mehrere in Reihe ge­ schaltete Schaltglieder (4, 5, 6, 7) vorhanden sind, welche jeweils eine Eingangs- Elektrode (4E, 5E, 6E, 7E), eine Ausgangs-Elektrode (4A, 5A, 6A, 7A) und eine Steuer Elektrode (4S, 5S, 6S, 7S) haben, wobei die Ausgangs-Elektrode (4A) des am unteren Ende der Reihenschaltung angeordneten Schaltgliedes (4) den Ausgang (2) der Schaltungsanordnung bildet und die Eingangs-Elektrode (7E) des am oberen Ende der Reihenschaltung angeordneten Schaltgliedes (7) den Eingang (1) der Schaltungsanordnung bildet, wobei die Steuer-Elektrode (4S) des am unteren Ende der Reihenschaltung angeordneten Schaltgliedes (4) den Steueranschluß (3) der Schaltungsanordnung bildet und die Steuer-Elektroden (5S, 65, 7S) der oberhalb des unteren Schaltgliedes (4) angeordneten Schaltglieder (5, 6, 7) jeweils mit dem Eingang (8E, 9E, 10E) einer einen Eingang (8E, 9E, 10E), einen Ausgang (8A, 9A, 10A) und einen Steuereingang (8S, 9S, 10S) aufweisenden schaltbaren Stromsenke (8, 9, 10) verbunden sind, deren Steuereingang (8S, 9S, 10S) mit der Eingangs- Elektrode (4A, 5A, 6A) des am unteren Ende der Reihenschaltung angeordneten Schaltgliedes (4) beziehungsweise der jeweils darunter angeordneten Schaltglieder (5, 6) verbunden ist. dadurch gekennzeichnet, daß die Ausgänge (8A, 9A, 10A) der Stromsenken (8, 9, 10) jeweils mit der Aus­ gangs-Elektrode (4A, 5A, 6A) des Schaltgliedes (4, 5, 6) verbunden sind, dessen Eingangs-Elektrode (4E, 5E, 6E) mit dem Steuereingang (8S, 9S, 10S) der betref­ fenden Stromsenke (8, 9, 10) verbunden ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Steuereingang (10E) der mit der Steuer Elektrode (7S) des oberen Schalt­ gliedes (7) verbundenen Stromsenke (10) mit einer Stromquelle (11) verbunden ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Stromquelle (11) und/oder die Stromsenken (8, 9, 10) als Konstantstrom­ quelle beziehungsweise Konstantstromsenken ausgebildet sind.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zwischen den Eingangs-Elektroden (4E, 5E, 6E, 7E) und den Steuer Elektroden (4S, 5S, 6S, 7S) der Schaltglieder wenigstens eine Zenerdiode (12, 13, 14, 15) an­ geordnet ist.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zwischen den Steuer-Elektroden (4S, 5S, 6S, 7S) und den Ausgangs-Elektroden (4A, 5A, 6A, 7A) der Schaltglieder (4, 5, 6, 7) wenigstens eine Zenerdiode (16, 17, 18, 19) angeordnet ist.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß in Reihe mit jedem Schaltglied (4, 5, 6, 7) jeweils ein Strombegrenzungsglied (20, 21, 22, 23) geschaltet ist, welches jeweils den Strom durch das betreffende Schaltglied (4, 5, 6, 7) auf einen Maximalwert begrenzt.