DE10215365A1 - Transistorstruktur unter Verwendung von Epitaxialschichten und Verfahren zur Herstellung derselben - Google Patents

Transistorstruktur unter Verwendung von Epitaxialschichten und Verfahren zur Herstellung derselben

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Abstract

Es sind erste und zweite Epitaxialschichten über der Oberfläche eines Halbleitersubstrats voneinander beabstandet angeordnet. Eine Gate-Elektrode ist über der Oberfläche des Substrats ausgebildet und erstreckt sich innerhalb eines Spaltes, der zwischen der ersten und der zweiten Epitaxialschicht festgelegt ist und die teilweise sowohl die erste als auch die zweite Epitaxialschicht benachbart dem Spalt überlappt. Es sind erste und zweite Fremdstoffzonen wenigstens teilweise innerhalb der ersten und der zweiten Epitaxialschicht jeweils enthalten und es ist eine Gateisolierschicht zwischen der Gate-Elektrode und dem Halbleitersubstrat gelegen. Eine nicht planare Kanalzone kann innerhalb der Abschnitte der ersten und zweiten Epitaxialschicht festgelegt sein, die durch die Gate-Elektrode überlappt werden, und innerhalb eines Oberflächenabschnitts des Halbleitersubstrats, der zwischen der ersten und der zweiten Epitaxialschicht gelegen ist.

Description

    HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung
  • Die Erfindung betrifft allgemein Halbleitervorrichtungs-Strukturen und Herstellungsverfahren für diese und die Erfindung betrifft spezieller Halbleitervorrichtungen mit nicht planaren Kanal-Strukturen, welche die Kanallängen derselben erhöhen, und Verfahren zur Herstellung solcher Vorrichtungen.
    • 2. Beschreibung des Standes der Technik
  • Halbleitervorrichtungen wie z. B. Feldeffekttransistoren (FETs) werden bei Niedrigenergieanwendungen zunehmend bedeutungsvoller. Die FET Vorrichtungen werden auf immer kleinere Abmaße reduziert, so daß die Hersteller Transistorkonstruktionen ausfindig machen müssen, um eine optimale Vorrichtungsqualität beizubehalten.
  • Eine herkömmliche Transistorstruktur und Herstellungsverfahren für dieselbe wird nun unter Hinweis auf Fig. 1 beschrieben.
  • Gemäß Fig. 1 wird eine Vorrichtungs-Isolierschicht auf einer vorbestimmten Zone eines Siliziumsubstrats 10 ausgebildet und es wird dann eine Gate-Oxidschicht 12 und eine Gate-Elektrode 16 auf dem Siliziumsubstrat 10 ausgebildet. Als nächstes wird ein Oxid- oder ein Nitrid-Abstandshalter 18 an den Seiten der Gate-Elektrode 16ausgebildet und es wird dann eine Ionenimplantation in solcher Weise durchgeführt, daß Source/Drain-Zonen 20 mit einer leicht dotierten Drain (LDD)-Konfiguration gebildet werden.
  • Da die Integration von Halbleitervorrichtungen zunimmt, wird es erforderlich die Größe der Transistoren von solchen Vorrichtungen zu reduzieren. Beispielsweise wird bei herkömmlichen Speicherzellenkonstruktionen, die Planar-Transistoren verwenden wie beispielsweise die Vorrichtung, die in Fig. 1 gezeigt ist, die Zellengröße minimiert, indem die lithographischen Merkmale F skaliert werden, wobei F die minimale Leitungsbreite der Merkmalsgröße ist, die mit Hilfe von Lithographie als Muster hergestellt werden kann. Wenn demzufolge eine minimale Zellengröße erhalten werden soll, ist es erforderlich die Größe des Transistors so weit wie möglich zu reduzieren. Dies reduziert seinerseits wiederum die Kanallänge der Vorrichtung.
  • Wenn jedoch die Kanallänge vermindert wird, treten Qualitätsverschlechterungen in der Vorrichtung auf. Die elektrischen Eigenschaften der Vorrichtung wie beispielsweise die Heißträger-Injektion, der Drain-Leckstrom und die Durchschlagsspannung werden schlecht. Bei einer Speicherzelle, die solch eine Vorrichtung enthält, nimmt die Datenfesthaltezeit ab und der Energieverbrauch nimmt zu und zwar aufgrund der resultierenden Kurzkanal-Effekte.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung ist wenigstens teilweise gekennzeichnet durch einen Transistor, der eine nicht planare Kanalstruktur besitzt, bei der die Epitaxialschichten dazu verwendet werden, um eine angehobene oder erhobene Quellenzone und Drainzone über einem Siliziumsubstrat auszubilden, und durch ein Verfahren zur Herstellung solch eines Transistors.
  • Gemäß einem Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung ein Halbleitersubstrat mit einer Oberfläche, und mit ersten und zweiten Epitaxialschichten, die voneinander über der Oberfläche eines Halbleitersubstrat beabstandet sind. Eine Gate-Elektrode ist über der Oberfläche des Substrats ausgebildet und erstreckt sich innerhalb eines Spaltes, der zwischen der ersten und der zweiten Epitaxialschicht festgelegt ist, und die teilweise jede der ersten und zweiten Epitaxialschichten benachbart dem Spalt überlappt. Es sind erste und zweite Fremdstoffzonen wenigstens zum Teil innerhalb der ersten und der zweiten Epitaxialschicht jeweils enthalten und es ist eine Gate-Isolierschicht zwischen der Gate-Elektrode und dem Halbleitersubstrat gelegen.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung umfaßt ein Verfahren zur Herstellung einer Halbleitervorrichtung das selektive Wachsenlassen einer ersten und einer zweiten Epitaxialschicht über einer Oberfläche eines Halbleitersubstrats, Ausbilden einer Gate-Isolierschicht über wenigstens einem Abschnitt der ersten und der zweiten Epitaxialschicht und der Oberfläche des Halbleitersubstrats, Ausbilden einer Gate-Elektrode über der Gate-Isolierschicht in solcher Weise, daß sich die Gate-Elektrode innerhalb eines Spaltes erstreckt, der zwischen der ersten und der zweiten Epitaxialschicht festgelegt ist und teilweise jede der ersten und zweiten Epitaxialschichten benachbart dem Spalt überlappt, und Ausbilden von ersten und zweiten Fremdstoffzonen jeweils innerhalb der ersten und der zweiten Epitxialschicht.
  • Gemäß der Erfindung kann eine nicht planare Kanalzone innerhalb von Abschnitten der ersten und der zweiten Epitaxialschicht festgelegt sein, die durch die Gate- Elektrode überlappt werden, und innerhalb eines Oberflächenabschnitts des Halbleitersubstrats festgelegt sein, der zwischen der ersten und der zweiten Epitaxialschicht gelegen ist.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Diese und andere Merkmale und Vorteile der Erfindung ergeben sich klarer aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen. Es ist wichtig aufzuzeigen, daß die Darstellungen nicht notwendiger Weise maßstabsgetreu gezeichnet sind, und daß es andere Ausführungsformen der Erfindung geben kann, die nicht spezifisch veranschaulicht sind, jedoch in den Rahmen der vorliegenden Erfindung fallen.
  • Fig. 1 zeigt eine herkömmliche Transistorstruktur;
  • Fig. 2A bis 2J zeigen Schnittansichten, die ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einem oder mehreren Prinzipien der vorliegenden Erfindung veranschaulichen;
  • Fig. 3A bis 3B zeigen eine Draufsicht-Layoutansicht der Halbleitervorrichtung, die in den Fig. 2A-2J veranschaulicht ist;
  • Fig. 4A bis 4B sind Querschnittsansichten, die ein anderes Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einem oder mehreren Prinzipien der vorliegenden Erfindung veranschaulichen.
    • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Im folgenden werden Ausführungsformen der vorliegenden Erfindung in Einzelheiten unter Hinweis auf die beigefügten Zeichnungen beschrieben.
  • Die Fig. 2A bis 2J zeigen Schnittansichten einer Vorrichtung, die ein Verfahren zur Herstellung eines Transistors einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulichen.
  • Gemäß den Fig. 2A bis 2C ist eine Vorrichtungs-Isolierschicht auf einem Siliziumsubstrat 30 ausgebildet, wodurch eine aktive Zone 31 und eine Feldzone 32 festgelegt werden. Dann wird eine Opfer-Oxidschicht 34 aus Tetraethylortholsilikat (TEOS) ausgebildet. Es sollte nun ein Si Wachstum auf der Opfer-Oxidschicht 34 während eines nachfolgenden selektiven epitaxialen Wachstumsprozesses (SEG) entstehen und es sollte die Ätzrate der Opfer-Oxidschicht 34 größer gewählt werden als eine hochdichte Plasma (HDP) Oxidschicht, die für die Vorrichtungs-Isolationsschicht verwendet wird.
  • Als nächstes wird ein Photoresist-Muster 36 mit Hilfe eines photolithographischen Prozesses auf der Opfer-Oxidschicht 34 ausgebildet. Ein Teil der Opfer-Oxidschicht 34 in der aktiven Zone 31 auf dem Siliziumsubstrat 30 wird unter Verwendung des Photoresist-Musters 36 als Maske geätzt, wodurch ein Opfer-Oxidschichtmuster 35 gebildet wird. Um das Opfer-Oxidschichtmuster 35 auszubilden, können sowohl ein Trockenätzverfahren als auch ein Feuchtätzverfahren verwendet werden, es tritt jedoch während des Trockenätzverfahrens eine Beschädigung auf der Oberfläche der aktiven Zone 31 auf, auf der die Epitaxial-Si-Schichten wachsen sollen. Es ist daher zu bevorzugen, daß das Opfer-Oxidschichtmuster 35 unter Anwendung eines Feuchtätzprozesses ausgebildet wird.
  • Dann wird, wie in Fig. 2C gezeigt ist, das Opfer-Oxidschichtmuster 35 aufeinanderfolgend auf dem Siliziumsubstrat ausgebildet, indem das Photoresistmsuter 36 mit Hilfe eines Photoresist-Abstreifprozesses entfernt wird.
  • Gemäß Fig. 2D wird eine epitaxiale Siliziumschicht 38 selektiv auf den freigelegten Abschnitt der aktiven Zone 31 auf dem Siliziumsubstrat 30 wachsen gelassen und zwar mit Hilfe eines chemischen Niederdruck-Dampfniederschlagsverfahren (LPCVD). Bei dem selektiven epitaxialen Wachstumsprozeß (SEG) sollten keine epitaxialen Siliziumschichten auf dem Opfer-Oxidschichtmuster 35 wachsen, welches auf dem Siliziumsubstrat 30 ausgebildet ist, und auch nicht auf der Oxidschicht einer Isolierzone 32.
  • Fig. 3A zeigt eine Draufsicht auf ein Layout des Halbleitersubstrats von Fig. 2D. Wie in Fig. 3A gezeigt ist, tritt eine seitliche epitaxiale Überwachstumserscheinung (ELO) während des SEG Prozesses auf und zwar derart, daß die epitaxiale Schicht vertikal und seitlich wächst. Obwohl daher die Epitaxialschichten 38 selektiv lediglich auf den ausgewählten Abschnitten der aktiven Zone 31 wachsen sollten, erstrecken sie sich zur Feldzone 32 hin. Jedoch sollten die Epitaxialschichten 38 keinen Kontakt mit anderen Epitaxialschichten 38 in einer benachbarten aktiven Zone 31 haben. Somit wird die Dicke der Epitaxialschichten 38 unter Heranziehung oder Berücksichtigung eines Intervallabstandes zwischen benachbarten aktiven Zonen 31 festgelegt und dieser Abstand wird durch Design-Regeln der Vorrichtung gesteuert.
  • Gemäß Fig. 2E wird das Opfer-Oxidschichtmuster 35 durch einen Feucht-Reinigungsprozeß entfernt. Wenn das Opfer-Oxidschichtmuster 35 entfernt wird, wird ein Ätzen der Feldoxidschicht 32 dann minimal gehalten, indem man Feuchtreinigungsbedingungen anwendet, bei denen eine hohe Ätzselektivität in Bezug auf die Oxidschicht der Feldzone 32 realisiert wird. Dann wird eine Gate-Oxidschicht 40 auf dem freigelegten Siliziumsubstrat 30 und den Epitaxialschichten 38 als eine thermische Oxidschicht eines Metalloxid-Silizium-Feldeffekttransistors (MOSFET) niedergeschlagen.
  • Gemäß Fig. 2F wird eine Gate-Elektrodenschicht 43 des MOSFET auf der Gate- Oxidschicht 40 ausgebildet. Die Gate-Elektrodenschicht 43 wird aus dotiertem Polysilizium gebildet.
  • Gemäß Fig. 2G wird die Oberfläche der Gate-Elektrodenschicht 43 mit Hilfe eines chemisch mechanischen Polierprozesses (CMP) planiert. Um den Rand mit einer Tiefe eines Fokus (DOF) zu erhalten, wenn ein nachfolgendes Gate-Elektrodenmuster ausgebildet wird, wird ein gekrümmter Abschnitt der Gate-Elektrodenschicht 43 unter Verwendung des CMP Prozesses entfernt.
  • Gemäß Fig. 2H wird eine leitende Schicht 46 mit einem niedrigen Widerstand beispielsweise aus einem Metall wie Wolfram (W), WSix oder CoSix auf der Gate- Elektrodenschicht 43 niedergeschlagen. Als nächstes wird eine isolierende Schicht 48 beispielsweise SiN, ein Hochtemperaturoxid (HTO) oder ein hochdichtes Plasmaoxid (HDP) auf der leitenden Schicht 46 niedergeschlagen, die als Hartmaske bei einem nachfolgenden Prozeß gemäß Ausbildung eines Musters verwendet wird.
  • Gemäß Fig. 21 wurde ein Gatemuster 50, welches eine Gateoxidschicht 40, eine Gate-Polysiliziumschicht 43, die leitende Schicht 46 mit niedrigem Widerstand und die Maskenisolierschicht 48 enthält, in einem gestapelten Muster auf dem Siliziumsubstrat 30 mit Hilfe eines photolithographischen Prozesses ausgebildet.
  • Wie in Fig. 21 gezeigt ist, sind Source/Drain-Dotierungsschichten dadurch ausgebildet worden, indem eine niedrige Konzentration von Fremdstoffionen in die Epitaxialschichten 38 implantiert wurde, die zu beiden Seiten des Gatemusters 50 freiliegen.
  • Aus Fig. 3B kann ersehen werden, daß die Epitaxialschichten 38 Teile der Gate- Elektroden 43 und der Feldzone 32 überlappen.
  • Gemäß Fig. 2J wurde eine Isolierschicht aus SiN oder HTO auf der gesamten Oberfläche des Siliziumsubstrats 30 niedergeschlagen und wurde dann geätzt, um Seitenwände oder Abstandshalter 56 auf beiden Seiten des Gatemusters 50 auszubilden. Als nächstes werden die Source/Drain-Übergänge 54 dadurch ausgebildet, indem eine hohe Konzentration von Fremdstoffionen implantiert wird, wodurch dann der MOSFET komplettiert wird. Im Falle eines N-MOSFET wird eine Dotierungsschicht mit einer hohen Konzentration auf der Oberfläche der epitaxialen Siliziumschicht ausgebildet und zwar unter Verwendung von Dosierungen von Arsen (As) in einer Konzentration von 1 × 1015 bis 5 × 1015 bei einer Energie von 5-30 KeV. Im Falle eines P-MOSFET wird eine Dotierungsschicht auf der Oberfläche der epitaxialen Siliziumschicht dadurch ausgebildet, indem Dosierungen von Bordifluorid (BF2) oder Bor (B) in einer Konzentration von 1 × 1015 bis 5 × 1015 bei einer Energie von 10-30 KeV verwendet werden.
  • Die Fig. 4A-4B sind Schnittansichten einer Vorrichtung, die ein anderes Verfahren zur Herstellung eines Transistors einer Halbleitervorrichtung gemäß einem oder mehreren Prinzipien der vorliegenden Erfindung veranschaulichen. Die oben in Bezug auf die Fig. 2A bis 2E erläuterten Schritte sind die gleichen bei dieser alternativen Vorgehensweise und sie sind daher nicht nochmals gezeigt. Wie in Fig. 4A gezeigt ist, wird nach dem Niederschlagen der Gateoxidschicht 40 auf dem freigelegten Siliziumsubstrat 30 und den Epitaxialschichten 38 eine dünne dotierte Polysiliziumschicht 43A auf der Gateoxidschicht 40 niedergeschlagen, gefolgt von einer dickeren leitenden Schicht 46A mit niedrigem Widerstand wie beispielsweise Wolfram. Dann wird die leitende Schicht 46A mit Hilfe eines chemisch mechanischen Polierprozesses (CMP) planiert. Demzufolge kann, wie bei der ersten und bei der zweiten Ausführungsform veranschaulicht wurde, der CMP Prozeß durchgeführt werden, nachdem die Gate-Elektrodenschicht 43 niedergeschlagen worden ist oder kann ausgebildet werden, nachdem eine leitende Schicht 46A mit einem niedrigen Widerstand niedergeschlagen worden ist. Der Rest der Prozeßschritte ist der gleiche wie bei der ersten Ausführungsform.
  • Es liegt demzufolge, wie in Fig. 2J gezeigt ist, der gemäß den oben beschriebenen Ausführungsformen hergestellte FET in einer Nut (groove), die durch die Epitaxialschichten und das Siliziumsubstrat gebildet ist. Die Kanalzone besitzt dadurch eine nicht planare Kanalstruktur. D. h. die Kanalzone enthält einen Abschnitt, in welchem die Gate-Elektrode die Epitaxialschichten überlappt, die auf dem Siliziumsubstrat gewachsen sind, und enthält auch einen Abschnitt, in welchem die Gate-Elektrode das Siliziumsubstrat überlappt. Die Länge des Kanals besteht aus der Summe der Längen der gekrümmten Abschnitte 62 und 64 zwischen den Source/Drain-Zonen 52 und dem Substrat 30, und der Länge des Abschnitts 60 zwischen den Epitaxialschichten 38. Dort, wo somit die Breiten oder Weiten der Gate-Elektroden gleichgehalten sind, ist die Länge der Kanalzone der Vorrichtung von Fig. 2J größer als die Länge der Kanalzone für eine herkömmliche Vorrichtung, bei der die Gate-Elektroden lediglich das flache Siliziumsubstrat überlappen.
  • Es wurden in den Zeichnungen und in der Beschreibung typische bevorzugte Ausführungsformen der Erfindung dargestellt und beschrieben und, obwohl spezifische Ausdrücke verwendet wurden, sind diese in einem gattungsmäßigen und beschreibenden Sinn lediglich zum Zwecke der Einschränkung zu interpretieren und zu verwenden, wobei sich der Rahmen der vorliegenden Erfindung aus den folgenden Ansprüchen ergibt.

Claims (18)

1. Halbleitervorrichtung, mit:
einem Halbleitersubstrat mit einer Oberfläche;
ersten und zweiten Epitaxialschichten, die über der Oberfläche des Halbleitersubstrats voneinander beabstandet angeordnet sind;
einer Gate-Elektrode, die über der Oberfläche des Substrats ausgebildet ist, wobei die Gate-Elektrode sich innerhalb eines Spaltes erstreckt, der zwischen der ersten und der zweiten Epitxialschicht festgelegt ist und teilweise jede der ersten und der zweiten Epitaxialschichten benachbart dem Spalt überlappt;
ersten und zweiten Fremdstoffzonen, die wenigstens teilweise innerhalb der ersten und zweiten Epitaxialschichten jeweils angeordnet sind; und
einer Gateisolierschicht, die zwischen der Gate-Elektrode und dem Halbleitersubstrat gelegen ist.
2. Halbleitervorrichtung nach Anspruch 1, bei der die Gateisolierschicht femer zwischen der Gate-Elektrode und Abschnitten der ersten und der zweiten Epitaxialschicht gelegen ist, welche die Gate-Elektrode überlappen.
3. Halbleitervorrichtung nach Anspruch 2, bei der eine nicht planare Kanalzone innerhalb der Abschnitte der ersten und zweiten Epitaxialschichten festgelegt ist, die durch die Gate-Elektrode überlappt werden, und die innerhalb eines Flächenabschnitts des Halbleitersubstrats gelegen ist, der zwischen der ersten und der zweiten Epitaxialschicht gelegen ist.
4. Halbleitervorrichtung nach Anspruch 1, bei der die Oberfläche des Halbleitersubstrats eine aktive Zone und eine Feldzone enthält, und bei der die erste und die zweite Epitaxialschicht sich jeweils über eine Grenze zwischen der aktiven Zone und der Feldzone erstrecken.
5. Halbleitervorrichtung nach Anspruch 1, bei der die Oberfläche des Halbleitersubstrats eine aktive Zone enthält, die durch eine Feldzone umgeben ist, und bei der jede der ersten und zweiten Epitaxialschichten sich vollständig über die aktive Zone erstreckt und teilweise die Feldzone an gegenüberliegenden Seiten der aktiven Zone überlappt.
6. Halbleitervorrichtung nach Anspruch 1, bei der die Gate-Elektrode folgendes enthält:
eine Polysiliziumschicht, die über der Gateisolierschicht ausgebildet ist; und
eine Metallschicht, die über der Polysiliziumschicht ausgebildet ist.
7. Halbleitervorrichtung nach Anspruch 6, bei der eine Zwischenschicht zwischen der Polysiliziumschicht und der Metallschicht planar verläuft.
8. Halbleitervorrichtung nach Anspruch 6, bei der eine Zwischenschicht zwischen der Polysiliziumschicht und der Metallschicht nicht planar verläuft.
9. Halbleitervorrichtung nach Anspruch 1, ferner mit Abstandshalter an den jeweiligen Seitenwänden der Gate-Elektrode.
10. Halbleitervorrichtung nach Anspruch 9, bei der wenigstens eine der ersten und zweiten Fremdstoffzonen eine leicht dotierte Drain-Struktur enthält.
11. Verfahren zur Herstellung einer Halbleitervorrichtung, wonach:
eine erste und eine zweite Epitaxialschicht über einer Oberfläche eines Halbleitersubstrats selektiv wachsen gelassen wird, wobei die erste und die zweite Epitaxialschicht selektiv so wachsen gelassen werden, daß sie über der Oberfläche oder von der Oberfläche des Halbleitersubstrats beabstandet sind;
eine Gateisolierschicht über wenigstens einem Abschnitt der ersten und der zweiten epitaxialen Schicht und der Oberfläche des Halbleitersubstrats ausgebildet wird;
eine Gate-Elektrode über der Gateisolierschicht in solcher Weise ausgebildet wird, daß sich die Gate-Elektrode innerhalb eines Spaltes erstreckt, der zwischen der ersten und der zweiten Epitaxialschicht festgelegt ist und teilweise jede der ersten und zweiten Epitaxialschichten benachbart dem Spalt überlappt; und
erste und zweite Fremdstoffzonen innerhalb der ersten und der zweiten Epitaxialschicht jeweils ausgebildet werden.
12. Verfahren nach Anspruch 11, bei dem das selektive Wachsenlassen der ersten und der zweiten Epitaxialschicht über einer Oberfläche eines Halbleitersubstrats die folgenden Schritte umfaßt:
Niederschlagen einer Opfer-Oxidschicht auf dem Substrat;
Ausbilden eines Musters der Opfer-Oxidschicht, um Abschnitte des Substrats freizulegen; und
Wachsenlassen der ersten und der zweiten Epitaxialschicht auf den freigelegten Abschnitten des Substrats.
13. Verfahren nach Anspruch 12, wonach ferner die Opfer-Oxidschicht entfernt wird, nachdem die erste die zweite Epitaxialschicht auf den freigelegten Abschnitten des Substrats gewachsen sind.
14. Verfahren nach Anspruch 11, bei dem das Ausbilden der ersten und der zweiten Fremdstoffzonen folgendes umfaßt:
Durchführen einer ersten Ionenimplantation in die erste und in die zweite Epitaxialschicht unter Verwendung der Gate-Elektrode als Maske;
Ausbilden von Abstandshaltern an den Seiten der Gate-Elektrode, die jeweils Abschnitte der ersten und der zweiten Epitaxialschicht überlappen; und
Durchführen einer zweiten Ionenimplantation in die erste und die zweite Epitaxialschicht hinein unter Verwendung der Abstandshalter als Maske.
15. Verfahren nach Anspruch 11, bei dem das Ausbilden der Gate-Elektrode folgendes umfaßt:
Niederschlagen einer Polysiliziumschicht über der Gateisolierschicht;
Niederschlagen einer Metallschicht über der Polysiliziumschicht; und
Planieren einer oberen Oberfläche der Metallschicht.
16. Verfahren nach Anspruch 15, bei dem die obere Oberfläche der Metallschicht mit Hilfe eines chemisch mechanischen Polierprozesses (CMP) planiert wird.
17. Verfahren nach Anspruch 11, bei dem das Ausbilden der Gate-Elektrode folgendes umfaßt:
Niederschlagen einer Polysiliziumschicht über der Gateisolierschicht;
Planieren einer oberen Oberfläche der Polysiliziumschicht; und
Niederschlagen einer Metallschicht über der planierten oberen Oberfläche der Polysiliziumschicht.
18. Verfahren nach Anspruch 17, bei dem die obere Oberfläche der Polysiliziumschicht mit Hilfe eines chemisch mechanischen Polierprozesses (CMP) planiert wird.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045844B2 (en) * 2002-06-21 2006-05-16 Micron Technology, Inc. Memory cell and method for forming the same
US6756625B2 (en) * 2002-06-21 2004-06-29 Micron Technology, Inc. Memory cell and method for forming the same
CA2551392A1 (en) * 2003-12-23 2005-07-28 Ventria Bioscience Methods of expressing heterologous protein in plant seeds using monocot non seed-storage protein promoters
KR100699839B1 (ko) * 2005-04-21 2007-03-27 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
US7372092B2 (en) * 2005-05-05 2008-05-13 Micron Technology, Inc. Memory cell, device, and system
GB0524673D0 (en) * 2005-12-02 2006-01-11 Sherwood Technology Ltd Laser-imageable marking composition
WO2007117705A2 (en) * 2006-04-08 2007-10-18 Vialogy Corp. Software enabled video and sensor interoperability system and method
US8014970B2 (en) * 2006-04-08 2011-09-06 Vialogy Corporation Software enabled video and sensor interoperability system and method
CN110931514B (zh) * 2019-11-29 2022-04-08 云谷（固安）科技有限公司 阵列基板和显示面板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04350942A (ja) * 1991-05-29 1992-12-04 Nec Corp 半導体装置の製造方法
KR100274555B1 (ko) * 1991-06-26 2000-12-15 윌리엄 비. 켐플러 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법
JP3629761B2 (ja) * 1995-06-30 2005-03-16 ソニー株式会社 配線形成方法及び半導体装置の製造方法
KR970018086A (ko) * 1995-09-30 1997-04-30 김광호 반도체장치의 게이트전극 형성방법
US5869359A (en) 1997-08-20 1999-02-09 Prabhakar; Venkatraman Process for forming silicon on insulator devices having elevated source and drain regions
US6160299A (en) 1997-08-29 2000-12-12 Texas Instruments Incorporated Shallow-implant elevated source/drain doping from a sidewall dopant source
US5945707A (en) 1998-04-07 1999-08-31 International Business Machines Corporation DRAM cell with grooved transfer device
US5970352A (en) 1998-04-23 1999-10-19 Kabushiki Kaisha Toshiba Field effect transistor having elevated source and drain regions and methods for manufacturing the same
US6232641B1 (en) * 1998-05-29 2001-05-15 Kabushiki Kaisha Toshiba Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor
JP4047492B2 (ja) * 1998-06-25 2008-02-13 株式会社東芝 Ｍｉｓ型半導体装置およびその製造方法
KR100363840B1 (ko) * 1999-12-27 2002-12-06 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2001274382A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置およびその製造方法
US6399450B1 (en) * 2000-07-05 2002-06-04 Advanced Micro Devices, Inc. Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions
US6403434B1 (en) * 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric

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