DE10209011A1 - Schaltung und Verfahren zur Taktsignalerzeugung - Google Patents

Abstract

Die Erfindung bezieht sich auf eine Takterzeugungsschaltung eines Halbleiterbauelementes und auf ein zugehöriges Takterzeugungsverfahren. DOLLAR A Erfindungsgemäß sind eine Verzögerungskette (100) mit mehreren Verzögerungseinheiten zur Erzeugung von Mehrphasentakten durch Einstellen eines zugeführten Taktes, ein Auswahldecoder (200) zum Abgeben eines Auswahlcodewertes in Abhängigkeit von zugeführten Auswahldaten und ein Multiplexer (300) zum selektiven Abgeben eines der mehreren, von der Verzögerungskette zugeführten Takte in Abhängigkeit vom Auswahlcodewert vorgesehen. DOLLAR A Verwendung z. B. für Halbleiterspeicherbauelemente.

Description

• Die Erfindung bezieht sich auf eine Schaltung zur Erzeugung eines internen Taktes eines Halbleiterbauelementes und auf ein Verfahren zur Taktsignalerzeugung in einem Halbleiterbauelement.
• Typischerweise sind eine Zentralprozessoreinheit (CPU) und ein Halbleiterspeicherbauelement miteinander über einen Signalbus verbunden. In einem solchen Fall fungieren die CPU und das Halbleiterspeicherbauelement als eine übergeordnete Einheit (Master) bzw. untergeordnete Einheit (Slave). Die CPU als übergeordnete Einheit sendet Daten einschließlich Adress-, Befehls- und Schreibdaten und einen zur Datenabtastung benötigten Takt zum Speicherbauelement als untergeordnete Einheit.
• Es ist bekannt, dass es sich bei einem über den Signalbus übertragenen externen Takt um einen bezüglich der Daten ausgerichteten Takt oder um einen bezüglich der Daten zentrierten Takt handeln kann, wie in den Fig. 1A bzw. 1B gezeigt. Der Speicher als untergeordnete Einheit empfängt den externen Takt und erzeugt einen zur Datenabtastung benötigten internen Takt. Um Daten korrekt abzutasten, sollte der interne Takt ein bezüglich der Daten zentrierter Takt sein, wie er in Fig. 1B gezeigt ist. Wenn der externe Takt ein bezüglich der Daten ausgerichteter Takt ist, ist es relativ schwierig, einen bezüglich cfer Daten zentrierten internen Takt zu erzeugen. Ein graduelles Anwachsen der Datenrate/-anschlüsse verringert jedoch die Anzahl gültiger Datenfenster. Wenn die Daten und der Takt geringfügig unterschiedliche Pfade im System besitzen, kann es einen größeren Versatz zwischen dem Takt und den Daten geben, die der untergeordneten Einheit zugeführt werden. Diese Schwierigkeit ist im Vergleich zu einem Produkt mit Einzeldatenrate (SDR), dessen Funktionsweise in Fig. 2A veranschaulicht ist, bei einem Produkt mit Doppeldatenrate (DDR) noch gravierender, bei dem zwei Datenpakete pro Taktzyklus empfangen werden, siehe dessen in Fig. 2B veranschaulichte Funktionsweise.
• Wenn ein externer Takt bezüglich der Daten zentriert oder ausgerichtet ist, ist es der Wunsch des Systemdesigners, für die untergeordnete Einheit eine Funktion des absichtlichen Schiebens oder Ziehens der Zeitabstimmung eines Taktes auf einer Zeitachse einzurichten, wie in Fig. 3 veranschaulicht, um einen internen Takt zu verwenden, der bezüglich eines gültigen Datenfensters ausgerichtet ist. Hierbei führt der Speicher als untergeordnete Einheit eine Aufbau-/Halte-Zeritrierfunktion eines Datenabtasttaktes mittels Schiebens oder Ziehens der Zeitabstimmung eines Taktes auf der Zeitachse in Reaktion auf ein Einstellsignal aus.
• Typischerweise ist eine Verzögerungsleitung oder Verzögerungskette aus einer Inverterkette mit einer Mehrzahl von Invertern als interne Verzögerungselemente aufgebaut. Die Inverterkette ist aus Invertern aufgebaut, die in mehr als zwei Stufen mit einem relativ großen Betrag einer Einheitsverzögerung verschaltet sind. Dies ist für Fälle, die eine präzisere Verzögerung erfordern, folglich nicht adäquat. Es besteht daher ein Bedarf an einer Verzögerungsleitung oder Verzögerungskette mit verbessertem Auflösungsgrad durch Verringern des Betrags der Einheitszeitverzögerung und mit präziserer Steuerung der Verzögerung bei minimalem Versatz im Taktsignal.
• Der Erfindung liegt als technisches Problem die Bereitstellung einer Schaltung und eines Verfahrens zur Taktsignalerzeugung zugrunde, welche die Erzeugung eines internen Taktes ermöglichen, der sich präzise mit dem nötigen Verzögerungsmaß mit verbessertem Auflösungsgrad steuern lässt, und eine präzise Datenabtastung selbst bei einem Versatz zwischen Takt und Daten, die einem Halbleiterspeicher zugeführt werden, und/oder eine Verzögerungszeitsteuerung in Abhängigkeit von einem externen Signal und/oder eine Minimierung des Versatzes eines Ausgabetaktes mit verbessertem Auflösungsgrad erlauben.
• Die Erfindung löst dieses Problem durch die Bereitstellung einer Schaltung mit den Merkmalen des Anspruchs 1 oder 11 sowie eines Verfahrens mit den Merkmalen des Anspruchs 12.
• Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
• Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
• Fig. 1 bis 3 Takt- und Datensignalverläufe gemäß dem Stand der Technik,
• Fig. 4 ein Blockschaltbild einer erfindungsgemäßen Taktsignalschaltung,
• Fig. 5 ein Schaltbild eines in der Schaltung von Fig. 4 verwendeten Auswahldecoders,
• Fig. 6 ein Schaltbild eines in der Schaltung von Fig. 4 verwendeten Multiplexers,
• Fig. 7 ein genaueres Schaltbild eines Teils der Schaltung von Fig. 4,
• Fig. 8a bis 8c Schaltbilder von erfindungsgemäß verwendeten Verzögerungseinheiten und deren Ausgangscharakteristika,
• Fig. 9a und 9b Schaltbilder erfindungsgemäß verwendeter Verzögerungsketten und
• Fig. 10 Diagramme erfindungsgemäßer Verzögerungscharakteristika.
• Nochmals auf Fig. 3 bezugnehmend ist dort zu erkennen, dass ein extern festgelegtes, digitales Signal als ein Zeittaktsteuersignal an die untergeordnete Einheit angelegt wird, wenn die untergeordnete Einheit mit einer Funktion absichtlichen Schiebens oder Ziehens der Zeitabstimmung eines Taktsignals versehen wird. Mit anderen Worten ist das digitale Signal ein Eingangssignal für die untergeordnete Einheit, die anzeigt, um welche Zeitspanne das Signal bezüglich eines normalen Betriebs der untergeordneten Einheit zeitlich nach vorn oder hinten versetzt wird. Bei der vorliegenden Erfindung wird durch das externe Festlegen des digitalen Signals die untergeordnete Einheit in die Lage versetzt, eine Aufbau-/Halte-Zentrierfunktion des Datenabtasttaktes in Abhängigkeit vom festgelegten digitalen Signal durchzuführen. Dementsprechend führt eine Taktverarbeitungseinheit der untergeordneten Einheit die Aufbau-/Halte-Zentrierfunktion dadurch aus, dass sie eine plus/minus-Zeitverzögerung nach Maßgabe eines extern zugeführten digitalen Signals vornimmt, beispielsweise eines digitalen Codewertes.
• Fig. 4 zeigt in einem Blockschaltbild eine erfindungsgemäße Schaltung mit einer Verzögerungskette 100, einem Auswahldecoder 200, einem Multiplexer 300 und einem Impulsregenerator 400. Die Verzögerungskette 100 ist aus einer Mehrzahl von Verzögerungsgruppen aufgebaut, von denen jede aus mehreren Verzögerungseinheiten besteht, um eine Mehrzahl von Mehrphasentakten zu erzeugen, indem zugeführte Takte, die über einen Taktempfänger empfangen werden, geeignet eingestellt werden. Der Auswahldecoder 200 gibt einen Auswahlcode in Reaktion auf Auswahldaten ab, z. B. in Reaktion auf einen binären Code. Die Multiplexereinheit 300 gibt selektiv einen der mehreren, von der Verzögerungskette 100 zugeführten Takte in Reaktion auf den Auswahlcode ab. Der Impulsregenerator 400 sorgt für eine Wiederherstellung der Impulsform eines vom Multiplexer 300 abgegebenen Taktes in seinen Originalzustand und gibt einen internen Takt ab, der in der gewünschten Weise verzögerungsgesteuert ist.
• Fig. 5 zeigt im Schaltbild eine vorteilhafte Realisierung des Auswahldecoders 200 von Fig. 4. Wie daraus ersichtlich, beinhaltet der Auswahldecoder 200 eine Mehrzahl von NAND-Gattern 201 bis 208 zur NAND- Verknüpfung von zentrierten Daten, die über jeweils zugehörige Eingangsanschlüsse zugeführt werden. Inverter 210 bis 233 sind jeweils an die Ausgangsanschlüsse der NAND-Gatter 201 bis 208 angeschlossen, um die Logikpegel zu invertieren. Hierbei stellen Auswahldaten C1, C4, C1B und C4B ein höchstwertiges Bit (MSB), ein niedrigstwertiges Bit (LSB), das komplementäre Signal von C1 bzw. das komplementäre Signal von C4 dar. Mit "X" wird jeweils ein Signal bzw. Bit repräsentiert, das für einen "irrelevanten" Zustand steht. Wenn beispielsweise C3B und C4B jeweils mit dem Logikpegel "0" empfangen werden, liegt der Pegel. des Ausgangs des NAND-Gatters 201 auf "1". Die Ausgangssignale der Inverter 212 und 211 sind dementsprechend XX00 bzw. XX00B.
• Fig. 6 zeigt im Schaltbild eine vorteilhafte Realisierung des Multiplexers 300 von Fig. 4. Wie daraus ersichtlich, wird dem Multiplexer 300 ein vom Auswahldecoder der Fig. 5 erzeugter Auswahlcode zugeführt und in zwei Stufen einer Multiplex-Verknüpfung unterzogen, um einen der Mehrphasentakte auszuwählen, die in der Verzögerungskette 100 eingestellt werden. Eine erste Gruppe von Multiplexern B1, B2, B3 und B4 benutzt die zwei niedrigwertigeren Bits der Auswahldaten dazu, einen von vier Takten jeder Verzögerungsgruppe der Verzögerungskette 100 auszuwählen. Eine zweite Gruppe bestehend aus einem Multiplexer B5 benutzt die zwei höherwertigen Bits der Auswahldaten dazu, einen der vier Ausgabetakte auszuwählen, die von den zwei niedrigwertigeren Bits ausgewählt werden, um auf diese Weise einen gewünschten Takt selektiv abzugeben.
• Fig. 7 zeigt in einem Schaltbild eine vorteilhafte Realisierung für denjenigen Schaltungsteil von Fig. 4, der die Verzögerungskette 100, den Multiplexer 300 und den Impulsregenerator 400 beinhaltet. Die Verzögerungskette 100 ist mit Pfadgattern 178 bis 189 zur Bereitstellung einer präzisen Steuerung versehen. Außerdem sind Verzögerungsketten- Impulsregeneratoren 120 jeweils zwischen die Pfadgatter 181 und 182 und zwischen die Pfadgatter 185 und 186 eingeschleift. Diese Impulsregeneratoren 120 sind jeweils aus Invertern 121 bis 128 bzw. 151 bis 158 und einem NAND-Gatter 129 bzw. 159 aufgetaut. Ein eingegebener Takt wird über einen Empfangsanschluss des Inverters 160 der Verzögerungskette 100 empfangen. Der eingegebene Takt wird um je eine Verzögerungseinheit der Pfadgatter 178, 179 nach Durchlaufen des Inverters 160 und eines Inverters 161 sequentiell verzögert. Die Impulsregeneratoren 120 sind nach je vier Pfadgattern eingeschleift, die in Fig. 7 in vertikaler Symmetrie angeordnet sind. Dadurch wird der Signalverlauf, der während des Durchlaufens der Pfadgatter einen Versatz erfährt, durch nachfolgend zu erläuternde Funktionsweisen in seine ursprüngliche Signalverlaufsform gebracht. Hierbei fungiert der Impulsregenerator 120 als ein Generator für kurze Impulse. Der Multiplexer 300 beinhaltet eine Mehrzahl von getakteten CMOS-Invertern 301 bis 316, 319, 321, 324 und 327 und Invertern 318, 320, 323, und 326. Taktsteueranschlüsse der getakteten CMOS-Inverter 301 bis 316, 319, 321, 324 und 327 sind mit einem jeweiligen Eingang des Auswahldecoders 200 verbunden, um Auswahlcodes zu empfangen. Der Impulsregenerator 400 ist aus Invertern 401 bis 408 und einem NAND-Gatter 409 aufgebaut, um in gleicher Weise wie die Verzögerungsketten-Impulsgeneratoren 120 zu arbeiten und die Wiederherstellung des Signalverlaufs der abgegebenen Taktimpulse zu bewirken.
• Die Fig. 8a, 8b und 8c zeigen Verzögerungseinheiten und Ausgabecharakteristika von deren Verzögerungstakten. Ein allgemeiner digitaler Verzögerungsschaltkreis kann einfach aus zwei Stufen von Invertern 11, 12 aufgebaut sein, wie in Fig. 8a veranschaulicht. Das Maß an Verzögerungszeit durch die zwei Stufen von Invertern 11, 12 ist jedoch ziemlich groß, so dass dies nicht adäquat ist, wenn eine präzise Steuerung der Verzögerung gefordert ist. Um für diesen Fall eine Verbesserung zu erzielen, wird erfindungsgemäß eine weitere, präzisere Verzögerungssteuerung möglich gemacht. Dazu ist, wie in Fig. 8b veranschaulicht, eine Pfadgatterverzögerung PG1 aus einer Kombination eines p-leitenden mit einem n-leitenden MOS-Transistor aufgebaut, während eine RC- Verzögerung aus einem Widerstand R1 und einem MOS-Kondensator C1 aufgebaut ist. Wenn die Verzögerungseinheiten zur Steigerung der Anzahl an Verzögerungsstufen benutzt werden, wie in Fig. 8c gezeigt, gibt es eine Erhöhung der Anstiegs- und Abfallzeit des verzögerten und abgegebenen Signals, was in einem Versatz eines Taktsignals resultiert. Daher ist es bevorzugt, dass die Regeneratoren 120a, 120b so verschaltet sind, dass sie die ursprüngliche Form der Taktsignale wieder herstellen, wenn die Taktsignale über eine vorgegebene Anzahl an Verzögerungsstufen laufen, wie in den Fig. 9a und 9b gezeigt. Die in den Fig. 9a und 9b gezeigten Regeneratoren 120a, 120b sind mit Invertern 121 bis 128 und einem NAND-Gatter 129 aufgebaut, wie dies in Fig. 7 gezeigt ist.
• Unter erneuter Bezugnahme auf Fig. 7 kann die Betriebsweise des jeweiligen Regenerators 120 wie folgt erläutert werden. Immer wenn ein Taktimpuls über die Verzögerungseinheiten läuft, nimmt der Versatz des Signalverlaufs des Taktimpulses weiter zu. Um den versetzten Signalverlauf in seine ursprüngliche Form zurückzukorrigieren, fungieren die Verzögerungskettenregeneratoren 120 jeweils als Kurzimpulsgenerator. Der Inverter 121 empfängt und invertiert den Taktimpuls, der über das Pfadgatter 181 gelaufen ist und verzögert wurde, um ihn einem Eingang des NAND-Gatters 129 und dem Inverter 122 zuzuführen. Der vom Inverter 121 abgegebene Taktimpuls wird durch die mehreren Inverter 123 bis 128 wiederholt invertiert, die am hinteren Ende des Inverters 122 in Reihe geschaltet sind, um schließlich vom letzten Inverter 128 abgegeben zu werden. Der vom Inverter 121 abgegebene Taktimpuls wird somit durch eine ungerade Anzahl von Invertern 122 bis 128 invertiert und verzögert. Wenn beispielsweise der vom Inverter 121 abgegebene Taktimpuls ein Impuls auf hohem Pegel ist, ist der vorn Inverter 128 abgegebene Taktimpuls ein Impuls auf niedrigem Pegel. Als Resultat gibt das NAND-Gatter 129 einen niedrigen Impuls nur in einem Intervall ab, in welchem die abgegebenen Impulse der Inverter 121 und 128 gleichzeitig auf hohem Pegel liegen. Das zu diesem Zeitpunkt auf niedrigem Pegel liegende Ausgangssignal ist dasjenige, das durch die Funktion des NAND-Gatters 129 gebildet wird. Das Ausgangssignal des NAND- Gatters 129 wird einem Inverter 167 und dem Pfadgatter 182 der folgenden Verzögerungsgruppe zugeführt.
• Daher empfangen die Inverter 167 und das Pfadgatter 182 keinen versetzten Taktimpuls, sondern einen Taktimpuls, dessen Signalverlauf in seinen ursprünglichen Zustand wiederhergestellt wurde.
• Fig. 9a veranschaulicht eine Struktur, bei der eine Mehrzahl von RC- Verzögerungseinheiten in Reihe zu Regeneratoren bei jeder vierten RC-Verzögerungseinheit geschaltet sind. Fig. 9b veranschaulicht andererseits eine Struktur, bei der eine Mehrzahl von Pfadgattern in Serie mit Regeneratoren bei jedem vierten Pfadgatter geschaltet sind.
• Fig. 10 veranschaulicht in Diagrammform Verzögerungscharakteristika von Codes gemäß der Erfindung. Speziell repräsentieren hierbei die horizontale und vertikale Achse Auswahlcodewerte bzw. den Betrag an Verzögerungszeit. Hierbei ist zwischen Codes 010 und 011 eine etwas nichtlineare Verzögerung gezeigt, wie sie durch die Verzögerung der Verzögerungskettenregeneratoren 120a, 120b bewirkt wurde. Daher sind die Verzögerungskettenregeneratoren symmetrisch angeordnet, wie in Fig. 7 dargestellt.
• Im erfindungsgemäßen Ausführungsbeispiel gemäß den Fig. 9a und 9b sind Regeneratoren nach einer jeweiligen Mehrzahl von Verzögerungsstufen vorgesehen, und zwar, wie in Fig. 7 gezeigt, symmetrisch nach je vier Passiergattern auf den Seiten der plus/minus-Verzögerungen, so dass eine Verzögerungssteuerung mit minimalem Versatz durchgeführt wird.
• Die gesamte Betriebsweise lässt sich unter erneuter Bezugnahme auf Fig. 4 wie folgt beschreiben. Die Verzögerungseinheiten der Verzögerungskette 100 erzeugen mehrere Takte mit einem vorgegebenen Betrag an Verzögerungszeit gegenüber einem Eingabetakt und führen diese dem Multiplexer 300 zu. Der Multiplexer 300 wählt dann einen der Takte in Reaktion auf den Auswahlcode aus und führt ihn dem Impulsregenerator 400 zu. Der Impulsregenerator 400 sorgt für eine Wiederherstellung des Impulses des zugeführten Taktes und gibt den in seiner Verzögerungszeit gesteuerten, d. h. eingestellten internen Takt als Datenabtasttakt ab. Schließlich wird, um ein genaues Zentrieren des internen Taktes zur Datenabtastung bezüglich eines gültigen Datenfensters zu bewirken, der intern erzeugte oder empfangene Takt in Abhängigkeit von einem externen digitalen Codesignal zeitlich nach vorn oder hinten verschoben, um ihn dadurch in einen digital gesteuerten internen Takt umzusetzen. Hierbei wird das digitale Signal benutzt, da es leichter ist, den Datenabtasttakt künstlich um einige digitale Zeitschritte, insgesamt um +/-tud, zu schieben, d. h. zeitlich nach vorn zu versetzen, oder zu ziehen, d. h. seitlich nach rückwärts zu versetzen, als im Fall eines Analogsignals. In alternativen Ausführungsformen der Erfindung kann jedoch ein Analogsignal als Steuersignal benutzt werden.
• Weitere alternative Ausführungsformen der Erfindung umfassen Fälle, in denen die in den Figuren gezeigten Verzögerungselemente durch andere, äquivalente Schaltkreiskomponenten bzw. Logikelemente ersetzt sind.
• In jedem Fall wird durch die Erfindung der Vorteil erreicht, dass eine verbesserte Auflösung und ein minimaler Versatz eines ausgegebenen Taktes bereitgestellt wird. Außerdem können Daten sehr exakt unter Verwendung eines internen Taktes abgetastet werden, selbst wenn es einen Versatz zwischen dem Takt und Daten gibt, die einem Speicher zugeführt werden.

Claims (12)

1. Schaltung zur Erzeugung eines internen Taktes eines Halbleiterbauelementes, gekennzeichnet durch
eine Verzögerungskette (100) mit mehreren Verzögerungseinheiten (178 bis 189) zur Erzeugung von Mehrphasentakten durch Einstellen eines zugeführten Taktes (CLK),
einen Auswahldecoder (200) zur Abgabe eines Auswahlcodewertes in Abhängigkeit von zugeführten Auswahldaten und
einen Multiplexer (300) zum selektiven Abgeben eines der mehreren, von der Verzögerungskette zugeführten Takte in Abhängigkeit vom Auswahlcodewert.

2. Schaltung nach Anspruch 1, weiter dadurch gekennzeichnet, dass der Multiplexer selektiv einen der mehreren, von der Verzögerungskette zugeführten Takte dadurch selektiv abgibt, dass er einen geteilten Multiplexvorgang mit dem Auswahlcodewert in zwei Stufen mittels höherwertigen Bits bzw. niederwertigen Bits desselben durchführt.

3. Schaltung nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Verzögerungskette zusätzlich Regeneratoren (120) zur Wiederherstellung einer Impulsform eines Taktes beinhaltet.

4. Schaltung nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die jeweilige Verzögerungseinheit der Verzögerungskette aus einem RC-Verzögerungselement aufgebaut ist.

5. Schaltung nach Anspruch 3 oder 4, weiter dadurch gekennzeichnet, dass der jeweilige Regenerator ein Kurzimpulstyp-Generator ist.

6. Schaltung nach einem der Ansprüche 1 bis 5, weiter gekennzeichnet durch einen Impulsregenerator (400) zur Wiederherstellung einer Impulsform eines vom Multiplexer abgegebenen Taktes.

7. Schaltung nach Anspruch 6, weiter dadurch gekennzeichnet, dass der Impulsregenerator (400) ein Kurzimpulstyp-Generator ist.

8. Schaltung nach einem der Ansprüche 3 bis 7, weiter dadurch gekennzeichnet, dass die Verzögerungsketten-Regeneratoren (120) symmetrisch an Positionen angeordnet sind, an denen sich eine plus/minus-Verzögerung der Verzögerungseinheiten gegenüber dem Auswahlcodewert nichtlinear ändert.

9. Schaltung nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass die zugeführten Auswahldaten von außen angelegte Binärcodedaten sind.

10. Schaltung nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, dass die Verzögerungseinheiten der Verzögerungskette aus Pfadgattern aufgebaut sind.

11. Halbleitertaktsignalschaltung, gekennzeichnet durch
Mittel (100) zur Erzeugung von Mehrphasentaktsignalen durch Einstellen eines zugeführten Taktsignals über eine Verzögerungskette mit mehreren Verzögerungseinheiten,
Mittel (200, 300) zur Decodierung eines Auswahlcodewertes in Abhängigkeit von Auswahldaten und zum Abgeben eines der mehreren Taktsignale in Abhängigkeit vom Auswahlcodewert und
Mittel (400) zur Wiederherstellung einer Impulsform des abgegebenen Taktsignals in seinen Ursprungszustand und zum Abgeben desselben als ein verzögerungsgesteuertes internes Taktsignal.

12. Verfahren zur Taktsignalerzeugung in einem Halbleiterbauelement, gekennzeichnet durch folgende Schritte:

- Erzeugen von Mehrphasentaktsignalen durch Einstellen eines zugeführten Taktsignals über eine Verzögerungskette mit mehreren Verzögerungseinheiten,

- Dekodieren eines Auswahlcodewertes in Abhängigkeit von Auswahldaten,

- Abgeben eines der mehreren Taktsignale in Abhängigkeit vom Auswahlcodewert und

- Wiederherstellen einer Impulsform des abgegebenen Taktsignals in seinen Ursprungszustand und Abgeben desselben als ein verzögerungsgesteuertes internes Taktsignal.