DE102022102109A1 - Endpunktkontrolle in ätzprozessen - Google Patents

Endpunktkontrolle in ätzprozessen Download PDF

Info

Publication number
DE102022102109A1
DE102022102109A1 DE102022102109.2A DE102022102109A DE102022102109A1 DE 102022102109 A1 DE102022102109 A1 DE 102022102109A1 DE 102022102109 A DE102022102109 A DE 102022102109A DE 102022102109 A1 DE102022102109 A1 DE 102022102109A1
Authority
DE
Germany
Prior art keywords
etching
dielectric
spectrum
regions
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102022102109.2A
Other languages
English (en)
Inventor
Jui Fu Hsieh
Chia-Chi Yu
Chih-Teng Liao
Chia-Cheng Tai
Yi-Jen Chen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102022102109A1 publication Critical patent/DE102022102109A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B11/00—Measuring arrangements characterised by the use of optical techniques
    • G01B11/02—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness
    • G01B11/028—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness by measuring lateral position of a boundary of the object
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J3/00—Spectrometry; Spectrophotometry; Monochromators; Measuring colours
    • G01J3/28—Investigating the spectrum
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32917—Plasma diagnostics
    • H01J37/32935—Monitoring and controlling tubes by information coming from the object and/or discharge
    • H01J37/32963—End-point detection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Weting (AREA)

Abstract

Ein Verfahren umfasst das Bestimmen einer Soll-Ätztiefe für das Ätzen einer Vielzahl von dielektrischen Bereichen in einem Wafer. Der Wafer weist eine Vielzahl von hervorstehenden Halbleiterfinnen und die Vielzahl von dielektrischen Bereichen zwischen der Vielzahl von hervorstehenden Halbleiterfinnen auf. Das Verfahren umfasst weiterhin das Ätzen der Vielzahl von dielektrischen Bereichen, das Projizieren eines Lichtstrahls auf den Wafer und das Erzeugen eines Spektrums aus einem reflektierten Licht, das von dem Wafer reflektiert wird, das Bestimmen eines Endpunkts für das Ätzen basierend auf dem Spektrum. Der Endpunkt ist ein voraussichtlicher Zeitpunkt. Die Vielzahl von dielektrischen Bereichen wird bis auf die Soll-Ätztiefe geätzt. Das Ätzen der Vielzahl von dielektrischen Bereichen wird an dem Endpunkt gestoppt.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/219,418, eingereicht am 8. Juli 2021, mit dem Titel „Epitaxial Source/Drain Shaping by Hybrid Fin Height Control via High-k Etching Novel Reflected Spectrum End Point Control“, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Mit der zunehmenden Verkleinerung von integrierten Schaltungen und den immer höheren Anforderungen an die Geschwindigkeit von integrierten Schaltungen müssen Transistoren höhere Ansteuerströme bei immer kleineren Abmessungen haben. Daher wurden Finnen-Feldeffekttransistoren (FinFETs) (FinFET: Fin Field-Effect Transistor) entwickelt. FinFETs weisen vertikale Halbleiterfinnen über einem Substrat auf. Die Halbleiterfinnen werden zum Ausbilden von Source- und Drain-Bereichen und zum Ausbilden von Kanalbereichen zwischen den Source- und Drain-Bereichen verwendet. Zum Definieren der Halbleiterfinnen werden flache Grabenisolationsbereiche (STI-Bereiche) (STI: Shallow Trench Isolation) ausgebildet. Die FinFETs weisen außerdem Gatestapel auf, die auf den Seitenwänden und den Oberseiten der Halbleiterfinnen ausgebildet sind
  • Beim Ausbilden der STI-Bereiche und bei der Herstellung der FinFETs werden zunächst STI-Bereiche zum Beispiel unter Verwendung eines fließfähigen Oxids ausgebildet, und anschließend wird eine Nachbehandlung durch Ultraviolett(UV)-Härten oder thermische Oxidation in einer sauerstoffhaltigen Umgebung durchgeführt. Dann wird der entsprechende Wafer getempert.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Strukturen nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Strukturen zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1-5, 6A, 6B, 7A, 7B, 8A, 8B, 9, 10A, 10B und 10C zeigen perspektivische Darstellungen und Schnittansichten von Zwischenstufen beim Ausbilden von dielektrischen Finnen, Halbleiterfinnen und Epitaxiebereichen gemäß einigen Ausführungsformen.
    • 5A zeigt eine Schnittansicht einer realen Struktur entsprechend 5, wobei gemäß einigen Ausführungsformen die reale Struktur auf einem Siliziumsubstrat hergestellt wird.
    • 11 zeigt eine Vorrichtung zum Ätzen einer dielektrischen Finne und zum Erkennen eines Endpunkts in Echtzeit gemäß einigen Ausführungsformen.
    • Die 12A, 12B und 12C zeigen schematisch das Erkennen des Endpunkts beim Ätzen einer dielektrischen Finne gemäß einigen Ausführungsformen.
    • 13 zeigt die Reflexionsspektren von den geätzten dielektrischen Finnen gemäß einigen Ausführungsformen.
    • 14 zeigt ein Spektrum von einer geätzten dielektrischen Finne gemäß einigen Ausführungsformen.
    • 15 zeigt die Tiefe der geätzten dielektrischen Finne als eine Funktion der Ätzzeit gemäß einigen Ausführungsformen.
    • 16 zeigt die bestimmten Endpunkte von mehreren Proben gemäß einigen Ausführungsformen.
    • 17 zeigt den Vergleich von errechneten Ätztiefen und den Ist-Ätztiefen von mehreren dielektrischen Probe-Finnen gemäß einigen Ausführungsformen.
    • 18 zeigt die Standardabweichung der Ätztiefen von mehreren Proben, die unter Verwendung von voreingestellten Ätzrezepturen geätzt werden, um Endpunkte zu bestimmen.
    • 19 zeigt die Standardabweichung der Tiefen von mehreren Proben, die unter Verwendung von Spektren geätzt werden, um Endpunkten gemäß einigen Ausführungsformen zu bestimmen.
    • 20 zeigt einen Prozessablauf zum Herstellen eines Finnen-Feldeffekttransistors (FinFET) (FinFET: Fin Field-Effect Transistor) gemäß einigen Ausführungsformen.
    • 21 zeigt einen Prozessablauf zum Durchführen eines Ätzprozesses und zum Bestimmen von Endpunkten beim Herstellen eines FinFETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die nachstehende Offenbarung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann das Ausbilden einer ersten Struktur über oder auf einer zweiten Struktur in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen die erste und die zweite Struktur in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Strukturen zwischen der ersten und der zweiten Struktur ausgebildet werden können, sodass die erste und die zweite Struktur nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Offenbarung Bezugszeichen in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen wie in den Figuren dargestellt verwendet werden. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der Vorrichtung im Gebrauch oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Es werden Finnen-Feldeffekttransistoren (FinFETs) mit dielektrischen Finnen und den entsprechenden Herstellungsprozessen bereitgestellt. Es wird die Endpunkterkennung für das Ätzen der dielektrischen Finnen bereitgestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Halbleiterfinnen ausgebildet, und dielektrische Finnen werden zwischen den Halbleiterfinnen ausgebildet, um das Profil der epitaktischen Source-/Drain-Bereiche des entsprechenden FinFETs zu steuern. Die Höhe der dielektrischen Finnen wirkt sich auf das Profil der epitaktischen Source-/Drain-Bereiche aus. Dementsprechend wird die Höhe der dielektrischen Finnen gesteuert, indem die Endpunkte beim Ätzen der dielektrischen Finnen gesteuert werden. Gemäß einigen Ausführungsformen werden die Endpunkte bestimmt, indem ein Lichtstrahl auf den jeweiligen Wafer projiziert wird, ein Spektrum aus dem reflektierten Lichtstrahl erzeugt wird und der Endpunkt aus dem Spektrum bestimmt wird. Es versteht sich, dass obwohl die Endpunktbestimmung beim Ätzen von dielektrischen Finnen als einem Beispiel erörtert wird, die Ausführungsformen der vorliegenden Offenbarung auch für die Endpunktbestimmung beim Ätzen von anderen Strukturen, einschließlich, aber nicht beschränkt auf, Halbleiterbereichen, metallischen Bereichen oder dergleichen, verwendet werden können. Außerdem können die Ausführungsformen der vorliegenden Offenbarung auch für die Endpunktbestimmung beim selektiven Aufwachsen von dielektrischen Bereichen, Halbleiterbereichen, metallischen Bereichen oder dergleichen verwendet werden. Ausführungsformen, die hier erörtert werden, sollen Beispiele bereitstellen, um eine Herstellung oder Nutzung des Gegenstands der vorliegenden Offenbarung zu ermöglichen, und ein Durchschnittsfachmann dürfte ohne weiteres Modifikationen erkennen, die innerhalb des beabsichtigten Schutzumfangs anderer Ausführungsformen vorgenommen werden können. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugszeichen zum Bezeichnen von ähnlichen Elementen verwendet. Verfahrensausführungsformen können zwar als Ausführungsformen erörtert werden, die in einer bestimmten Reihenfolge ausgeführt werden, aber andere Verfahrensausführungsformen können in jeder logischen Reihenfolge ausgeführt werden.
  • Die 1-5, 6A, 6B, 7A, 7B, 8A, 8B, 9, 10A, 10B und 10C zeigen die Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs mit dielektrischen Finnen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse werden auch schematisch in dem Prozessablauf 200, der in 20 gezeigt ist, dargestellt.
  • Unter Bezugnahme auf 1 wird ein Substrat 20 bereitgestellt. Das Substrat 20 kann ein Halbleitersubstrat, wie etwa ein Bulk-Halbleitersubstrat, ein Halbleiterauf-Isolator-Substrat (SOI-Substrat) (SOI: semiconductor-on-insulator) oder dergleichen sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Halbleitersubstrat 20 kann Teil eines Wafers 10, wie etwa eines Siliziumwafers, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht ausgebildet ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht) (BOX: buried oxide), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat bereitgestellt, normalerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa mehrschichtige oder Gradienten-Substrate, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 20 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Unter Bezugnahme auf 2 wird das Substrat 20 geätzt, um Gräben 24 auszubilden. Der entsprechende Prozess wird als Prozess 202 in dem Prozessablauf 200 dargestellt, der in 20 gezeigt ist. Die Teile des Substrats 20 zwischen benachbarten Gräben 24 werden als Halbleiterstreifen 26 bezeichnet. Zum Ausbilden der Gräben 24 werden eine Pad-Oxidschicht 28 und eine Hartmaskenschicht 30 auf dem Halbleitersubstrat 20 ausgebildet und dann strukturiert. Die Pad-Oxidschicht 28 kann eine dünne Schicht aus Siliziumoxid sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Pad-Oxidschicht 28 in einem thermischen Oxidationsprozess ausgebildet, wobei eine Oberseitenschicht des Halbleitersubstrats 20 oxidiert wird.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht 30 aus Siliziumnitrid zum Beispiel unter Verwendung von chemischer Dampfphasenabscheidung bei niedrigem Druck (LPCVD) (LPCVD: Low-Pressure Chemical Vapor Deposition), plasmaunterstützter chemischer Dampfphasenabscheidung (PECVD) (PECVD: Plasma Enhanced Chemical Vapor Deposition), Atomlagenabscheidung (ALD) (ALD: Atomic Layer Deposition) oder dergleichen ausgebildet. Ein Fotoresist (nicht dargestellt) wird auf der Hartmaskenschicht 30 ausgebildet und dann strukturiert. Die Hartmaskenschicht 30 wird dann unter Verwendung des strukturierten Fotoresists als einer Ätzmaske strukturiert, um Hartmasken 30 auszubilden, wie in 2 gezeigt ist. Anschließend wird die strukturierte Hartmaskenschicht 30 als eine Ätzmaske zum Ätzen der Pad-Oxidschicht 28 und des Substrats 20 verwendet, um die Gräben 24 auszubilden.
  • Unter Bezugnahme auf 3 wird eine dielektrische Schicht 32 abgeschieden. Der entsprechende Prozess wird als Prozess 204 in dem Prozessablauf 200 dargestellt, der in 20 gezeigt ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 32 unter Verwendung eines konformen Abscheidungsprozesses, wie etwa ALD, chemischer Dampfphasenabscheidung (CVD) (CVD: Chemical Vapor Deposition) oder dergleichen, abgeschieden. Dementsprechend sind die Dicke T1 der horizontalen Teile und die Dicke T2 der vertikalen Teile der dielektrischen Schicht 32 gleich oder im Wesentlich gleich zueinander, zum Beispiel mit einer Schwankung von kleiner als etwa 10 Prozent. Das Material der dielektrischen Schicht 32 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid, Hafniumoxid, Zirconiumoxid, Aluminiumoxid und dergleichen ausgewählt werden. Die Dicke T2 (und T1) der dielektrischen Schicht 32 kann größer als etwa 5 nm sein und kann in dem Bereich zwischen etwa 5 nm und etwa 25 nm sein. Weiterhin kann die Dicke T2 (und T1) mit der Breite W1 der Halbleiterstreifen 26 vergleichbar sein, wobei das Verhältnis T1/W1 zum Beispiel in dem Bereich zwischen etwa 0,3 und etwa 3 ist.
  • Unter Bezugnahme auf 4 werden dielektrische Bereiche 34 ausgebildet. Der Herstellungsprozess umfasst das Abscheiden und Planarisieren einer dielektrischen Schicht und das Rückätzen der planarisierten dielektrischen Schicht. Der entsprechende Prozess ist als Prozess 206 in dem Prozessablauf 200 dargestellt, der in 20 gezeigt ist. Gemäß einigen Ausführungsformen können (die dielektrische Schicht zum Ausbilden der dielektrischen Bereiche 34) die dielektrischen Bereiche 34 unter Verwendung von fließfähiger chemischer Dampfphasenabscheidung (FCVD) (FCVD: Flowable Chemical Vapor Deposition), Aufschleuderbeschichtung (spin-on coating) oder dergleichen abgeschieden werden. Gemäß alternativen Ausführungsformen können Atomlagenabscheidung (ALD) (ALD: Atomic Layer Deposition), chemische Dampfphasenabscheidung mit einem Plasma hoher Dichte (HDPCVD) (HDPCVD: High-Density Plasma Chemical Vapor Deposition), CVD, plasmaunterstützte CVD (PECVD) (PECVD: Plasma Enhanced Chemical Vapor Deposition) oder dergleichen verwendet werden. Gemäß einigen Ausführungsformen werden die dielektrischen Bereiche 34 aus Siliziumnitrid ausgebildet oder weisen dieses auf und können unter Verwendung von ALD, CVD oder dergleichen ausgebildet werden. Wenn FCVD verwendet wird, kann ein silizium-und-stickstoffhaltiger Vorläufer (zum Beispiel Trisilylamin (TSA) oder Disilylamin (DSA)) verwendet werden, und folglich ist das resultierende dielektrische Material fließfähig. Ein Temper-/Härtungsprozess wird durchgeführt, der das fließfähige dielektrische Material in ein festes dielektrisches Material umwandelt.
  • In einem nachfolgenden Prozess kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP) (CMP: Chemical Mechanical Polish) oder ein mechanischer Schleifprozess, durchgeführt werden, um die Oberseite der dielektrischen Bereiche 34 zu planarisieren. Ein Rückätzprozess wird dann durchgeführt, um die dielektrischen Bereiche 34 auf eine wünschenswerte Höhe zurückzuätzen. Dementsprechend werden die dielektrischen Bereiche 34 ausgespart.
  • Weiter unter Bezugnahme auf 4 wird eine dielektrische Schicht 36 über der dielektrischen Schicht 32 und den dielektrischen Bereichen 34 abgeschieden. Der entsprechende Prozess wird als Prozess 208 in dem Prozessablauf 200 dargestellt, der in 20 gezeigt ist. Die dielektrische Schicht 36 wird unter Verwendung eines Prozesses ausgebildet, der gute Spaltfüllungseigenschaften hat. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 36 durch chemische Dampfphasenabscheidung mit einem Plasma hoher Dichte (HDPCVD), PECVD, ALD, CVD oder dergleichen ausgebildet. Das Material der dielektrischen Schicht 36 ist von dem Material der dielektrischen Schicht 32 verschieden und kann aus derselben (oder einer anderen) Gruppe von Kandidatenmaterialien, wie der für die dielektrische Schicht 32 ausgewählt werden, wobei die Kandidatenmaterialien unter anderem folgende Materialien umfassen: Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid und dergleichen. Die dielektrische Schicht 36 kann auch aus einem High-k-Dielektrikums-Material, wie etwa Hafniumoxid, Zirconiumoxid, Aluminiumoxid, Aluminiumnitrid, Titannitrid oder dergleichen, ausgebildet werden. Dementsprechend kann die dielektrische Schicht 36 alternativ als High-k-Dielektrikums-Schicht 36 bezeichnet werden. Die Elemente in der dielektrischen Schicht 36 können auch von den Elementen in der dielektrischen Schicht 32 verschieden sein, sodass in dem nachfolgenden Prozess zum Erkennen der Endpunkte zum Rückätzen der dielektrischen Schicht 36 das Spektrum des Lichtstrahls, der von der dielektrischen Schicht 36 reflektiert wird, nicht signifikant durch das Spektrum des Lichtstrahls, der von der dielektrischen Schicht 32 reflektiert wird, beeinflusst wird. Gemäß einigen Ausführungsformen füllt die dielektrische Schicht 36 vollständig den Spalt zwischen benachbarten hervorstehenden Teilen der dielektrischen Schicht 32.
  • Ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, kann dann durchgeführt werden, um die Oberseite der dielektrischen Schicht 36 zu planarisieren. Wie in 5 gezeigt ist, werden dann die dielektrischen Schichten 36 zurückgeätzt, und die verbliebenen Teile der dielektrischen Schichten 36 werden als dielektrische Bereiche 36' bezeichnet. Wie in den nachstehenden Absätzen erörtert werden wird, beeinflusst die Ätztiefe D1 der dielektrischen Bereiche 36' das Profil, wie etwa das Volumen und die Form, der später ausgebildeten epitaktischen Source/Drains, und beeinflusst die Leistung der resultierenden FinFETs. Demensprechend wird die Tiefe D1 in dem Rückätzprozess so gesteuert, dass sie einen wünschenswerten Wert hat. Ein Prozess zur Endpunktbestimmung wird folglich gemäß einigen Ausführungsformen bereitgestellt, um die Tiefe D1 zu bestimmen. Wie in 5 kurz dargestellt ist, wird zum Beispiel ein Lichtstrahl 79 auf die Oberfläche des Wafers 10 projiziert. Reflektiertes Licht 79' wird aufgefangen, um ein Spektrum zu erzeugen, das verwendet wird, um die Tiefe D1 zu bestimmen, und um zu bestimmen, ob der Endpunkt der Ätzung erreicht worden ist oder nicht. Die Einzelheiten des Prozesses zur Endpunktbestimmung werden in den nachfolgenden Absätzen erörtert. Der Ätzprozess ist als ein Prozess (Ablauf) 300 in dem Prozessablauf 200 dargestellt, der in 20 gezeigt ist. Die Einzelheiten des Prozessablaufs 300 werden in 21 gezeigt.
  • 5A zeigt eine Struktur, die aus einer realen Probenstruktur erhalten wird, die auf einem Siliziumwafer hergestellt wird. Es werden die dielektrischen Bereiche 34, 36', die dielektrische Schicht 32 und die Halbleiterstreifen 26 gezeigt. Die ausgesparten Oberflächen der dielektrischen Bereiche 36' nach dem Ätzen, wie unter Bezugnahme auf 5 erörtert worden ist, werden mit gestrichelte Linien dargestellt.
  • Das Ätzen der dielektrischen Bereiche 36' kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei abhängig von dem Material der dielektrischen Bereiche 36' Ätzgase, wie etwa BCl3, Cl2, CF4, CH4, CHF3, O2, BCl3, Cl2 oder dergleichen, verwendet werden können. Während des Ätzprozesses kann auch ein Plasma erzeugt werden. Auch Argon kann verwendet werden.
  • Die 6A und 6B zeigen das Aussparen der dielektrischen Schicht 32. Der entsprechende Prozess wird als Prozess 212 in dem Prozessablauf 200 dargestellt, der in 20 gezeigt ist. Das Aussparen kann unter Verwendung eines isotropen Ätzprozesses (wie etwa eines Nassätzprozesses oder eines Trockenätzprozesses) oder eines anisotropen Ätzprozess (wie etwa eines Trockenätzprozesses) durchgeführt werden. Die Ätzchemikalie (Ätzlösung oder Ätzgas) wird so ausgewählt, dass die dielektrische Schicht 32 geätzt wird, während die dielektrischen Bereiche 34 und 36' nicht geätzt werden.
  • Als Ergebnis der Aussparung der dielektrischen Schicht 32 stehen einige Teile der dielektrischen Bereiche 36' über die Oberseiten der verbliebenen dielektrischen Schicht 32 über, um dielektrische Finnen 38 zu bilden. Außerdem haben die Halbleiterstreifen 26 einige obere Teile, die über die Oberseiten der verbliebenen dielektrischen Schicht 32 hervorstehen, um hervorstehende Halbleiterfinnen 40 zu bilden. In der gesamten Beschreibung werden die Teile der dielektrischen Schicht 32, der dielektrischen Bereiche 34 und der dielektrischen Bereiche 36' unterhalb der hervorstehenden Halbleiterfinnen 40 als flache Grabenisolationsbereiche (STI-Bereiche) (STI: Shallow Trench Isolation) 42 bezeichnet. Die Grenzfläche zwischen den dielektrischen Bereichen 34 und den darüber befindlichen dielektrischen Bereichen 36' kann höher oder niedriger als die Oberseiten der dielektrischen Schicht 32 oder auf gleicher Höhe mit den Oberseiten der dielektrischen Schicht 32 sein. Gemäß einigen Ausführungsformen umfassen die dielektrischen Finnen 38 dementsprechend einige obere Teile der dielektrischen Bereiche 34, wie in den 6A und 6B gezeigt ist. Gemäß alternativen Ausführungsformen können die dielektrischen Bereiche 36' einige untere Teile als Bestandteile der STI-Bereiche 42 aufweisen.
  • 6B zeigt den Querschnitt 6B-6B von 6A, wobei der Querschnitt in einer vertikalen Ebene genommen wird. In dem Querschnitt hat die dielektrische Schicht 32 einen unteren Teil, der sich unter den dielektrischen Bereichen 34 und 36 befindet, und Seitenwandteile über und in Verbindung mit den gegenüberliegenden Enden des unteren Teils. Die hervorstehenden Halbleiterfinnen 40 und die hervorstehenden dielektrischen Finnen 38 sind durch Spalte 44 voneinander getrennt, die durch die ausgesparte dielektrische Schicht 32 zurückgelassen werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann die Höhe H1 der hervorstehenden Halbleiterfinnen 40 in dem Bereich zwischen etwa 35 nm und etwa 80 nm sein, während andere Höhen angewendet werden können.
  • Unter Bezugnahme auf 7A werden Dummy-Gatestapel 52 so ausgebildet, dass sie sich auf den Oberseiten und den Seitenwänden der hervorstehenden Halbleiterfinnen 40 und der hervorstehenden dielektrischen Finnen 38 erstrecken. Der entsprechende Prozess ist als Prozess 214 in dem Prozessablauf 200 dargestellt, der in 20 gezeigt ist. Die Dummy-Gatestapel 52 können Dummy-Gatedielektrika 46 und Dummy-Gateelektroden 48 über den Dummy-Gatedielektrika 46 aufweisen. Die Dummy-Gatedielektrika 46 können aus Siliziumoxid ausgebildet werden oder dieses aufweisen, und die Dummy-Gateelektroden 48 können aus amorphem Silizium oder Polysilizium ausgebildet werden oder dieses aufweisen, während auch andere anwendbare Materialien verwendet werden können. Jeder der Dummy-Gatestapel 52 kann auch eine Hartmaskenschicht 50 (oder eine Vielzahl von Hartmaskenschichten 50) über den Dummy-Gateelektroden 48 aufweisen. Die Hartmaskenschichten 50 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid, Siliziumoxidcarbonitrid oder Mehrfachschichten davon ausgebildet werden. Die Dummy-Gatestapel 52 können über einer Vielzahl von hervorstehenden Halbleiterfinnen 40 und einer oder einer Vielzahl von hervorstehenden dielektrischen Finnen 38 kreuzen. Die Dummy-Gatestapel 52 haben auch Längsrichtungen, die senkrecht zu den Längsrichtungen der hervorstehenden Halbleiterfinnen 40 und der hervorstehenden dielektrischen Finnen 38 sind.
  • Das Ausbilden der Dummy-Gatestapel 52 kann das Abscheiden einer konformen dielektrischen Gateschicht, das Abscheiden einer Dummy-Gateelektrodenschicht, um die Gräben 44 vollständig zu füllen (6B), das Planarisieren der Oberseite der Dummy-Gateelektrodenschicht, das Abscheiden von Hartmaskenschichten auf der planarisierten Dummy-Gateelektrodenschicht und das Strukturieren der abgeschiedenen Schichten umfassen.
  • Nach dem Ausbilden der Dummy-Gatestapel 52 wird eine dielektrische Abstandshalterschicht 60 als eine konforme Schicht abgeschieden. Der entsprechende Prozess ist als Prozess 216 in dem Prozessablauf 200 dargestellt, der in 20 gezeigt ist. Gemäß einigen Ausführungsformen weist die dielektrische Abstandshalterschicht 60 ein dielektrisches Material, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid oder dergleichen, Kombinationen davon und/oder Verbundschichten davon, auf oder ist daraus hergestellt.
  • 7B zeigt den Querschnitt 7B-7B von 7A, wobei der Querschnitt in einer vertikalen Ebene genommen wird. Wie in 7B gezeigt ist, kann sich die Abstandshalterschicht 60 in die Spalte 44 zwischen den hervorstehenden Halbleiterfinnen 40 und ihren entsprechenden benachbarten hervorstehenden dielektrischen Finnen 38 erstrecken.
  • Die 8A und 88 zeigen eine perspektivische Darstellung beziehungsweise eine Schnittansicht der Ätzung der dielektrischen Abstandshalterschicht 60. Die Ätzung wird abhängig von der Struktur, den Unterschichten und den Materialien der dielektrischen Abstandshalterschicht 60 durch einen oder eine Vielzahl von anisotropen Ätzprozessen durchgeführt. Im Ergebnis der Ätzung werden die oberen Teile der dielektrischen Abstandshalterschicht 60 auf Oberseiten der Dummy-Gatestapel 52, der hervorstehenden Halbleiterfinnen 40 und der hervorstehenden dielektrischen Finnen 38 entfernt. Gate-Abstandshalter 62 werden somit auf den Seitenwänden der Dummy-Gatestapel 52 ausgebildet, Finnen-Abstandshalter 64 werden auf den Seitenwänden der hervorstehenden Halbleiterfinnen 40 ausgebildet, und Finnen-Abstandshalter 64' werden auf den Seitenwänden der hervorstehenden dielektrischen Finnen 38 ausgebildet. Der entsprechende Prozess ist als Prozess 218 in dem Prozessablauf 200 dargestellt, der in 20 gezeigt ist. Die horizontalen Teile der Abstandshalterschicht 60, die die Oberseiten der STI-Bereiche 42 kontaktieren, können vollständig entfernt werden oder können gedünnt werden, so dass noch dünne Teile verbleiben.
  • Ein Ätzprozess wird dann durchgeführt, um die Teile der hervorstehenden Halbleiterfinnen 40 zu ätzen, die nicht von den Dummy-Gatestapeln 52 und den Gate-Abstandshaltern 62 (8A) bedeckt werden, woraus die Aussparung resultiert, die in 9 gezeigt ist. Der entsprechende Prozess ist als Prozess 220 in dem Prozessablauf 200 dargestellt, der in 20 gezeigt ist. 9 zeigt denselben Querschnitt wie 8B. In 9 werden Strichlinien verwendet, um die Teile der hervorstehenden Halbleiterfinnen 40 darzustellen, die durch die Dummy-Gatestapel 52 und die Gate-Abstandshalter 62 geschützt werden. Die hervorstehenden Halbleiterfinnen 40 sind nicht in der dargestellten Ebene und werden folglich gestrichelt dargestellt.
  • Das Aussparen kann anisotrop sein, und folglich werden die Teile der hervorstehenden Halbleiterfinnen 40, die sich direkt unter den Dummy-Gatestapeln 52 und den Gate-Abstandshaltern 62 befinden, gegen das Ätzen geschützt. Die Oberseiten der ausgesparten Halbleiterfinnen 40 (oder der Halbleiterstreifen 26) können höher oder niedriger als die Oberseiten der STI-Bereiche 42 oder auf gleicher Höhe mit den Oberseiten der STI-Bereiche 42 sein. Zum Beispiel stellen gestrichelte Linien 66A und 66B und die durchgezogene Oberseite 66C die möglichen Positionen der Oberseiten 66 der verbliebenen hervorstehenden Halbleiterfinnen 40 (oder der Halbleiterstreifen 26) dar. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Aussparen der hervorstehenden Finnen 40 mit einem Trockenätzprozess durchgeführt. Das Trockenätzen kann unter Verwendung von Prozessgasen, wie etwa C2F6, CF4, SO2, das Gemisch aus HF und Ozon (gefolgt von verdünntem HF), das Gemisch aus HBr, Cl2 und O2, das Gemisch aus HBr, Cl2, O2 und CF2, oder dergleichen, durchgeführt werden. Die Ätzung kann anisotrop sein.
  • In dem Aussparungsprozess werden auch die Gate-Abstandshalter 62, die Finnen-Abstandshalter 64 und die Finnen-Abstandshalter 64' ausgespart. Gemäß einigen Ausführungsformen werden die Finnen-Abstandshalter 64' vollständig entfernt oder im Wesentlichen vollständig entfernt, da die Finnen-Abstandshalter 64' eine geringere Höhe als die Finnen-Abstandshalter 64 und die Gate-Abstandshalter 62 haben. Gemäß alternativen Ausführungsformen können auch kleine Teile der Finnen-Abstandshalter 64' verbleiben. Die Mehrheit der Gate-Abstandshalter 60 (8A) verbleibt nach dem Aussparungsprozess. Auf den hervorstehenden Halbleiterfinnen 40 sind noch einige verbliebene Teile der Finnen-Abstandshalter 64. Die Höhen H2 der verbliebenen Finnen-Abstandshalter 64 steht in Beziehung zu der Höhe H4 der hervorstehenden Finnen 38, und je größer die Höhe H4 ist, umso größer ist die Höhe H2 der Finnen-Abstandshalter 64', und umgekehrt. Je größer die Höhe H2 ist, umso weniger werden die hervorstehenden Halbleiterfinnen 40 außerdem ausgespart und umso höher ist die Oberseite 66, und umgekehrt. Die Höhe der gesamten dielektrischen Bereichsschicht/Bereiche 32/34/36' wird als Höhe H3 bezeichnet.
  • Anschließend werden Epitaxiebereiche (Source-/Drain-Bereiche) 68 durch selektives Aufwachsen (durch Epitaxie) eines Halbleitermaterials in den Aussparungen ausgebildet, woraus die Struktur in der 10A, 10B oder 10C resultiert. Der entsprechende Prozess wird als Prozess 222 in dem Prozessablauf 200 dargestellt, der in 20 gezeigt ist. Abhängig davon, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann ein p- oder ein n-Dotierungsstoff in situ mit dem Fortschreiten der Epitaxie dotiert werden. Wenn der resultierende FinFET zum Beispiel ein p-FinFET ist, kann Silizium-Germanium-Bor (SiGeB), Silizium-Bor (SiB) oder dergleichen aufgewachsen werden. Wenn der resultierende FinFET im umgekehrten Fall ein n-FinFET ist, kann Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen aufgewachsen werden. In dem Epitaxieprozess werden hervorstehende dielektrische Finnen 38 verwendet, um das laterale Aufwachsen der epitaktischen Source-/Drain-Bereiche 68 zu begrenzen und um zu verhindern, dass benachbarte Source-/Drain-Bereiche 68 miteinander verschmelzen.
  • Die 10A, 10B und 10C zeigen drei mögliche Profile der Epitaxiebereiche 68. Es versteht sich, dass die Profile der Epitaxiebereiche 68 in diesen Figuren schematisch dargestellt sind und die tatsächlichen Profile anders sein können. The p- und n-Epitaxiebereiche 68 können zum Beispiel andere Formen haben. Die Höhe H4A der hervorstehenden dielektrischen Finnen 38 in 10A ist größer als die Höhe H4B der hervorstehenden dielektrischen Finnen 38 in 10B, die wiederum größer als die Höhe H4C der hervorstehenden dielektrischen Finnen 38 in 10C ist. In ähnlicher Weise ist die Höhe H2A der Finnen-Abstandshalter 64 in 10A größer als die Höhe H2B der Finnen-Abstandshalter 64 in 10B, die wiederum größer als die Höhe H2C der Finnen-Abstandshalter 64 in 10C ist. Das Volumen der resultierenden Epitaxiebereiche 68 in 10A ist folglich kleiner als das Volumen der resultierenden Epitaxiebereiche 68 in 10B, das wiederum kleiner als das Volumen der resultierenden Epitaxiebereiche 68 in 10C ist.
  • Es versteht sich, dass die Epitaxiebereiche 68 kein zu kleines oder zu großes Volumen haben können. Wenn die Epitaxiebereiche 68 zu klein sind, wird die Geschwindigkeit der resultierenden FinFETs infolge der verringerten Anzahl von Elektronen oder Löchern herabgesetzt. Wenn die Epitaxiebereiche 68 zu groß sind, können in dem nachfolgenden Planarisierungsprozess einige obere Teile der Epitaxiebereiche 68 in Polierprozessen entfernt werden, wodurch wiederum die Leistung der resultierenden FinFETs herabgesetzt wird. Auch die Formen der Oberseiten der Epitaxiebereiche 68 in den 10A, 10B und 10C können voneinander verschieden sein.
  • Einige Probenergebnisse werden von Probenwafern erhalten und werden in dieser Offenbarung erörtert, um die Beziehung zwischen hervorstehenden dielektrischen Finnen 38 und dem Profil des resultierenden Epitaxiebereichs zu beweisen. In den 10A, 10B und 10C zum Beispiel ist H1 die Höhe der hervorstehenden Finnen 40, H2 ist die Höhe der Finnen-Abstandshalter 64, H3 ist die Höhe der Hybrid-Finne, die die dielektrischen Bereiche/Schichten 32/34/36' aufweist, und H4 ist die Höhe der hervorstehenden Finnen 38. H5 ist die Höhe der Epitaxiebereiche 68 gemessen von der Oberseite der Epitaxiebereiche 68 bis zu den Unterseiten der entsprechenden Finnen-Abstandshalter 64. W2 ist die maximale Breite der Epitaxiebereiche 68.
  • Gemäß einigen Ausführungsformen ist das Verhältnis H2/H1 in 10C in dem Bereich zwischen etwa 0,13 und etwa 0,144. Das Verhältnis H2/H1 in 10B ist in dem Bereich zwischen etwa 0,144 und etwa 0,156. Das Verhältnis H2/H1 in 10A ist in dem Bereich zwischen etwa 0,156 und etwa 0,17. Von 10A bis zu 10B und dann bis zu 10C werden die Verhältnisse H2/H1 demzufolge immer kleiner. Das Verhältnis H3/H1 in 10C ist in dem Bereich zwischen etwa 1,6 und etwa 1,75. Das Verhältnis H3/H1 in 10B ist in dem Bereich zwischen etwa 1,75 und etwa 1,85. Das Verhältnis H3/H1 in 10A ist in dem Bereich zwischen etwa 1,85 und etwa 2.
  • Infolge der zunehmend kleineren Verhältnisse H2/H1, wird sowohl die Breite W2 als auch die Höhe H5 der Epitaxiebereiche 68 in den 10A, 10B und 10C immer größer, was zu einem immer größeren Volumen führt. Wenn die Epitaxiebereiche 68 zum Beispiel n-Bereiche sind, ist die Breite W2 in den 10A, 10B und 10C 35,27 nm, 36,56 nm beziehungsweise 37,5 nm. Die Höhe H5 in den 10A, 10B und 10C ist 50,24 nm, 51,38 nm beziehungsweise 53,4 nm. Wenn die Epitaxiebereiche 68 p-Bereiche sind, ist die Breite W2 in den 10A, 10B und 10C 33,5 nm, 35,1 nm beziehungsweise 37,2 nm. Die Höhe H5 in den 10A, 10B und 10C ist 35,8 nm, 40,8 nm beziehungsweise 44,7 nm.
  • In den nachfolgenden Prozessen können eine Kontakt-Ätzstoppschicht (CESL, nicht dargestellt) (CESL: Contact Etch Stop Layer) und ein Zwischenschicht-Dielektrikum (ILD, nicht dargestellt) (ILD: Inter-Layer Dielectric) auf den Epitaxiebereichen 68 und um die Dummy-Gatestapel 52 und die Gate-Abstandshalter 62 ausgebildet werden. Anschließend werden die Dummy-Gatestapel 52, wie in 8A gezeigt ist, durch Ersatz-Gatestapel ersetzt. Es werden auch Gate-Kontaktstecker, Source-/Drain-Silizidbereiche und Source-/Drain-Kontaktstecker ausgebildet, um die Herstellung der FinFETs 70 abzuschließen, wobei die Source-/Drain-Bereiche der FinFETs 70, die Epitaxiebereiche 68 sind, in den 10A, 10B und 10C gezeigt sind.
  • Wie vorstehend dargestellt ist, beeinflusst die Ätztiefe D1 der dielektrischen Bereiche 36', wie in 5 gezeigt ist, die Höhe H4 (10A, 10B und 10C) der hervorstehenden dielektrischen Finnen 38, die wiederum das Volumen der Epitaxiebereiche 68 beeinflusst. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Prozess zum Bestimmen des Endpunkts für das Ätzen der dielektrischen Bereiche 36' bereitgestellt, um die Höhe der hervorstehenden dielektrischen Finnen 38 zu steuern, und dementsprechend die Profile (wie etwa das Volumen und die Form) der Epitaxiebereiche 68 zu steuern.
  • 11 zeigt ein Ätzsystem 72, das zum Ätzen der dielektrischen Bereiche 36' (5) verwendet werden kann, wobei der Endpunkt des Ätzprozesses in Echtzeit bestimmt wird, indem ein Reflexionsspektrum von dem Wafer verwendet wird. Es versteht sich, dass, obwohl die Endpunktbestimmung beim Ätzen der dielektrischen Bereiche 36' als einem Beispiel verwendet wird, die Echtzeitbestimmung auch beim Ätzen oder selektiven Aufwachsen von anderen Strukturelementen, wie etwa Halbleiterbereichen, metallischen Bereichen oder dergleichen, verwendet werden kann.
  • Das Ätzsystem 72 umfasst eine Ätzvorrichtung 73, die eine Vakuumkammer 74 aufweist. Eine Aufspannvorrichtung 76 ist in der Vakuumkammer 74 angeordnet, um den Wafer 10 darauf aufzuspannen. Der Wafer 10 weist die zu ätzenden Bereiche auf. Der Wafer 10 kann zum Beispiel die in 5 gezeigte Struktur haben, obwohl auch andere Wafer-Arten verwendet werden können. Eine Sichtöffnung 80 ist oben auf der Kammer 74. Die Ätzvorrichtung 73 kann eine Plasmaätzvorrichtung mit einem transformatorgekoppeltem Plasma (TCP) (TCP: Transformer Coupled Plasma) oder einem induktiv gekoppelten Plasma (ICP) (ICP: Inductively Coupled Plasma) sein. Gemäß einigen Ausführungsformen gibt es einen Einlass und einen Auslass (nicht dargestellt), durch die das Ätzgas in die Kammer 74 zugeführt oder aus der Kammer 74 abgeführt werden kann. Eine Lichtprojektionsvorrichtung 82 und eine Lichtempfangsvorrichtung 84 können neben der Sichtöffnung 80 angeordnet sein. Gemäß einigen Ausführungsformen weist die Lichtprojektionsvorrichtung 82 einen Teil einer optischen Faser auf, um zum Beispiel einen Lichtstrahl zu leiten. Die Lichtempfangsvorrichtung 84 kann zum Beispiel eine Lichtfokussiervorrichtung und einen Teil einer optischen Faser aufweisen.
  • Das System 72 umfasst weiterhin eine Lichtquelle 86 zum Erzeugen eines Lichtstrahls, und ein Spektrometer 88 zum Erzeugen eines Spektrums aus dem Licht, das von dem Wafer 10 reflektiert wird. The Lichtprojektionsvorrichtung 82 projiziert den Lichtstrahl 79, der von der Lichtquelle 86 erzeugt wird, auf den Wafer 10, und reflektiertes Licht 79' wird von der Lichtempfangsvorrichtung 84 empfangen, die das reflektierte Licht 79' zu dem Spektrometer 88 leitet. Der Lichtstrahl, der von der Lichtquelle 86 erzeugt wird, kann einen breiten Spektralbereich aufweisen. Der Lichtstrahl kann zum Beispiel Licht mit einer Wellenlängenstreuung über den gesamten Bereich zwischen etwa 300 nm und etwa 600 nm aufweisen. Dieser Wellenlängenbereich kann die charakteristischen Wellenlängenwerte abdecken, die von den Ausführungsformen der vorliegenden Erfindung verwendet werden können, sodass die interessierenden charakteristischen Wellenberge und Wellentäler innerhalb des Bereichs sind, und die Änderung der Signalstärke der charakteristischen Wellenberge und Wellentäler kann verwendet werden, um die Tiefen der dielektrischen Bereiche 36' zu bestimmen. Außerdem wird die Lichtenergie im Wesentlichen gleichmäßig auf den gesamten Bereich verteilt. In einem Beispiel kann die Lichtquelle 86 ein weißes Licht erzeugen. Das Spektrometer 88 empfängt das reflektierte Licht von der Lichtempfangsvorrichtung 84 und erzeugt das Spektrum, das nachfolgend auch als ein Reflexionsspektrum bezeichnet wird. 13 zeigt zum Beispiel einige beispielhafte Spektren, wobei die Lichtintensität als eine Funktion der Wellenlänge dargestellt ist.
  • Wieder unter Bezugnahme auf 11 umfasst das Ätzsystem 72 eine Datenbank 90, die dazu eingerichtet ist, die beim Ätzen von Wafern erhaltenen Daten zu speichern. Bezüglich des beispielhaften Wafers 10, der in 5 gezeigt ist, kann die Datenbank 90 zum Beispiel die geometrischen Informationen, wie etwa die Breite W4 (kritische Abmessung (CD) (CD: critical dimension), infolge der Messung unter Verwendung von optischen Mitteln auch als optische CD (OCD) bezeichnet), die Länge L1 und die Tiefe D1 der dielektrischen Bereiche 36' speichern. Da unterschiedliche Materialien unterschiedliche Spektren haben, ändern sich auch die Spektren, wenn die Materialien (und ihre Kombination), die den Lichtstrahl 79 empfangen, geändert werden. Die spezifischen Materialien (wie etwa ein High-k-Material der dielektrischen Bereiche 36') können auch in der Datenbank 90 gespeichert werden. Dementsprechend kann ein Spektrum mit dem einen oder mehreren Materialien assoziiert sein, und wenn die Materialien der dielektrischen Bereiche 36' und der dielektrischen Schicht 32 geändert werden, können verschiedene Spektren erhalten werden und in der Speicherdatenbank 90 gespeichert werden. Die Datenbank 90 kann auch Umgebungsinformationen der geätzten Bereiche speichern. Die Datenbank 90 kann zum Beispiel die Breiten, die Längen und das Material der dielektrischen Schicht 32 speichern, die belichtet wird und auch Licht reflektiert. Außerdem speichert die Datenbank 90 auch die Spektren, die von den Wafern erhalten werden, wie in den nachstehenden Absätzen erörtert werden wird. Die Spektren sind mit den Wafer-Informationen korreliert, wie vorstehend angeführt worden ist. Die Spektren können zum Beispiel mit den Materialien und der Tiefe D1 der dielektrischen Bereiche 36' indexiert sein, sodass die Spektren durch eine Suche unter Verwendung dieser Informationen gefunden werden können. Die Ätztiefe D1 kann auch unter Verwendung des Spektrums gesucht werden, zum Beispiel durch Suchen der charakteristischen Parameter (erörtert in den nachstehenden Absätzen) von Spektren. Dementsprechend kann die entsprechende Ätztiefe D1 durch Durchsuchen der Datenbank 90 gefunden werden, wenn ein Spektrum aus einem reflektierten Licht erzeugt wird.
  • Das Ätzsystem 72 umfasst weiterhin eine Steuereinheit 96, die dazu eingerichtet ist, den Ätzprozess zu steuern und die Datenbank 90 zu betreiben. Die Steuereinheit 96 kann ein Modellcenter 92 aufweisen, das einen Algorithmus für maschinelles Lernen speichert, der ein Modell (das in dem Modellcenter gespeichert ist) unter Verwendung von Daten, die aus zuvor geätzten und gemessenen Wafern erhalten werden, bauen und verbessern kann. Der Algorithmus wird auf das zukünftige Ätzen von Wafern angewendet. Die Steuereinheit 96 weist weiterhin eine Recheneinheit 94 auf, die den Algorithmus ausführt und mit der Datenbank 90, der Lichtquelle 86 und dem Spektrometer 88 kommuniziert. Ein beispielhafter Ätzprozess wird nachstehend kurz erörtert, und außerdem werden weitere Einzelheiten in den nachstehenden Absätzen erörtert.
  • Zu Beginn eines Ätzprozesses wird eine Soll-Ätztiefe der dielektrischen Bereiche 36' vorbestimmt. In dem Ätzprozess kann die Recheneinheit 94 die Ätzvorrichtung 73 so steuern, dass der Ätzprozess gestartet wird, und die Lichtquelle 86 so steuern, dass der Lichtstrahl 79 ausgesendet wird, der auf den Wafer 10 projiziert wird. Die Recheneinheit 94 steuert außerdem die Lichtempfangsvorrichtung 84 so, dass sie ein Spektrum aus dem reflektierten Licht erzeugt und das Spektrum in der Datenbank 90 speichert. Die Recheneinheit 94 empfängt Spektren von dem Spektrometer 88. Außerdem vergleicht die Recheneinheit 94 die von dem Spektrometer 88 empfangenen Spektren mit den gespeicherten Spektren (in der Datenbank 90) von ähnlichen Wafern, sodass die vorhandene Ätztiefe D1 (5) bestimmt wird. Die Recheneinheit 94 kann auch errechnen, wie viel die dielektrischen Bereiche noch zu ätzen sind, und sie kann die voraussichtliche Ätzzeit errechnen, die dem Endpunkt des Ätzprozesses entspricht. Im Verlauf des gesamten Ätzprozesses wird das Spektrum wiederholt und in Echtzeit erzeugt, sodass die Ätztiefe in Echtzeit bestimmt wird, bis die Soll-Ätztiefe erreicht wird.
  • Das Erreichen der Soll-Ätztiefe bedeutet auch, dass der Endpunkt des Ätzprozesses erreicht wird. Die Recheneinheit 94 steuert folglich die Ätzvorrichtung 73 so, dass das Ätzen gestoppt wird. Sobald das Ätzen des aktuellen Wafers beendet worden ist, wird der geätzte Wafer mit Messwerkzeugen gemessen, um zum Beispiel die Ist-Ätztiefe zu bestimmen. Die Recheneinheit 96 vergleicht die (gemessene) Ist-Ätztiefe mit der vorbestimmten Soll-Ätztiefe, die auch die Ätztiefe ist, die durch die Reflexionsspektren bestimmt wird. Wenn die Ist-Ätztiefe nicht mit der Soll-Ätztiefe übereinstimmt, passt die Recheneinheit 94 den Algorithmus und das Modell an, und speichert den angepassten Algorithmus und das angepasste Modell in dem Modellcenter 92. Ein nachfolgender Wafer kann dann geätzt werden, wobei in dem Ätzprozess, der durchgeführt wird, der angepasste Algorithmus und das angepasste Modell verwendet werden.
  • Ein Beispiel der Verwendung der gespeicherten Spektren und anderer Informationen zusammen mit den aktuell gemessenen Spektren wird unter Bezugnahme auf die 12A, 12B, 12C und 13-15 erörtert. Die 12A, 12B und 12C zeigen die Zwischenstufen beim Ätzen der dielektrischen Bereiche 36' in dem Wafer 10. Die dargestellten Teile sind in 5 zu finden. Die 12A, 12B, 12C zeigen eine Abfolge von Ätzprozessen, wobei mit fortschreitender Zeit die Tiefe D1' in 12A auf Tiefe D1'' in 12B zunimmt und dann auf Tiefe D1''' in 12C zunimmt. 15 zeigt die Korrelation der Ätztiefe D1 als eine Funktion der Ätzzeit.
  • Zu einem ersten Zeitpunkt, der 12A entspricht, wird der Lichtstrahl 79 auf den Wafer 10 projiziert, und das reflektierte Licht wird aufgefangen und zu dem Spektrometer 88 geleitet (11). Dadurch wird ein erstes Spektrum erzeugt. In ähnlicher Weise wird zu einem zweiten Zeitpunkt, der 12B entspricht, ein zweites Spektrum erzeugt. Da die Tiefe D1'' von der Tiefe D1' verschieden ist, ist das Spektrum, das zur zweiten Ätzzeit erhalten wird, von dem ersten Spektrum verschieden. Zu einem dritten Zeitpunkt, der 12C entspricht, wird ein drittes Spektrum erzeugt. Da die Tiefe D1''' von den Tiefen D1' und D1'' verschieden ist, ist das Spektrum, das zu dem dritten Zeitpunkt erhalten wird, von dem ersten Spektrum und dem zweiten Spektrum verschieden. Für eine ausgewählte Kombination von Struktur und Material kann die Ätztiefe dementsprechend den Spektren eins zu eins entsprechen.
  • 13 zeigt einige Spektren, die zu verschiedenen Zeitpunkten erhalten wurden. Diese Spektren wurden von Wafern erhalten, die ähnliche Strukturen und ähnliche Materialien aufweisen. Werden verschiedene Spektren verglichen, so sind die Signalstärkewerte bei derselben Wellenlänge verschieden voneinander. Die Signalstärkewerte können folglich verwendet werden, um die aktuelle Ätztiefe D1 zu bestimmen (12A, 12B und 12C) und um den Endpunkt der Ätzung zu bestimmen. Ein beispielhafter Prozess der Endpunktbestimmung wird unter Bezugnahme auf 14 erörtert. Es versteht sich, dass der erörterte Prozess der Endpunktbestimmung nur ein Beispiel ist und es alternative Wege geben kann, die auch im Schutzumfang der vorliegenden Offenbarung liegen.
  • 14 zeigt ein erstes Spektrum, das zu einem ersten Zeitpunkt erhalten wird (zum Beispiel 12A), das einer ersten Ätztiefe entspricht. Der Zeitpunkt kann zum Beispiel der Beginn des Ätzprozesses sein, wobei die erste Ätztiefe 0 oder ein anderer Wert ungleich 0 sein kann. Eine Vielzahl von charakteristischen Wellenlängen WL1, WL2, WL3 und WL4 werden ausgewählt. Die charakteristischen Wellenlängen WL1, WL2, WL3 und WL4 können als die Wellenlängen ausgewählt werden, deren entsprechende Signalstärke sich am deutlichsten ändert, wenn die Ätztiefe zunimmt. Einige der charakteristischen Wellenlängen können auch als die Wellenlängen ausgewählt werden, deren entsprechende Signalstärke sich am wenigsten deutlich ändert, wenn die Ätztiefe zunimmt. Wenn die Ätztiefe zunimmt, ist die Größenordnung der Änderung der Signalstärke bei den Wellenlängen WL1, WL2 und WL4 am deutlichsten, während die Signalstärke bei der Wellenlänge WL3 im Wesentlichen unverändert ist. Gemäß einigen Ausführungsformen ist SI1, SI2, SI3 beziehungsweise SI4 die Signalstärke bei den charakteristischen Wellenlängen WL1, WL2, WL3 und WL4. Dementsprechend kann die Sammlung der Signalstärkewerte SI1, SI2, SI3 und SI4 und ihrer Verhältnisse, wie etwa SI1/SI3, SI2/SI3, SI4/SI3, SI1/SI4, etc., als charakteristische Parameter verwendet werden, die zur eindeutigen Identifizierung des entsprechenden Spektrums und zur Identifizierung der entsprechenden ersten Ätztiefe (zum Beispiel 0 in einem Beispiel) verwendet werden kann. Wie in 11 gezeigt ist, können in der Datenbank 90 das Spektrum, die charakteristischen Parameter und die entsprechende erste Ätztiefe gespeichert und in Bezug zueinander indexiert werden.
  • Wenn die Ätztiefe auf eine zweite Ätztiefe zunimmt (zum Beispiel Tiefe D'' in 12B), kann ein zweites Spektrum erzeugt werden, und die Signalstärkewerte ändern sich im Vergleich zu dem ersten Spektrum. 14 zeigt einige Pfeile, die die Änderungsrichtung der Signalstärkewerte bei den entsprechenden Wellenlängen bei zunehmender Ätztiefe darstellen. Bei den Wellenlängen WL1 und WL2 zum Beispiel steigt die Signalstärke auf neue Werte SI1' beziehungsweise SI2'. Bei der Wellenlänge WL3 ist die Signalstärke unverändert und bleibt SI3. Bei der Wellenlänge WL4 verringert sich die Signalstärke auf SI4'. Dementsprechend kann die Sammlung der Signalstärkewerte SI1', SI2', SI3 und SI4' und ihrer Verhältnisse, wie etwa SI1/SI3, SI2'/SI3, SI4'/SI3, SI1'/SI4', usw., als charakteristische Parameter verwendet werden, um die entsprechende zweite Ätztiefe eindeutig zu identifizieren. Gemäß einigen Ausführungsformen werden das zweite Spektrum, die charakteristischen Parameter, die dem zweiten Spektrum entsprechen, und die entsprechende zweite Ätztiefe in der Datenbank 90 gespeichert.
  • Mit zunehmender Ätztiefe hat die Änderung der Signalstärkewerte einen bestimmten Trend. Die Signalstärkewerte auf der linken Seite (mit kleineren Wellenlängenwerten) der charakteristischen Wellenlänge WL3 können zum Beispiel anfänglich ansteigen. Wenn die Ätztiefe auf einen bestimmten Wert zugenommen hat, können die Signalstärkewerte bei weiter zunehmender Ätztiefe beginnen abzunehmen. Umgekehrt können die Signalstärkewerte auf der rechten Seite (mit größeren Wellenlängenwerten) der charakteristischen Wellenlänge WL3 mit zunehmender Ätztiefe anfänglich abnehmen, und können ansteigen, wenn die Ätztiefe einen bestimmten Punkt überschreitet. Die Trends können von Struktur zu Struktur und von Material zu Material verschieden sein. Durch Verwendung der Sammlung der charakteristischen Parameter kann ein entsprechendes Spektrum eindeutig identifiziert werden, und seine entsprechende Ätztiefe kann mit einer Eins-zu-Eins-Entsprechung bestimmt werden.
  • Der Trend der Änderung der Signalstärkewerte in Reaktion auf die Zunahme der Ätztiefe stellt auch einen Weg für die Berechnung bereit, wie viel mehr Ätztiefe und die entsprechende Ätzzeit erforderlich sein können, um den Endpunkt zu erreichen. Sobald eine Soll-Ätztiefe bestimmt worden ist, ist auch das Soll-Spektrum bekannt und kann gefunden werden, indem die Datenbank 90 unter Verwendung der Soll-Ätztiefe durchsucht wird, wie zum Beispiel aus der vorstehenden Erörterung entnommen werden kann. Die Soll-Signalstärke und das Soll-Signalstärkeverhältnis können auch aus dem Soll-Spektrum bestimmt werden. Dementsprechend können die Differenz zwischen der aktuellen Signalstärke und der Soll-Signalstärke und die Differenz zwischen dem aktuellen Signalstärkeverhältnis und dem Soll-Signalstärkeverhältnis verwendet werden, um zu errechnen, wie viel mehr Ätztiefe erforderlich ist und wie viel weitere Ätzzeit erforderlich ist, um den Endpunkt zu erreichen.
  • 16 zeigt die Tiefen, die bei einer Vielzahl von Probenwafern gemessen wurden, die unter Verwendung des Prozesses der Endpunktbestimmung gemäß einigen Ausführungsformen der vorliegenden Offenbarung geätzt worden waren. Es ist zu beobachten, dass die Ätztiefen der Vielzahl von Probenwafern in dem Bereich zwischen etwa 49,5 und etwa 54 angeordnet sind, was nah beieinander ist. 16 beweist, dass die Endpunktbestimmung unter Verwendung von Reflexionsspektren konsistente Ergebnisse liefert.
  • 17 zeigt die Ergebnisse, die aus einer Vielzahl von Proben erhalten wurden. Die Y-Achse stellt die erwarteten Tiefen D1 der dielektrische Bereiche 36' dar (5), die auch die vorbestimmten Soll-Ätztiefen sind, die vor dem Start der entsprechenden Ätzprozesse bestimmt werden. Die X-Achse stellt die Ist-Tiefen dar, die nach dem Stopp der Ätzprozesse bei den geätzten Wafern gemessen wurden. Es ist zu beobachten, dass die errechneten Tiefen und die Ist-Tiefen sehr nah beieinander liegen. Das beweist, dass die Endpunktbestimmung unter Verwendung von Reflexionsspektren genau ist.
  • 18 zeigt die Ergebnisse, die von einer ersten Vielzahl von geätzten dielektrischen Bereichen in einem ersten Probenwafer erhalten wurden, bei dem die erste Vielzahl von dielektrischen Bereichen unter Verwendung eines herkömmlichen Verfahrens zur Endpunktbestimmung geätzt worden ist. In dem Ätzprozess wird eine vorbestimmte Ätzrezeptur verwendet, um den erste Probenwafer zu ätzen, und der Ätzprozess zu einem vorbestimmten Zeitpunkt gestoppt. Die Standardabweichung der Ätztiefen der ersten Vielzahl von dielektrischen Bereichen hat ein Sigma gleich etwa 1 nm. 19 zeigt die Ergebnisse, die aus einer zweiten Vielzahl von dielektrischen Bereichen in einem zweiten Probenwafer erhalten wurden, bei dem die zweite Vielzahl von dielektrischen Bereichen unter Verwendung des Prozesses zur Endpunktbestimmung gemäß den Ausführungsformen der vorliegenden Offenbarung geätzt worden ist. Die Standardabweichung der Ätztiefen der zweiten Vielzahl von dielektrischen Bereichen hat ein Sigma gleich etwa 0,6 nm. Dementsprechend ist die Konstanz innerhalb des Wafers bei dem zweiten Probenwafer um 40 Prozent besser im Vergleich zu dem ersten Probenwafer.
  • 21 zeigt einen detaillierteren Prozessablauf 300, in dem der Prozess für die Konstruktion des Modells (in dem Modellcenter 92, 11) und den Aufbau der Datenbank 90 erörtert wird. In dem Prozess 301 wird eine Vielzahl von Versuchsprobenwafern bereitgestellt. In dem Prozess 302 wird ein Versuchsprobenwafer gemessen, sodass seine geographischen Informationen, wie etwa die Ätztiefe der dielektrischen Bereiche 36' (5), gesammelt werden. Dann wird der Versuchswafer geätzt, wie das als Prozess 304 gezeigt ist. Wenn das Ätzen beendet ist, aber bevor der Versuchswafer aus der Ätzkammer entnommen wird, wird das Reflexionsspektrum erzeugt, wie das als Prozess 306 gezeigt ist. Der Prozess 307 zeigt, dass der geätzte Probewafer gemessen wird. Zum Beispiel können die Ist-Ätztiefe, die Breite, die Länge, usw. gemessen werden. Die gemessenen Daten und das entsprechende Spektrum werden dann in die Datenbank 90 abgespeichert, wie in 11 gezeigt ist. Dann macht der Prozess eine Schleife zurück zu dem Prozess 302 für einen zweiten Versuchsprobenwafer, und diese Schleifen werden wiederholt, bis alle Versuchswafer geätzt und gemessen worden sind. Die Versuchsprobenwafer können bis auf verschiedene Ätztiefen geätzt werden, sodass ihre Spektren einem Bereich von Ätztiefen entsprechen können, die während des Ätzprozesses auftreten können.
  • Nachdem die Vielzahl von Versuchsprobenwafern bearbeitet worden ist, kann ein Algorithmus/ein Modell konstruiert werden (Prozess 310), der/das die Beziehung zwischen den Ätztiefen und den Spektren widerspiegelt. Dementsprechend kann mit dem Modell, wenn ein Spektrum erhalten wird, die dem Spektrum entsprechende Ätztiefe bestimmt werden, und der Endpunkt kann bestimmt werden, wenn die Ätztiefe gleich der Soll-Ätztiefe ist oder diese übersteigt. Wenn die Ätztiefe kleiner als die Soll-Ätztiefe ist, kann das Modell außerdem angeben, wie viel die Ätztiefe zunehmen muss und wie das jeweilige Spektrum aussieht (und welche charakteristischen Parameter dazugehören).
  • Dann wird, wie in Prozess 311 gezeigt ist, ein Produktionswafer bereitgestellt. Die Soll-Ätztiefe wird bestimmt. Dementsprechend kann das der Soll-Ätztiefe entsprechende Soll-Spektrum aus der Datenbank (Prozess 312) bestimmt werden. Außerdem können die charakteristischen Parameter des Soll-Spektrums bestimmt werden, indem die Datenbank durchsucht wird. Die geographischen Daten des Produktionswafers können dann gemessen werden (Prozess 313). Zum Beispiel kann die Ist-Ätztiefe zu diesem Zeitpunkt gemessen werden. In dem Prozess 314 wird der Produktionswafer geätzt. Während des Ätzens wird das Spektrum wiederholt in Echtzeit erzeugt (Prozess 316), und das erzeugte Spektrum wird verwendet, um die aktuelle Ätztiefe zu bestimmen (Prozess 318). Wenn die aus dem Reflexionsspektrum bestimmte Ätztiefe gleich der oder größer als die vorbestimmte Soll-Ätztiefe ist, ist klar, dass der Endpunkt erreicht ist, wie das als Prozess 319 gezeigt ist. Die Endpunktbestimmung kann auch durch Errechnen einiger charakteristischer Parameter durchgeführt werden, zum Beispiel durch Errechnen der Signalstärkeverhältnisse, wie etwa SI1/SI3, SiI3/SI3 oder dergleichen, und durch Vergleichen der errechneten Verhältnisse mit den entsprechenden Verhältnissen in dem Soll-Spektrum. Das Ätzen wird dann gestoppt, wie das als Prozess 320 gezeigt ist. Anschließend wird eine Messung nach dem Ätzen durchgeführt, wie das als Prozess 322 gezeigt ist, um zum Beispiel die Ist-Ätztiefe zu messen. Basierend auf dem Messergebnis und dem Endspektrum an dem Endpunkt, kann das Modell/der Algorithmus angepasst werden (Prozess 324). Wenn noch weitere Wafer geätzt werden sollen (bestimmt durch den Prozess 326), kann der Prozess eine Schleife zurück zu dem Prozess 311 ausführen. Anderenfalls wird der Prozess gestoppt (Prozess 328).
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Das Volumen und das Profil von epitaktischen Source-/Drain-Bereichen werden durch die Höhe von Finnen-Abstandshaltern beeinflusst, die wiederum durch die Höhe der hervorstehenden dielektrischen Finnen beeinflusst werden. Die Höhe der hervorstehenden dielektrischen Finnen muss folglich gesteuert werden, indem die Ätzprozesse gesteuert werden. In herkömmlichen Ätzprozessen werden die Endpunkte beim Ätzen der hervorstehenden dielektrischen Finnen vorbestimmt, wobei die Ätzrezeptur und die Ätzzeit vorausgewählt sind. Die resultierende Höhe der hervorstehenden dielektrischen Finnen unterliegt folglich starken Prozessschwankungen. Gemäß den Ausführungsformen der vorliegenden Offenbarung wird der Endpunkt des Ätzprozesses in Echtzeit bestimmt, indem ein Reflexionsspektrum von den dielektrischen Bereichen, die geätzt werden, erzeugt wird. Die Endpunktbestimmung ist folglich genauer, und auch die Volumensteuerung der Epitaxiebereiche ist genauer.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren folgende Schritte: Bestimmen einer Soll-Ätztiefe für das Ätzen einer Vielzahl von dielektrischen Bereichen in einem Wafer, wobei der Wafer eine Vielzahl von hervorstehenden Halbleiterfinnen und die Vielzahl von dielektrischen Bereichen zwischen der Vielzahl von hervorstehenden Halbleiterfinnen aufweist; Ätzen der Vielzahl von dielektrischen Bereichen; Projizieren eines Lichtstrahls auf den Wafer; Erzeugen eines Spektrums aus einem reflektierten Licht, das von dem Wafer reflektiert wird; Bestimmen eines Endpunkts für das Ätzen basierend auf dem Spektrum, wobei der Endpunkt ein voraussichtlicher Zeitpunkt ist, und die Vielzahl von dielektrischen Bereichen bis auf die Soll-Ätztiefe geätzt wird; und Stoppen des Ätzens der Vielzahl von dielektrischen Bereichen an dem Endpunkt. Bei einer Ausführungsform umfasst das Bestimmen des Endpunkts das Bestimmen einer aktuellen Ätztiefe der Vielzahl von dielektrischen Bereichen unter Verwendung des Spektrums; und das Vergleichen der aktuellen Ätztiefe mit einer vorbestimmten Soll-Ätztiefe. Bei einer Ausführungsform wird der Lichtstrahl durch eine Sichtöffnung des Wafers auf den Wafer projiziert, und das reflektierte Licht wird aufgefangen und zu einem Spektrometer geleitet, um das Spektrum zu erzeugen. Bei einer Ausführungsform umfasst das Bestimmen des Endpunkts das Vergleichen des Spektrums mit einer Vielzahl von Spektren, die von einer Vielzahl von Versuchswafers erhalten worden sind. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Ätzen der Vielzahl von Versuchswafern, wobei die Vielzahl von dielektrischen Bereichen in der Vielzahl von Versuchswafern bis auf verschiedene Tiefen geätzt werden; und Erzeugen der Vielzahl von Spektren, wobei jedes von einem aus der Vielzahl von Versuchswafern ist. Bei einer Ausführungsform umfasst die Vielzahl von dielektrischen Bereichen ein High-k-Dielektrikums-Material. Bei einer Ausführungsform hat der Lichtstrahl ein Spektrum in einem Wellenlängenbereich zwischen etwa 300 nm und etwa 600 nm. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Ätzen eines Substrats des Wafers, um eine Vielzahl von Halbleiterstreifen auszubilden, die durch Gräben voneinander getrennt sind; Abscheiden einer konformen dielektrischen Schicht, die sich in die Gräben und auf der Vielzahl von Halbleiterstreifen erstreckt; und Abscheiden eines dielektrischen Materials auf der konformen dielektrischen Schicht, um die Vielzahl von dielektrischen Bereichen auszubilden. Bei einer Ausführungsform basiert das Bestimmen des Endpunkts auf einem Modell, und das Verfahren umfasst weiterhin das Herausnehmen des Wafers aus der Ätzvorrichtung; das Messen einer Endätztiefe der Vielzahl von dielektrischen Bereichen von dem Wafer; und das Anpassen des Modells basierend auf einer Differenz zwischen der Endätztiefe und der Soll-Ätztiefe. Bei einer Ausführungsform umfass das Verfahren weiterhin: Aussparen der Vielzahl von hervorstehenden Halbleiterfinnen, um Aussparungen auszubilden; und Aufwachsen von epitaktischen Halbleiterbereichen aus den Aussparungen. Bei einer Ausführungsform umfasst das Verfahren weiterhin: Abscheiden einer Abstandshalterschicht auf der Vielzahl von hervorstehenden Halbleiterfinnen und der Vielzahl von dielektrischen Bereichen; und Durchführen eines anisotropen Ätzprozesses auf der Abstandshalterschicht, um Finnen-Abstandshalter auf Seitenwänden der Vielzahl von hervorstehenden Halbleiterfinnen auszubilden, wobei einer der Finnen-Abstandshalter zwischen einer der Vielzahl von hervorstehenden Halbleiterfinnen und einem der Vielzahl von dielektrischen Bereichen ist.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren folgende Schritte: Ausbilden einer Vielzahl von Halbleiterfinnen, die aus einem Bulk-Substrat hervorstehen; Abscheiden einer ersten dielektrischen Schicht konform zu den Halbleiterfinnen; Abscheiden einer zweiten dielektrischen Schicht in Gräben zwischen den Halbleiterfinnen; Rückätzen der zweiten dielektrischen Schicht, sodass eine Oberseite der zweiten dielektrischen Schicht niedriger als obere Enden der Halbleiterfinnen ist; Abscheiden einer High-k-Dielektrikums-Schicht über der zweiten dielektrischen Schicht, die zurückgeätzt worden ist; Ätzen der High-k-Dielektrikums-Schicht in einer Ätzvorrichtung; während des Ätzens der High-k-Dielektrikums-Schicht, Aufnehmen eines Reflexionsspektrums von der High-k-Dielektrikums-Schicht; Bestimmen einer Ätztiefe der High-k-Dielektrikums-Schicht basierend auf dem aufgenommenen Reflexionsspektrum; und in Reaktion darauf, dass die Ätztiefe eine Soll-Ätztiefe erreicht, Stoppen des Ätzens der High-k-Dielektrikums-Schicht. Bei einer Ausführungsform umfasst das Bestimmen der Ätztiefe das Vergleichen des Reflexionsspektrums mit einer Vielzahl von gespeicherten Spektren. Bei einer Ausführungsform umfasst das Bestimmen der Ätztiefe das Errechnen von charakteristischen Parametern aus dem aufgenommenen Reflexionsspektrum; und Vergleichen der charakteristischen Parameter mit weiteren charakteristischen Parametern der Vielzahl von gespeicherten Spektren. Bei einer Ausführungsform deckt das Reflexionsspektrum einen Wellenlängenbereich von etwa 300 nm bis etwa 600 nm ab.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine Vorrichtung Folgendes auf: eine Ätzvorrichtung; eine Lichtquelle, die optisch mit der Ätzvorrichtung gekoppelt ist; eine Lichtaussendungsvorrichtung, die dazu eingerichtet ist, einen Lichtstrahl, der durch die Lichtquelle erzeugt wird, in die Ätzvorrichtung zu projizieren; ein Spektrometer, das dazu eingerichtet ist, ein reflektiertes Licht aus dem Inneren der Ätzvorrichtung zu empfangen und ein Spektrum aus dem reflektierten Licht zu erzeugen; eine Datenbank, die dazu eingerichtet ist, das Spektrum zu speichern; und eine Steuereinheit, die durch Signale mit der Ätzvorrichtung, der Lichtquelle, dem Spektrometer und der Datenbank gekoppelt ist. Bei einer Ausführungsform ist die Steuereinheit dazu eingerichtet, einen Endpunkt eines Ätzprozesses, der in der Ätzvorrichtung durchgeführt wird, basierend auf dem Spektrum und gespeicherten Spektren, die in der Datenbank gespeichert sind, zu bestimmen. Bei einer Ausführungsform weist die Ätzvorrichtung eine Sichtöffnung auf und die Lichtaussendungsvorrichtung ist dazu eingerichtet, den Lichtstrahl durch die Sichtöffnung in die Ätzvorrichtung auszusenden. Bei einer Ausführungsform weist die Vorrichtung weiterhin Folgendes auf: eine Lichtempfangsvorrichtung, die dazu eingerichtet ist, das reflektierte Licht durch eine Sichtöffnung zu empfangen, wobei das Spektrometer dazu eingerichtet ist, das reflektierte Licht von der Lichtempfangsvorrichtung zu empfangen. Bei einer Ausführungsform weist die Steuereinheit ein Modellcenter auf, das ein Modell speichert, wobei das Modell eine Beziehung zwischen geometrischen Informationen von Wafern und Reflexionsspektren der Wafer widerspiegelt.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann dürfte klar sein, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden kann. Der Fachmann dürfte ebenfalls erkennen, dass solche äquivalenten Ausgestaltungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Offenbarung abweichen und dass er hierbei verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen kann, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Bestimmen einer Soll-Ätztiefe für das Ätzen einer Vielzahl von dielektrischen Bereichen in einem Wafer, wobei der Wafer eine Vielzahl von hervorstehenden Halbleiterfinnen und die Vielzahl von dielektrischen Bereichen zwischen der Vielzahl von hervorstehenden Halbleiterfinnen aufweist; Ätzen der Vielzahl von dielektrischen Bereichen; Projizieren eines Lichtstrahls auf den Wafer; Erzeugen eines Spektrums aus einem reflektierten Licht, das von dem Wafer reflektiert wird; Bestimmen eines Endpunkts für das Ätzen basierend auf dem Spektrum, wobei der Endpunkt ein voraussichtlicher Zeitpunkt ist, und die Vielzahl von dielektrischen Bereichen bis auf die Soll-Ätztiefe geätzt wird; und Stoppen des Ätzens der Vielzahl von dielektrischen Bereichen an dem Endpunkt.
  2. Verfahren nach Anspruch 1, wobei das Bestimmen des Endpunkts Folgendes umfasst: Bestimmen einer aktuellen Ätztiefe der Vielzahl von dielektrischen Bereichen unter Verwendung des Spektrums; und Vergleichen der aktuellen Ätztiefe mit einer vorbestimmten Soll-Ätztiefe.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Lichtstrahl durch eine Sichtöffnung des Wafers auf den Wafer projiziert wird, und das reflektierte Licht aufgefangen wird und zu einem Spektrometer geleitet wird, um das Spektrum zu erzeugen.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bestimmen des Endpunkts das Vergleichen des Spektrums mit einer Vielzahl von Spektren, die von einer Vielzahl von Versuchswafern erhalten worden sind, umfasst.
  5. Verfahren nach Anspruch 4, das weiterhin Folgendes umfasst: Ätzen der Vielzahl von Versuchswafern, wobei die Vielzahl von dielektrischen Bereichen in der Vielzahl von Versuchswafern bis auf verschiedene Tiefen geätzt werden; und Erzeugen der Vielzahl von Spektren, wobei jedes von einem aus der Vielzahl von Versuchswafern ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das vor dem Ätzen der Vielzahl von dielektrischen Bereiche weiterhin Folgendes umfasst: Ätzen eines Halbleitersubstrats in dem Wafer, um Gräben auszubilden; Ausbilden einer dielektrischen Schicht, die sich in die Gräben erstreckt; und Ausbilden der Vielzahl von dielektrischen Bereichen über der dielektrischen Schicht, wobei sich die dielektrischen Bereiche in die Gräben erstrecken.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Lichtstrahl ein Spektrum in einem Wellenlängenbereich zwischen etwa 300 nm und etwa 600 nm hat.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Ätzen eines Substrats des Wafers, um eine Vielzahl von Halbleiterstreifen auszubilden, die durch Gräben voneinander getrennt sind; Abscheiden einer konformen dielektrischen Schicht, die sich in die Gräben und auf der Vielzahl von Halbleiterstreifen erstreckt; und Abscheiden eines dielektrischen Materials auf der konformen dielektrischen Schicht, um die Vielzahl von dielektrischen Bereichen auszubilden.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bestimmen des Endpunkts auf einem Modell basiert, und das Verfahren weiterhin Folgendes umfasst: Messen einer Endätztiefe der Vielzahl von dielektrischen Bereichen; und Anpassen des Modells basierend auf einer Differenz zwischen der Endätztiefe und der Soll-Ätztiefe.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Aussparen der Vielzahl von hervorstehenden Halbleiterfinnen, um Aussparungen auszubilden; und Aufwachsen von epitaktischen Halbleiterbereichen aus den Aussparungen.
  11. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Abscheiden einer Abstandshalterschicht auf der Vielzahl von hervorstehenden Halbleiterfinnen und der Vielzahl von dielektrischen Bereichen; und Durchführen eines anisotropen Ätzprozesses auf der Abstandshalterschicht, um Finnen-Abstandshalter auf Seitenwänden der Vielzahl von hervorstehenden Halbleiterfinnen auszubilden, wobei einer der Finnen-Abstandshalter zwischen einer der Vielzahl von hervorstehenden Halbleiterfinnen und einem der Vielzahl von dielektrischen Bereichen angeordnet ist.
  12. Verfahren mit den folgenden Schritten: Ausbilden einer Vielzahl von Halbleiterfinnen, die aus einem Bulk-Substrat hervorstehen; Abscheiden einer ersten dielektrischen Schicht konform zu den Halbleiterfinnen; Abscheiden einer zweiten dielektrischen Schicht in Gräben zwischen den Halbleiterfinnen; Rückätzen der zweiten dielektrischen Schicht, sodass eine Oberseite der zweiten dielektrischen Schicht niedriger als obere Enden der Halbleiterfinnen ist; Abscheiden einer High-k-Dielektrikums-Schicht über der zweiten dielektrischen Schicht, die zurückgeätzt worden ist; Ätzen der High-k-Dielektrikums-Schicht in einer Ätzvorrichtung; während des Ätzens der High-k-Dielektrikums-Schicht, Aufnehmen eines Reflexionsspektrums von der High-k-Dielektrikums-Schicht; Bestimmen einer Ätztiefe der High-k-Dielektrikums-Schicht basierend auf dem aufgenommenen Reflexionsspektrum; und in Reaktion darauf, dass die Ätztiefe eine Soll-Ätztiefe erreicht, Stoppen des Ätzens der High-k-Dielektrikums-Schicht.
  13. Verfahren nach Anspruch 12, wobei das Bestimmen der Ätztiefe das Vergleichen des Reflexionsspektrums mit einer Vielzahl von gespeicherten Spektren umfasst.
  14. Verfahren nach Anspruch 13, wobei das Bestimmen der Ätztiefe Folgendes umfasst: Errechnen von charakteristischen Parametern aus dem aufgenommenen Reflexionsspektrum; und Vergleichen der charakteristischen Parameter mit weiteren charakteristischen Parametern der Vielzahl von gespeicherten Spektren.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Reflexionsspektrum einen Wellenlängenbereich von etwa 300 nm bis etwa 600 nm abdeckt.
  16. Vorrichtung, die Folgendes aufweist: eine Ätzvorrichtung; eine Lichtquelle, die optisch mit der Ätzvorrichtung gekoppelt ist, eine Lichtaussendungsvorrichtung, die dazu eingerichtet ist, einen Lichtstrahl, der durch die Lichtquelle erzeugt wird, in die Ätzvorrichtung zu projizieren; ein Spektrometer, das dazu eingerichtet ist, ein reflektiertes Licht aus dem Inneren der Ätzvorrichtung zu empfangen und ein Spektrum aus dem reflektierten Licht zu erzeugen; eine Datenbank, die dazu eingerichtet ist, das Spektrum zu speichern; und eine Steuereinheit, die durch Signale mit der Ätzvorrichtung, der Lichtquelle, dem Spektrometer und der Datenbank gekoppelt ist.
  17. Vorrichtung nach Anspruch 16, wobei die Steuereinheit dazu eingerichtet ist, einen Endpunkt eines Ätzprozesses , der in der Ätzvorrichtung durchgeführt wird, basierend auf dem Spektrum und gespeicherten Spektren, die in der Datenbank gespeichert sind, zu bestimmen.
  18. Vorrichtung nach Anspruch 16 oder 17, wobei die Ätzvorrichtung eine Sichtöffnung aufweist und wobei die Lichtaussendungsvorrichtung dazu eingerichtet ist, den Lichtstrahl durch die Sichtöffnung in die Ätzvorrichtung auszusenden.
  19. Vorrichtung nach einem der Ansprüche 16 bis 18, die weiterhin Folgendes aufweist: eine Lichtempfangsvorrichtung, die dazu eingerichtet ist, das reflektierte Licht durch eine Sichtöffnung zu empfangen, wobei das Spektrometer dazu eingerichtet ist, das reflektierte Licht von der Lichtempfangsvorrichtung zu empfangen.
  20. Vorrichtung nach einem der Ansprüche 16 bis 18, wobei die Steuereinheit Folgendes aufweist: ein Modellcenter, das ein Modell speichert, wobei das Modell eine Beziehung zwischen geometrischen Informationen von Wafern und Reflexionsspektren der Wafer widerspiegelt.
DE102022102109.2A 2021-07-08 2022-01-31 Endpunktkontrolle in ätzprozessen Pending DE102022102109A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163219418P 2021-07-08 2021-07-08
US63/219,418 2021-07-08
US17/648,836 US20230009031A1 (en) 2021-07-08 2022-01-25 End Point Control in Etching Processes
US17/648,836 2022-01-25

Publications (1)

Publication Number Publication Date
DE102022102109A1 true DE102022102109A1 (de) 2023-01-12

Family

ID=83758699

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102022102109.2A Pending DE102022102109A1 (de) 2021-07-08 2022-01-31 Endpunktkontrolle in ätzprozessen

Country Status (5)

Country Link
US (1) US20230009031A1 (de)
KR (1) KR20230009282A (de)
CN (1) CN115274447A (de)
DE (1) DE102022102109A1 (de)
TW (1) TWI812155B (de)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6650426B1 (en) * 1999-07-12 2003-11-18 Sc Technology, Inc. Endpoint determination for recess etching to a precise depth
TWI746548B (zh) * 2016-05-06 2021-11-21 美商應用材料股份有限公司 用於蝕刻系統的晶圓輪廓
US11060846B2 (en) * 2018-12-19 2021-07-13 Kla Corporation Scatterometry based methods and systems for measurement of strain in semiconductor structures
US11522083B2 (en) * 2019-10-18 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same

Also Published As

Publication number Publication date
CN115274447A (zh) 2022-11-01
KR20230009282A (ko) 2023-01-17
TW202303765A (zh) 2023-01-16
TWI812155B (zh) 2023-08-11
US20230009031A1 (en) 2023-01-12

Similar Documents

Publication Publication Date Title
DE102015109834B4 (de) Verfahren zur Ausbildung eines Fin-Feldeffekttransistor (Finfet) - Bauelementstruktur mit unebenem Gate
DE102015213529A1 (de) Vorrichtung mit einer Floating-Gate-Elektrode und einer Schicht aus ferroelektrischem Material und Verfahren zu ihrer Herstellung
DE102018106631A1 (de) Schneideverfahren für Halbleiterstruktur und dadurch gebildete Strukturen
DE102018122614B4 (de) Integrierter Schaltkreis mit einer Trennstruktur, die in einem Halbleitersubstrat angeordnet ist und einen Logikbereich und einen Speicherbereich des Halbleitersubstrats trennt, und Verfahren zu deren Herstellung
DE102018111381A1 (de) Selektive NFET/PFET-Auskehlung von Source/Drain-Bereichen
DE102020118388A1 (de) Ferroelektrische direktzugriffsspeichervorrichtungen und verfahren
DE102017118345B4 (de) Kontaktöffnungen und verfahren zu deren herstellung
DE102005012356A1 (de) PAA-basiertes Ätzmittel, Verfahren zur Verwendung desselben und daraus resultierende Strukturen
DE102006046425B4 (de) Verfahren zur Bildung einer Justiermarke eines Halbleiterbauelements
DE102007036348A1 (de) Verfahren zum Korrigieren einer kritischen Abmessung in einem Srukturelement mit hohem Seitenverhältnis
DE102019133935B4 (de) Verfahren zum ausbilden von transistorabstandshal-terstrukturen
DE102016118062A1 (de) Halbleiter-Bauelement und Verfahren zu seiner Herstellung
DE102019107491B4 (de) Einstellen der Schwellenspannung durch metastabile Plasmabehandlung
DE102019116370A1 (de) Negativ geneigte isolationsstrukturen
DE102019118621A1 (de) Strukturieren ultraschmaler gräben durch plasmaätzen
DE102021101178A1 (de) Integrierte-schaltkreis-struktur mit rückseitiger dielektrischer schicht mit luftspalt
DE102018113168A1 (de) Nicht konforme oxidauskleidung und herstellungsverfahren dafür
DE102020112763B4 (de) Verfahren zur gateprofilsteuerung durch seitenwandschutz während der ätzung
DE102018122665A1 (de) Sockelentfernung in metallschnittverfahren
DE102022102109A1 (de) Endpunktkontrolle in ätzprozessen
DE102018206438B4 (de) Verfahren zur Herstellung von Kontaktstrukturen
DE102018101016B4 (de) Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen
DE102019200831A1 (de) Kontaktstrukturen
DE102021114139B4 (de) Verfahren zum bilden von mehrschichtigen photoätzmasken mit organischen undanorganischen materialien
DE102020119156B4 (de) Verfahren zur herstellung einer halbleitervorrichtung mit nadelkissenförmigem gate

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication