DE102015109834B4 - Verfahren zur Ausbildung eines Fin-Feldeffekttransistor (Finfet) - Bauelementstruktur mit unebenem Gate - Google Patents

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Abstract

Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur, umfassend:Ausbilden einer Fin-Struktur (110) über einem Substrat (102), wobei das Substrat (102) einen ersten Bereich (11) und einen zweiten Bereich (12) aufweist,Ausbilden einer ersten Dummy-Gate-Struktur (116a) und einer zweiten Dummy-Gate-Struktur (116b) über der Fin-Struktur,Ausbilden einer Zwischenschichtdielektrikum(ILD)-Struktur (128) über dem Substrat (102) und benachbart zur Dummy-Gate-Struktur,Beseitigen der ersten Dummy-Gate-Struktur (116a) und der zweiten Dummy-Gate-Struktur (116b) zum Ausbilden eines ersten Grabens (130a) und eines zweiten Grabens (130b) in der ILD-Struktur (128),Ausbilden einer ersten Gate-Struktur (132'a) im ersten Graben (130a) und einer zweiten Gate-Struktur (132'b) im zweiten Graben (130b), wobei die erste Gate-Struktur eine erste Schicht mit einer Austrittsarbeit (136'a) und die zweite Gate-Struktur eine zweite Schicht mit einer Austrittsarbeit (136'b) umfasst,Ausführen eines ersten Plasmaarbeitsgangs (13a) auf der ersten Schicht mit einer Austrittsarbeit (136'a) und der zweiten Schicht mit einer Austrittsarbeit (136'b) für eine erste Zeitspanne undAusführen eines zweiten Plasmaarbeitsgangs (13b) auf der ersten Schicht mit einer Austrittsarbeit (136'a) und der zweiten Schicht mit einer Austrittsarbeit (136'b) für eine zweite Zeitspanne, so dass nach dem Ausführen des ersten Plasmaarbeitsgangs und des zweiten Plasmaarbeitsgangs die erste Schicht mit einer Austrittsarbeit (136'a) eine erste Höhe (H3) und die zweite Schicht mit einer Austrittsarbeit (136'b) eine zweite Höhe (H4) aufweist und eine Lücke zwischen der ersten Höhe (H3), wobei der zweite Plasmaarbeitsgang (13b) bei einer Null-Vorspannungsleistung ausgeführt wird.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterbauelemente werden in einer Vielzahl elektronischer Anwendungen, wie z.B. Arbeitsplatzcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, eingesetzt. Halbleiterbauelemente werden üblicherweise hergestellt durch sequentielles Abscheiden isolierender oder dielektrischer Schichten, leitfähiger Schichten und halbleitender Schichten eines Materials über einem Halbleitersubstrat und Strukturieren dieser verschiedenartigen Materialschichten unter Verwendung der Lithografie, um darauf Komponenten und Elemente von Schaltungen auszubilden. Viele integrierte Schaltungen werden üblicherweise auf einem einzigen Halbleiterwafer erzeugt, und die individuellen Dies auf dem Wafer werden durch Sägen zwischen den integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die individuellen Dies werden üblicherweise separat, zum Beispiel in Mehrchipmodule, oder in andere Package-Typen gepackt.
  • Da die Halbleiterindustrie bei den Bemühungen um eine höhere Bauelementdichte, höhere Leistungsfähigkeit und niedrigere Kosten zu den Nanometertechnologie-Prozessknoten hin fortgeschritten ist, haben die Herausforderungen sowohl von der Herstellung als auch von Designproblemen her die Entwicklung von dreidimensionalen Bauformen, wie z.B. dem Fin-Feldeffekttransistor (FinFET), zur Folge gehabt. FinFETs werden mit einer dünnen vertikalen „Flosse“ (oder Fin-Struktur) hergestellt, die sich von einem Substrat aus erstreckt. Der Kanal des FinFET wird in dieser vertikalen Flosse ausgebildet. Über der Flosse ist ein Gate vorgesehen. Vorteile des FinFET können umfassen, dass der Kurzkanaleffekt verkleinert und ein höherer Stromfluss geliefert wird.
  • Obwohl die vorliegenden FinFET-Bauelemente und die Verfahren zur Herstellung von FinFET-Bauelementen im Allgemeinen für ihre Zweckbestimmung ausreichend gewesen sind, waren sie doch nicht in jeder Hinsicht vollkommen zufriedenstellend.
  • Figurenliste
  • Ausbildungen der vorliegenden Offenbarung sind am besten anhand der nachfolgenden ausführlichen Beschreibung zu verstehen, wenn sie mitsamt den beigefügten Figuren gelesen wird. Es soll angemerkt werden, dass im Einklang mit der üblichen Vorgehensweise in der Industrie die verschiedenartigen Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenartigen Merkmale aus Gründen der Verständlichkeit der Darlegung beliebig vergrößert oder verkleinert sein.
    • Die 1A-1H zeigen perspektivische Darstellungen von verschiedenartigen Stufen der Ausbildung einer FinFET-Bauelementstruktur gemäß einigen Ausführungsformen der Offenbarung.
    • Die 2A-2J zeigen Querschnittsdarstellungen von verschiedenartigen Stufen der Ausbildung einer FinFET-Bauelementstruktur, die in den 1G-1H dargestellt ist, gemäß einigen Ausführungsformen der Offenbarung.
    • 3 stellt eine Vorspannungsleistung (W) aufgetragen über einer Betriebsdauer (Sekunden) eines ersten Plasmaarbeitsgangs und eines zweiten Plasmaarbeitsgangs gemäß einigen Ausführungsformen dar.
    • 4 zeigt eine perspektivische Darstellung einer FinFET-Bauelementstruktur gemäß einigen Ausführungsformen der Offenbarung.
    • Die 5A-5E zeigen perspektivische Darstellungen von verschiedenartigen Stufen der Ausbildung einer FinFET-Bauelementstruktur gemäß einigen Ausführungsformen der Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachfolgende Offenbarung liefert viele unterschiedliche Ausführungsformen oder Beispiele für die Realisierung unterschiedlicher Merkmale des bereitgestellten Gegenstandes. Nachfolgend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Selbstverständlich sind das lediglich Beispiele, und sie sind nicht zur Einschränkung gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und zweite Merkmal in einem direkten Kontakt ausgebildet werden, und es kann auch Ausführungsformen umfassen, bei denen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale derart ausgebildet sein können, dass das erste und zweite Merkmal nicht unmittelbar kontaktieren können. Außerdem können sich in der vorliegenden Offenbarung in den verschiedenartigen Beispielen Bezugsziffern und/oder Zeichen wiederholen. Diese Wiederholung dient der Vereinfachung und Übersichtlichkeit und ergibt von sich aus keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen.
  • Es werden einige Varianten der Ausführungsformen beschrieben. In den verschiedenartigen Ansichten und veranschaulichenden Ausführungsformen werden durchgängig gleiche Bezugsziffern verwendet, um ähnliche Elemente zu kennzeichnen. Es sollte verständlich sein, dass vor, während und nach dem Verfahren zusätzliche Arbeitsgänge vorgesehen werden können und dass für andere Ausführungsformen des Verfahrens einige der beschriebenen Arbeitsgänge ersetzt oder weggelassen werden können.
  • Es werden Ausführungsformen für das Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Bauelementstruktur geschaffen. Die 1A-1H zeigen perspektivische Darstellungen von verschiedenartigen Stufen der Ausbildung einer FinFET-Bauelementstruktur 100 gemäß einigen Ausführungsformen der Offenbarung.
  • Mit Bezugnahme auf 1A wird ein Substrat 102 bereitgestellt. Das Substrat 102 kann aus Silizium oder anderen Halbleitermaterialien bestehen. Alternativ oder zusätzlich kann das Substrat 102 andere Elementhalbleitermaterialien, wie z.B. Germanium, enthalten. In einigen Ausführungsformen besteht das Substrat 102 aus einem Verbindungshalbleiter, wie z.B. Siliziumcarbid, Gallium-Arsen, Indiumarsenid oder Indiumphosphid. In einigen Ausführungsformen besteht das Substrat 102 aus einem Legierungshalbleiter, wie z.B. Silizium-Germanium, Silizium-Germanium-Carbid, Gallium-Arsen-Phosphid oder Gallium-IndiumPhosphid. In einigen Ausführungsformen weist das Substrat 102 eine Epitaxieschicht auf. Zum Beispiel kann das Substrat 102 eine Epitaxieschicht aufweisen, die auf einem Halbleiterkörper aufliegt.
  • Danach werden über dem Substrat 102 eine dielektrische Schicht 104 und eine Hartmaskenschicht 106 ausgebildet, und über der Hartmaskenschicht 106 wird eine Fotolackschicht 108 ausgebildet. Die Fotolackschicht 108 wird mittels eines Strukturierungsprozesses strukturiert. Der Strukturierungsprozess umfasst einen Fotolithografieprozess und einen Ätzprozess. Der Fotolithografieprozess umfasst ein Fotolackbeschichten (z.B. Rotationsbeschichten), schwaches Tempern, Ausrichten der Maske, Belichten, Tempern nach der Belichtung, Entwickeln des Fotolacks, Spülen und Trocknen (z.B. Einbrennen). Der Ätzprozess umfasst einen Trockenätzprozess oder einen Nassätzprozess.
  • Die dielektrische Schicht 104 ist eine Pufferschicht zwischen dem Substrat 102 und der Hartmaskenschicht 106. Außerdem wird die dielektrische Schicht 104 als eine Stoppschicht verwendet, wenn die Hartmaskenschicht 106 beseitigt wird. Die dielektrische Schicht 104 kann aus Siliziumoxid bestehen. Die Hartmaskenschicht 106 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder einem anderen verwendbaren Material bestehen. In einigen Ausführungsformen werden mehr als eine Hartmaskenschicht 106 über der dielektrischen Schicht 104 ausgebildet.
  • Die dielektrische Schicht 104 und die Hartmaskenschicht 106 werden durch Abscheideprozesse, so z.B. einen chemischen Gasphasenabscheidungs(CVD)-Prozess, chemischen Gasphasenabscheidungsprozess von hochdichtem Plasma (HDPCVD-Prozess), Aufschleuderprozess, Aufsprühprozess oder einen beliebigen anderen verwendbaren Prozess, hergestellt.
  • Nachdem die Fotolackschicht 108 strukturiert ist, werden gemäß einigen Ausführungsformen die dielektrische Schicht 104 und die Hartmaskenschicht 106 strukturiert, indem die strukturierte Fotolackschicht 108 als eine Maske verwendet wird, wie in 1B dargestellt ist. Im Ergebnis werden eine strukturierte Auflageschicht 104 und eine strukturierte Hartmaskenschicht 106 erhalten. Danach wird die strukturierte Fotolackschicht 108 entfernt.
  • Danach wird auf dem Substrat 102 ein Ätzprozess ausgeführt, um eine Fin-Struktur 110 auszubilden, wobei die strukturierte Auflageschicht 104 und die strukturierte Hartmaskenschicht 106 als eine Maske verwendet werden. Der Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein.
  • In einigen Ausführungsformen wird das Substrat 102 durch einen Trockenätzprozess geätzt. Der Trockenätzprozess schließt die Verwendung des Ätzgases auf Fluorbasis, wie z.B. SF6, CxFy, NF3 oder Kombinationen davon, ein. Der Ätzprozess kann ein zeitlich gesteuerter Prozess sein und fortgesetzt werden, bis die Fin-Strukturen 110 eine vorgegebene Höhe erreichen. In einigen anderen Ausführungsformen weist die Fin-Struktur 110 eine Breite auf, die allmählich vom obenliegenden Teil zum unteren Teil hin zunimmt.
  • Nachdem die Fin-Struktur 110 ausgebildet ist, werden die strukturierte dielektrische Schicht 104 und die strukturierte Maskenschicht 106 beseitigt. Gemäß einigen Ausführungsformen wird eine Isolationsschicht 112 ausgebildet, um die Fin-Struktur 110 über dem Substrat 102 abzudecken, wie in 1C dargestellt ist.
  • In einigen Ausführungsformen besteht die Isolationsschicht 112 aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Fluoriden dotiertem Silikatglas (FSG) oder einem anderen low-k-dielektrischen Material. Die Isolationsschicht 112 kann mithilfe eines chemischen Gasphasenabscheidungs(CVD)-Prozesses, eines Glasaufschleuderprozesses oder eines anderen anwendbaren Prozesses abgeschieden werden.
  • Danach wird die Isolationsschicht 112 gemäß einigen Ausführungsformen teilweise abgetragen oder planarisiert, um die Deckfläche der Fin-Struktur 110 freizulegen, wie in 1D dargestellt ist. In einigen Ausführungsformen wird das dielektrische Material 112 durch einen chemisch-mechanischen Polierprozess (CMP-Prozess) teilweise abgetragen.
  • Im Ergebnis wird die Fin-Struktur 110 von einer Isolationsstruktur 114, wie z.B. der Flachgrabenisolations(STI)-Struktur, umfasst. Ein unterer Teil der Fin-Struktur 110 wird von der Isolationsstruktur 114 umfasst, und ein oberer Teil der Fin-Struktur 110 ragt aus der Isolationsstruktur 114 heraus. Mit anderen Worten, ein Teil der Fin-Struktur 110 ist in die Isolationsstruktur 114 eingebettet. Die Isolationsstruktur 114 verhindert eine elektrische Störbeeinflussung oder Kreuzkopplung.
  • Gemäß einigen Ausführungsformen werden danach über die Fin-Struktur 110 hinweg eine erste Dummy-Gate-Struktur 116a und eine zweite Dummy-Gate-Struktur 116b ausgebildet, und sie erstrecken sich über der Isolationsstruktur 114, wie in 1E dargestellt ist. Die erste Dummy-Gate-Struktur 116a wird in einem ersten Bereich 11 und die zweite Dummy-Gate-Struktur 116b in einem zweiten Bereich 12 ausgebildet.
  • In einigen Ausführungsformen weist die erste Dummy-Gate-Struktur 116a eine erste Dummy-Gate-Dielektrikumschicht 118a und eine erste Dummy-Gate-Elektrodenschicht 120a auf, die über der ersten Dummy-Gate-Dielektrikumschicht 118a ausgebildet ist. In einigen Ausführungsformen weist die zweite Dummy-Gate-Struktur 116b eine zweite Dummy-Gate-Dielektrikumschicht 118b und eine zweite Dummy-Gate-Elektrodenschicht 120b auf, die über der zweiten Dummy-Gate-Dielektrikumschicht 118b ausgebildet ist.
  • Nachdem die erste Dummy-Gate-Struktur 116a und die zweite Dummy-Gate-Struktur 116b ausgebildet sind, werden auf gegenüberliegenden Seitenwänden der ersten Dummy-Gate-Struktur 116a erste Spacer 122a und auf gegenüberliegenden Seitenwänden der zweiten Dummy-Gate-Struktur 116b zweite Spacer 122b ausgebildet. Die ersten Spacer 122a und die zweiten Spacer 122b können eine einlagige Schicht oder mehrlagige Schichten sein.
  • In einigen Ausführungsformen weist die erste Dummy-Gate-Struktur 116a in einer Richtung parallel zur Fin-Struktur 110 eine erste Breite W1 auf, und die zweite Dummy-Gate-Struktur 116b weist in einer Richtung parallel zur Fin-Struktur 110 eine zweite Breite W2 auf. Anders gesagt, die erste Breite W1 wird von einer Kante der ersten Spacer 122a bis zu einer Kante der gegenüberliegenden ersten Spacer 122a gemessen. Die zweite Breite W2 wird von einer Kante der zweiten Spacer 122b bis zu einer Kante der gegenüberliegenden zweiten Spacer 122b gemessen. Die erste Breite W1 ist kleiner als die zweite Breite W2.
  • Danach werden in der Fin-Struktur 110 Source/Drain(S/D)-Strukturen 124 ausgebildet. In einigen Ausführungsformen werden Teile der Fin-Struktur 110, die an die erste Dummy-Gate-Struktur 116a und die zweite Dummy-Gate-Struktur 116b angrenzen, zurückgesetzt, um an zwei Seiten der Fin-Struktur 110 Vertiefungen auszubilden, und in den Vertiefungen wächst ein verspanntes Material mittels eines Epitaxie(Epi)-Prozesses auf, um die Source/Drain(S/D)-Strukturen 124 auszubilden. Außerdem kann sich die Gitterkonstante des verspannten Materials von der Gitterkonstante des Substrats 102 unterscheiden. In einigen Ausführungsformen enthalten die Source/Drain-Strukturen 124 Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP oder dergleichen.
  • Nachdem die Source/Drain-Strukturen 124 ausgebildet sind, wird gemäß einigen Ausführungsformen über dem Substrat 102 eine Kontakt-Ätzstoppschicht (CESL) 126 und über der Kontakt-Ätzstoppschicht 126 eine Zwischenschichtdielektrikum(ILD)-Struktur 128 ausgebildet, wie in 1F dargestellt ist. In einigen Ausführungsformen besteht die Kontakt-Ätzstoppschicht 126 aus Siliziumnitrid, Siliziumoxinitrid und/oder anderen verwendbaren Materialien. Die Kontakt-Ätzstoppschicht 126 kann mittels einer plasmaunterstützten CVD, Niederdruck-CVD, ALD oder anderer anwendbarer Prozesse ausgebildet werden.
  • Die ILD-Struktur 128 kann mehrlagige Schichten aufweisen, die aus mehreren dielektrischen Materialien, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Tetraethoxysilan (TEOS), Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), low-k-dielektrischem Material und/oder anderen verwendbaren dielektrischen Materialien, bestehen. Beispiele für low-k-dielektrische Materialien schließen fluoriertes Silikatglas (FSG), kohlenstoffdotiertes Siliziumoxid, amorphen fluorierten Kohlenstoff, Parylene, Bis-Benzocyclobutene (BCB) oder Polyimid ein, sind aber nicht darauf beschränkt. Die ILD-Struktur 128 kann durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), Aufschleudern oder andere geeignete Prozesse ausgebildet werden.
  • Danach wird die ILD-Struktur 128 einem Polierprozess unterworfen, bis die Deckfläche der ersten Dummy-Gate-Struktur 116a und die Deckfläche der zweiten Dummy-Gate-Struktur 116b freigelegt sind. In einigen Ausführungsformen wird die ILD-Struktur 128 durch einen chemisch-mechanischen Polierprozess (CMP-Prozess) planarisiert.
  • Nachdem die ILD-Struktur 128 ausgebildet ist, wird gemäß einigen Ausführungsformen die erste Dummy-Gate-Struktur 116a beseitigt, um einen ersten Graben 130a in der ILD-Struktur 128 auszubilden, und die zweite Dummy-Gate-Struktur 116b wird beseitigt, um einen zweiten Graben 130b in der ILD-Struktur 128 auszubilden, wie in 1G dargestellt ist. Die erste Dummy-Gate-Struktur 116a und die zweite Dummy-Gate-Struktur 116b können durch einen Nassätzprozess oder einen Trockenätzprozess beseitigt werden.
  • Nachdem der erste Graben 130a und der zweite Graben 130b ausgebildet sind, werden gemäß einigen Ausführungsformen in dem ersten Graben 130a und dem zweiten Graben 130b jeweils eine erste geätzte Gate-Struktur 132'a bzw. eine zweite geätzte Gate-Struktur 132'b ausgebildet, wie in 1H dargestellt ist.
  • Die erste geätzte Gate-Struktur 132'a weist eine erste geätzte Dielektrikumschicht 134'a, eine erste geätzte Austrittsarbeit-Schicht 136'a und eine erste Gate-Elektrodenschicht 138'a auf. Die zweite geätzte Gate-Struktur 132'b weist eine zweite geätzte Dielektrikumschicht 134'b, eine zweite geätzte Austrittsarbeit-Schicht 136'b und eine zweite Gate-Elektrodenschicht 138'b auf. Die erste geätzte Gate-Struktur 132'a weist eine nicht geebnete Deckfläche auf, und die zweite geätzte Gate-Struktur 132'b weist eine nicht geebnete Deckfläche auf.
  • Über der ersten geätzten Gate-Struktur 132'a wird eine erste Hartmaskenstruktur 152a ausgebildet, und über der zweiten geätzten Gate-Struktur 132'b wird eine zweite Hartmaskenschicht 152b ausgebildet. Die erste Hartmaskenstruktur 152a weist einen ersten Teil 154a, einen zweiten Teil 156a und einen dritten Teil 158a auf, und die Dicken des ersten Teils 154a, des zweiten Teils 156a und des dritten Teils 158a sind unterschiedlich.
  • Die 2A-2J zeigen Querschnittsdarstellungen von verschiedenartigen Stufen der Ausbildung einer FinFET-Bauelementstruktur gemäß einigen Ausführungsformen der Offenbarung, die in den 1G-1H dargestellt ist. 2A ist eine Querschnittsdarstellung, die entlang der Linie II' von 1G aufgenommen ist.
  • Mit Bezugnahme auf 2A wird der erste Graben 130a zwischen den ersten Spacern 122a im ersten Bereich 11 ausgebildet, und der zweite Graben 130b wird zwischen den zweiten Spacern 122b im zweiten Bereich 12 ausgebildet. Der erste Graben 130a weist eine dritte Breite W3 in einer Richtung parallel zur Fin-Struktur 110 und der zweite Graben eine vierte Breite W4 in einer Richtung parallel zur Fin-Struktur 110 auf. Die dritte Breite W3 ist im Wesentlichen gleich der (in 1E dargestellten) ersten Breite W1. Die vierte Breite W4 ist im Wesentlichen gleich der (in 1E dargestellten) zweiten Breite W2.
  • Die dritte Breite W3 ist kleiner als die vierte Breite W4. Die vierte Breite W4 ist größer als die dritte Breite W3. In einigen Ausführungsformen liegt die dritte Breite W3 in einem Bereich von circa 10 nm bis zu circa 100 nm. In einigen Ausführungsformen liegt die vierte Breite W4 in einem Bereich von circa 101 nm bis zu circa 500 nm.
  • Nachdem der erste Graben 130a und der zweite Graben 130b ausgebildet sind, wird gemäß einigen Ausführungsformen im ersten Graben 130a und im zweiten Graben 130b eine Gate-Dielektrikumschicht 134 konform ausgebildet, wie in 2B dargestellt ist. Insbesondere wird die Gate-Dielektrikumschicht 134 über Bodenflächen und Seitenwänden des ersten Grabens 130a und des zweiten Grabens 130b und über der Zwischenschichtdielektrikum(ILD)-Struktur 128 ausgebildet.
  • Die Gate-Dielektrikumschicht 134 kann eine einlagige Schicht oder eine mehrlagige Schicht sein. Die Gate-Dielektrikumschicht 134 besteht aus Siliziumoxid (SiOx), Siliziumnitrid (SixNy), Siliziumoxinitrid (SiON), dielektrischem(n) Material(ien) mit einer kleinen Dielektrizitätskonstanten (low-k) oder Kombinationen davon. In einigen Ausführungsformen besteht die Gate-Dielektrikumschicht 134 aus einem extrem-low-k-(ELK)-dielektrischen Material mit einer Dielektrizitätskonstanten (k) kleiner als circa 2,5. In einigen Ausführungsformen schließen die ELK-dielektrischen Materialien kohlenstoffdotiertes Siliziumoxid, amorphen fluorierten Kohlenstoff, Parylene, Bis-Benzocyclobutene (BCB), Polytetrafluorethylen (PTFE) (Teflon) oder Siliziumoxicarbid-Polymere (SiOC) ein. In einigen Ausführungsformen schließen die ELK-dielektrischen Materialien eine poröse Ausführung eines existierenden dielektrischen Materials, wie z.B. Wasserstoff-Silsesquioxan (HSQ), poröses Methyl-Silsesqioxan (MSQ), porösen Polyarylether (PAE), poröses SiLK oder poröses Siliziumoxid (SiO2), ein. In einigen Ausführungsformen wird die Gate-Dielektrikumschicht 134 durch einen plasmaunterstützten chemischen Gasphasenabscheidungs(PECVD)-Prozess oder durch einen Aufschleuderprozess abgeschieden.
  • Anschließend wird über der Gate-Dielektrikumschicht 134 eine Austrittsarbeit-Schicht 136 abgeschieden. In einigen Ausführungsformen ist die Dicke der Austrittsarbeit-Schicht 136 größer als die Dicke der Gate-Dielektrikumschicht 134. Die Austrittsarbeit-Schicht 136 besteht aus einem Metallmaterial, und das Metallmaterial kann ein N-Austrittsarbeit-Metall oder P-Austrittsarbeit-Metall umfassen. Das N-Austrittsarbeit-Metall schließt Wolfram (W), Kupfer (Cu), Titan (Ti), Silber (Ag), Aluminium (Al), Titan-Aluminium-Legierung (TiAl), Titan-Aluminium-Nitrid (TiAlN), Tantalcarbid (TaC), Tantal-Kohlenstoff-Nitrid (TaCN), Tantal-Silizium-Nitrid (TaSiN), Mangan (Mn), Zirkon (Zr) oder Kombinationen davon ein. Das P-Austrittsarbeit-Metall schließt Titannitrid (TiN), Wolframnitrid (WN), Tantalnitrid (TaN), Ruthenium (Ru) oder Kombinationen davon ein.
  • Nachdem die Austrittsarbeit-Schicht 136 ausgebildet ist, wird gemäß einigen Ausführungsformen über der Austrittsarbeit-Schicht 136 eine Gate-Elektrodenschicht 138 ausgebildet, wie in 2C dargestellt ist. Die Gate-Elektrodenschicht 138 besteht aus leitfähigem Material, wie z.B. Aluminium (Al), Kupfer (Cu), Wolfram (W), Titan (Ti), Tantal (Ta) oder anderen verwendbaren Materialien.
  • Die Gate-Elektrodenschicht 138 wird mittels eines Abscheideprozesses, wie z.B. chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), CVD von hochdichtem Plasma (HDPCVD), metallorganische CVD (MOCVD) oder plasmaunterstützte CVD (PECVD), ausgebildet.
  • Anschließend wird gemäß einigen Ausführungsformen ein Teil der Gate-Dielektrikumschicht 134, der Austrittsarbeit-Schicht 136 und der Gate-Elektrodenschicht 138 außerhalb des ersten Grabens 130a und des zweiten Grabens 130b durch einen Abtrageprozess 11 beseitigt, wie in 2D dargestellt ist. In einigen Ausführungsformen ist der Abtrageprozess 11 ein chemisch-mechanischer Polierprozess (CMP-Prozess).
  • Im Ergebnis wird durch eine erste Gate-Dielektrikumschicht 134a, eine erste Austrittsarbeit-Schicht 136a und eine erste Gate-Elektrodenschicht 138a, die in dem ersten Graben 130a ausgebildet sind, im ersten Bereich 11 eine erste Gate-Struktur 132a aufgebaut. Durch eine zweite Gate-Dielektrikumschicht 134b, eine zweite Austrittsarbeit-Schicht 136b und eine zweite Gate-Elektrodenschicht 138b, die in dem zweiten Graben 130b ausgebildet sind, wird im zweiten Bereich 12 eine zweite Gate-Struktur 132a aufgebaut. Es soll angemerkt werden, dass die Fläche der zweiten Gate-Elektrodenschicht 138b im zweiten Bereich 12 größer als die Fläche der ersten Gate-Elektrodenschicht 138a im ersten Bereich 11 ist.
  • Die erste Gate-Struktur 132a und die zweite Gate-Struktur 132b liegen quer über einem Mittelteil der Fin-Struktur 110. Unter der ersten Gate-Struktur 132a und der zweiten Gate-Struktur 132b ist ein Kanalbereich ausgebildet, und der Kanalbereich wird von der ersten Gate-Struktur 132a und der zweiten Gate-Struktur 132b umhüllt.
  • Es soll angemerkt werden, das der CMP-Prozess auf der ersten Gate-Elektrodenschicht 138a im ersten Bereich 11 und der zweiten Gate-Elektrodenschicht 138b im zweiten Bereich 12 ausgeführt wird. Der CMP-Prozess krankt an einem Problem, das als „Schüssel-Effekt“ bezeichnet wird. Der Schüssel-Effekt wird erzeugt, wenn der CMP-Prozess auf der Metallschicht ausgeführt wird, die über Gräben ausgebildet ist, welche eine unterschiedliche Breite aufweisen. Die Oberfläche der Metallschicht ist in einer breiteren Öffnung in einer Schüsselform abgesenkt. Deshalb wird nach dem CMP-Prozess ein Ätzprozess auf die erste Gate-Elektrodenschicht 138a und die zweite Gate-Elektrodenschicht 138b angewendet, um den Schüssel-Effekt zwischen dem ersten Bereich 11 und dem zweiten Bereich 12 zu vermindern.
  • Im Ergebnis wird die erste Gate-Elektrodenschicht 138a im ersten Bereich 11 geringfügig zurückgesetzt, um eine erste Vertiefung 160a auszubilden, und die zweite Gate-Elektrodenschicht 138b im zweiten Bereich 12 wird stark zurückgesetzt, um eine zweite Vertiefung 160b auszubilden. Die Tiefe der zweiten Vertiefung 160b ist größer als die Tiefe der ersten Vertiefung 160a.
  • In einigen Ausführungsformen weist die erste Vertiefung 160a eine erste Tiefe D1 auf, die von einer Deckfläche des ersten Gate-Spacers 122a bis zu einer Deckfläche der ersten Gate-Elektrodenschicht 138a gemessen wird. In einigen Ausführungsformen weist die zweite Vertiefung 160b eine zweite Tiefe D2 auf, die von einer Deckfläche des zweiten Gate-Spacers 122a bis zu einer Deckfläche der zweiten Gate-Elektrodenschicht 138b gemessen wird. Die zweite Tiefe D2 ist größer als die erste Tiefe D1.
  • Für Bereiche mit unterschiedlichen freiliegenden Flächen (oder geätzten Flächen), ist es wegen des Loading-Effekts schwierig, die Gleichmäßigkeit des Ätzens zu steuern. In Abhängigkeit von der Ätzstrategie besteht der Loading-Effekt darin, dass die Ätzrate für eine größere Fläche entweder schneller oder langsamer als für eine kleinere Fläche ist. Mit anderen Worten, der Loading-Effekt besteht darin, dass die Ätzrate auf einer großen Fläche nicht zur Ätzrate auf einer kleinen Fläche passt. Das bedeutet, dass der Loading-Effekt durch die Strukturdichte beeinflusst sein kann. Während des Ätzens der ersten Austrittsarbeit-Schicht 136a in einem ersten Bereich 11 und der zweiten Austrittsarbeit-Schicht 136b in einem zweiten Bereich 12 ist es deshalb schwieriger, die Gleichmäßigkeit der Ätztiefe zu steuern.
  • Wie oben erwähnt wurde, liegt nach dem Abtrageprozess 11 außerdem eine Deckfläche der zweiten Gate-Elektrodenschicht 138b tiefer als eine Deckfläche der ersten Gate-Elektrodenschicht 138a. Genauer gesagt, von der zweiten Austrittsarbeit-Schicht 136b wird eine größere Fläche freigelegt als von der ersten Austrittsarbeit-Schicht 136a, da der abgetragene Bereich der zweiten geätzten Gate-Elektrodenschicht 138'b größer als der von der ersten geätzten Gate-Elektrodenschicht 138'a ist. Deshalb kann nach dem zweiten Ätzprozess die Ätztiefe der zweiten Austrittsarbeit-Schicht 136b wegen des Loading-Effekts größer als die Ätztiefe der ersten Austrittsarbeit-Schicht 136a sein.
  • Wird die zweite Austrittsarbeit-Schicht 136b im zweiten Bereich 12 mehr als im vorgegebenen Umfang abgetragen, dann kann die Durchschlagspannung (Vbd) der zweiten Gate-Struktur 132b unerwünscht abnehmen. Genauer gesagt, wird zu viel von der zweiten Austrittsarbeit-Schicht 136b abgetragen, dann kann die zweite Austrittsarbeit-Schicht 136b eine Deckfläche der Fin-Struktur 110 berühren, und die zweite Gate-Struktur 132b kann versagen. Wenn hingegen im ersten Bereich 11 die erste Austrittsarbeit-Schicht 136a weniger als im vorgegebenen Umfang abgetragen wird, dann kann eine Gate-Drain-Kapazität (Cgd) der ersten Gate-Struktur 132a unerwünscht abnehmen.
  • Um die obigen Probleme zu lösen, wird ein zweiter Ätzprozess ausgeführt, der einen ersten Plasmaarbeitsgang 13a und einen zweiten Plasmaarbeitsgang 13b umfasst. Nach dem Abtrageprozess 11 wird der zweite Ätzprozess verwendet, um einen Teil der ersten Austrittsarbeit-Schicht 136a und einen Teil der zweiten Austrittsarbeit-Schicht 136b zu entfernen.
  • Gemäß einigen Ausführungsformen umfasst der zweite Ätzprozess den ersten Plasmaarbeitsgang 13a gemäß der Darstellung in 2E und den zweiten Plasmaarbeitsgang 13b gemäß der Darstellung in 2F. Der erste Plasmaarbeitsgang 13a ist ausgelegt, einen Teil der ersten Austrittsarbeit-Schicht 136a und einen Teil der zweiten Austrittsarbeit-Schicht 136b zu entfernen, und der zweite Plasmaarbeitsgang 13a ist ausgelegt, auf der ersten Austrittsarbeit-Schicht 136a und der zweiten Austrittsarbeit-Schicht 136b einen Schutzfilm 137 auszubilden.
  • In einigen Ausführungsformen wird der zweite Ätzprozess bei einer Temperatur von circa 60 Grad bis circa 100 Grad betrieben. Ist die Temperatur niedriger als 60 Grad, dann kann die Ätzrate zu niedrig sein, und es wird mehr Ätzzeit benötigt. Damit können die Herstellungskosten zunehmen. Ist die Temperatur höher als 100 Grad, dann kann die Ätzrate zu hoch sein. Folglich ist der Ätzbetrag schwer zu steuern, und es kann zu einem Überätzen kommen.
  • In einigen Ausführungsformen wird der zweite Ätzprozess bei einem Druck in einem Bereich von circa 1 Millitorr bis zu circa 10 Millitorr betrieben. Ist der Druck des zweiten Ätzprozesses kleiner als 1 Millitorr, dann ist die Ätzrate zu klein. Ist der Druck des zweiten Ätzprozesses höher als 80 Millitorr, dann ist die Gleichmäßigkeit des Ätzens gering.
  • In einigen Ausführungsformen wird der erste Plasmaarbeitsgang 13a unter Verwendung eines ersten Plasmas ausgeführt, das Borchlorid (BCl3), Chlorgas (Cl2), Sauerstoff (O2) oder Kombinationen davon enthält. In einigen Ausführungsformen wird der erste Plasmaarbeitsgang 13a bei einer Leistung in einem Bereich von circa 100 W bis zu circa 500 W ausgeführt. Ist die Leistung kleiner als 100 W, dann kann die Ätzrate zu niedrig sein. Ist die Leistung größer als 500 W, dann kann die Ätzrate zu hoch sein, und die kritische Abmessung (CD) ist schwer zu kontrollieren.
  • Nachdem der erste Plasmaarbeitsgang 13a ausgeführt ist, wird gemäß einigen Ausführungsformen der zweite Plasmaarbeitsgang 13b auf der ersten Austrittsarbeit-Schicht 136a und der zweiten Austrittsarbeit-Schicht 136b ausgeführt, wie in 2F dargestellt ist. Es soll angemerkt werden, dass der erste Arbeitsgang 13a und der zweite Plasmaarbeitsgang 13b in derselben Kammer ohne ein Umsetzen in eine andere Kammer ausgeführt werden, sodass die Schadstoffbelastung vermindert wird.
  • Es soll angemerkt werden, dass sich der Schutzfilm 137 während des zweiten Plasmaarbeitsgangs 13b temporär über der ersten Austrittsarbeit-Schicht 136a und der zweiten Austrittsarbeit-Schicht 136b ausbilden kann. Der Schutzfilm 137 wird verwendet, um zu verhindern, dass die zweite Austrittsarbeit-Schicht 136b infolge des Loading-Effekts zu stark geätzt wird.
  • In einigen Ausführungsformen wird der zweite Plasmaarbeitsgang 13b unter Verwendung eines zweiten Plasmas ausgeführt, das Chlorgas (Cl2), Bromwasserstoff (HBr) oder Kombinationen davon enthält. In einigen Ausführungsformen wird der zweite Plasmaarbeitsgang 13b bei einer Nullleistung ausgeführt. Während des zweiten Plasmaarbeitsgangs 13b ist die Hauptfunktion des zweiten Plasmas das Ausführen eines Abscheidearbeitsgangs. Die Hauptfunktion des ersten Plasmas ist das Ausführen eines Ätzarbeitsgangs.
  • Wird die Vorspannungsleistung des zweiten Plasmaarbeitsgangs 13b auf null gesetzt, dann kann das aus dem zweiten Plasma erzeugte Gas miteinander reagieren, um über der ersten Austrittsarbeit-Schicht 136a und der zweiten Austrittsarbeit-Schicht 136b ein Polymer auszubilden. Das temporäre Polymer wird als eine Schutzschicht verwendet, um zu verhindern, dass die zweite Austrittsarbeit-Schicht 136b zu stark geätzt wird. Demzufolge wird der Loading-Effekt zwischen der ersten Austrittsarbeit-Schicht 136a und der zweiten Austrittsarbeit-Schicht 136b verringert.
  • 3 stellt eine Vorspannungsleistung (W) aufgetragen über einer Betriebsdauer (Sekunden) des ersten Plasmaarbeitsgangs 13a und des zweiten Plasmaarbeitsgangs 13b gemäß einigen Ausführungsformen der Offenbarung dar. Der erste Plasmaarbeitsgang 13a wird über eine Zeitspanne t1 betrieben, und der zweite Arbeitsgang 13b wird über eine Zeitspanne t2 betrieben. In einigen Ausführungsformen liegt ein Verhältnis der ersten Zeitspanne zur zweiten Zeitspanne in einem Bereich von circa 1/4 bis zu circa 4/1. Liegt das Verhältnis nicht in dem genannten Bereich, dann kann der Loading-Effekt erheblich sein.
  • Es soll angemerkt werden, dass der erste Plasmaarbeitsgang 13a bei einer Vorspannungsleistung in einem Bereich von circa 100 W bis zu circa 500 W, der zweite Plasmaarbeitsgang 13b hingegen bei einer Nullleistung betrieben wird. Wenn die Leistung einen Wert null annimmt, dann wird kein Ätzvorgang ausgeführt. Deshalb kann der Loading-Effekt durch Ausführen des zweiten Plasmaarbeitsgangs 13b nach dem ersten Plasma-Arbeitsgang 13a verringert werden.
  • Nach dem zweiten Plasmaarbeitsgang 13b werden gemäß einigen Ausführungsformen die erste geätzte Austrittsarbeit-Schicht 136'a und die zweite geätzte Austrittsarbeit-Schicht 136'b erhalten, wie in 2G dargestellt ist. Zusätzlich werden über der ersten geätzten Austrittsarbeit-Schicht 136'a eine erste Durchkontaktierung 162a und über der zweiten geätzten Austrittsarbeit-Schicht 136'b eine zweite Durchkontaktierung 162b ausgebildet.
  • In einigen Ausführungsformen weist die erste geätzte Austrittsarbeit-Schicht 136'a eine dritte Höhe H3 auf, die von einer Deckfläche der Isolationsstruktur 114 bis zu einer Deckfläche der ersten geätzten Austrittsarbeit-Schicht 136'a gemessen wird. In einigen Ausführungsformen weist die zweite geätzte Austrittsarbeit-Schicht 136'b eine vierte Höhe H4 auf, die von einer Deckfläche der Isolationsstruktur 114 bis zu einer Deckfläche der zweiten geätzten Austrittsarbeit-Schicht 136'b gemessen wird. In einigen Ausführungsformen ist die dritte Höhe H3 größer als die vierte Höhe H4. In einigen Ausführungsformen liegt eine Lücke ΔH zwischen der dritten Höhe H3 und der vierten Höhe H4 in einem Bereich von circa 1 nm bis zu circa 6 nm. In einigen Ausführungsformen liegt eine Lücke ΔH zwischen der dritten Höhe H3 und der vierten Höhe H4 in einem Bereich von circa 2 nm bis zu circa 4 nm.
  • In einigen Ausführungsformen weist die erste Durchkontaktierung 162a eine dritte Tiefe D3 auf, die von einer Deckfläche der ersten Gate-Spacer 122a bis zu einer Deckfläche der ersten geätzten Austrittsarbeit-Schicht 136'a gemessen wird. In einigen Ausführungsformen weist die zweite Durchkontaktierung 162b eine vierte Tiefe D4 auf, die von einer Deckfläche der zweiten Gate-Spacer 122b bis zu einer Deckfläche der zweiten geätzten Austrittsarbeit-Schicht 136'b gemessen wird. In einigen Ausführungsformen ist dritte Tiefe D3 größer als die vierte Tiefe D4. In einigen Ausführungsformen liegt eine Lücke ΔH zwischen der dritten Tiefe D3 und der vierten Tiefe D4 in einem Bereich von circa 1 nm bis zu circa 6 nm. In einigen Ausführungsformen liegt eine Lücke ΔH zwischen der dritten Tiefe D3 und der vierten Tiefe D4 in einem Bereich von circa 2 nm bis zu circa 4 nm.
  • Nach dem zweiten Plasmaarbeitsgang 13b und vor dem dritten Ätzprozess (gemäß Darstellung in 2G) können der erste Plasmaarbeitsgang 13a und der zweite Plasmaarbeitsgang 13b wiederholt werden, bis die Lücke ΔH zwischen der ersten geätzten Austrittsarbeit-Schicht 136'a und der zweiten geätzten Austrittsarbeit-Schicht 136'b den vorgegebenen Wert erreicht. Ein Zyklus umfasst das Ausführen des ersten Plasmaarbeitsgangs 13a und des zweiten Plasmaarbeitsgangs 13b. In einigen Ausführungsformen ist die Zykluszeit in einem Bereich von 0 bis 10.
  • Nachdem der zweite Ätzprozess, der den ersten Arbeitsgang 13a und den zweiten Arbeitsgang 13b umfasst, ausgeführt ist, wird gemäß einigen Ausführungsformen auf der ersten Gate-Dielektrikumschicht 134a im ersten Bereich 11 und der zweiten Gate-Dielektrikumschicht 134b im zweiten Bereich 12 ein dritter Ätzprozess 15 ausgeführt, wie in 2H dargestellt ist.
  • Im Ergebnis werden nach dem dritten Ätzprozess 15 die erste geätzte Gate-Dielektrikumschicht 134'a und die zweite geätzte Gate-Dielektrikumschicht 134'b erhalten. In einigen Ausführungsformen weist die erste geätzte Gate-Dielektrikumschicht 134'a eine fünfte Höhe H5 und die zweite geätzte Gate-Dielektrikumschicht 134'b eine sechste Höhe H6 auf. In einigen Ausführungsformen ist die fünfte Höhe H5 gleich der sechsten Höhe H6. Die fünfte Höhe H5 der ersten geätzten Gate-Dielektrikumschicht 134'a ist größer als die dritte Höhe H3 der ersten geätzten Austrittsarbeit-Schicht 136'a. Die sechste Höhe H6 der zweiten geätzten Gate-Dielektrikumschicht 134'b ist größer als die vierte Höhe H4 der zweiten geätzten Austrittsarbeit-Schicht 136'b.
  • Darüber hinaus wird ein obenliegender Teil der ersten Gate-Dielektrikumschicht 134a entfernt, um in dem ersten Bereich 11 ein erstes Loch 164a auszubilden, und ein obenliegender Teil der zweiten Gate-Dielektrikumschicht 134b wird entfernt, um in dem zweiten Bereich 12 ein zweites Loch 164b auszubilden. In einigen Ausführungsformen weist das erste Loch 164a eine fünfte Tiefe D5 und das zweite Loch 164b eine sechste Tiefe D6 auf. In einigen Ausführungsformen ist die fünfte Tiefe D5 gleich der sechsten Tiefe D6.
  • Nach dem dritten Ätzprozess 15 wird gemäß einigen Ausführungsformen auf der ersten Gate-Elektrodenschicht 138a und der zweiten Gate-Elektrodenschicht 138b ein vierter Ätzprozess 17 ausgeführt, wie in 2I dargestellt ist. Im Ergebnis werden die erste geätzte Gate-Elektrodenschicht 138'a und die zweite geätzte Gate-Elektrodenschicht 138'b erhalten. In einigen Ausführungsformen weist die erste geätzte Gate-Elektrodenschicht 138'a eine siebente Höhe H7 und die zweite geätzte Gate-Elektrodenschicht 138'b eine achte Höhe H8 auf. Die siebente Höhe H7 ist im Wesentlichen gleich der achten Höhe H8. Die siebente Höhe H7 ist größer als die fünfte Höhe H5 der ersten geätzten Gate-Dielektrikumschicht 134'a. Die achte Höhe H8 ist größer als die sechste Höhe H6 der zweiten geätzten Gate-Dielektrikumschicht 134'b.
  • Außerdem wird ein obenliegender Teil der ersten Gate-Elektrodenschicht 138 entfernt, um einen ersten Hohlraum 166a im ersten Bereich 11 auszubilden, und ein obenliegender Teil der zweiten Gate-Elektrodenschicht 138b wird entfernt, um einen zweiten Hohlraum 166b im zweiten Bereich 12 auszubilden. In einigen Ausführungsformen weist der erste Hohlraum 166a eine siebente Tiefe D7 und der zweite Hohlraum 166b eine achte Tiefe D8 auf. Die siebente Tiefe D7 ist gleich der achten Tiefe D8.
  • Nach dem vierten Ätzprozess 17 wird gemäß einigen Ausführungsformen auf der geätzten Gate-Struktur 132'a eine erste Hartmaskenschicht 152a ausgebildet und auf der geätzten Gate-Struktur 132'b eine zweite Hartmaskenschicht 152b ausgebildet, wie in 2J dargestellt ist. Die erste Hartmaskenschicht 152a weist eine unebene Bodenfläche auf, und die zweite Hartmaskenschicht 152a weist eine unebene Bodenfläche auf.
  • Die erste Hartmaskenstruktur 152a weist einen ersten Teil 154a über der ersten geätzten Gate-Dielektrikumschicht 134'a, einen zweiten Teil 156a über der ersten geätzten Austrittsarbeit-Schicht 136'a und einen dritten Teil 158a über der ersten geätzten Gate-Elektrodenschicht 138'a auf. Die zweite Hartmaskenstruktur 152b weist einen ersten Teil 154b über der zweiten geätzten Gate-Dielektrikumschicht 134'b, einen zweiten Teil 156b über der zweiten geätzten Austrittsarbeit-Schicht 136'b und einen dritten Teil 158b über der zweiten geätzten Gate-Elektrodenschicht 138'b auf.
  • In einigen Ausführungsformen wird die erste Hartmaskenstruktur 152a ausgebildet, indem die erste Durchkontaktierung 162a, das erste Loch 164a und der erste Hohlraum 166a mit einem dielektrischen Material ausgefüllt werden. Die zweite Hartmaskenstruktur 152b wird ausgebildet, indem die zweite Durchkontaktierung 162b, das zweite Loch 164b und der zweite Hohlraum 166b mit einem dielektrischen Material ausgefüllt werden.
  • In einigen Ausführungsformen bestehen die Hartmaskenstrukturen 152a, 152b aus Siliziumnitrid. Die Hartmaskenstrukturen 152a, 152b können unter Verwendung einer chemischen Gasphasenabscheidung bei niedrigem Druck (LPCVD) oder einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) ausgebildet werden, obwohl in einigen anderen Ausführungsformen auch andere Abscheideprozesse verwendet werden können.
  • 4 zeigt eine perspektivische Darstellung einer FinFET-Bauelementstruktur 100b gemäß einigen Ausführungsformen der Offenbarung. Die Halbleiterstruktur 100b ist ähnlich zu der in den 1H und 2J dargestellten Halbleiterstruktur 100 oder die gleiche wie sie, abgesehen davon, dass die Deckflächen der ersten geätzten Gate-Dielektrikumschicht 134'a und der ersten geätzten Austrittsarbeit-Metallschicht 136'a auf einer Ebene liegen. Die Prozesse und Materialien, die zum Ausbilden der Halbleiterstruktur 100b eingesetzt werden, können ähnlich oder die gleichen wie diejenigen sein, die zum Ausbilden der Halbleiterstruktur 100 verwendet werden, und werden hier nicht noch einmal dargelegt.
  • Wie in 4 dargestellt ist, liegt die Deckfläche der ersten geätzten Gate-Elektrodenschicht 138'a höher als die Deckfläche der ersten Austrittsarbeit-Schicht 136'a, und die Deckfläche der zweiten geätzten Gate-Elektrodenschicht 138'b liegt höher als die Deckfläche der zweiten Austrittsarbeit-Schicht 136'b.
  • Die 5A-5E zeigen perspektivische Darstellungen von verschiedenartigen Stufen der Ausbildung einer FinFET-Bauelementstruktur 100a gemäß einigen Ausführungsformen der Offenbarung.
  • Mit Bezugnahme auf 5A wird der erste Plasmaarbeitsgang 13a auf der ersten Austrittsarbeit-Schicht 136a und der zweiten Austrittsarbeit-Schicht 136b ausgeführt.
  • Nach dem ersten Plasmaarbeitsgang 13a wird gemäß einigen Ausführungsformen der Offenbarung der zweite Plasmaarbeitsgang 13b ausgeführt, wie in 5B dargestellt ist. Auf der ersten Austrittsarbeit-Schicht 136a und der zweiten Austrittsarbeit-Schicht 136b werden temporär die Schutzfilme 137 ausgebildet. Die Hauptfunktion der Schutzfilme 137 ist es, als ein Schutz verwendet zu werden, um ein zu starkes Ätzen der zweiten Austrittsarbeit-Schicht 136b zu verhindern.
  • Nach dem zweiten Plasma-Arbeitsgang 13b kann ein zweiter Zyklus, der den ersten Plasmaarbeitsgang 13a und den zweiten Plasmaarbeitsgang 13b umfasst, nochmals ausgeführt werden. Durch Wiederholen des Zyklus kann der Loading-Effekt nach und nach vermindert werden. Die Dauer des Zyklus kann gemäß der jeweiligen Anwendung angepasst werden.
  • Danach werden gemäß einigen Ausführungsformen der Offenbarung die obenliegenden Teile der ersten Gate-Dielektrikumschicht 134a und der zweiten Gate-Dielektrikumschicht 134b durch den dritten Ätzprozess 15 beseitigt, wie in 5C dargestellt ist.
  • Die erste geätzte Austrittsarbeit-Schicht 136'a weist eine neunte Höhe H9 und die zweite geätzte Austrittsarbeit-Schicht 136'b eine zehnte Höhe H10 auf. Die neunte Höhe H9 ist kleiner als die zehnte Höhe H10. In einigen Ausführungsformen liegt eine Lücke ΔH zwischen der neunten Höhe H9 und der zehnten Höhe H10 in einem Bereich von circa 1 nm bis zu circa 6 nm. In einigen Ausführungsformen liegt eine Lücke ΔH zwischen der neunten Höhe H9 und der zehnten Höhe H10 in einem Bereich von circa 2 nm bis zu circa 4 nm. Die erste geätzte Austrittsarbeit-Schicht 136'a liegt auf einer Ebene mit der ersten geätzten Gate-Dielektrikumschicht 134'a.
  • Nach dem dritten Ätzprozess 15 wird gemäß einigen Ausführungsformen der Offenbarung der vierte Ätzprozess 17 ausgeführt, um die obenliegenden Teile der ersten Gate-Elektrodenschicht 138a und der zweiten Gate-Elektrodenschicht 138b zu beseitigen, wie in 5D dargestellt ist.
  • Nach dem vierten Ätzprozess 17 werden gemäß einigen Ausführungsformen der Offenbarung über der unebenen Fläche der ersten geätzten Gate-Struktur 132'a und der zweiten geätzten Gate-Struktur 132'b die erste Hartmaskenschicht 152a und die zweite Hartmaskenschicht 152b ausgebildet, wie in 5E dargestellt ist.
  • Wenn der Loading-Effekt zwischen dem ersten Bereich 11 und dem zweiten Bereich 12 vermindert ist, ist die (in 2G dargestellte) dritte Höhe H3 der ersten geätzten Austrittsarbeit-Schicht 136'a kleiner als die vierte Höhe H4 der zweiten geätzten Austrittsarbeit-Schicht 136'b. Demzufolge ist die Gate-Drain-Kapazität (Cgd) der ersten Gate-Struktur 132a vermindert und die Durchschlagspannung (Vbd) der zweiten Gate-Struktur 132b erhöht. Außerdem werden der erste Plasmaarbeitsgang und der zweite Plasmaarbeitsgang an Ort und Stelle ohne ein Umsetzen in eine andere Kammer ausgeführt.
  • Ausführungsformen für das Ausbilden einer Halbleiterbauelementstruktur und für ein Verfahren zum Ausbilden derselben werden geschaffen. Eine FinFET-Struktur umfasst eine erste Gate-Struktur und eine zweite Gate-Struktur, die über einer Fin-Struktur über einem Substrat ausgebildet sind. Die Gate-Struktur umfasst eine Gate-Dielektrikumschicht, eine Austrittsarbeit-Schicht und eine Gate-Elektrodenschicht. Die Fläche der zweiten Gate-Struktur ist größer als die der ersten Gate-Struktur. Um den Loading-Effekt zwischen den zwei Gate-Strukturen beim Ätzen der Austrittsarbeit-Schicht zu vermindern, werden ein erster Plasmaarbeitsgang und ein zweiter Plasmaarbeitsgang nacheinander auf der Austrittsarbeit-Schicht ausgeführt. Die Vorspannungsleistung des zweiten Plasma-Arbeitsgangs wird auf einen Nullwert gesetzt. Demzufolge wird eine Gate-Drain-Kapazität (Cgd) der ersten Gate-Struktur verringert und die Durchbruchspannung (Vbd) der zweiten Gate-Struktur erhöht. Im Ergebnis wird die Leistungsfähigkeit der FinFET-Bauelementstruktur verbessert.
  • In einigen Ausführungsformen wird eine FinFET-Bauelementstruktur geschaffen. Die FinFET-Bauelementstruktur umfasst eine Isolationsstruktur, die über einem Substrat ausgebildet ist, und eine Fin-Struktur, die über dem Substrat ausgebildet ist. Die FinFET-Bauelementstruktur umfasst eine erste Gate-Struktur und eine zweite Gate-Struktur, die über der Fin-Struktur ausgebildet sind, und die erste Gate-Struktur weist in einer Richtung parallel zur Fin-Struktur eine erste Breite auf, die zweite Gate-Struktur weist in einer Richtung parallel zur Fin-Struktur eine zweite Breite auf, und die erste Breite ist kleiner als die zweite Breite. Die erste Gate-Struktur umfasst eine erste Austrittsarbeit-Schicht, die eine erste Höhe aufweist, die von einer Deckfläche der Isolationsstruktur bis zu einer Deckfläche der ersten Gate-Struktur gemessen wird. Die zweite Gate-Struktur umfasst eine zweite Austrittsarbeit-Schicht, die eine zweite Höhe aufweist, die von einer Deckfläche der Isolationsstruktur bis zu einer Deckfläche der zweiten Gate-Struktur gemessen wird, und eine Lücke zwischen der ersten Höhe und der zweiten Höhe liegt in einem Bereich von circa 1 nm bis zu circa 6 nm.
  • In einigen Ausführungsformen wird ein Verfahren zum Ausbilden einer FinFET-Bauelementstruktur geschaffen. Das Verfahren umfasst das Ausbilden einer Fin-Struktur über einem Substrat, und das Substrat umfasst einen ersten Bereich und einen zweiten Bereich. Das Verfahren umfasst das Ausbilden einer ersten Dummy-Gate-Struktur sowie einer zweiten Dummy-Gate-Struktur über der Fin-Struktur und das Ausbilden einer Zwischenschichtdielektrikum(ILD)-Struktur über dem Substrat und benachbart zur ersten Dummy-Gate-Struktur sowie zur zweiten Dummy-Gate-Struktur. Das Verfahren umfasst auch das Beseitigen der ersten Dummy-Gate-Struktur sowie der zweiten Dummy-Gate-Struktur zum Ausbilden eines ersten Grabens sowie eines zweiten Grabens in der ILD-Struktur und das Ausbilden einer ersten Gate-Struktur im ersten Graben sowie einer zweiten Gate-Struktur im zweiten Graben. Die erste Gate-Struktur umfasst eine erste Austrittsarbeit-Schicht, und die zweite Gate-Struktur umfasst eine zweite Austrittsarbeit-Schicht. Das Verfahren umfasst ferner das Ausführen eines ersten Plasma-Arbeitsgangs auf der ersten Austrittsarbeit-Schicht sowie der zweiten Austrittsarbeit-Schicht für eine erste Zeitspanne und das Ausführen eines zweiten Plasma-Arbeitsgangs auf der ersten Austrittsarbeit-Schicht sowie der zweiten Austrittsarbeit-Schicht für eine zweite Zeitspanne. Die erste Austrittsarbeit-Schicht weist eine erste Höhe und die zweite Austrittsarbeit-Schicht eine zweite Höhe auf, und eine Lücke zwischen der ersten Höhe und der zweiten Höhe liegt in einem Bereich von circa 1 nm bis zu circa 6 nm.
  • In einigen Ausführungsformen wird ein Verfahren zum Ausbilden einer Halbleiterbauelementstruktur geschaffen. Das Verfahren umfasst das Ausbilden einer Fin-Struktur über einem Substrat und das Ausbilden einer ersten Dummy-Gate-Struktur sowie einer zweiten Dummy-Gate-Struktur über der Fin-Struktur. Das Verfahren umfasst auch das Ausbilden einer Zwischenschichtdielektrikum(ILD)-Struktur über dem Substrat und benachbart zur Dummy-Gate-Struktur und das Beseitigen der ersten Dummy-Gate-Struktur sowie der zweiten Dummy-Gate-Struktur, um einen ersten Graben sowie einen zweiten Graben in der ILD-Struktur auszubilden. Das Verfahren umfasst auch das Ausbilden einer ersten Austrittsarbeit-Schicht im ersten Graben sowie einer zweiten Austrittsarbeit-Schicht im zweiten Graben und das Ausbilden einer ersten Gate-Elektrodenschicht über der ersten Austrittsarbeit-Schicht sowie einer zweiten Gate-Elektrodenschicht über der zweiten Austrittsarbeit-Schicht. Das Verfahren umfasst ferner das Beseitigen eines Teils der ersten Austrittsarbeit-Schicht sowie eines Teils der zweiten Austrittsarbeit-Schicht durch einen Ätzprozess. Der Ätzprozess umfasst einen ersten Plasmaarbeitsgang sowie einen zweiten Plasmaarbeitsgang, und der zweite Plasmaarbeitsgang wird bei einer Null-Vorspannungsleistung ausgeführt.

Claims (14)

  1. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur, umfassend: Ausbilden einer Fin-Struktur (110) über einem Substrat (102), wobei das Substrat (102) einen ersten Bereich (11) und einen zweiten Bereich (12) aufweist, Ausbilden einer ersten Dummy-Gate-Struktur (116a) und einer zweiten Dummy-Gate-Struktur (116b) über der Fin-Struktur, Ausbilden einer Zwischenschichtdielektrikum(ILD)-Struktur (128) über dem Substrat (102) und benachbart zur Dummy-Gate-Struktur, Beseitigen der ersten Dummy-Gate-Struktur (116a) und der zweiten Dummy-Gate-Struktur (116b) zum Ausbilden eines ersten Grabens (130a) und eines zweiten Grabens (130b) in der ILD-Struktur (128), Ausbilden einer ersten Gate-Struktur (132'a) im ersten Graben (130a) und einer zweiten Gate-Struktur (132'b) im zweiten Graben (130b), wobei die erste Gate-Struktur eine erste Schicht mit einer Austrittsarbeit (136'a) und die zweite Gate-Struktur eine zweite Schicht mit einer Austrittsarbeit (136'b) umfasst, Ausführen eines ersten Plasmaarbeitsgangs (13a) auf der ersten Schicht mit einer Austrittsarbeit (136'a) und der zweiten Schicht mit einer Austrittsarbeit (136'b) für eine erste Zeitspanne und Ausführen eines zweiten Plasmaarbeitsgangs (13b) auf der ersten Schicht mit einer Austrittsarbeit (136'a) und der zweiten Schicht mit einer Austrittsarbeit (136'b) für eine zweite Zeitspanne, so dass nach dem Ausführen des ersten Plasmaarbeitsgangs und des zweiten Plasmaarbeitsgangs die erste Schicht mit einer Austrittsarbeit (136'a) eine erste Höhe (H3) und die zweite Schicht mit einer Austrittsarbeit (136'b) eine zweite Höhe (H4) aufweist und eine Lücke zwischen der ersten Höhe (H3), wobei der zweite Plasmaarbeitsgang (13b) bei einer Null-Vorspannungsleistung ausgeführt wird.
  2. Verfahren zum Ausbilden der Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 1, ferner umfassend: nach dem zweiten Plasmaarbeitsgang (13b) Wiederholen der folgenden Arbeitsgänge: Ausführen des ersten Plasmaarbeitsgangs (13a) auf der ersten Schicht mit einer Austrittsarbeit und der zweiten Schicht mit einer Austrittsarbeit und Ausführen des zweiten Plasmaarbeitsgangs (13b) auf der ersten Schicht mit einer Austrittsarbeit und der zweiten Schicht mit einer Austrittsarbeit.
  3. Verfahren zum Ausbilden der Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 1 oder 2, wobei der erste Plasmaarbeitsgang (13a) unter Verwendung eines ersten Plasmas ausgeführt wird, das Borchlorid (BCl3), Chlorgas (Cl2), Sauerstoff (O2) oder Kombinationen davon enthält.
  4. Verfahren zum Ausbilden der Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 1 bis 3, wobei der zweite Plasmaarbeitsgang (13b) unter Verwendung eines zweiten Plasmas ausgeführt wird, das Chlorgas (Cl2), Bromwasserstoff (HBr) oder Kombinationen davon enthält.
  5. Verfahren zum Ausbilden der Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 1 bis 4, wobei der erste Plasmaarbeitsgang (13a) bei einer Leistung in einem Bereich von 100 W bis zu 500 W ausgeführt wird.
  6. Verfahren zum Ausbilden der Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 1 bis 5, wobei der zweiten Höhe (H4) in einem Bereich von 1 nm bis zu 6 nm liegt.
  7. Verfahren zum Ausbilden der Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 1 bis 6, wobei der erste Plasmaarbeitsgang (13a) und der zweite Plasmaarbeitsgang (13b) in derselben Kammer ausgeführt werden.
  8. Verfahren zum Ausbilden der Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 1 bis 7, wobei ein Verhältnis der ersten Zeitspanne zur zweiten Zeitspanne in einem Bereich von 1/4 bis 4/1 liegt.
  9. Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur, umfassend: Ausbilden einer Fin-Struktur (110) über einem Substrat (102), Ausbilden einer ersten Dummy-Gate-Struktur (116a) und einer zweiten Dummy-Gate-Struktur (116b) über der Fin-Struktur, Ausbilden einer Zwischenschichtdielektrikum(ILD)-Struktur (128) über dem Substrat und benachbart zur ersten Dummy-Gate-Struktur und zur zweiten Dummy-Gate-Struktur, Beseitigen der ersten Dummy-Gate-Struktur und der zweiten Dummy-Gate-Struktur, um einen ersten Graben (130a) und einen zweiten Graben (130b) in der ILD-Struktur auszubilden, Ausbilden einer ersten Schicht mit einer Austrittsarbeit (136a) im ersten Graben und einer zweiten Schicht mit einer Austrittsarbeit (136b) im zweiten Graben, Ausbilden einer ersten Gate-Elektrodenschicht (138a) über der ersten Schicht mit einer Austrittsarbeit und einer zweiten Gate-Elektrodenschicht (138b) über der zweiten Schicht mit einer Austrittsarbeit und Beseitigen eines Teils der ersten Schicht mit einer Austrittsarbeit (136a) und eines Teils der zweiten Schicht mit einer Austrittsarbeit (136b) durch einen Ätzprozess, wobei der Ätzprozess einen ersten Plasmaarbeitsgang (13a) und einen zweiten Plasmaarbeitsgang (13b) umfasst und der zweite Plasmaarbeitsgang bei einer Null-Vorspannungsleistung ausgeführt wird.
  10. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 9, wobei der erste Plasmaarbeitsgang (13a) bei einer Leistung in einem Bereich von 100 W bis zu 500 W ausgeführt wird.
  11. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 9 oder 10, wobei der erste Plasmaarbeitsgang (13a) und der zweite Plasmaarbeitsgang (13b) in derselben Kammer ausgeführt werden.
  12. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 9 bis 11, ferner vor dem Ausbilden der ersten Schicht mit einer Austrittsarbeit im ersten Graben und dem Ausbilden der zweiten Schicht mit einer Austrittsarbeit im zweiten Graben umfassend: Ausbilden einer ersten Gate-Dielektrikumschicht (134a) im ersten Graben und einer zweiten Gate-Dielektrikumschicht (134b) im zweiten Graben.
  13. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 12, nach dem Ätzprozess ferner umfassend: Beseitigen eines Teils der ersten Gate-Dielektrikumschicht und eines Teils der zweiten Gate-Dielektrikumschicht, wobei eine Deckfläche der ersten Gate-Elektrodenschicht (138a) in einer Lage angeordnet ist, die höher als eine Deckfläche der ersten Gate-Dielektrikumschicht (134'a) ist.
  14. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 9 bis 13, nach dem Ätzprozess ferner umfassend: Beseitigen eines Teils der ersten Gate-Elektrodenschicht und eines Teils der zweiten Gate-Elektrodenschicht, wobei eine Deckfläche der ersten Gate-Elektrodenschicht (138a) in einer Lage angeordnet ist, die höher als eine Deckfläche der ersten Schicht mit einer Austrittsarbeit (136'a) ist.
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