DE102022101496A1 - Finnen-basierte und bipolare elektrostatische entladevorrichtungen - Google Patents

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Alain F. Loiseau
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Abstract

Die vorliegende Offenbarung betrifft Halbleiterstrukturen und insbesondere elektrostatische Entlade (electrostatic discharge; ESD)-Vorrichtungen und Herstellungsverfahren. Die Struktur (ESD-Vorrichtung) umfasst: einen Bipolartransistor umfassend eine Kollektorregion, eine Emitterregion und eine Basisregion; und einen lateralen Ballastwiderstand umfassend Halbleitermaterial angrenzend an die Kollektorregion.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Offenbarung betrifft Halbleiterstrukturen und insbesondere Finnen-basierte und bipolare elektrostatische Entlade (electrostatic discharge; ESD)-Vorrichtungen und Herstellungsverfahren.
  • HINTERGRUND
  • Um Halbleiterschaltungen zu schützen, werden typischerweise Merkmale bereitgestellt, um gegen elektrostatische Entladung (electrostatic discharge; ESD) zu schützen, die ein plötzlicher vorübergehender Ladungsfluss ist, der elektrische Kurzschlüsse oder dielektrische Durchschläge verursachen kann. Tatsächlich können ESD-Vorfälle das Versagen von elektronischen Festkörperkomponenten an derartigen Chips mit integriertem Schaltkreis verursachen. Beispielsweise können ESD-Vorfälle potentiell dazu führen, dass Kernschaltungen beschädigt werden, was in Gate-Oxid-Stiftlöchern, Übergangsbeschädigung, Metallbeschädigung und Oberflächenladungsakkumulation resultiert. Außerdem können ESD-Vorfälle einen Latch-up herbeiführen, der eine permanente Beschädigung der Schaltung verursachen kann.
  • Um derartige Probleme zu verhindern, können ESD-Vorrichtungen direkt in Chips mit integriertem Schaltkreis (integrated circuit; IC) integriert sein. Derartige ESD-Vorrichtungen können die Schaltungselemente in den IC-Chips während Fertigung und/oder Betrieb der Schaltungen in den IC-Chips schützen. Beispielsweise können die ESD-Vorrichtungen dazu ausgelegt sein, getriggert, d.h. von einem ‚Aus‘-Zustand in einen ‚Ein‘-Zustand umgeschaltet zu werden, wenn sie einem ESD-Vorfall ausgesetzt sind. Im Normalbetrieb sind die ESD-Vorrichtungen normalerweise in ihrem „Aus“-Zustand.
  • ESD-Vorrichtungen können viele unterschiedliche Vorrichtungstypen umfassen. Beispielsweise kann eine ESD-Vorrichtung einen lateralen Bipolartransistor unter Verwendung von Planartechnologien umfassen. In dieser Technologie kann beispielsweise ein Ballastwiderstand durch Silizidregionen bereitgestellt werden. Zur Veranschaulichung stellt der Ballastwiderstand, der durch die silizidierten Regionen (z.B. einen silizidierten Block) bereitgestellt wird, einen hinzugefügten Widerstand bereit, der wiederum eine zusätzliche Spannung hinzufügt, um einen Spannungsabfall an dem Pad zu erhöhen. Falls also die ESD-Vorrichtung aus vielen parallelen Fingern zusammengesetzt ist, wie es oft der Fall ist, hilft der erhöhte Spannungsabfall, diese parallelen Finger in den EIN-Zustand zu triggern.
  • In FinFET-Technologien gibt es keinen horizontalen Ballastwiderstand, nur vertikalen Ballastwiderstand. Wenn der Ballastwiderstand in ESD-Vorrichtungen designt wird, wo eine große Anzahl von parallelen ESD-Fingern verwendet werden, oft als Multi-Finger-Triggeranordnung bezeichnet, um einen großen vorübergehenden Stromfluss zu handhaben, schalten sich nicht alle der ESD-Schutzvorrichtungen EIN, nachdem sich anfangs eine kleine Anzahl der ESD-Vorrichtungen EIN-geschaltet hat. In diesen Fällen wird unzureichender Schutz aufgrund dessen bereitgestellt, dass nicht genug Ballastwiderstand in jedem parallelen Finger ist. Dies tritt auf, wenn der Ballastwiderstandsbetrag in der ESD-Vorrichtung unzureichend ist, um ordnungsgemäßes Triggern zu erlauben, um alle der Multi-Finger-Vorrichtungen EIN-zuschalten, nachdem eine oder einige der Vorrichtungen getriggert worden sind.
  • KURZER ABRISS
  • In einem Aspekt der Offenbarung umfasst eine Struktur: einen Bipolartransistor umfassend eine Kollektorregion, eine Emitterregion und eine Basisregion; und einen lateralen Ballastwiderstand umfassend Halbleitermaterial angrenzend an die Kollektorregion.
  • In einem Aspekt der Offenbarung umfasst eine Struktur: eine Finnen-basierte bipolare elektrostatische Entlade (electrostatic discharge; ESD)-Vorrichtung umfassend: eine Kollektorfinnenstruktur über einem ersten Well eines ersten Dotierstofftyps, und Ballastwiderstandsfinnenstrukturen über einem zweiten Well eines zweiten Dotierstofftyps, die die Kollektorfinnenstruktur kontaktieren, wobei die Kollektorfinnenstruktur und die Ballastwiderstandsfinnenstrukturen vom zweiten Dotierstofftyp sind.
  • In einem Aspekt der Offenbarung umfasst ein Verfahren: Bilden eines Bipolartransistors umfassend eine Kollektorregion, eine Emitterregion und eine Basisregion; und Bilden eines lateralen Ballastwiderstands umfassend Halbleitermaterial angrenzend an die Kollektorregion.
  • Figurenliste
  • Die vorliegende Offenbarung wird in der folgenden detaillierten Beschreibung unter Bezugnahme auf die genannte Vielzahl von Zeichnungen anhand nicht beschränkender Beispiele exemplarischer Ausführungsformen der vorliegenden Offenbarung beschrieben.
    • 1A-1E zeigen eine Finnen-basierte bipolare elektrostatische Entlade (electrostatic discharge; ESD)-Vorrichtung und jeweilige Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung.
    • 2A-2D zeigen eine bipolare elektrostatische Entlade (ESD)-Vorrichtung mit vollständig verarmtem (oder teilweise verarmtem) Silizium-auf-Isolator mit Bulk-CMOS-Regionen (hybrider SOI) und jeweilige Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung.
    • 3 zeigt einen Graphen, der ESD-Vorrichtungen der vorliegenden Offenbarung mit einer ESD-FinFET-Vorrichtung vergleicht, die keinen lateralen Ballastwiderstand aufweist.
  • DETAILIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung betrifft Halbleiterstrukturen und insbesondere Finnen-basierte und bipolare elektrostatische Entlade (electrostatic discharge; ESD)-Vorrichtungen und Herstellungsverfahren. Insbesondere betrifft die vorliegende Offenbarung Finnen-basierte bipolare ESD-Vorrichtungen und vollständig verarmte Silizium-auf-Isolator (fully-depleted silicon-on-insulator; FDSOI)- oder teilweise verarmte Silizium-auf-Isolator (partially-depleted silicon-on-insulator; PDSOI)-Bipolarvorrichtungen mit lateralen Ballastwiderständen. Vorteilhafterweise stellt die vorliegende Offenbarung eine ESD-Performanceverbesserung in FinFET-, FDSOI- und PDSOI-Technologien bereit.
  • In Ausführungsformen kann die ESD-Vorrichtung ein Finnen-basierter Bipolartransistor mit lateralem Ballastwiderstand sein. Der laterale Ballastwiderstand kann in den Finnen-basierten bipolaren Strukturen für eine ESD-Performanceverbesserung in FinFET-Technologien gebildet sein. Beispielsweise umfasst in einer in der vorliegenden Offenbarung beschriebenen Implementierung eine bipolare Struktur N+ Finnen in einer Emitterregion, einer Kollektorregion und einer Ballastwiderstandsregion, und P+ Finnen in einer Basisregion. Die Kollektor-, Emitter- und Basisregionen können in einer P-Well-Region gebildet sein; wohingegen die Ballastwiderstandsregion in einer N-Well-Region gebildet sein kann, wobei mehrere Ballastwiderstandsfinnen sowohl vertikalen Ballastwiderstand durch die Finnen selbst als auch lateralen Ballastwiderstand bereitstellen. Insbesondere kann, um den lateralen Ballastwiderstand zu erhöhen, eine epitaktische Halbleiterschicht bereitgestellt werden, um Oberflächen der mehreren Ballastwiderstandsfinnen und einer oder mehrerer angrenzender Kollektorfinnen zu verbinden, um die Ballastwiderstandsfinnen und die Kollektorfinnen zu vereinen.
  • In Ausführungsformen kann ein NPN-Transistor in FinFET-Technologie unter Verwendung von vereinten Dummy-Ballastwiderstandsfinnen gebildet sein, um einen Ballastwiderstand zu schaffen, um ein Multi-Finger-Triggern zu ermöglichen. Ein lateraler ballastierter NPN-Transistor kann in der FinFET-Technologie gefertigt sein, wo ein Ballastieren durch epitaktisch vereinte Ballastwiderstandsfinnen bereitgestellt werden kann. Eine derartige laterale Bipolarvorrichtung umfasst eine Vielzahl von aneinander angrenzenden Finnen, wo eine innerste Finne eine Kollektorfinne umfasst, die in einem P-Well sitzt, und angrenzende Finnen Ballastwiderstandsfinnen umfassen, die in einem N-Well sitzen. In dieser Struktur kann eine epitaktische Region über den Ballastwiderstandsfinnen silizidiert und kontaktiert sein, um aufgrund dessen, dass sich die epitaktische Region über Verbindungsfinnen zwischen der Kollektorfinne und einer äußersten Ballastwiderstandsfinne erstreckt, als der Kollektorkontakt zu dienen. Außerdem kann in dieser Struktur der Ballastwiderstand durch die Anzahl von Ballastfinnen angepasst werden, wobei sich die Silizid- und Kontaktregionen an den epitaktisch vereinten Ballastfinnenregionen befinden. In weiteren Aspekten kann ein lateraler Ballastwiderstand durch eine vollständig verarmte (FD) oder teilweise verarmte (PD) SOI-Struktur bereitgestellt werden.
  • In der FDSOI-Struktur oder PDSOI-Struktur kann beispielsweise eine laterale Ballastwiderstandsschicht als eine dünne Halbleiterschicht über einer vergrabenen Oxidschicht, die mit FDSOI-Technologie gefertigt wurde, angrenzend an, und in Kontakt mit einem oder beiden des Kollektors und Emitters einer in einer Bulk-Region eines Substrats gebildeten lateralen Bipolartransistorvorrichtung bereitgestellt werden. Auf diese Weise kann eine hybride ESD-Vorrichtung gebildet werden. Beispielsweise kann ein lateraler NPN-Bipolartransistor unter Verwendung von FDSOI- oder PDSOI-Technologien gefertigt werden, wo der Ballastwiderstand z.B. durch die dünne Halbleiterschicht in einer SOI-Region gebildet werden kann und der NPN-Transistor kann in einer angrenzenden Bulk-/Hybrid-Region sein, wo ein zusätzlicher Ballastwiderstand es der Vorrichtung ermöglicht, dass die Vorrichtung mit Finger-zu-Finger-Skalierung arbeitet.
  • In weiteren Beispielen kann ein lateraler ballastierter NPN in vollständig verarmten SOI (FDSOI)- oder teilweise verarmten SOI (PDSOI)-Technologien mit dem Ballastwiderstand an der SOI-Region und dem Kernteil des NPN in einer anliegenden Bulk-Region gefertigt werden. Eine derartige laterale Bipolarvorrichtung umfasst einen Emitter und einen Kollektor, die in einer Bulk-Region an einem Wafer gebildet sind, wobei sie einen Kern-NPN-Transistor bilden, wo die Emitter- und Kollektor-Ballastwiderstände an FDSOI/PDSOI-Regionen angrenzend an den NPN bereitgestellt werden. In derartigen Anordnungen können Bulk-NPN und FDSOI/PDSOI-Ballastregionen vereint/integriert sein, um einen ballastierten NPN zu bilden, wo das Ballastieren mit Bulk-NPN-Transistorregionen integriert sein kann, um ein Ballastieren innerhalb der Kollektor- und Emitter-Siliziumregionen bereitzustellen.
  • Die ESD-Vorrichtungen der vorliegenden Offenbarung können auf mehrere Arten unter Verwendung mehrerer unterschiedlicher Werkzeuge gefertigt werden. Im Allgemeinen werden jedoch die Methodologien und Werkzeuge zum Bilden von Strukturen mit Dimensionen im Mikrometer- und Nanometermaßstab verwendet. Die Methodologien, d.h. Technologien, die eingesetzt werden, um die ESD-Vorrichtung der vorliegenden Offenbarung zu fertigen, wurden aus der Technologie integrierter Schaltkreise (integrated circuit; IC) übernommen. Beispielsweise werden die Strukturen an Wafern gefertigt und in Materialfilmen realisiert, die durch fotolithografische Prozesse an der Oberseite eines Wafers strukturiert werden. Insbesondere verwendet die Fertigung der ESD-Vorrichtung drei grundlegende Bausteine: (i) Abscheidung von dünnen Materialfilmen an einem Substrat, (ii) Aufbringen einer strukturierten Maske an die Oberseite der Filme durch fotolithografische Bildgebung, und (iii) Ätzen der Filme selektiv bezüglich der Maske.
  • 1A zeigt eine anfängliche Struktur und jeweilige Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung. Insbesondere umfasst die Struktur 10 von 1A ein Substrat 12, das aus irgendeinem geeigneten Halbleitermaterial umfassend, aber nicht darauf beschränkt, Si, SiGe, SiGeC, SiC, GE-Legierungen, GaAs, InAs, InP, und andere III/V- oder II/VI-Verbindungshalbleiter zusammengesetzt ist. Das Substrat 12 kann irgendeine geeignete kristallografische Ausrichtung (z.B. eine kristallografische (100)-, (110)-, (111)- oder (001)-Ausrichtung) umfassen. Das Substrat 12 kann ein einzelnes Halbleitermaterial, wie etwa Bulk-Silizium, oder aus Halbleiter-auf-Isolator (SOI) Technologien zusammengesetzt sein.
  • Noch unter Bezugnahme auf 1A umfasst das Substrat 12 Wells 14, 16. In einer lateralen NPN-Bipolar-Anwendung umfasst der Well 14 einen P-Well und umfasst der Well 16 einen N-Well. In einer lateralen PNP-Bipolar-Anwendung kann der Well 14 ein N-Well sein und kann der Well 16 ein P-Well sein. Die Wells 14, 16 können durch Einführen eines unterschiedlichen Dotierstofftyps in das Substrat 12 beispielsweise durch Ionenimplantationsprozesse gebildet werden. Beispielsweise kann der P-Well 14 mit p-Typ-Dotierstoffen, z.B. Bor (B), dotiert sein und kann der N-Well 16 mit n-Typ-Dotierstoffen, z.B. Arsen (As), Phosphor (P) und Antimon (Sb), neben anderen geeigneten Beispielen, dotiert sein.
  • In den Ionenimplantationsprozessen können jeweilige strukturierte Implantationsmasken verwendet werden, um ausgewählte Bereiche zu definieren, die für die Implantationen exponiert sind. Die Implantationsmaske, die verwendet wird, um den exponierten Bereich für den Well 14 auszuwählen, wird nach der Implantation, und vor der Implantationsmaske für den Well 16 (oder umgekehrt), gestrippt. In ähnlicher Weise wird die Implantationsmaske, die verwendet wird, um den ausgewählten Bereich für den Well 16 auszuwählen, gestrippt, nachdem die Implantation durchgeführt worden ist. Die Implantationsmasken können eine Schicht aus einem lichtempfindlichen Material, wie etwa einem organischen Fotolack, umfassen, der durch einen Spin-Coating-Prozess aufgebracht, vorgebacken, durch eine Fotomaske projiziertem Licht ausgesetzt, nach der Belichtung gebacken, und mit einem chemischen Entwickler entwickelt wurde. Jede der Implantationsmasken weist eine Dicke und Stoppkraft auf, die ausreichend ist, um maskierte Bereiche gegen ein Empfangen einer Dosis der implantierten Ionen zu blockieren. Nur zu Beispielszwecken können der N-Well 14 und der P-Well 16 auf einem 10-17 -Niveau dotiert sein.
  • 1B zeigt eine Vielzahl von Finnenstrukturen 20, die von dem Substrat 12 gebildet werden. Die Vielzahl von Finnenstrukturen 20 kann vor oder nach der Bildung der Wells 14, 16 gebildet werden. In Ausführungsformen kann die Vielzahl von Finnenstrukturen 20 durch konventionelle Lithografie- und Ätzprozesse umfassend eine Seitenwandbildtechnik (sidewall image technique; SIT), gebildet werden. In einem Beispiel einer SIT-Technik, wird ein Mandrel-Material, z. B. SiO2, unter Verwendung konventioneller chemischer Dampfabscheidungs (chemical vapor deposition; CVD)-Prozesse an dem Substrat 12 abgeschieden. Ein Resist wird an dem Mandrel-Material gebildet und Licht ausgesetzt, um eine Struktur (Öffnungen) zu bilden. Durch die Öffnungen wird ein Ätzprozess, z.B. reaktives Ionenätzen (reactive ion etching; RIE) durchgeführt, um die Mandrels zu bilden. An den Seitenwänden der Mandrels werden Spacer gebildet, die vorzugsweise aus einem Material sind, das unterschiedlich von dem der Mandrels ist, und die unter Verwendung konventioneller Abscheidungsprozesse gebildet werden können, die den Fachleuten bekannt sind. Die Mandrels werden unter Verwendung eines bezüglich der Spacer selektiven konventionellen Ätzprozesses entfernt oder gestrippt. Dann kann innerhalb des Abstands der Spacer ein Ätzen durchgeführt werden, um die sub-lithografischen Merkmale, z. B. Finnenstrukturen 20, zu bilden. Dann können die Seitenwand-Spacer gestrippt werden. In Ausführungsformen kann die Höhe der Finnenstrukturen zwischen 20-50nm sein, obwohl diese Werte nur für Beispielszwecke sind und die Offenbarung nicht beschränken sollen.
  • In Ausführungsformen können die Finnenstrukturen 20 in unterschiedlichen Regionen der Struktur verwendet werden, die eine ESD-Vorrichtung bildet. Beispielsweise umfassen, wie in 1B gezeigt, die unterschiedlichen Regionen eine Ballastwiderstandsregion 22, die Ballastwiderstandsfinnen 23 (z.B. Dummy-Finnen) über dem N-Well 16 aufweist, eine Emitterregion 26, die eine oder mehrere Emitterfinnen 27 aufweist, eine Basisregion 28, die eine oder mehrere Basisfinnen 29 über dem P-Well 14 aufweist, und eine Kollektorregion 24, die eine oder mehrere Kollektorfinnen 25 über dem P-Well 14 aufweist. Außerdem können in der NPN-Anwendung die Ballastwiderstandsfinnenstrukturen 23 in der Ballastwiderstandsregion 22, die Kollektorfinne 25 und die Emitterfinne 27 n-dotierte Finnenstrukturen sein; wohingegen die Basisfinne 29 eine p-dotierte Finnenstruktur sein kann. In jeglichem Szenario können die Finnenstrukturen 20 dotiert werden, indem sie, vorzugsweise nach dem Finnenbildungsprozess und vorzugsweise nach den Tiefionenimplantationsprozessen zum Bilden der Wells 14, 16, unter Verwenden unterschiedlicher Maskierschritte, wie oben beschrieben, einem Flachionenimplantationsprozess unterzogen werden. In Ausführungsformen können die Finnenstrukturen 20 auf einem Niveau von etwa 10-20 dotiert werden.
  • Unter Bezugnahme auf 1C kann eine Vielzahl von Flachgrabenisolationsstrukturen 18a, 18b in dem Substrat 12 gebildet werden, die die Finnen 23, 25, 27, 29 trennen. In Ausführungsformen erstrecken sich die Flachgrabenisolationsstrukturen 18a in den Well 14 zwischen (i) der Kollektorregion 24 und der Emitterregion 26, um die Basisbreite Wb zwischen der Kollektorfinne 25 und der Emitterfinne 27 bereitzustellen, und (ii) der Emitterfinne 27 und der Basisfinne 29, um eine Breite Wb bereitzustellen, wie detaillierter in Bezug auf 1D beschrieben; wohingegen sich die Flachgrabenisolationsstrukturen 18b in den Well 16 in der Ballastwiderstandsregion 22 zwischen den Ballastwiderstandsfinnen 23 selbst und zwischen den Ballastwiderstandsfinnen 23 und der Kollektorfinne 25 erstrecken.
  • Die Flachgrabenisolationsstrukturen 18a, 18b, die in 1C gezeigt sind, können durch konventionelle Ätz- und Abscheidungsverfahren gebildet werden, die den Fachleuten bekannt sind. Beispielsweise wird ein Ätzprozess mit einer selektiven Chemie, z.B. RIE, verwendet, um einen oder mehrere Gräben in dem Substrat 12 zu bilden. Folgend auf den Ätzprozess kann Isolatormaterial durch irgendwelche konventionellen Abscheidungsprozesse, z.B. CVD-Prozesse, abgeschieden werden, um die Flachgrabenisolationsstrukturen 18a, 18b und 18c zu bilden.
  • Unter Bezugnahme auf 1D können in Ausführungsformen die Finnen 23, 25 mit einer epitaktischen Halbleiterschicht 30 miteinander kurzgeschlossen werden, um den lateralen Ballastwiderstand der Kollektorfinne 25 zu erhöhen. Wie hierin detaillierter beschrieben, vereint sich das Wachstum der epitaktischen Halbleiterschicht 30 über den Finnen 23, 25, was aufgrund des minimalen Abstands zwischen den Finnen 23, 25 in einem Kurzschließen der Finnen 23, 25 resultiert. Auf diese Weise wird durch die epitaktische Halbleiterschicht 30, die in direktem Kontakt mit den Ballastwiderstandsfinnen 23 und der Kollektorfinne 25 gebildet ist und diese miteinander vereint, ein lateraler Ballastwiderstand erreicht. Im Gegensatz dazu vereint sich aufgrund des vergrößerten Abstands Wb die epitaktische Halbleiterschicht 30 nicht zwischen den Finnen 25, 27 und 29. In Ausführungsformen kann ein oberer Abschnitt der Finnen 23, 25 vertieft werden, bevor das Wachstum der epitaktischen Halbleiterschicht 30 stattfindet.
  • Insbesondere kann die epitaktische Schicht 30 durch einen epitaktischen Wachstumsprozess unter Verwenden der oberen Oberflächen der Ballastwiderstandsfinnen 23 und der Kollektorfinne 25 gebildet werden, und setzt sich fort, bis die individuellen epitaktischen Regionen an jeder der Finnen 23, 25 sich vereinen und somit durch die vereinte epitaktische Halbleiterschicht 30 kurzgeschlossen werden. Die epitaktische Halbleiterschicht 30 kann irgendein Halbleitermaterial sein und kann mit dem gleichen Dotierstofftyp wie die Ballastwiderstandsfinnen 23 und die Kollektorfinne 25 dotiert sein. Beispielsweise kann die epitaktische Halbleiterschicht 30 Siliziumgermanium oder mit Phosphor dotiertes Silizium an einer Oberfläche jeder Finne 23, 25, 27, 29 sein. Gemäß alternativen Ausführungsformen kann die epitaktische Schicht 30 III-V-Verbindungshalbleitermaterialien, wie etwa GaAs, InP, GaN, InGaAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Multi-Schichten davon sein.
  • In Ausführungsformen kann die Breite Wb angepasst werden, um sicherzustellen, dass das epitaktische Material 30 die Finnen 25, 27 oder die Finnen 27, 29 nicht vereint. Beispielsweise kann in Ausführungsformen die Basisbreite Wb größer als der Abstand zwischen der Kollektorfinne 25 und der nächsten angrenzenden Ballastwiderstandsfinne 23 sein. Die Basisbreite Wb kann auch größer als der Abstand zwischen den Ballastwiderstandsfinnen 23 selbst sein. Dies stellt sicher, dass das epitaktische Wachstum, das an den oberen Oberflächen der Kollektorfinne 25 stattfindet, sich nicht bis zu der angrenzenden Emitterfinne 27 oder Basisfinne 29 erstreckt und mit diesen vereint, was die Kollektor und Emitterregionen 24, 26 kurzschließen würde oder die Emitterregion 26 und die Basisregion 28 kurzschließen würde.
  • Falls beispielsweise der Finnenabstand zwischen den individuellen Ballastwiderstandsfinnen 23 und zwischen der Kollektorfinne 25 und der nächsten angrenzenden Ballastwiderstandsfinne 23 14 nm ist (z.B. in einer 14nm-Technologie), dann kann Wb in einem Bereich zwischen 15 nm bis 100 nm eingestellt sein. In bevorzugten Ausführungsformen kann Wb wenigstens drei (3) bis vier (4) mal größer als der Abstand zwischen den Ballastwiderstandsfinnen 23 und der Kollektorfinne 25 und der nächsten angrenzenden Ballastwiderstandsfinne 23 sein, um sicherzustellen, dass die epitaktische Schicht 30 die Kollektorfinne 25 und Emitterfinne 27 nicht kurzschließt. Auch kann die Höhe der epitaktischen Schicht 30 durch die Zeit bestimmt werden, die für den epitaktischen Wachstumsprozess erforderlich ist, um die individuellen epitaktischen Regionen an jeder der Ballastwiderstandsfinnen 23 und der Kollektorfinne 25 zu vereinen, um den Ballastwiderstand der epitaktischen Schicht 30 zu bilden. Typischerweise kann in einer 14 nm-Technologie die Höhe der epitaktischen Schicht 30 etwa 25 nm sein, obwohl dies für die Offenbarung nicht beschränkend sein soll. In anderen Technologien, wie etwa einer 7 nm-Technologie, könnten der Finnenabstand, die Basisbreite Wb und die Höhe der epitaktischen Ballastwiderstandsschicht 30 entsprechend skaliert werden.
  • Noch unter Bezugnahme auf 1D können der P-Well 14 in der Kollektorregion 24 und der N-Well 16 in der Ballastwiderstandsregion 22 in Kontakt miteinander sein. Alternativ können in der PNP-Anwendung, in der der Well 16 ein P-Well sein kann und der Well 14 ein N-Well sein kann, die Ballastwiderstandsfinnen 23, die Kollektorfinne 25 und die Emitterfinne 27 p-dotierte Finnenstrukturen sein; wohingegen die Basisfinne 29 in der Basisregion 28 eine n-dotierte Finnenstruktur sein kann. Wie ferner in 1D gezeigt, sind die Ballastwiderstandsfinnen 23, eine Basisfinne 29, eine Kollektorfinne 25 und eine Emitterfinne 27 vorgesehen; es sollte jedoch klar sein, dass in jeder Region eine unterschiedliche Anzahl von Finnenstrukturen verwendet werden kann.
  • Wie den Fachleuten klar sein sollte, können die Ballastwiderstandsfinnen 23 in der Ballastwiderstandsregion 22 in Kombination mit dem Well 16 eines unterschiedlichen Implant-Dotierstofftyps, z.B. einem N-Well, einen lateralen Ballastwiderstand an der Ballastwiderstandsregion 22, z.B. einen lateralen N-Well-Widerstand und vertikalen Dummy-Finnenwiderstand in den Ballastwiderstandsfinnen 23, bilden. Der laterale Ballastwiderstand stellt durch Verhindern von Überstromfehlern Stabilität für die Schaltung bereit. Der laterale Ballastwiderstand kann auch ohne eine silizidierte Blockregion gebildet sein. In dieser Anordnung verhindert der N-Well 16, dass die Ballastwiderstandsfinnen 23 als Kollektorfinnen agieren, indem er einen unerwünschten Lawinendurchbruch mit den Ballastwiderstandsfinnen 23 verhindert, wodurch er die Ballastwiderstandsfinnen 23 zu Dummy-Finnen macht.
  • Unter Bezugnahme auf 1E werden Kontakte 32a, 32b und 32c jeweils an der epitaktischen Halbleiterschicht 30, der Emitterfinne 27 und der Basisfinne 29 bereitgestellt. Da die epitaktische Halbleiterschicht 30 die oberen Oberflächen der Ballastwiderstandsfinnen 23 und der Kollektorfinne 25 verbindet, dient der Metallkontakt 32a auch als ein Kontakt für die Kollektorregion 24.
  • Die Kontakte 32a, 32b und 32c können unter Verwendung eines Silizidprozess gebildet werden. Wie den Fachleuten klar sein sollte, beginnt der Silizidprozess mit einer Abscheidung einer dünnen Übergangsmetallschicht, z.B. Nickel, Kobalt oder Titan, über vollständig gebildeten und strukturierten Halbleitervorrichtungen (z.B. einer dotierten oder ionenimplantierten epitaktischen Ballastwiderstandsschicht 30, der Emitterfinne 27 und der Basisfinne 29 in der in 1E gezeigten ESD-Vorrichtung). Nach Abscheidung des Materials wird die Struktur erwärmt, was erlaubt, dass das Übergangsmetall mit exponiertem Silizium (oder einem anderen Halbleitermaterial, wie hierin beschrieben) in der epitaktischen Halbleiterschicht 30, der Emitterfinne 27 und der Basisfinne 29 reagiert, wobei es ein Übergangsmetallsilizid mit niedrigem Widerstand bildet. Folgend auf die Reaktion wird jegliches verbleibende Übergangsmetall durch chemisches Ätzen entfernt, was Silizidkontakte 32a, 32b und 32c in der epitaktischen Ballastwiderstandsschicht 30, der Emitterfinne 27 und der Basisfinne 29 in der in 1E gezeigten ESD-Vorrichtung hinterlässt. Obwohl nicht gezeigt, können Metallkontakte zu den silizidierten Regionen unter Verwendung konventioneller CMOS-Prozesse gebildet werden, die den gewöhnlichen Fachleuten bekannt sind, so dass hierin keine weitere Erklärung für ein vollständiges Verstehen der vorliegenden Offenbarung erforderlich ist.
  • 2A zeigt eine anfängliche Struktur einer ESD-Vorrichtung und jeweilige Fertigungsprozesse unter Verwendung von Halbleiter-auf-Isolator (SOI)-Substrat-Technologien. Insbesondere umfasst die ESD-Vorrichtung 40 von 2A ein Substrat 42, das aus einer Siliziumschicht 44 oder irgendeinem anderen geeigneten Halbleitermaterial umfassend, aber nicht darauf beschränkt, SiGe, SiGeC, SiC, GE-Legierungen, GaAs, InAs, InP, und andere III/V- oder II/VI-Verbindungshalbleiter, zusammengesetzt ist. Das Substrat 42 kann irgendeine geeignete kristallografische Ausrichtung (z.B. eine kristallografische (100)-, (110)-, (111)-, oder (001)-Ausrichtung) umfassen. Eine Isolatorschicht 45 ist über der Halbleiterschicht 44 vorgesehen und eine Halbleiterschicht 47 ist an der Isolatorschicht 45 vorgesehen. Die Halbleiterschicht 47 kann teilweise oder vollständig verarmte SOI-Technologien sein. Die Isolatorschicht 45 umfasst irgendein geeignetes Material, umfassend Siliziumoxid, Saphir, andere geeignete Isoliermaterialien, und/oder Kombinationen davon. Eine exemplarische Isolatorschicht 45 kann eine vergrabene Oxidschicht (buried oxide; BOX) sein. Der Isolator 45 kann durch irgendeinen geeigneten Prozess, wie etwa Trennung durch Implantierung von Sauerstoff (separation by implantation of oxygen; SIMOX), Oxidation, Abscheidung und/oder einen anderen geeigneten Prozess, gebildet werden.
  • In einer lateralen NPN-Bipolar-Anwendung kann die Halbleiterschicht 44 einen P-Well umfassen. In einer lateralen PNP-Bipolar-Anwendung kann die Halbleiterschicht 44 einen N-Well umfassen. Die Halbleiterschicht 44 kann durch Einführen eines unterschiedlichen Dotierstofftyps in die Halbleiterschicht 44, beispielsweise durch Ionenimplantationsprozesse wie bereits hierin beschrieben, gebildet werden.
  • Unter Bezugnahme auf 2B können die Isolatorschicht 45 und die Halbleiterschicht 47 in einer Emitterregion 51 und einer Basisregion 53 entfernt werden. Die Isolatorschicht 45 und die Halbleiterschicht 47 können durch konventionelle Lithografie- und Ätzprozesse, z.B. RIE, entfernt werden, wie in der Technik bekannt ist, so dass keine weitere Erklärung für ein vollständiges Verstehen der vorliegenden Offenbarung erforderlich ist. In Ausführungsformen exponiert der Ätzprozess die darunterliegende Halbleiterschicht 44 derart, dass ein epitaktisches Halbleitermaterial 43 in der Emitterregion 51 und der Basisregion 53 unter Verwenden eines konventionellen epitaktischen Wachstumsprozesses aufgewachsen werden kann. In Ausführungsformen kann das epitaktische Halbleitermaterial 43 repräsentativ für eine Bulk-Region eines Substrats sein, das aus irgendeinem geeigneten Material umfassend, aber nicht darauf beschränkt, Si, SiGe, SiGeC, SiC, GaAs, InAs, InP und andere III/V- oder II/VI-Verbindungshalbleiter zusammengesetzt ist. Auch kann das epitaktische Halbleitermaterial 43 unter Verwenden z.B. eines chemisch-mechanischen Planarisierungs (CMP)-Prozesses, wie er in der Technik bekannt ist, planarisiert werden, um eine planare Oberflächen zu bilden.
  • Wie in 2C gezeigt, wird eine Vielzahl von Flachgrabenisolationsstrukturen 52 in der Emitterregion 51 und der Basisregion 53 gebildet, die sich in das epitaktische Halbleitermaterial 43 erstreckt. In Ausführungsformen werden die Flachgrabenisolationsstrukturen 52 unter Verwenden konventioneller Lithografie-, Ätz- und Abscheidungsprozesse, wie bereits hierin beschrieben, gebildet. Danach werden ein Kollektor 46, ein Emitter 48 und eine Basis 50 in dem epitaktischen Halbleitermaterial 43 gebildet, um einen lateralen Bipolartransistor angrenzend an eine FDSOI-Technologie zu bilden, die aus einem kollektorseitigen Ballastwiderstand 47a und einem emitterseitigen Ballastwiderstand 47b, die von der Halbleiterschicht 47 gebildet wurden, zusammengesetzt ist. Auf diese Weise wird eine hybride Vorrichtung mit einer lateralen Bipolartransistorstruktur in der Halbleiterschicht 44 und einer Ballastwiderstandsstruktur gebildet, die mit einer FDSOI-Technologie angrenzend an die lateral Bipolartransistorstruktur gebildet ist.
  • In Ausführungsformen können der Kollektor 46, der Emitter 48 und die Basis 50 durch konventionelle Diffusions- oder Ionenimplantationsprozesse gebildet werden, wie bereits hierin beschrieben. Alternativ könnten die Regionen 46, 48 und 50 durch eine dotierte epitaktische Abscheidung für das epitaktische Halbleitermaterial 43 gebildet werden. In einer lateralen NPN-Bipolar-Anwendung können der Emitter 46 und der Kollektor 48 N+ Regionen sein, und die Basis 50 kann eine P+ Region sein. In einer lateralen PNP-Bipolar-Anwendung können der Emitter 46 und der Kollektor 48 P+ Regionen sein, und die Basis 50 kann eine N+ Region sein.
  • Wie in 2C gezeigt, kann der kollektorseitige Ballastwiderstand 47a in Kontakt mit einer Seitenoberfläche des Kollektors 46 sein, und kann der emitterseitige Ballastwiderstand 47b in Kontakt mit einer Seitenoberfläche des Emitters 48 sein. Auch könnten in lateralen NPN-Bipolartransistorausführungsformen sowohl der kollektorseitige Ballastwiderstand 47a als auch der emitterseitige Ballastwiderstand 47b N+ dotierte Diffusionsregionen sein, die durch ein epitaktisches Wachstum definiert werden können. In lateralen PNP-Bipolartransistorausführungsformen können sowohl der kollektorseitige Ballastwiderstand 47a als auch der emitterseitige Ballastwiderstand 47b P+ dotierte Diffusionsregionen sein, die durch ein epitaktisches Wachstum definiert werden können.
  • Aufgrund des Verwendens einer dünnen Halbleiterschicht 47 in der FDSOI/PDSOI-Technologie, z.B. zwischen 3 nm bis 15 nm, können der Kollektor-Ballastwiderstand 47a und der Emitter-Ballastwiderstand 47b ohne die Notwendigkeit eines Dotierens der Halbleiterschicht 47 von hohem Widerstand, beispielsweise 350 Ohm, sein. Auch könnte in Ausführungsformen die Halbleiterschicht 47 dotiert sein, um eine Steuerung des Ballastwiderstandsbetrags basierend auf dem Dotierbetrag bereitzustellen.
  • Unter Bezugnahme auf 2D umfasst die ESD-Vorrichtung 40 auch Kontakte 58a, 58b und 58c, die jeweils an dem kollektorseitigen Ballastwiderstand 47a, dem emitterseitigen Ballastwiderstand 47b und der Basisregion 50 gebildet sind. Diese Kontakte 58a, 58b und 58c werden auf eine Weise gebildet, die ähnlich jener oben für 1E in Bezug auf die Kontakte 32a, 32b und 32c beschriebenen ist, so dass hierin keine weitere Erklärung erforderlich ist.
  • Aufgrund des Verwendens der lateralen Ballastwiderstandsanordnungen, die in Bezug auf 1E und 2D erörtert wurden, ist es möglich, den Ballastwiderstand im Vergleich zu bekannten ESD-Vorrichtungen wesentlich zu erhöhen. Beispielsweise ist in einer lateralen NPN-Bipolar-ESD-Vorrichtung unter Verwenden einer FinFet-Technologie, bei der der Ballastwiderstand nur der vertikale Widerstand in den Finnen selbst ist, unter Bedingungen einer Schwellenspannung von 8,75 Volt und einer Haltespannung von 5,0 Volt, ein typischer Ballastwiderstand 100 Ohm. Dies ist oft unzureichend, um ein Triggern aller Vorrichtungen in einer Multi-Finger-ESD-Vorrichtungsanordnung zu erlauben, die beispielsweise mehrere hundert individuelle ESD-Vorrichtungen verwendet. Im Vergleich dazu war in Simulationen, die die in 1E gezeigte Anordnung verwenden, mit ähnlichen Schwellen- und Haltespannungen der Ballastwiderstand für jede ESD-Vorrichtung 350 Ohm. In ähnlicher Weise war in der in 2D gezeigten Anordnung mit einem lateralen kollektorseitigen Ballastwiderstand 47a und einem lateralen emitterseitigen Ballastwiderstand 47b, und mit ähnlichen Schwellen- und Haltspannungen, der Ballastwiderstand für jede ESD-Vorrichtung 300 Ohm.
  • In jeden Fall ist diese Erhöhung des Ballastwiderstands unter Verwenden des hinzugefügten lateralen Ballastwiderstands, der in den Anordnungen von 1E und 2D gezeigt ist, ausreichend, um sicherzustellen, dass alle ESD-Vorrichtungen in einer Multi-Finger-ESD-Anordnung getriggert werden, wie nachstehend in Bezug auf 3 erläutert. Es sollte klar sein, dass diese Widerstandswerte exemplarisch sind und dass derartige Widerstandswerte basierend auf unterschiedlichen Variablen, z.B. Materialtypen und Dotierprofilen, erhöht oder gesenkt werden können.
  • 3 zeigt einen Graphen, der ESD-Vorrichtungen der vorliegenden Offenbarung mit einer ESD-FinFET-Vorrichtung vergleicht, die keinen lateralen Ballastwiderstand aufweist, wie in Bezug auf 1E und 2D erörtert. In dem Graphen von 3 sind die in der vorliegenden Offenbarung beschriebenen ESD-Vorrichtungen als Linie „B“ dargestellt und ist die ESD-FinFET-Vorrichtung, die keinen lateralen Ballastwiderstand aufweist, als Linie „A“ dargestellt. Die x-Achse ist repräsentativ für die Spannung und die y-Achse ist repräsentativ für den Strom. Wie in dem Vergleichsgraphen gezeigt, verhalten sich Linie „A“ und Linie „B“ ähnlich, insofern als Linie „A“ eine der Linie „B“ ähnliche Triggerspannung bei Punkt „1“ vor einem Zurückschnappen bei Punkt „2“ und dann einem Versagen bei Punkt „3“ aufweist. Bei Punkt #3 wäre die Spannung an der x-Achse für Linie „B“ höher als die Spannung an der x-Achse für Linie „A“. In anderen Worten steigt die Spannung für Linie „B“ über Punkt # 1 gleich nach Punkt #2 und dann wäre Punkt #3 auf einer viel höheren Spannung als es für Linie „A“ der Fall ist. Dies führt zu einem Multi-Finger-Triggern mit einer Vorrichtung, die mehrere Finger parallel aufweist, um eine breite Vorrichtung zu bilden (d.h. 10 Finger, 20µm jeder Finger, Gesamtbreite 200µm).
  • Insbesondere ist Punkt 1 repräsentativ für Vt1, bei der der Transistor sich EINschaltet, Punkt 2 ist repräsentativ für Vh, was dann ist, wenn die Spannung des Transistors (NPN) zu einer niedrigeren Spannung zurückschnappt, und Punkt 3 ist repräsentativ für Vt2, die ein Versagen der Schaltung ist. Durch Erhöhen des Widerstands mit dem lateralen Ballastwiderstand unter Verwenden der in Bezug auf 1A-2D erörterten Techniken ist es möglich, Vt2 zu erhöhen, was wiederum erlaubt, dass nachfolgende Finger (z.B. ESD-Vorrichtungen) in einer Multi-Finger-Anwendung sich EIN-schalten. Dies erlaubt effektiv, dass alle Finger (NPN) in der Multi-Finger-Vorrichtung sich EIN-schalten und steigert somit die ESD-Performance.
  • Anhand eines weiteren Beispiels wird klar, dass Vt aufgrund von Prozessvariationen für unterschiedliche Vorrichtungen leicht unterschiedlich sein kann. Auch wird angenommen, dass ein NPN bei 6 V bis 7 V triggert und das Zurückschnappen etwa 2 V ist. Bei diesem Beispiel werden ohne den zusätzlichen Ballastwiderstand, der durch die Anordnungen der vorliegenden Offenbarung bereitgestellt wird, sobald das Zurückschnappen an dem ersten Transistor (NPN) auftritt und die Spannung auf etwa 5 V abfällt, nachfolgende Transistoren in einer Multi-Finger-Vorrichtung daran gehindert, zu triggern (z.B. sich EIN-zuschalten). Jedoch kann durch Hinzufügen des lateralen Ballastwiderstands unter Verwenden der vorstehend für 1E und 2D erörterten Strukturen die Triggerspannung zum EIN-schalten erhöht werden, was es nachfolgenden Vorrichtungen in der Multi-Finger-Vorrichtung erlaubt, sich sogar bei dem Zurückschnapp-Phänomen EIN-zuschalten. Somit verbessert der laterale Ballastwiderstand, der in den Finnen-basierten bipolaren Strukturen von 1E und der FDSOI-Struktur von 2D gebildet wird, die ESD-Performance in FinFET-Technologien. Zusammenfassend in Bezug auf 3 steigt Ron nach einem anfänglichen Triggern von einem oder mehreren Transistoren in einer Multi-Finger-Vorrichtung an, um ein Multi-Finger-Triggern von allen Transistoren der Multi-Finger-Vorrichtung zu ermöglichen.
  • Aus TCAD-Simulationen ist bestimmt worden, dass die oben beschriebenen Anordnungen unter Verwenden einer FDSOI-Technologie Ron bis zu annähernd 3X erhöhen können. In ähnlicher Weise stieg in der Finnen-Ballast-NPN-Anordnung Ron bis zu annähernd 3,5X an. Das Nettoergebnis ist, dass sowohl die oben beschriebenen FDSOI- als auch die Finnen-Ballast-Vorrichtungen Ron in einem 3-3,5X Bereich erhöht zeigen, was diese zwei Vorrichtungen in die Lage versetzt, derzeitige Finger zu Finger zu handhaben (gute Breitenskalierung), wohingegen reguläre laterale NPN-Strukturen nicht Finger zu Finger skalieren. Als ein Beispiel können in einer Vorrichtung mit 10 Fingern die ballastierten Vorrichtungen, die die oben beschriebenen Anordnungen verwenden, annähernd 10X mehr Strom als reguläre laterale NPN-Vorrichtungen handhaben, wobei sie sich von nicht funktionierenden zu funktionierenden Vorrichtungen zum ESD-Schutz verwandeln.
  • Die ESD-Vorrichtungen können in einer System-auf-Chip (system on chip; SoC)-Technologie verwendet werden. Es sollte für die Fachleute klar sein, dass SoC ein integrierter Schaltkreis (auch bekannt als ein „Chip“) ist, der alle Komponenten eines elektronischen Systems an einem einzelnen Chip oder Substrat integriert. Da die Komponenten an einem einzelnen Substrat integriert sind, verbrauchen SoCs viel weniger Energie und nehmen viel weniger Raum ein als Multi-Chip-Designs mit äquivalenter Funktionalität. Aus diesem Grund werden SoCs die dominante Kraft in den Mobile-Computing (wie etwa in Smartphones)- und Edge-Computing-Märkten. SoC wird auch üblicherweise in eingebetteten Systemen und im Internet of Things verwendet.
  • Das (Die) oben beschriebene(n) Verfahren wird(werden) bei der Fertigung von Chips mit integriertem Schaltkreis verwendet. Die resultierenden Chips mit integriertem Schaltkreis können durch den Fertiger in Roh-Wafer-Form (das heißt, als einzelner Wafer, der mehrere ungehäuste Chips aufweist), als nackter Chip (bare die), oder in einer gehäusten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchipbaugruppe (wie etwa ein Kunststoffträger, mit Leitern, die an einem Motherboard oder einem anderen Träger eines höheren Levels befestigt werden) oder in einer Multichip-Baugruppe montiert (wie etwa ein keramischer Träger, der einen oder beide Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen aufweist). In jedem Fall ist der Chip dann mit anderen Chips, diskreten Schaltelementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil von entweder (a) einem Zwischenprodukt, wie einem Motherboard, oder (b) einem Endprodukt integriert. Das Endprodukt kann irgendein Produkt sein, das Chips mit integriertem Schaltkreis umfasst, und von Spielzeugen und anderen Low-End-Anwendungen bis zu fortgeschrittenen Computerprodukten reicht, die ein Display, ein Keyboard oder eine andere Eingabevorrichtung, und einen zentralen Prozessor aufweisen.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Offenbarung wurden zum Zwecke der Veranschaulichung präsentiert, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind für die Fachleute offensichtlich, ohne vom Umfang und der Idee der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erklären, oder es anderen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (20)

  1. Struktur umfassend: einen Bipolartransistor umfassend eine Kollektorregion, eine Emitterregion und eine Basisregion; und einen lateralen Ballastwiderstand umfassend Halbleitermaterial angrenzend an die Kollektorregion.
  2. Struktur nach Anspruch 1, wobei die Kollektorregion eine Kollektorfinnenstruktur eines ersten Dotierstofftyps umfasst, die Emitterregion eine Emitterfinnenstruktur des ersten Dotierstofftyps umfasst, die Basisregion eine Basisfinnenstruktur eines zweiten Dotierstofftyps umfasst, und der laterale Ballastwiderstand laterale Ballastfinnenstrukturen des ersten Dotierstofftyps angrenzend an die Kollektorfinnenstruktur umfasst.
  3. Struktur nach Anspruch 2, wobei der laterale Ballastwiderstand ein epitaktisches Halbleitermaterial umfasst, das eine Oberfläche der Kollektorfinnenstruktur und Oberflächen der Ballastwiderstandsfinnenstrukturen verbindet.
  4. Struktur nach Anspruch 2 oder 3, wobei die Kollektorregion, die Emitterregion und die Basisregion in einem ersten Well des zweiten Dotierstofftyps sind, die Ballastwiderstandsfinnenstrukturen in einem zweiten Well des ersten Dotierstofftyps sind, und der zweite Well angrenzend an den ersten Well des zweiten Dotierstofftyps in der Kollektorregion und diesen kontaktierend sind.
  5. Struktur nach Anspruch 4, wobei der zweite Well des ersten Dotierstofftyps einen N-Well umfasst und der erste Well des zweiten Dotierstofftyps einen P-Well umfasst.
  6. Struktur nach einem der Ansprüche 1 bis 5, ferner umfassend Flachgrabenisolationsregionen, die die Emitterregion von der Kollektorregion und die Emitterregion von der Basisregion trennen.
  7. Struktur nach Anspruch 6, wobei eine Breite von einer der Flachgrabenisolationsregionen, die die Emitterregion von der Kollektorregion trennen, größer als ein Abstand zwischen einer Kollektorfinnenstruktur und einer angrenzenden Ballastwiderstandsfinne ist.
  8. Struktur nach Anspruch 1, wobei die Kollektorregion, die Emitterregion und die Basisregion ein Bulk-Halbleitersubstrat umfasst, und das Halbleitermaterial des lateralen Ballastwiderstands einen Halbleiter-auf-Isolator (semiconductor on insulator; SOI) angrenzend an die Kollektorregion umfasst.
  9. Struktur nach Anspruch 8, wobei das Halbleitermaterial des SOI eines umfasst von: einem teilweise verarmten SOI und einem vollständig verarmten SOI, und wobei das Halbleitermaterial eine Seitenoberfläche der Kollektorregion kontaktiert.
  10. Struktur umfassend: eine Finnen-basierte bipolare elektrostatische Entlade (electrostatic discharge; ESD)-Vorrichtung umfassend: eine Kollektorfinnenstruktur über einem ersten Well eines ersten Dotierstofftyps, und Ballastwiderstandsfinnenstrukturen über einem zweiten Well eines zweiten Dotierstofftyps, die die Kollektorfinnenstruktur kontaktieren, wobei die Kollektorfinnenstruktur und die Ballastwiderstandsfinnenstrukturen den zweiten Dotierstofftyp umfassen.
  11. Struktur nach Anspruch 10, ferner umfassend epitaktisches Halbleitermaterial, das die Kollektorfinnenstruktur mit den Ballastwiderstandsfinnenstrukturen verbindet.
  12. Struktur nach Anspruch 11, wobei der erste Well und der zweite Well einen n-Dotierstofftyp umfassen, und das epitaktische Halbleitermaterial eine laterale Ballastwiderstandsregion umfasst.
  13. Struktur nach Anspruch 11 oder 12, ferner umfassend Flachgrabenisolationsstrukturen, die eine Basisregion von einer Emitterregion der Finnen-basierten bipolaren ESD-Vorrichtung trennt und eine Kollektorregion von der Emitterregion der Finnen-basierten bipolaren ESD-Vorrichtung trennt.
  14. Struktur nach einem der Ansprüche 10 bis 13, wobei der erste Dotierstofftyp einen P-Dotierstofftyp umfasst und der zweite Dotierstofftyp einen N-Dotierstofftyp umfasst.
  15. Struktur nach einem der Ansprüche 10 bis 14, wobei die Finnen-basierte bipolare elektrostatische Entlade (electrostatic discharge; ESD)-Vorrichtung eine laterale Bipolarvorrichtung umfassend die Kollektorfinnenstruktur, eine Basisfinnenstruktur und eine Emitterfinnenstruktur umfasst.
  16. Struktur nach einem der Ansprüche 10 bis 15, wobei die Ballastwiderstandsfinnenstrukturen den zweiten Well kontaktieren und durch wenigstens eine Flachgrabenisolation, die mit dem zweiten Well in Kontakt ist, voneinander getrennt sind.
  17. Struktur nach Anspruch 16, ferner umfassend eine epitaktische Halbleiterschicht, die sich über jeder der Ballastwiderstandsfinnenstrukturen, der Kollektorfinnenstruktur, der ersten Flachgrabenisolationsregion und einer zweiten Flachgrabenisolationsregion erstreckt, wobei die Kollektorfinnenstruktur den ersten Well kontaktiert und von einer angrenzenden der Ballastwiderstandsfinnenstrukturen durch die zweite Flachgrabenisolationsregion getrennt ist.
  18. Verfahren umfassend: Bilden eines Bipolartransistors umfassend eine Kollektorregion, eine Emitterregion und eine Basisregion; und Bilden eines lateralen Ballastwiderstands umfassend Halbleitermaterial angrenzend an die Kollektorregion.
  19. Verfahren nach Anspruch 18, wobei der laterale Ballastwiderstand Halbleitermaterial umfasst, das die Kollektorregion kontaktiert.
  20. Verfahren nach Anspruch 18 oder 19, wobei die Kollektorregion eine Kollektorfinne umfasst, die von einem Substratmaterial gebildet ist und der laterale Ballastwiderstand Dummy-Finnen umfasst, die mit der Kollektorfinne durch einen epitaktischen Halbleiterwachstumsprozess vereint sind.
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