DE102020113141A1 - Nichtflüchtige Speichervorrichtung mit einer Cell-Over-Periphery (COP)-Struktur mit Adress-Re-Mapping - Google Patents

Nichtflüchtige Speichervorrichtung mit einer Cell-Over-Periphery (COP)-Struktur mit Adress-Re-Mapping Download PDF

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Sangwan Nam
Jaeduk Yu
Sangwon Park
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Abstract

Eine nichtflüchtige Speichervorrichtung (50) weist eine erste Halbleiterschicht (L1), eine zweite Halbleiterschicht (L2) und eine Steuerschaltung (500) auf. Das Speicherzellarray (100) weist eine erste vertikale Struktur (VS1) auf dem ersten oberen Substrat (U_SUB_1) und eine zweite vertikale Struktur (VS2) auf dem zweiten oberen Substrat (U_SUB_2) auf, die erste vertikale Struktur (VS1) weist erste Unterblöcke (SBa1 - SBr1) auf, und die zweite vertikale Struktur (VS2) weist zweite Unterblöcke (SBa2 - SBr2) auf. Die zweite Halbleiterschicht (L2) weist ein unteres Substrat (L_SUB) auf, welches Adressdekoder (600, 601, 603) und Seitenpufferschaltungen (410, 411, 413) aufweist. Die erste vertikale Struktur (VS1) weist erste Durchkontaktierungsflächen (EVA11, VA11, VA12, EVA12) auf, in welchen eine oder mehrere Durchgangsloch-Durchkontaktierungen (THV1) vorgesehen sind, wobei die Durchgangsloch-Durchkontaktierungen (THV1) durch die erste vertikale Struktur (VS1) hindurchtreten. Die ersten Unterblöcke (SBa1 - SBr1) sind inmitten der ersten Durchkontaktierungsflächen (EVA11, VA11, VA12, EVA12) angeordnet, und die zweiten Unterblöcke (SBa2 - SBr2) sind inmitten der zweiten Durchkontaktierungsflächen (EVA21, VA21, VA22, EVA22) angeordnet. Die Steuerschaltung (500) gruppiert die Speicherblöcke (BLK1 - BLK5, BLKa - BLKr) in eine Mehrzahl von Gruppen basierend darauf, ob die Speicherblöcke nahe zu den ersten Durchkontaktierungsflächen (EVA11, VA11, VA12, EVA12) sind, und führt ein Adress-Re-Mapping durch.

Description

  • BEZUGNAHME AUF EINE VERWANDTE ANMELDUNG
  • Diese U.S.-Patentanmeldung beansprucht die Priorität der am 27. September 2019 beim Koreanischen Amt für Geistiges Eigentum eingereichten Koreanischen Patentanmeldung Nr. 10-2019-0119935, deren Offenbarung hiermit durch Verweis hierin mit eingebunden ist.
  • HINTERGRUND
  • Technisches Gebiet
  • Beispielhafte Ausführungsformen beziehen sich allgemein auf Speichervorrichtungen und genauer auf nichtflüchtige Speichervorrichtungen.
  • Diskussion des Standes der Technik
  • Halbleiterspeichervorrichtungen können flüchtig oder nichtflüchtig sein. Flashspeichervorrichtungen sind typischerweise nichtflüchtige Halbleiterspeichervorrichtungen. Flashspeichervorrichtungen können als ein Sprach- und Bild-Daten-Speichermedium für Informationsgeräte wie beispielsweise Computer, Mobiltelefone, PDAs, Digitalkameras, handgeführte PCs und dergleichen verwendet werden.
  • In jüngster Zeit wurden nichtflüchtige Speichervorrichtungen, welche Speicherzellen haben, welche in drei Dimensionen gestapelt sind, untersucht, um eine Integration der nichtflüchtigen Speichervorrichtungen zu verbessern. Da Informationskommunikationsvorrichtungen entwickelt werden, um Vielzahlen von Funktionen zu haben, benötigen Speicher für solche Vorrichtungen eine große Kapazität und einen hohen Integrationsgrad. Da Speicherzellgrößen abnehmen, um eine hohe Integration zu erreichen, kann die Komplexität der Strukturen von Betriebsschaltungen und/oder Verdrahtungen, welche in Speichervorrichtungen enthalten sind, die elektrischen Speicherzellcharakteristiken verschlechtern. Demzufolge gibt es eine Nachfrage nach Speichervorrichtungen, welche einen hohen Integrationsgrad und exzellente elektrische Charakteristiken haben.
  • KURZFASSUNG
  • Eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform der Erfindung weist ein unteres Substrat auf, welches einen Adressdekoder- und einen Seitenpufferschaltkreis bzw. eine Adressdekoder- und Seitenpufferschaltung darin aufweist, und ein erstes und zweites oberes Substrat auf dem unteren Substrat. Dieses obere und untere Substrat können als Halbleitersubstrate gebildet sein. Ein Speicherzellarray ist ebenso vorgesehen, welches eine erste vertikale Struktur auf dem ersten oberen Substrat aufweist. Diese erste vertikale Struktur hat eine Mehrzahl von ersten Speicherunterblöcken darin und eine erste Mehrzahl von Durchgangsloch-Durchkontaktierungen, welche sich wenigstens teilweise dorthindurch erstrecken. Eine zweite vertikale Struktur ist ebenso vorgesehen, welche sich auf dem zweiten oberen Substrat erstreckt. Diese zweite vertikale Struktur hat eine Mehrzahl von zweiten Speicherunterblöcken darin und eine zweite Mehrzahl von Durchgangsloch-Durchkontaktierungen, welche sich wenigstens teilweise dorthindurch erstrecken. Vorteilhafterweise ist eine Steuerschaltung vorgesehen, welche konfiguriert ist, um die ersten Speicherunterblöcke in eine Mehrzahl von Gruppen von Speicherunterblöcken gemäß ihrer Nähe zu der ersten Mehrzahl von Durchgangsloch-Durchkontaktierungen zu gruppieren. Die Steuerschaltung ist ferner konfiguriert, um ein Adress-Re-Mapping durch ein Ersetzen eines defekten einen der ersten Speicherunterblöcke durch einen nicht-defekten einen der ersten Speicherunterblöcke durchzuführen, einer Bedingung unterworfen, dass der nicht-defekte eine der ersten Speicherunterblöcke als ein Ersatz basierend auf seinem Einschluss in derselben Gruppe von Speicherblöcken wie der defekte eine der ersten Speicher-Unterblöcke ausgewählt ist.
  • Gemäß weiteren Ausführungsformen ist die Steuerschaltung auch konfiguriert, um die Adressdekoder- und Seitenpufferschaltkreise innerhalb des unteren Substrats in Antwort auf einen Befehl und eine Adresse, welche durch die nichtflüchtige Speichervorrichtung empfangen wird, zu steuern. Zusätzlich kann die Steuerschaltung ein Register aufweisen, welches konfiguriert ist, um Grenzadressinformation, welche mit der ersten Mehrzahl von Durchgangsloch-Durchkontaktierungen verbunden ist, zu speichern, und einen Gruppeninformationsgenerator, welcher konfiguriert ist, um eine Gruppenadressinformation zu erzeugen, welche eine Gruppe anzeigt, zu welcher der erste Speicherunterblock, welcher mit der Adresse verbunden ist, gehört, basierend auf der Adresse und der Grenzadressinformation. Die Steuerschaltung weist ebenso einen Adress-Re-Mapper auf, welcher konfiguriert ist, um eine erste remappte bzw. neu abgebildete Adresse zu erzeugen, um auf den nichtdefekten einen der ersten Speicherunterblöcke durch ein Re-Mapping einer Adresse, welche mit dem defekten einen der ersten Speicherunterblöcke verbunden ist, basierend auf der Gruppenadressinformation zuzugreifen.
  • Gemäß weiteren Ausführungsformen haben die erste und die zweite vertikale Struktur eine Mehrzahl von Bitleitungen darauf und eine Mehrzahl von Wortleitungen darin. Zusätzlich verbinden wenigstens einige der ersten Mehrzahl von Durchgangsloch-Durchkontaktierungen elektrisch wenigstens einige der Bitleitungen mit Abschnitten des Seitenpufferschaltkreises, wohingegen andere eine der ersten Mehrzahl von Durchgangsloch-Durchkontaktierungen wenigstens einige der Wortleitungen mit Abschnitten des Adressdekoder-Schaltkreises elektrisch verbinden.
  • Gemäß weiteren Ausführungsformen ist eine nichtflüchtige Speichervorrichtung vorgesehen, welche ein erstes Halbleitersubstrat aufweist, welches ein Speicherzellarray darauf hat. Dieses Speicherzellarray weist eine erste vertikale Struktur auf und diese erste vertikale Struktur weist eine Mehrzahl von ersten Speicherunterblöcken darin auf und eine erste Mehrzahl von Durchgangsloch-Durchkontaktierungen, welche sich wenigstens teilweise dorthindurch erstrecken. Eine Steuerschaltung ist ebenso vorgesehen, welche konfiguriert ist, um: (i) die ersten Speicherunterblöcke in eine Mehrzahl von Gruppen von Speicherunterblöcken gemäß ihrer Schwellspannungscharakteristiken zu gruppieren, welche eine Funktion ihrer relativen physikalischen Platzierung innerhalb der ersten vertikalen Struktur sind, und (ii) ein Adress-Re-Mapping durch ein Ersetzen eines defekten einen der ersten Speicherunterblöcke durch einen nichtdefekten einen der ersten Speicherunterblöcke durchzuführen abhängig von einer Bedingung, dass der nichtdefekte eine der ersten Speicherunterblöcke als ein Ersatz basierend auf seinem Einschluss in derselben Gruppe von Speicherblöcken wie der defekte eine der ersten Speicherunterblöcke ausgewählt ist. Gemäß diesen Ausführungsformen kann die Speichervorrichtung konfiguriert sein, um eine Cell-Over-Periphery(COP)-Struktur zu haben, welche eine zweite Halbleiterschicht aufweist, welche einen Adressdekoder und dem Seitenpufferschaltkreis darin aufweist. Eine Schnittstelle zwischen der zweiten Halbleiterschicht und dem ersten Halbleitersubstrat kann vorgesehen sein, welche sich zwischen dem Adressdekoder (und dem Seitenpufferschaltkreis) und dem Speicherzellarray erstreckt.
  • Gemäß zusätzlichen Ausführungsformen weist eine nichtflüchtige Speichervorrichtung eine erste Halbleiterschicht, eine zweite Halbleiterschicht und eine Steuerschaltung auf. Die erste Halbleiterschicht weist eine Mehrzahl von Wortleitungen auf, welche sich in einer ersten Richtung erstrecken, eine Mehrzahl von Bitleitungen, welche sich in einer zweiten Richtung erstrecken, ein erstes und ein zweites oberes Substrat benachbart zueinander in der ersten Richtung und ein Speicherzellarray. Das Speicherzellarray weist eine erste vertikale Struktur auf dem ersten oberen Substrat und eine zweite vertikale Struktur auf dem zweiten oberen Substrat auf, die erste vertikale Struktur weist eine Mehrzahl von ersten Unterblöcken auf und die zweite vertikale Struktur weist eine Mehrzahl von zweiten Unterblöcken, welche den ersten Unterblöcken entsprechen, auf. Die zweite Halbleiterschicht ist unter der ersten Halbleiterschicht in einer dritten Richtung rechtwinklig zu der ersten und zweiten Richtung, die zweite Halbleiterschicht weist ein unteres Substrat auf, welches eine Mehrzahl von Adressdekodern und eine Mehrzahl von Seitenpufferschaltkreisen aufweist, welche das Speicherzellarray steuern. Die Steuerschaltung steuert die Adressdekoder und die Seitenpufferschaltkreise basierend auf einem Befehl und einer Adresse von außerhalb der Speichervorrichtung. Die erste vertikale Struktur weist erste Durchkontaktierungsflächen auf, in welchen ein oder mehrere Durchgangsloch-Durchkontaktierungen vorgesehen sind, und die ersten Durchkontaktierungsflächen sind in der zweiten Richtung beabstandet. Die eine oder mehreren Durchgangsloch-Durchkontaktierungen treten durch die erste vertikale Struktur hindurch. Die zweite vertikale Struktur weist zweite Durchkontaktierungsflächen auf, welche den ersten Durchkontaktierungsflächen entsprechen. Die ersten Unterblöcke sind inmitten der ersten Durchkontaktierungsflächen angeordnet, und die zweiten Unterblöcke sind inmitten der zweiten Durchkontaktierungsflächen angeordnet. Die ersten Unterblöcke und die zweiten Unterblöcke bilden Speicherblöcke. Die Steuerschaltung ist konfiguriert, um die Speicherblöcke in eine Mehrzahl von Gruppen zu gruppieren basierend darauf, ob die Speicherblöcke nahe zu den ersten Durchkontaktierungsflächen sind, und sie führt ein Adress-Re-Mapping derart durch, dass wenigstens ein Unterblock eines zweiten Speicherblocks in einer ersten Gruppe in Antwort auf einen Defekt ausgewählt wird, welcher in einem ersten Speicherblock in einer ersten Gruppe der Mehrzahl von Gruppen auftritt.
  • Gemäß beispielhaften Ausführungsformen weist eine nichtflüchtige Speichervorrichtung eine erste Halbleiterschicht, eine zweite Halbleiterschicht und eine Steuerschaltung auf. Die erste Halbleiterschicht weist eine Mehrzahl von Wortleitungen auf, welche sich in einer ersten Richtung erstrecken, eine Mehrzahl von Bitleitungen, welche sich in einer zweiten Richtung erstrecken, ein erstes und ein zweites oberes Substrat benachbart zueinander in der ersten Richtung und ein Speicherzellarray. Das Speicherzellarray weist eine erste vertikale Struktur auf dem ersten oberen Substrat und eine zweite vertikale Struktur auf dem zweiten oberen Substrat auf. Die erste vertikale Struktur weist eine Mehrzahl von ersten Unterblöcken auf, und die zweite vertikale Struktur weist eine Mehrzahl von zweiten Unterblöcken auf, welche den ersten Unterblöcken entsprechen. Die zweite Halbleiterschicht ist unter der ersten Halbleiterschicht in einer dritten Richtung rechtwinklig zu der ersten und zweiten Richtung. Die zweite Halbleiterschicht weist ein unteres Substrat auf, welches eine Mehrzahl von Adressdekodern und eine Mehrzahl von Seitenpufferschaltkreisen darin hat, welche das Speicherzellarray steuern. Die Steuerschaltung steuert die Adressdekoder und die Seitenpufferschaltkreise basierend auf einem externen Befehl und einer Adresse. Die erste vertikale Struktur weist erste Durchkontaktierungsflächen auf, in welchen eine oder mehrere Durchgangsloch-Durchkontaktierungen vorgesehen sind, und eine erste und zweite Rand-Durchkontaktierungsfläche benachbart zu Rändern in der zweiten Richtung und in den ersten Unterblöcken, und die eine oder mehreren Durchgangsloch-Durchkontaktierungen treten durch die erste vertikale Struktur hindurch. Die zweite vertikale Struktur weist zweite Durchkontaktierungsflächen auf, welche den ersten Durchkontaktierungsflächen entsprechen, eine dritte Rand-Durchkontaktierungsfläche, welche der ersten Rand-Durchkontaktierungsfläche entspricht, und eine vierte Rand-Durchkontaktierungsfläche, welche der zweiten Rand-Durchkontaktierungsfläche entspricht. Die ersten Unterblöcke sind inmitten der ersten Rand-Durchkontaktierungsfläche, der zweiten Rand-Durchkontaktierungsfläche und den ersten Durchkontaktierungsflächen angeordnet. Die zweiten Unterblöcke sind inmitten der dritten Rand-Durchkontaktierungsfläche, der vierten Rand-Durchkontaktierungsfläche und den zweiten Durchkontaktierungsflächen angeordnet. Die ersten Unterblöcke und die zweiten Unterblöcke bilden entsprechende Speicherblöcke. Die Steuerschaltung gruppiert die Speicherblöcke in eine Mehrzahl von Gruppen basierend auf einem Abstand von der ersten Rand-Durchkontaktierungsfläche und führt ein Adress-Re-Mapping derart durch, dass wenigstens ein Unterblock eines zweiten Speicherblocks in einer ersten Gruppe in Antwort auf einen Defekt ausgewählt wird, welcher in einem ersten Speicherblock in einer ersten Gruppe der Mehrzahl von Gruppen auftritt.
  • Gemäß beispielhaften Ausführungsformen weist eine nichtflüchtige Speichervorrichtung eine erste Halbleiterschicht, eine zweite Halbleiterschicht, eine gemeinsame Sourceleitungsplatte und eine Steuerschaltung auf. Die erste Halbleiterschicht weist eine Mehrzahl von Wortleitungen auf, welche sich in einer ersten Richtung erstrecken, eine Mehrzahl von Bitleitungen, welche sich in einer zweiten Richtung erstrecken, ein erstes und ein zweites oberes Substrat benachbart zueinander in der ersten Richtung und ein Speicherzellarray. Das Speicherzellarray weist eine erste vertikale Struktur auf dem ersten oberen Substrat und eine zweite vertikale Struktur auf dem zweiten oberen Substrat auf, die erste vertikale Struktur weist eine Mehrzahl von ersten Unterblöcken auf, und die zweite vertikale Struktur weist eine Mehrzahl von zweiten Unterblöcken auf, welche den ersten Unterblöcken entsprechen. Die zweite Halbleiterschicht ist unter der ersten Halbleiterschicht in einer dritten Richtung rechtwinklig zu der ersten und zweiten Richtung. Die zweite Halbleiterschicht weist ein unteres Substrat auf, welches eine Mehrzahl von Adressdekodern und eine Mehrzahl von Seitenpufferschaltungen darin hat, welche das Speicherzellarray steuern. Die gemeinsame Sourceleitungsplatte ist zwischen der ersten Halbleiterschicht und der Halbleiterschicht zwischenliegend angeordnet. Die Steuerschaltung steuert die Adressdekoder- und die Seitenpufferschaltungen basierend auf einem externen Befehl und einer Adresse. Die erste vertikale Struktur weist erste Durchkontaktierungsflächen auf, in welchen ein oder mehrere Durchgangsloch-Durchkontaktierungen vorgesehen sind, und die ersten Durchkontaktierungsflächen sind in der zweiten Richtung beabstandet. Das eine oder die mehreren Durchgangsloch-Durchkontaktierungen treten durch die erste vertikale Struktur hindurch. Die zweite vertikale Struktur weist zweite Durchkontaktierungsflächen auf, welche den ersten Durchkontaktierungsflächen entsprechen. Die ersten Unterblöcke sind inmitten der ersten Durchkontaktierungsflächen angeordnet, welche als Grenzen dienen, und die zweiten Unterblöcke sind inmitten der zweiten Durchkontaktierungsflächen angeordnet, welche als Grenzen dienen. Die ersten Unterblöcke und die zweiten Unterblöcke bilden Speicherblöcke. Die Steuerschaltung gruppiert die Speicherblöcke in eine Mehrzahl von Gruppen basierend auf den ersten Durchkontaktierungsflächen und führt ein Adress-Re-Mapping derart durch, dass wenigstens ein Unterblock eines zweiten Speicherblocks in einer ersten Gruppe in Antwort auf einen Defekt ausgewählt wird, welcher in einem ersten Speicherblock in einer ersten Gruppe der Mehrzahl von Gruppen auftritt.
  • Demzufolge gruppiert die nichtflüchtige Speichervorrichtung, welche eine Cell-O-ver-Periphery (COP)-Struktur hat, eine Mehrzahl von Speicherblöcken in eine Mehrzahl von Gruppen basierend auf einer physikalischen/elektrischen Charakteristik und führt ein Adress-Re-Mapping derart durch, dass ein Speicherblock, welcher einen Defekt in einer Gruppe hat, durch wenigstens einen Unterblock eines unterschiedlichen Speicherblocks bildet in derselben Gruppe ersetzt wird. Demnach kann die nichtflüchtige Speichervorrichtung die Chipgröße verringern, während sie die Leistungsfähigkeit aufrechterhält.
  • Figurenliste
  • Veranschaulichende, nichtbeschränkende beispielhafte Ausführungsformen werden deutlicher aus der folgenden detaillierten Beschreibung zusammengenommen mit den beigefügten Zeichnungen verstanden werden.
    • 1 ist ein Blockschaltbild, welches eine Speichereinrichtung gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 2 ist ein Blockschaltbild, welches ein Beispiel des Speichercontrollers in der Speichereinrichtung der 1 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 3 ist ein Blockschaltbild, welches ein Beispiel der nichtflüchtigen Speichervorrichtung in der Speichereinrichtung der 1 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 4 ist eine Ansicht, welche eine Struktur einer nichtflüchtigen Speichervorrichtung der 3 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 5 ist eine perspektivische Ansicht, welche einen der Speicherblöcke der 3 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 6 ist ein Äquivalenzschaltbild, welches den Speicherblock der 5 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 7 veranschaulicht einen Zellbereich, in welchem das Speicherzellarray der 3 gemäß beispielhaften Ausführungsformen gebildet ist.
    • 8A und 8B veranschaulichen Querschnitte von Strängen jeweils der Speicherblöcke der 7.
    • 9 ist ein Graph, welcher ein Ergebnis des Durchführens einer Programmieroperation und einer Löschoperation auf den Speicherblöcken in 7 zeigt.
    • 10 ist ein Blockschaltbild, welches den Spannungsgenerator in der nichtflüchtigen Speichervorrichtung der 3 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 11 ist eine Ansicht, welche eine Struktur der nichtflüchtigen Speichervorrichtung veranschaulicht, welche die erste und die zweite Halbleiterschicht gemäß beispielhaften Ausführungsformen aufweist.
    • 12 ist eine Draufsicht, welche eine obere Oberfläche der zweiten Halbleiterschicht, welche die erste Halbleiterschicht der nichtflüchtigen Speichervorrichtung gemäß beispielhaften Ausführungsformen kontaktiert, veranschaulicht.
    • 13 ist eine Draufsicht, welche eine obere Oberfläche der ersten Halbleiterschicht, welche die Draufsicht der 12 überlappt, veranschaulicht.
    • 14 ist eine Querschnittsansicht, aufgenommen entlang einer Linie VI-VI' der 13, welche Konfigurationen der ersten und zweiten Halbleiterschicht veranschaulicht.
    • 15 ist eine Querschnittsansicht, aufgenommen entlang der Linie VI-VI' der 13, welche Konfigurationen der ersten und zweiten Halbleiterschicht veranschaulicht.
    • 16 ist ein Blockschaltbild, welches ein Beispiel der Steuerschaltung in der nichtflüchtigen Speichervorrichtung der 3 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 17 veranschaulicht ein Beispiel eines Gruppierens der Speicherblöcke, welches durch die Steuerschaltung der 16 durchgeführt wird.
    • 18 veranschaulicht eine Verbindungsbeziehung des Adressdekoders und des Speicherzellarrays in der nichtflüchtigen Speichervorrichtung der 3.
    • 19 ist ein Blockschaltbild, welches ein Beispiel der Steuerschaltung in der nichtflüchtigen Speichervorrichtung der 3 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 20 veranschaulicht ein Beispiel des Gruppierens der Speicherblöcke, welches durch die Steuerschaltung der 19 durchgeführt wird.
    • 21 veranschaulicht eine nichtflüchtige Speichervorrichtung, welche eine erste und eine zweite vertikale Struktur gemäß beispielhaften Ausführungsformen aufweist.
    • 22 ist eine Querschnittsansicht, aufgenommen entlang einer Linie VI-VI' der 21, welche Konfigurationen der ersten und zweiten Halbleiterschichten veranschaulicht.
    • 23 ist ein Blockschaltbild, welches ein Beispiel der Steuerschaltung in der nichtflüchtigen Speichervorrichtung der 3 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 24 veranschaulicht ein Beispiel des Gruppierens der Speicherblöcke, welches durch die Steuerschaltung der 23 durchgeführt wird.
    • 25A bis 25E veranschaulichen, dass die Steuerschaltung in 3 ein Adress-Re-Mapping gemäß beispielhaften Ausführungsformen durchführt.
    • 26 ist ein Blockschaltbild, welches eine Festkörperplatte oder ein Festkörperlaufwerk (SSD) veranschaulicht, welches nichtflüchtige Speichervorrichtungen gemäß beispielhaften Ausführungsformen aufweist.
  • DETAILLIERTE BESCHREIBUNG
  • Verschiedene beispielhafte Ausführungsformen werden vollständiger hierin nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, in welchen einige beispielhafte Ausführungsformen gezeigt sind.
  • Die Ausführungsformen sind in den Zeichnungen in Einheiten von funktionalen Blöcken, Einheiten und/oder Modulen beschrieben und veranschaulicht. Diese Blöcke, Einheiten und/oder Module können physikalisch durch elektronische (oder optische) Schaltungen wie beispielsweise Logikschaltungen, diskrete Komponente, Mikroprozessoren, festverdrahtete Schaltungen, Speicherelemente, Verdrahtungsverbindungen und dergleichen implementiert sein, welche zusammen in einer einzelnen integrierten Schaltung (beispielsweise als ein einzelner Halbleiterchip) oder als getrennte integrierte Schaltungen und/oder diskrete Komponenten (beispielsweise mehrere Halbleiterchips verdrahtet zusammen auf einer Leiterplatte) unter Verwendung von Halbleiterherstellungstechniken und/oder anderen Herstellungstechnologien gebildet werden können. Diese Blöcke, Einheiten und/oder Module können durch einen Prozessor (beispielsweise durch einen Mikroprozessor, einen Controller, eine CPU, eine GPU) oder Prozessoren, welche unter Verwendung von Software (beispielsweise Mikrocode) programmiert werden, um verschiedene Funktionen, welche hierin diskutiert sind, durchzuführen, implementiert werden. Jeder Block, jede Einheit und/oder jedes Modul kann durch dedizierte Hardware oder als eine Kombination von dedizierter Hardware zum Durchführen einiger Funktionen und einem Prozessor zum Durchführen anderer Funktionen implementiert sein. Ebenso kann jeder Block, jede Einheit und/oder jedes Modul der Ausführungsformen durch physikalisch getrennte Schaltungen ausgeführt sein und muss nicht als eine einzelne integrierte Vorrichtung gebildet sein.
  • 1 ist ein Blockschaltbild, welches eine Speichervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht. Bezugnehmend auf 1 kann eine Speichereinrichtung (oder ein Speichersystem) 30 einen Speichercontroller 40 und eine nichtflüchtige Speichervorrichtung 50 aufweisen. In beispielhaften Ausführungsformen kann jeder des Speichercontrollers 40 und der nichtflüchtigen Speichervorrichtung 50 in der Form eines Chip, eines Package oder eines Moduls vorgesehen sein. Alternativ können der Speichercontroller 40 und die nichtflüchtige Speichervorrichtung 50 auf verschiedenen Packages angebracht sein, um als eine Speichereinrichtung wie beispielsweise eine Speicherkarte vorgesehen zu sein.
  • Die nichtflüchtige Speichervorrichtung 50 kann eine Leseoperation, eine Löschoperation und eine Programmieroperation oder eine Schreiboperation unter der Steuerung des Speichercontrollers 40 durchführen. Die nichtflüchtige Speichervorrichtung 50 empfängt einen Befehl CMD, eine Adresse ADDR und Daten DATA durch Eingabe-/Ausgabeleitungen von dem Speichercontroller 40 zum Durchführen solcher Operationen. Zusätzlich empfängt die nichtflüchtige Speichervorrichtung 50 ein Steuersignal CTRL durch eine Steuerleitung von dem Speichercontroller 40. Zusätzlich empfängt die nichtflüchtige Speichervorrichtung 50 eine Leistung PWR durch eine Leistungsleitung von dem Speichercontroller 40.
  • Speicherzellen der nichtflüchtigen Speichervorrichtung 50 können die physikalische Charakteristik haben, dass eine Schwellspannungsverteilung aufgrund von Ursachen wie beispielsweise einer verstrichenen Programmierzeit, einer Temperatur, einer Programmierstörung, einer Lesestörung etc. variiert. Und es können Daten, welche bei der nichtflüchtigen Speichervorrichtung 50 gespeichert sind, aufgrund der obigen Gründe fehlerhaft werden. Der Speichercontroller 40 nutzt eine Vielzahl von Fehlerkorrekturtechniken, um solche Fehler zu korrigieren. Beispielsweise kann der Speichercontroller 40 eine Fehlerkorrekturcode (ECC)-Maschine 42 aufweisen.
  • Der Speichercontroller 40 kann eine Löschoperation auf der nichtflüchtigen Speichervorrichtung 50 durch eine Unterblockeinheit durchführen, und der Unterblock ist kleiner als ein Speicherblock der nichtflüchtigen Speichervorrichtung 50. Als ein Beispiel kann ein Speicherblock eine Mehrzahl von Unterblöcken aufweisen. Der Speichercontroller 40 kann ein Löschverwaltungsmodul 43a aufweisen, um die Löschoperation durch die Unterblockeinheit zu verwalten.
  • Nach einer Unterblock-Löschoperation kann das Löschverwaltungsmodul 43a einen Löschstatus eines gelöschten Unterblocks und/oder eines Unterblocks benachbart zu dem gelöschten Unterblock prüfen. Beispielsweise kann das Löschverwaltungsmodul 43a Speicherzellen des gelöschten Unterblocks abtasten, um zu bestimmen, ob spezifische Parameter einen Referenzwert übersteigen. Das Löschverwaltungsmodul 43a kann Daten von einem Unterblock (Unterblöcken) benachbart zu dem gelöschten Unterblock lesen, um eine Löschinhibitionseffizienz zu erfassen. Beispielsweise kann das Löschverwaltungsmodul 43a eine Bitfehlerrate (BER) basierend auf Daten, welche von einem gelöschten Unterblock gelesen werden, erfassen. Das Löschverwaltungsmodul 43a kann Wear-Leveling-Information (beispielsweise Löschzählung) auf dem gelöschten Unterblock erlangen und überwachen. Zusätzlich kann das Löschverwaltungsmodul 43a Daten des gelöschten Unterblocks lesen, um eine Variation in Schwellspannungen von ausgewählten Speicherzellen und/oder eine Variation in der Bitfehlerrate (BER) zu überwachen. Das Löschverwaltungsmodul 43a kann ebenso Daten eines unausgewählten Unterblocks lesen, um eine Variation in einer Schwellspannung zu erfassen. Der Speichercontroller 40 kann verschiedene Prozeduren zum Kompensieren einer nichtausreichenden Löschung eines ausgewählten Unterblocks basierend auf Löschstatusinformation, welche durch das Löschverwaltungsmodul 43a erfasst wird, durchführen.
  • Allgemein ist ein Speicherblock die maximale Speichereinheit, welche zu derselben Zeit gelöscht werden kann. In einer dreidimensionalen nichtflüchtigen Speichervorrichtung, wo Wortleitungen in einer Richtung gestapelt sind, welche ein Substrat schneidet (beispielsweise rechtwinklig dazu), kann ein Speicherblock als eine Gruppe von Zellsträngen definiert sein, welche alle gestapelten Wortleitungen gemeinsam verwenden. Ein Unterblock entspricht einer Unterspeichereinheit, welche durch ein Unterteilen des Speicherblocks (oder des physikalischen Blocks) durch eine Wortleitungseinheit oder eine Auswahlleitungseinheit definiert wird. Beispielsweise kann jeder Unterblock aus Speicherzellen gebildet werden, welche einen Abschnitt der Wortleitungen des Speicherblocks gemeinsam verwenden.
  • Während einer Leseoperation auf der nichtflüchtigen Speichervorrichtung 50 kann der Speichercontroller 40 Daten, welche auf einer ersten Seite der nichtflüchtigen Speichervorrichtung 50 gespeichert sind, unter Verwendung eines Standard-Lesespannungssatzes lesen. Der Standard-Lesespannungssatz kann vorbestimmte Lesespannungen aufweisen. Die ECC-Maschine 42 kann Fehler, welche in Daten, welche von der nichtflüchtigen Speichervorrichtung 50 gelesen werden, enthalten sind, erfassen und korrigieren. Die ECC-Maschine 42 kann eine ECC-Operation durch ein Erfassen und Korrigieren von Fehlern durchführen. In beispielhaften Ausführungsformen kann die ECC-Maschine 42 in der Form von Hardware implementiert sein. Die ECC-Maschine 42 kann eine Fehlerauftrittshäufigkeit in den gelesenen Daten von der nichtflüchtigen Speichervorrichtung 50 durch eine Einheit eines Unterblocks bestimmen und kann einen Unterblock als einen schlechten Unterblock kennzeichnen, dessen Fehlerauftrittshäufigkeit größer ist als ein Referenzwert während einer vorbestimmten Zeit.
  • Der Speichercontroller 40 kann ein Schlechter-Unterblock-Informationsregister 49 aufweisen, welches Information über wenigstens einen schlechten Unterblock der Unterblöcke speichert und kann die nichtflüchtige Speichervorrichtung 50 mit einer Schlechter-Unterblock-Information BSI, welche schlechte Unterblock-Adressen des schlechten Unterblocks aufweist, vorsehen.
  • 2 ist ein Blockschaltbild, welches ein Beispiel des Speichercontrollers in der Speichereinrichtung der 1 gemäß beispielhaften Ausführungsformen veranschaulicht. Bezugnehmend auf 1 und 2 kann der Speichercontroller 40 einen Prozessor 41, die ECC-Maschine 42, den Puffer 43, das Löschverwaltungsmodul 43a, einen Randomisierer bzw. Zufallsgenerator 44, eine Hostschnittstelle 45, einen Nur-LeseSpeicher (ROM) 46 und eine nichtflüchtige Speicherschnittstelle 47 aufweisen, welche über einen Bus 48 verbunden sind. Die ECC-Maschine 42 und das Löschverwaltungsmodul 43a werden unter Bezugnahme auf 1 beschrieben, und eine Beschreibung davon ist demnach ausgelassen.
  • Der Prozessor 41 steuert einen Gesamtbetrieb des Speichercontrollers 40. In beispielhaften Ausführungsformen kann das Löschverwaltungsmodul 43a in Software implementiert sein und in dem Puffer 43 gespeichert sein. Das Löschverwaltungsmodul 43a, welches in dem Puffer 43 gespeichert ist, kann durch den Prozessor 41 betrieben werden. Der ROM 46 speichert eine Vielzahl von Informationen, welche für den Speichercontroller 40 zum Arbeiten benötigt werden, in Firmware. Der Puffer 43 kann Daten, welche von der nichtflüchtigen Speichervorrichtung 50 vorgesehen sind, speichern, und kann das Löschverwaltungsmodul 43a aufweisen.
  • Der Randomisierer 44 randomisiert Daten, welche in der nichtflüchtigen Speichervorrichtung 50 zu speichern sind. Beispielsweise kann der Randomisierer 44 Daten, welche in der nichtflüchtigen Speichervorrichtung 50 zu speichern sind, in einer Einheit einer Wortleitung randomisieren.
  • Ein Daten-Randomisieren ist es, Daten derart zu verarbeiten, dass Programmierzustände von Speicherzellen, welche mit einer Wortleitung verbunden sind, dasselbe Verhältnis haben. Beispielsweise hat, wenn Speicherzellen, welche mit einer Wortleitung verbunden sind, Multi-Level-Zellen (MLC) sind, wovon jede 2-Bit-Daten speichert, jede der Speicherzellen einen eines Löschzustandes und eines ersten bis dritten Programmierzustandes. In diesem Fall randomisiert der Randomisierer 44 Daten derart, dass in Speicherzellen, welche mit einer Wortleitung verbunden sind, die Anzahl von Speicherzellen, welche den Löschzustand haben, die Anzahl von Speicherzellen, welche den ersten Programmierzustand haben, die Anzahl von Speicherzellen, welche den zweiten Programmierzustand haben, und die Anzahl von Speicherzellen, welche den dritten Programmierzustand haben, im Wesentlichen dieselben wie die anderen sind. Beispielsweise haben Speicherzellen, in welchen randomisierte Daten gespeichert sind, Programmierzustände, von welchen die Anzahl gleich zueinander ist. Der Randomisierer 44 de-randomisiert Daten, welche von der nichtflüchtigen Speichervorrichtung 50 gelesen werden.
  • Der Speichercontroller 40 kommuniziert mit einem externen Host über die Hostschnittstelle 45. Beispielsweise kann die Hostschnittstelle 45 Universal Serial Bus (USB), Multimedia Card (MMC), embedded-MMC, peripheral component interconnection (PCI), PCI-express, Advanced Technology Attachment (ATA), Serial-ATA, Parallel-ATA, small computer small interface (SCSI), enhanced small disk interface (ESDI), Integrated Drive Electronics (IDE), Mobile Industry Processor Interface (MIPI), Nonvolatile memory express (NVMe), Universal Flash Storage (UFS) etc. aufweisen. Der Speichercontroller 40 kommuniziert mit der nichtflüchtigen Speichervorrichtung 50 durch die nichtflüchtige Speicherschnittstelle 47.
  • 3 ist ein Blockschaltbild, welches ein Beispiel der nichtflüchtigen Speichervorrichtung in der Speichereinrichtung der 1 gemäß beispielhaften Ausführungsformen veranschaulicht. Bezugnehmend auf 3 weist die nichtflüchtige Speichervorrichtung 50 ein Speicherzellarray 100, einen Adressdekoder 600, eine Seitenpufferschaltung 410, eine Dateneingabe-/Ausgabe (I/O)-Schaltung 420, eine Steuerschaltung 500 und einen Spannungsgenerator 700 auf. Das Speicherzellarray 100 kann mit dem Adressdekoder 600 durch eine Strangauswahlleitung SSL, eine Mehrzahl von Wortleitungen WLs und eine Masseauswahlleitung GSL gekoppelt sein. Zusätzlich kann das Speicherzellarray 100 an die Seitenpufferschaltung 410 durch eine Mehrzahl von Bitleitungen BLs gekoppelt sein. Das Speicherzellarray 100 kann eine Mehrzahl von Speicherzellen aufweisen, welche mit der Mehrzahl von Wortleitungen WLs und der Mehrzahl von Bitleitungen BLs gekoppelt sind.
  • Das Speicherzellarray 100 kann eine Mehrzahl von Speicherblöcken BLK1 bis BLKz aufweisen, und jeder Speicherblock kann eine planare Struktur oder eine dreidimensionale (3D) Struktur haben. Das Speicherzellarray 100 kann einen Einzel-Ebenen-Zellblock bzw. Single-Level Cell Block, welcher Einzel-Ebenen-Zellen bzw. Single-Level Cells (SLC) aufweist, aufweisen, einen Multi-Level Cell Block bzw. Mehr-Ebenen-Zellblock, welcher Multi-Level Cells bzw. Mehr-Ebenen-Zellen (MLC) aufweist, einen Triple-Level Cell Block bzw. 3-fach-Ebenen-Zellblock, welcher Triple-Level Cells bzw. 3-fach-Ebenen-Zellen (TLC) aufweist, oder einen 4-fach-Ebenen Zellblock bzw. Quad-Level Cell Block, welcher 4-fach-Ebenen-Zellen bzw. Quad-Level Cells (QLC) aufweist. Beispielsweise können einige Speicherblöcke aus inmitten der Speicherblöcke BLK1 bis BLKz Single-Level-Cell-Blöcke sein und andere Speicherblöcke können Multi-Level Cell-Blöcke, Triple-Level Cell-Blöcke oder Quad-Level-Cell-Blöcke sein.
  • In beispielhaften Ausführungsformen kann das Speicherzellarray 100 eine erste und zweite vertikale Struktur aufweisen, welche auf verschiedenen oberen Substraten platziert sind. Beispielsweise kann die erste vertikale Struktur ein oder mehrere erste Durchkontaktierungsflächen und eine Mehrzahl von ersten Unterblöcken aufweisen, und die zweite vertikale Struktur kann ein oder mehrere zweite Durchkontaktierungsflächen und eine Mehrzahl von zweiten Unterblöcken aufweisen. Beispielsweise sind in der ersten Durchkontaktierungsfläche ein oder mehrere erste Durchgangsloch-Durchkontaktierungen und eine erste Rand-Durchgangsloch-Durchkontaktierung, welche durch die erste vertikale Struktur hindurchtreten und mit wenigstens einigen der Seitenpuffer verbunden sind gebildet. Zusätzlich sind in der zweiten Durchkontaktierungsfläche ein oder mehrere Durchgangsloch-Durchkontaktierungen und zweite Rand-Durchgangsloch-Durchkontaktierungen, welche durch die zweite vertikale Struktur hindurchtreten und mit wenigstens einigen der Seitenpuffer verbunden sind, gebildet.
  • Die Steuerschaltung 500 kann die Speicherblöcke, von welchen jeder einen ersten Unterblock und einen zweiten Unterblock aufweist, in eine Mehrzahl von Gruppen gruppieren basierend auf einem davon, ob die Speicherblöcke nahe zu einer Durchkontaktierungsfläche sind, einem Abstand von der Rand-Durchgangsloch-Durchkontaktierung und Durchkontaktierungsflächen, und kann Adress-Re-Mapping derart durchführen, dass wenigstens ein Unterblock eines zweiten Speicherblocks in einer ersten Gruppe in Antwort auf einen Defekt ausgewählt wird, welcher in einem ersten Speicherblock in einer ersten Gruppe der Mehrzahl von Gruppen auftritt. Das heißt, dass die Steuerschaltung 500 das Adress-Re-Mapping derart durchführen kann, dass der defekte erste Speicherblock durch wenigstens einen Unterblock des zweiten Speicherblocks ersetzt wird, wenn der Defekt in dem ersten Speicherblock auftritt.
  • Die Steuerschaltung 500 kann den Befehl (das Signal) CMD und die Adresse (das Signal) ADDR von dem Speichercontroller 40 empfangen und eine Löschoperation, eine Programmieroperation und eine Leseoperation der nichtflüchtigen Speichervorrichtung 50 basierend auf dem Befehlssignal CMD und dem Adresssignal ADDR steuern.
  • In beispielhaften Ausführungsformen kann die Steuerschaltung 500 die Steuersignale CTLs, welche zum Steuern des Spannungsgenerators 700 verwendet werden, basierend auf dem Befehlssignal CMD erzeugen, und eine Zeilenadresse R_ADDR und ein Spaltenadresse C_ADDR basierend auf dem Adresssignal ADDR erzeugen. Die Steuerschaltung 500 kann die Zeilenadresse R_ADDR für den Adressdekoder 600 vorsehen und die Spaltenadresse C ADDR für die Dateneingabe-/Ausgabeschaltung 420 vorsehen.
  • Der Adressdekoder 600 kann Spannungen zu der Strangauswahlleitung SSL, der Mehrzahl von Wortleitungen WLs und der Masseauswahlleitung GSL für ein Betreiben der Speicherzellen des Speicherzellarray 100 in Antwort auf eine Adresse ADDR und einen Befehl CMD, welche von dem Speichercontroller 40 empfangen werden, durch ein Empfangen von verschiedenen Spannungen VWLs von dem Spannungsgenerator 700 übertragen. Der Spannungsgenerator 700 kann die Wortleitungsspannungen VWLs für den Adressdekoder 600 für das Speicherzellarray 100 in Antwort auf Steuersignale CTLs vorsehen, welche von der Steuerschaltung 500 empfangen werden. Der Adressdekoder 600 kann einen ersten Adressdekoder 601 und einen zweiten Adressdekoder 603 aufweisen.
  • Beispielsweise kann während der Programmieroperation der Spannungsgenerator 700 eine Programmierspannung an die ausgewählte Wortleitung anlegen und kann eine Programmier-Passierspannung an die unausgewählten Wortleitungen anlegen. Zusätzlich kann während der Programmier-Verifikationsoperation der Spannungsgenerator 700 eine Programmier-Verifikationsspannung an die ausgewählte Wortleitung anlegen und kann eine Verifikations-Passierspannung an die unausgewählten Wortleitungen anlegen. Zusätzlich kann während der Leseoperation der Spannungsgenerator 700 eine Lesespannung an die ausgewählte Wortleitung anlegen und kann eine Lese-Passierspannung an die unausgewählten Wortleitungen anlegen.
  • Die Seitenpufferschaltung 410 kann mit dem Speicherzellarray 100 über die Mehrzahl von Bitleitungen BLs gekoppelt sein. Die Seitenpufferschaltung 410 kann eine Mehrzahl von Seitenpuffern aufweisen. Die Seitenpufferschaltung 410 kann Daten, welche in eine ausgewählte Seite zu programmieren sind, oder Daten, welche von der ausgewählten Seite des Speicherzellarray 100 ausgelesen werden, vorübergehend speichern. Die Seitenpufferschaltung 410 kann eine Mehrzahl von Seitenpuffern aufweisen. Die Seitenpufferschaltung 410 kann vorübergehend Daten, welche in eine ausgewählte Seite zu programmieren sind, speichern und kann vorübergehend Daten, welche von der ausgewählten Seite gelesen werden, speichern. Die Seitenpufferschaltung 410 kann eine erste Seitenpufferschaltung 411 und ein zweite Seitenpufferschaltung 413 aufweisen.
  • Die Dateneingabe-/Ausgabeschaltung 420 kann mit der Seitenpufferschaltung 410 durch Datenleitungen DLs gekoppelt sein. Während der Programmieroperation kann die Dateneingabe-/Ausgabeschaltung 420 Programmierdaten DATA von dem Speichercontroller 40 empfangen und die Programmierdaten DATA für die Seitenpufferschaltung 410 basierend auf der Spaltenadresse C_ADDR, welche von der Steuerschaltung 500 empfangen wird, vorsehen. Während der Leseoperation kann die Dateneingabe-/Ausgabeschaltung 420 gelesene Daten DATA, welche in der Seitenpufferschaltung 410 gespeichert sind, für den Speichercontroller 40 basierend auf der Spaltenadresse C_ADDR, welche von der Steuerschaltung 500 empfangen wird, vorsehen.
  • 4 ist eine Ansicht, welche eine Struktur einer nichtflüchtigen Speichervorrichtung der 3 gemäß beispielhaften Ausführungsformen veranschaulicht. Hierin nachstehend wird angenommen, dass D1 eine erste Richtung bezeichnet, D2 eine zweite Richtung bezeichnet und D3 eine dritte Richtung bezeichnet. Bezugnehmend auf 4 kann die nichtflüchtige Speichervorrichtung 50 eine erste Halbleiterschicht L1 und eine zweite Halbleiterschicht L2 aufweisen. Die erste Halbleiterschicht L1 kann auf die zweite Halbleiterschicht L2 in einer dritten Richtung gestapelt sein. In beispielhaften Ausführungsformen kann das Speicherzellarray 100 auf der ersten Halbleiterschicht L1 gebildet sein, und wenigstens eines aus inmitten der Steuerschaltung 500, des Adressdekoders 600 und der Seitenpufferschaltung 410 kann auf der zweiten Halbleiterschicht L2 gebildet sein. Beispielsweise können verschiedene Schaltungen auf der zweiten Halbleiterschicht L2 durch ein Bilden von Halbleiterelementen wie beispielsweise Transistoren und Mustern zum Verdrahten der Halbleiterelemente auf einem unteren Substrat der zweiten Halbleiterschicht L2 gebildet sein.
  • Nachdem die Schaltungen auf der zweiten Halbleiterschicht L2 gebildet sind, kann die erste Halbleiterschicht L1, welche das Speicherzellarray 100 aufweist, gebildet werden. Beispielsweise kann die erste Halbleiterschicht L1 eine Mehrzahl von oberen Substraten aufweisen. Das Speicherzellarray 100 kann auf der ersten Halbleiterschicht L1 durch ein Bilden einer Mehrzahl von leitfähigen Gateschichten, welche auf jedem der oberen Substrate gestapelt sind, und einer Mehrzahl von Säulen, welche durch die Mehrzahl von leitfähigen Gateschichten hindurchtreten und sich in einer vertikalen Richtung (beispielsweise der dritten Richtung) rechtwinklig zu einer oberen Oberfläche jedes der oberen Substrate erstrecken, gebildet werden. Zusätzlich können Muster für eine elektrische Verbindung des Speicherzellarray 100 (beispielsweise der Wortleitungen WL und der Bitleitungen BL) und der Schaltungen, welche auf der zweiten Halbleiterschicht L2 gebildet sind, auf der ersten Halbleiterschicht L1 gebildet werden. Beispielsweise können sich die Wortleitungen WL in einer ersten Richtung erstrecken und können in einer zweiten Richtung angeordnet sein. Zusätzlich können sich die Bitleitungen BL in der zweiten Richtung erstrecken und können in der ersten Richtung angeordnet sein.
  • Demzufolge kann die nichtflüchtige Speichervorrichtung 100 eine Cell-On-Periphery- oder Cell-Over-Periphery(COP)-Struktur haben, in welcher die Steuerschaltung 500, der Adressdekoder 600, die Seitenpufferschaltung 410 oder verschiedene andere Peripherieschaltungen und das Speicherzellarray 100 in einer gestapelten Richtung (beispielsweise der dritten Richtung) angeordnet sind.
  • 5 ist eine perspektivische Ansicht, welche einen der Speicherblöcke der 3 gemäß beispielhaften Ausführungsformen veranschaulicht. Bezugnehmend auf 5 weist ein Speicherblock BLK1 Strukturen auf, welche sich entlang der ersten bis dritten Richtung D1∼D3 erstrecken. Ein Substrat 111 ist vorgesehen. Beispielsweise kann das Substrat 111 eine Wanne eines ersten Typs (beispielsweise eines ersten Leitfähigkeits-Typs) haben. Beispielsweise kann das Substrat 111 eine p-Wanne haben, welche durch ein Implantieren eines Gruppe-III-Elements wie beispielsweise Bor (B) gebildet wird. Beispielsweise kann das Substrat 111 eine Taschen-p-Wanne haben, welche in einer n-Wanne vorgesehen ist. In einer Ausführungsform hat das Substrat 111 eine p-Typ-Wanne (oder eine p-Typ-Taschen-Wanne). Der leitfähige Typ des Substrats 111 ist jedoch nicht auf den p-Typ beschränkt.
  • Eine Mehrzahl von Dotierungsbereichen 311 bis 314, welche sich entlang der zweiten Richtung D2 erstrecken, sind in/auf dem Substrat 111 vorgesehen. Beispielsweise kann die Mehrzahl von Dotierungsbereichen 311 bis 314 einen zweiten Typ (beispielsweise einen zweiten Leitfähigkeits-Typ) unterschiedlich von dem ersten Typ des Substrats 111 haben. In einer Ausführungsform haben der erste bis vierte Dotierungsbereich 311 bis 314 einen n-Typ. Der Leitfähigkeits-Typ des ersten bis vierten Dotierungsbereichs 311 bis 314 ist jedoch nicht auf den n-Typ beschränkt.
  • Eine Mehrzahl von Isolationsmaterialien 112, welche sich entlang der ersten Richtung D1 erstreckt, ist nacheinander folgend entlang der dritten Richtung D3 auf einem Bereich des Substrats 111 zwischen dem ersten und zweiten Dotierungsbereich 311 und 312 vorgesehen. Beispielsweise ist die Mehrzahl von Isolationsmaterialien 112 entlang der dritten Richtung D3 beabstandet durch einen spezifischen Abstand vorgesehen. Beispielhaft können die Isolationsmaterialien 112 ein Isolationsmaterial wie beispielsweise eine Oxidschicht aufweisen.
  • Eine Mehrzahl von Säulen 113, welche die Isolationsmaterialien entlang der dritten Richtung D3 durchdringt, ist nacheinander folgend entlang der ersten Richtung D1 auf einem Bereich des Substrats 111 zwischen dem ersten und zweiten Dotierungsbereich 311 und 312 angeordnet. Beispielsweise durchdringt die Mehrzahl von Säulen 113 die Isolationsmaterialien 112, um das Substrat 111 zu kontaktieren.
  • Beispielsweise kann jede Säule 113 eine Mehrzahl von Materialien aufweisen. Beispielsweise kann eine Kanalschicht 111 jeder Säule 113 ein Siliziummaterial aufweisen, welches einen ersten Typ hat. Beispielsweise kann die Kanalschicht 114 jeder Säule 113 ein Silizium-Material aufweisen, welches denselben Typ wie das Substrat 111 hat. In einer Ausführungsform weist die Kanalschicht 114 jeder Säule 113 ein p-Typ Silizium auf. Die Kanalschicht 114 jeder Säule 113 ist jedoch nicht auf das p-Typ Silizium beschränkt.
  • Ein inneres Material 115 jeder Säule 113 weist ein Isolationsmaterial auf. Beispielsweise kann das innere Material 115 jeder Säule 113 ein Isolationsmaterial wie beispielsweise ein Siliziumoxid aufweisen. Beispielsweise kann das innere Material 115 jeder Säule 113 einen Luftspalt aufweisen.
  • Eine Isolationsschicht 116 ist entlang der freiliegenden Oberflächen der Isolationsmaterialien 112, der Säulen 113 und des Substrats 111 auf einem Bereich zwischen dem ersten und zweiten Dotierungsbereich 311 und 312 vorgesehen. Beispielhaft kann die Isolationsschicht 116, welche auf der freiliegenden Oberfläche in der dritten Richtung D3 des letzten Isolationsmaterials 112 vorgesehen ist, entfernt werden.
  • Eine Mehrzahl von ersten leitfähigen Materialien 211 bis 291 ist zwischen zweiten Dotierungsbereichen 311 und 312 auf den freiliegenden Oberflächen der Isolationsschicht 116 vorgesehen. Beispielsweise ist das erste leitfähige Material 211, welches sich entlang der ersten Richtung D1 erstreckt, zwischen dem Substrat 111 und dem Isolationsmaterial 112 benachbart zu dem Substrat 111 vorgesehen.
  • Ein erstes leitfähiges Material, welches sich entlang der zweiten Richtung D2 erstreckt, ist zwischen der Isolationsschicht 116 an dem oberen Ende eines spezifischen Isolationsmaterials unter den Isolationsmaterialien 112 und der Isolationsschicht 116 an dem Boden eines spezifischen Isolationsmaterials unter den Isolationsmaterialien 112 vorgesehen. Beispielsweise ist eine Mehrzahl von ersten leitfähigen Materialien 221 bis 281, welche sich entlang der zweiten Richtung D2 erstrecken, zwischen den Isolationsmaterialien 112 vorgesehen, und es kann verstanden werden, dass die Isolationsschicht 116 zwischen den Isolationsmaterialien 112 und den ersten leitfähigen Materialien 221 bis 281 vorgesehen ist. Die ersten leitfähigen Materialien 211 bis 291 können ein metallisches Material aufweisen. Die ersten leitfähigen Materialien 211 bis 291 können ein leitfähiges Material wie beispielsweise ein Polysilizium aufweisen.
  • Die gleichen Strukturen wie diejenigen auf dem ersten und zweiten Dotierungsbereich 311 und 312 können in einem Bereich zwischen dem zweiten und dritten Dotierungsbereich 312 und 313 vorgesehen sein. In dem Bereich zwischen dem zweiten und dritten Dotierungsbereich 312 und 313 ist eine Mehrzahl von Isolationsmaterialien 112 vorgesehen, welche sich entlang der zweiten Richtung D2 erstreckt, eine Mehrzahl von Säulen 113, welche nacheinander folgend entlang der zweiten Richtung D2 angeordnet ist und die Mehrzahl von Isolationsmaterialien 112 entlang der dritten Richtung D3 durchdringt, eine Isolationsschicht 116, welche auf den freiliegenden Oberflächen der Mehrzahl von Isolationsmaterialien 112 und der Mehrzahl von Säulen 113 vorgesehen ist, und eine Mehrzahl von leitfähigen Materialien 213 bis 293, welche sich entlang der zweiten Richtung D2 erstreckt.
  • In einem Bereich zwischen dem dritten und vierten Dotierungsbereich 313 und 314 können dieselben Strukturen wie diejenigen auf dem ersten und zweiten Dotierungsbereich 311 und 312 vorgesehen sein. In dem Bereich zwischen dem dritten und vierten Dotierungsbereich 313 und 314 ist eine Mehrzahl von Isolationsmaterialien 112 vorgesehen, welche sich entlang der zweiten Richtung D2 erstreckt, eine Mehrzahl von Säulen 113, welche nacheinander folgend entlang der zweiten Richtung D2 angeordnet ist und die Mehrzahl von Isolationsmaterialien 112 entlang der dritten Richtung D3 durchdringt, eine Isolationsschicht 116, welche auf den freiliegenden Oberflächen der Mehrzahl von Isolationsmaterialien 112 und der Mehrzahl von Säulen 113 vorgesehen ist, und eine Mehrzahl von ersten leitfähigen Materialien 213 bis 293, welche sich entlang der zweiten Richtung D2 erstrecken.
  • Drains 320 sind jeweils auf der Mehrzahl von Säulen 113 vorgesehen. Auf den Drains sind die zweiten leitfähigen Materialien 331 bis 333, welche sich entlang der zweiten Richtung D2 erstrecken, vorgesehen. Die zweiten leitfähigen Materialien 331 bis 333 sind entlang der ersten Richtung D1 beabstandet durch einen spezifischen Abstand angeordnet. Die zweiten leitfähigen Materialien 331 bis 333 sind jeweils mit den Drains 320 in einem entsprechenden Bereich verbunden. Die Drains 320 und das zweite leitfähige Material 333, welches sich entlang der zweiten Richtung D2 erstreckt, können durch jeden Kontaktstecker verbunden sein.
  • 6 ist ein Äquivalenzschaltbild, welches den Speicherblock der 5 gemäß beispielhaften Ausführungsformen veranschaulicht. Der Speicherblock BLK1 der 6 kann auf einem Substrat in einer dreidimensionalen Struktur (oder einer vertikalen Struktur) gebildet sein. Beispielsweise kann eine Mehrzahl von Speicherzellsträngen, welche in dem Speicherblock BLKi enthalten ist, in einer Richtung rechtwinklig zu dem Substrat gebildet sein.
  • Bezugnehmend auf 6 kann der Speicherblock BLKi Speicherzellstränge NS11 bis NS33 aufweisen, welche zwischen Bitleitungen BL1, BL2 und BL3 gekoppelt sind, und eine Common Source-Leitung bzw. gemeinsame Source-Leitung CSL. Jeder der Speicherzellstränge NS11 bis NS33 kann einen Strangauswahltransistor SST, eine Mehrzahl von Speicherzellen MC1 bis MC12 und einen Masseauswahltransistor GST aufweisen. In 7 ist jeder der Speicherzellstränge NS11 bis NS33 veranschaulicht, zwölf Speicherzellen MC1 bis MC12 aufzuweisen. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. In einigen beispielhaften Ausführungsformen kann jeder der Speicherzellestränge NS11 bis NS33 eine beliebige Anzahl von Speicherzellen aufweisen.
  • Der Strangauswahltransistor SST kann mit entsprechenden Strangauswahlleitungen SSL1 bis SSL3 verbunden sein. Die Mehrzahl von Speicherzellen MC1 bis MC12 kann jeweils mit entsprechenden Wortleitungen WL1 bis WL12 verbunden sein. Der Masseauswahltransistor GST kann mit entsprechenden Masseauswahlleitungen GSL1 bis GSL3 verbunden sein. Der Strangauswahltransistor SST kann mit entsprechenden Bitleitungen BL1, BL2 und BL3 verbunden sein, und der Masseauswahltransistor GST kann mit der gemeinsamen Source-Leitung CSL verbunden sein.
  • In beispielhaften Ausführungsformen können Dummy-Speicherzellen, welche mit einer Dummy-Wortleitung (nicht gezeigt) verbunden sind, zwischen dem Strangauswahltransistor SST und der Speicherzelle MC12 gekoppelt sein und/oder zwischen dem Masseauswahltransistor GST und der Speicherzelle MC1 gekoppelt sein. Beispielsweise können Dummy-Speicherzellen gleichzeitig mit normalen Speicherzellen mit demselben Prozess gebildet werden. Eine Dummy-Speicherzelle kann durch eine Dummy-Wortleitung aktiviert werden, kann aber keine „Daten“ haben, welche gespeichert sind, um von einer Vorrichtung extern zu lesen. Beispielsweise können Daten, welche in einer Dummy-Speicherzelle gespeichert sind, welche elektrisch mit einer Dummy-Wortleitung verbunden ist, nicht außerhalb des Speicherzellarray durch Auswahlsignale, welche durch den Spaltendekoder vorgesehen sind, übertragen werden, wie es der Fall für normale Speicherzellen ist. Zum Beispiel kann eine Dummy-Speicherzelle, welche elektrisch mit einer Dummy-Wortleitung verbunden ist, keine Verbindung mit einer Bitleitung haben, um Daten dazwischen wie mit normalen Speicherzellen zu übertragen bzw. zu senden.
  • Wortleitungen (beispielsweise WL1), welche dieselbe Höhe haben, können gemeinsam verbunden sein, und die Masseauswahlleitungen GSL1 bis GSL3 und die Strangauswahlleitungen SSL1 bis SSL3 können getrennt sein. In 7 ist der Speicherblock BLKa veranschaulicht, um mit zwölf Wortleitungen WL1 bis WL12 und drei Bitleitungen BL1 bis BL3 gekoppelt zu sein. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. In einigen beispielhaften Ausführungsformen kann das Speicherzellarray 100 an eine beliebige Anzahl von Wortleitungen und Bitleitungen gekoppelt sein.
  • Gemäß beispielhaften Ausführungsformen ist der Speicherblock BLK1 in eine Mehrzahl von Unterblöcken unterteilt, welche durch repräsentative Unterblöcke SB1, SB2 und SB3 angezeigt sind, wobei jeder Unterblock in der Größe kleiner ist als der Speicherblock BLKi. Die Unterblöcke SB1, SB2 und SB3 können in einer Wortleitungsrichtung unterteilt sein, wie in 6 gezeigt ist. Alternativ können die Unterblöcke SB1, SB2 und SB3 auf der Basis von Bitleitungen oder Strangauswahlleitungen unterteilt sein. Die Unterblöcke SB1, SB2 und SB3 in dem Speicherblock BLKa können unabhängig gelöscht werden, unabhängig von der Referenz, welche verwendet wird, um den Speicherblock BLKa in Unterblöcke zu unterteilen.
  • 7 veranschaulicht einen Zellbereich, in welchem das Speicherzellarray der 3 gemäß beispielhaften Ausführungsformen gebildet ist. Bezugnehmend auf 7 weist ein Zellbereich CR eine Mehrzahl von Kanallöchern CH auf. Eine Kanallochgröße, beispielsweise ein Kanallochdurchmesser kann gemäß Positionen innerhalb des Zellbereichs CR variiert werden. Beispielsweise haben Kanallöcher CH benachbart zu dem ersten und zweiten Rand EDG1 und EDG2 eine niedrige periphere Dichte bzw. Umfangsdichte und können demnach einen unterschiedlichen Durchmesser von denjenigen von anderen Kanallöchern CH haben. Ein Speicherblock BLKa kann benachbart zu dem zweiten Rand EDG2 sein und kann von dem zweiten Rand EDG2 durch einen ersten Abstand d1 beabstandet sein. Ein Speicherblock BLKb kann nicht benachbart zu dem ersten und zweiten Rand EDG1 und EDG2 sein und in einer Mitte des Zellbereichs CR sein und kann von dem zweiten Rand EDG2 durch einen zweiten Abstand d2 beabstandet sein. Der zweite Abstand d2 kann größer sein als der erste Abstand d1. Ein erster Durchmesser D1 eines ersten Kanallochs CHa, welches in dem Speicherblock BLKa enthalten ist, kann kleiner sein als ein zweiter Durchmesser D2 eines zweiten Kanallochs CHb, welches in dem Speicherblock BLKb enthalten ist.
  • Die 8A und 8B veranschaulichen jeweils Querschnitte von Strängen der Speicherblöcke BLKa und BLKb der 7. Bezugnehmend auf 8A kann eine Säule, welche eine Kanalschicht 114 und eine interne elektrisch isolierende Stützschicht 115 aufweist, in dem ersten Kanalloch CHa, welches in dem Speicherblock BLKa enthalten ist, gebildet sein, und eine Ladungsspeicherschicht CS kann um das erste Kanalloch CHa herum gebildet sein, und die Ladungsspeicherschicht CS kann eine (Oxid-Nitrid-Oxid) ONO-Struktur haben.
  • Bezugnehmend auf 8B kann eine Säule, welche eine Kanalschicht 114 und eine interne Schicht 115 aufweist, in dem zweiten Kanalloch CHb, welches in dem Speicherblock BLKb enthalten ist, gebildet sein, und eine Ladungsspeicherschicht CS kann um das zweite Kanalloch CHb gebildet sein, und die Ladungsspeicherschicht CS kann eine ONO-Struktur haben.
  • In einer beispielhaften Ausführungsform kann eine Dicke der Ladungsspeicherschicht CS, welche in dem Speicherblock BLKb enthalten ist, unterschiedlich von einer Dicke der Ladungsspeicherschicht CS, welche in dem Speicherblock BLKa enthalten ist, sein. Charakteristiken von Speicherzellen können aufgrund der Differenz in den Kanallochdurchmessern variieren. Beispielsweise wird in einer 3D-Speichervorrichtung, welche eine Gate-All-Around-Struktur hat, in welcher eine Gateelektrode um einen Umfang eines Kanallochs angeordnet ist, wenn ein Kanallochdurchmesser verringert wird, die Größe eines elektrischen Feldes, welches zwischen einer Gateelektrode (beispielsweise der Gateelektrode 213 der 6) und einem Kanalbereich gebildet wird, erhöht. Demnach können Programmier- und Löschgeschwindigkeiten einer Speicherzelle, welche einen relativ kleinen Kanallochdurchmesser hat, wie das erste Kanalloch CHa, höher sein als diejenigen einer Speicherzelle, welche einen relativ großen Kanallochdurchmesser hat, wie das zweite Kanalloch CHb.
  • Zurückverweisend auf 7 ist ein Speicherblock in dem Zellbereich CR gebildet, um alle Speicherzellen, welche einer Seite in der ersten Richtung D1 entsprechen, aufzuweisen, d. h. in einer Wortleitungsrichtung, und um einige Stränge in der zweiten Richtung D2 aufzuweisen, d. h. in einer Bitleitungsrichtung. Demnach erstreckt sich jeder Speicherblock in der ersten Richtung D1 und Kanallochgröße, d. h. Kanallochdurchmesser können sich in Einheiten von Speicherblöcken unterscheiden. Demnach können Programmier- und Löschgeschwindigkeiten von Speicherzellen, welche in dem Speicherblock BLKa enthalten sind, höher sein als Programmier- und Löschgeschwindigkeiten von Speicherzellen, welche in dem Speicherblock BLKb enthalten sind.
  • 9 ist ein Graph, welcher ein Ergebnis des Durchführens einer Programmieroperation und einer Löschoperation auf den Speicherblöcken in 7 zeigt. Bezugnehmend auf 9 bezeichnet eine horizontale Achse Positionen von Speicherblöcken in der zweiten Richtung D2, d. h. einer Bitleitungsrichtung, und eine vertikale Achse bezeichnet eine Schwellspannung. Beispielsweise bezeichnet eine durchgezogene Linie 71 einen Mittelwert bzw. zentralen Wert von Schwellspannungen gemäß Speicherblockpositionen einer programmierten Speicherzelle, und eine gepunktete Linie 72 bezeichnet einen zentralen Wert bzw. Mittelwert von Schwellspannungen gemäß Speicherblockpositionen einer gelöschten Speicherzelle.
  • Wie obenstehend beschrieben ist, kann die Schwellspannungsverteilung, wie durch die durchgezogene Linie 71 angezeigt, von programmierten Speicherzellen eine U-Form haben. Zusätzlich kann die Schwellspannungsverteilung, wie durch die gepunktete Linie 72 angezeigt, von gelöschten Speicherzellen eine invertierte U-Form haben.
  • 10 ist ein Blockschaltbild, welches den Spannungsgenerator in der nichtflüchtigen Speichervorrichtung der 3 gemäß beispielhaften Ausführungsformen veranschaulicht. Bezugnehmend auf 10 kann der Spannungsgenerator 700 einen Hochspannungsgenerator 710 und einen Niederspannungsgenerator 730 aufweisen. Der Spannungsgenerator 700 kann ferner einen Negativspannungsgenerator 750 aufweisen.
  • Der Hochspannungsgenerator 710 kann eine Programmierspannung PGM, eine Programmier-Passierspannung VPPASS, eine Verifikations-Passierspannung VVPASS und eine Lese-Passierspannung VRPASS gemäß Operationen, welche durch den Befehl CMD geleitet sind, in Antwort auf ein erstes Steuersignal CTL1 der Steuersignale CTLs erzeugen. Die Programmierspannung VPGM wird an die ausgewählte Wortleitung angelegt, die Programmier-Passierspannung VPPASS, die Verifikations-Passierspannung VVPASS und die Lese-Passierspannung VRPASS können an die unausgewählten Wortleitungen angelegt werden. Das erste Steuersignal CTL1 kann eine Mehrzahl von Bits aufweisen, welche die Operationen anzeigen, die durch den Befehl CMD geleitet werden.
  • Der Niederspannungsgenerator 730 kann eine Programmier-Verifikationsspannung VPV, eine Lesespannung VRD und eine Lösch-Verifikationsspannung VER gemäß Operationen, welche durch den Befehl CMD geleitet sind, in Antwort auf ein zweites Steuersignal CTL2 der Steuersignale CTLs erzeugen. Die Programmier-Verifikationsspannung VPV, die Lesespannung VRD und die Lösch-Verifikationsspannung VEV können an die ausgewählte Wortleitung gemäß einem Betrieb der nichtflüchtigen Speichervorrichtung 50 angelegt werden. Das zweite Steuersignal CTL2 kann eine Mehrzahl von Bits aufweisen, welche die Operationen, die durch den Befehl CMD geleitet werden, anzeigen.
  • Der Negativspannungsgenerator 750 kann eine Programmier-Verifikationsspannung VPV', eine Lesespannung VRD' und eine Lösch-Verifikationsspannung VEV', welche negative Pegel haben, gemäß Operationen, welche durch den Befehl CMD geleitet werden, in Antwort auf ein drittes Steuersignal CTL3 der Steuersignale CTLs erzeugen. Das dritte Steuersignal CTL3 kann eine Mehrzahl von Bits aufweisen, welche die Operationen anzeigen, welche durch den Befehl CMD geleitet werden.
  • 11 ist eine Ansicht, welche eine Struktur der nichtflüchtigen Speichervorrichtung veranschaulicht, welche die erste und zweite Halbleiterschicht gemäß beispielhaften Ausführungsformen aufweist. 12 ist eine Draufsicht, welche eine obere Oberfläche der zweiten Halbleiterschicht veranschaulicht, welche die erste Halbleiterschicht der nichtflüchtigen Speichervorrichtung gemäß beispielhaften Ausführungsformen kontaktiert. 13 ist eine Draufsicht, welche eine obere Oberfläche der ersten Halbleiterschicht, welche die Draufsicht der 12 überlappt, veranschaulicht.
  • In 11 bis 13 sind die erste und zweite Halbleiterschicht L1 und L2 voneinander in der dritten Richtung zur Zweckmäßigkeit der Erklärung beabstandet. Eine Bodenoberfläche jedoch der ersten Halbleiterschicht L1 und die obere Oberfläche der zweiten Halbleiterschicht L2 berühren einander tatsächlich, wie in 4 gezeigt ist.
  • Bezugnehmend auf 11 bis 13 können sich der erste und zweite Adressdekoder 601 und 603 in einer Richtung (beispielsweise der zweiten Richtung, in welcher die Wortleitungen WL angeordnet sind) rechtwinklig zu einer Richtung erstrecken, in welcher sich die Wortleitungen WL erstrecken. Zusätzlich können sich die erste und zweite Seitenpufferschaltung 411 und 413 in einer Richtung (beispielsweise der ersten Richtung, in welcher die Bitleitungen angeordnet sind) rechtwinklig zu den Bitleitungen BL erstrecken. In anderen Worten gesagt können in der nichtflüchtigen Speichervorrichtung 50, welche eine COP-Struktur hat, der Zeilendekoder 600 (siehe 3) und die Seitenpufferschaltung 410 (siehe 3) in zwei oder mehr Teile unterteilt sein und können wie in den 11 und 12 gezeigt angeordnet sein, um die Fläche des Adressdekoders 600 und der Zeilenpufferschaltung 410, welche das Speicherzellarray 100 (siehe 3) der ersten Halbleiterschicht L1 in der dritten Richtung überlappen, zu erhöhen.
  • Bezugnehmend auf 12 kann die zweite Halbleiterschicht L2 in einen ersten bis vierten Bereich R1 bis R4 durch eine erste virtuelle Linie X0-X0' in der ersten Richtung parallel zu den Wortleitungen WL und einer zweiten virtuellen Linie Y0-Y0' in der zweiten Richtung parallel zu den Bitleitungen unterteilt werden.
  • Beispielsweise können die erste virtuelle Linie X0 bis X0'und die zweite virtuelle Linie Y0 bis Y0' das Speicherzellarray 100 (siehe 3) überlappen, welches auf der ersten Halbleiterschicht L1 in der dritten Richtung platziert ist. In anderen Worten gesagt kann wenigstens ein Teil jedes des ersten bis vierten Bereichs R1 bis R4 das Speicherzellarray 100 überlappen, welches auf der ersten Halbleiterschicht L1 platziert ist, in der dritten Richtung. Der erste und zweite Adressdekoder 601 und 603 können jeweils in dem zweiten und dritten Bereich R2 und R3 platziert sein, und die erste und zweite Seitenpufferschaltung 411 und 413 können jeweils in dem ersten und vierten Bereich R1 und R4 platziert sein.
  • Bezugnehmend auf 13 kann das Speicherzellarray 100 auf der ersten Halbleiterschicht L1 platziert sein, und das Speicherzellarray 100 kann eine erste vertikale Struktur VS1 und eine zweite vertikale Struktur VS2 aufweisen. Wie in 13 gezeigt ist, kann das Speicherzellarray 100 eine Mehrzahl von Speicherblöcken BLKa-BLKr, welche als die erste und zweite vertikale Struktur VS1 und VS2 gebildet sind, aufweisen. Die Speicherblöcke BLK1~BLKr können in der zweiten Richtung angeordnet sein. Jeder der Speicherblöcke BLKa~BLKr kann einen ersten Unterblock und einen zweiten Unterblock aufweisen. Der Speicherblock BLKa weist einen ersten Unterblock SBal und einen zweiten Unterblock SBa2 auf. Der Speicherblock BLKi weist einen ersten Unterblock SBi1 und einen zweiten Unterblock SBi2 auf. Der Speicherblock BLKr weist einen ersten Unterblock SBr1 und einen zweiten Unterblock SBr2 auf.
  • Wie in 13 gezeigt ist, kann die erste vertikale Struktur VS1 eine Mehrzahl von ersten Unterblöcken der Speicherblöcke BLKa-BLKr und eine Mehrzahl von ersten Durchkontaktierungsflächen EVA11, VA11, VA12 und EVA12 aufweisen, welche in einer zweiten Richtung beabstandet sind. Zusätzlich kann die zweite vertikale Struktur VS2 eine Mehrzahl von zweiten Unterblöcken der Speicherblöcke BLKa-BLKr und eine Mehrzahl von zweiten Durchkontaktierungsflächen EVA21, VA21, VA22 und EVA22 aufweisen, welche in einer zweiten Richtung beabstandet sind. Die ersten Unterblöcke können inmitten der ersten Durchkontaktierungsflächen EVA11, VA11, VA12 und EVA12 angeordnet sein, und die zweiten Unterblöcke können inmitten der zweiten Durchkontaktierungsflächen EVA21, VA21, VA22 und EVA22 angeordnet sein.
  • Auf die ersten Durchkontaktierungsflächen EVA11 und EVA12 benachbart zu Rändern in einer zweiten Richtung und in den ersten Unterblöcken kann Bezug genommen werden jeweils als erste und zweite Rand-Durchkontaktierungsfläche. Auf die ersten Durchkontaktierungsflächen EVA21 und EVA22 benachbart zu Rändern in einer zweiten Richtung und in den zweiten Unterblöcken kann jeweils Bezug genommen werden als dritte und vierte Rand-Durchkontaktierungsfläche.
  • Beispielsweise können in den ersten Durchkontaktierungsflächen VA11 und VA12 ein oder mehrere erste Durchgangsloch-Durchkontaktierungen, welche jeweils durch die erste vertikale Struktur VS1 hindurchtreten und mit der ersten Seitenpufferschaltung 411 verbunden sind, gebildet sein. Zusätzlich können in den zweiten Durchkontaktierungsflächen VA21 und VA22 ein oder mehrere zweite Durchgangsloch-Durchkontaktierungen, welche jeweils durch die zweite vertikale Struktur VS2 hindurchtreten und mit der zweiten Seitenpufferschaltung 413 verbunden sind, gebildet sein.
  • Beispielsweise können in der ersten und zweiten Rand-Durchkontaktierungsfläche EVA11 und EVA12 ein oder mehrere Rand-Durchgangsloch-Durchkontaktierungen, welche jeweils durch die erste vertikale Struktur VS1 hindurchtreten und mit dem zweiten Adressdekoder 603 verbunden sind, gebildet sein. Zusätzlich können in der dritten und vierten Rand-Durchkontaktierungsfläche EVA21 und EVA22 ein oder mehrere Rand-Durchgangsloch-Durchkontaktierungen, welche jeweils durch die zweite vertikale Struktur VS22 hindurchtreten und mit dem ersten Adressdekoder 601 verbunden sind, gebildet sein.
  • 14 ist eine Querschnittsansicht der nichtflüchtigen Speichervorrichtung gemäß beispielhaften Ausführungsformen. Beispielsweise ist 14 eine Querschnittsansicht, aufgenommen entlang der Linie VI-VI' der 13, die Konfigurationen der ersten und zweiten Halbleiterschicht veranschaulicht. Bezugnehmend auf 14 kann die zweite Halbleiterschicht L2 ein unteres Substrat L_SUB aufweisen und den zweiten Adressdekoder 603 und die zweite Seitenpufferschaltung 413, welche auf dem unteren Substrat L_SUB gebildet sind. Zusätzlich kann die zweite Halbleiterschicht L2 eine Mehrzahl von ersten unteren Kontakten LMC1 aufweisen, welche elektrisch mit dem zweiten Adressdekoder 603 verbunden sind, eine erste untere leitfähige Leitung PM1, welche elektrisch mit der Mehrzahl von ersten unteren Kontakten LMC1 verbunden ist, und eine untere isolierende Schicht IL1, welche die Mehrzahl von ersten unteren Kontakten LMC1 und die erste untere leitfähige Leitung PM1 bedeckt.
  • Der zweite Adressdekoder 603 und die zweite Seitenpufferschaltung 413 können auf Abschnitten des unteren Substrats L_SUB gebildet sein. In anderen Worten gesagt können der Adressdekoder 603 und/oder die zweite Seitenpufferschaltung 413 durch ein Bilden einer Mehrzahl von Transistoren TR auf dem unteren Substrat L_SUB gebildet sein.
  • Die erste Halbleiterschicht L1 kann ein erstes oberes Substrat U_SUB_1, ein zweites oberes Substrat U_SUB_2, die erste vertikale Struktur VS1, welche auf dem ersten oberen Substrat U_SUB_1 platziert ist, und die zweite vertikale Struktur VS2, welche auf dem zweiten oberen Substrat U_SUB_2 platziert ist, aufweisen. Zusätzlich kann die erste Halbleiterschicht L1 eine Mehrzahl von oberen Kontakten UMC1, eine Mehrzahl von ersten Bitleitungen BL1, eine erste Mehrzahl von ersten Randkontakten EC1 und eine Mehrzahl von ersten oberen leitfähigen Leitungen UPM1 aufweisen, welche elektrisch mit der ersten vertikalen Struktur VS1 verbunden sind. Zusätzlich kann die erste Halbleiterschicht L1 eine Mehrzahl von zweiten oberen Kontakten UMC2, eine Mehrzahl von zweiten Bitleitungen BL2, eine Mehrzahl von zweiten Randkontakten EC2 und eine Mehrzahl von zweiten oberen leitfähigen Leitungen UPM2 aufweisen, welche elektrisch mit der zweiten vertikalen Struktur VS2 verbunden sind. Zusätzlich kann die erste Halbleiterschicht L1 eine obere isolierende und Passivierungsschicht IL2 aufweisen, welche die erste und die zweite vertikale Struktur VS1 und VS2 und verschiedene leitfähige Leitungen bedeckt.
  • Das erste und zweite obere Substrat U_SUB_1 und U SUB 2 können Abstützschichten sein, welche jeweils eine erste und zweite leitfähige Gateschicht GS_1 und GS_2 abstützen. Das erste und das zweite obere Substrat U_SUB_1 und U_SLB_2 können beispielsweise Basissubstrate sein.
  • Die erste vertikale Struktur VS1 kann die ersten leitfähigen Gateschichten GS_1, welche auf dem ersten oberen Substrat U_SUB_1 platziert sind, und eine Mehrzahl von Säulen P1, welche durch die ersten leitfähigen Gateschichten GS_1 hindurchtreten und sich in der dritten Richtung auf einer oberen Oberfläche des ersten oberen Substrats U_SUB_1 erstrecken, aufweisen. Die ersten leitfähigen Gateschichten GS_1 können eine Masseauswahlleitung GSL_1, Wortleitungen WL1_1 bis WL4_1 und eine Strangauswahlleitung SSL_1 aufweisen. Die Masseauswahlleitung GSL_1, die Wortleitungen WL1_1 bis WL4_1 und die Strangauswahlleitung SSL_1 können nacheinander folgend auf dem ersten oberen Substrat U_SUB_1 gebildet sein, und eine isolierende Schicht 52 kann unter oder über jeder der ersten leitfähigen Gateschichten GS_1 platziert sein. Da die erste und zweite vertikale Struktur VS1 und VS2 entsprechende Konfigurationen in der Querschnittsansicht, aufgenommen entlang der Linie VI-VI' des ersten Speicherblocks BLK1 der 14 haben, kann eine wiederholte Erklärung von Elementen der zweiten vertikalen Struktur VS2, welche denjenigen der ersten vertikalen Struktur VS1 entsprechen, nicht gegeben werden.
  • Die zweite vertikale Struktur VS2 kann eine Mehrzahl von Säulen P2 aufweisen, welche durch die zweiten leitfähigen Gateschichten GS_2 hindurchtreten. Jede der Säulen P2 kann eine Oberflächenschicht S2 und ein Inneres I1 aufweisen. Die zweiten leitfähigen Gateschichten GS_2 können eine Masseauswahlleitung GSL 2, Wortleitungen WL1_2 bis WL4_2 und eine Strangauswahlleitung SSL 2 aufweisen. Eine isolierende Schicht 62 kann unter oder über jeder der zweiten leitfähigen Gateschichten GS_2 platziert sein.
  • Jede der Mehrzahl von Säulen P1 kann eine Oberflächenschicht S1 und ein Inneres I1 aufweisen. Beispielsweise kann die Oberflächenschicht S1 jeder der Säulen P1 ein Silizium-Material, welches mit einer Störstelle dotiert ist, oder ein Silizium-Material, welches nicht mit einer Störstelle dotiert ist, aufweisen.
  • Beispielsweise können die Masseauswahlleitung GSL_1 und ein Abschnitt der Oberflächenschicht S1 benachbart zu der Masseauswahlleitung GSL_1 den Masseauswahltransistor GST (siehe 6) bilden. Zusätzlich können die Wortleitungen WL1_1 bis WL4_1 und ein Abschnitt der Oberflächenschicht S1 benachbart zu den Wortleitungen WL1_1 bis WL4_1 die Speicherzelltransistoren MC1-MC8 bilden (siehe 6). Zusätzlich können die Strangauswahlleitung SSL1_1 und ein Abschnitt der Oberflächenschicht S1 benachbart zu der Strangauswahlleitung SSL _1 den Strangauswahltransistor SST bilden (siehe 6).
  • Ein Drainbereich DR1 kann auf der Säule P1 gebildet sein. Ein Drainbereich DR2 kann auf der Säule P2 gebildet sein. Beispielsweise kann der Drainbereich DR1 ein Silizium-Material dotiert mit einer Störstelle aufweisen. Ein Ätzstoppfilm 53 kann auf einer Seitenwand des Drainbereichs DR1 gebildet sein. Ein Ätzstoppfilm 63 kann auf einer Seitenwand des Drainbereichs DR2 gebildet sein.
  • Die erste vertikale Struktur VS1 kann einen Randbereich EG1 aufweisen. Die zweite vertikale Struktur VS2 kann einen Randbereich EG2 aufweisen. Wie in 14 gezeigt ist, kann ein Querschnitt des Randbereichs EG1 eine gestufte Kontaktstellenstruktur bilden. Auf die gestufte Kontaktstellenstruktur kann Bezug genommen werden als eine „Wortleitungskontaktstelle“. Die Mehrzahl von ersten Randkontakten EC1 kann mit dem Randbereich EG1 verbunden sein, und ein elektrisches Signal kann von einer Peripherieschaltung wie beispielsweise dem zweiten Zeilendekoder 134 durch die ersten Randkontakte EC1 angelegt werden. Beispielsweise kann ein Kontaktstecker MCP1, welcher durch die erste vertikale Struktur VS_1, das erste obere Substrat U_SUB_1 und einen Teil der zweiten Halbleiterschicht L2 hindurchtritt, eine Seite mit der ersten unteren leitfähigen Leitung PM1 verbunden haben und die andere Seite elektrisch mit dem Randbereich EG1 durch die ersten oberen leitfähigen Leitungen UPM1 verbunden haben.
  • Wenigstens einige der ersten Randkontakte EC1 können durch Teile der ersten und zweiten Halbleiterschicht L1 und L2 in der dritten Richtung zwischen dem ersten und zweiten oberen Substrat U_SUB_1 und U_SUB_2 hindurchtreten und können eine Seite elektrisch mit einem Kontaktstecker verbunden haben, welcher mit der unteren leitfähigen Leitung (beispielsweise PM1) verbunden ist.
  • 15 ist eine Querschnittsansicht, aufgenommen entlang einer Linie VII-VII' der 13, welche Konfigurationen der ersten und zweiten Halbleiterschicht veranschaulicht. Beispielsweise kann 15 eine Querschnittsansicht sein, welche die zweite Halbleiterschicht L2 veranschaulicht, welche den ersten Teilblock SB_1 und die Durchkontaktierungsflächen VA11 und VA21, welche in der ersten Halbleiterschicht L1 vorgesehen sind, überlappt. Eine wiederholte Erklärung derselben Elemente in 14 muss in 15 nicht gegeben werden.
  • Bezugnehmend auf 15 kann eine Mehrzahl von Durchgangsloch-Durchkontaktierungen THV1, welche durch die erste vertikale Struktur VS1, das erste obere Substrat U_SUB_1 und einen Teil der zweiten Halbleiterschicht L2 hindurchtreten, in dem ersten Durchkontaktierungsbereich VA11 gebildet werden. Jede der Durchgangsloch-Durchkontaktierungen THV1 kann ein isolierendes Filmmuster IP4 und ein leitfähiges Muster MP4 aufweisen. Wie in 7 gezeigt ist, kann jede der Durchgangsloch-Durchkontaktierungen THV elektrisch den zweiten Seitenpuffer 144 und den zweiten oberen Kontakt UMC2 verbinden. Eine Mehrzahl von Durchgangsloch-Durchkontaktierungen THV2, welche durch die zweite vertikale Struktur VS2, das zweite obere Substrat U_SUB_2 und einen Teil der zweiten Halbleiterschicht L2 hindurchtreten, kann in dem zweiten Durchkontaktierungsbereich VA21 gebildet werden. Jede der Durchgangsloch-Durchkontaktierungen THV2 kann ein isolierendes Filmmuster IP3 und ein leitfähiges Muster MP3 aufweisen.
  • Wie in 15 gezeigt ist, kann jede der Durchgangsloch-Durchkontaktierungen THV2 elektrisch die zweite Seitenpufferschaltung 413 und den zweiten oberen Kontakt UMC2 verbinden, und jede der Durchgangsloch-Durchkontaktierungen THV2 kann elektrisch die zweite Seitenpufferschaltung 413 und den ersten oberen Kontakt UMC1 verbinden. Der erste obere Kontakt UMC1 kann mit der ersten Bitleitung BL1 verbunden sein. Der zweite obere Kontakt UMC2 kann mit der zweiten Bitleitung BL2 verbunden sein. In anderen Worten gesagt können die ersten Bitleitungen BL1 elektrisch mit der zweiten Seitenpufferschaltung 413, welche auf der zweiten Halbleiterschicht L2 gebildet ist, durch die Mehrzahl von Durchgangsloch-Durchkontaktierungen THV1 verbunden sein, welche in der ersten Durchkontaktierungsfläche VA11 gebildet sind, und die zweiten Bitleitungen BL2 können elektrisch mit der zweiten Seitenpufferschaltung 413, welche auf der zweiten Halbleiterschicht L2 gebildet ist, durch die Mehrzahl von Durchgangsloch-Durchkontaktierungen THV2 verbunden sein, welche in der zweiten Durchkontaktierungsfläche VA21 gebildet sind. In beispielhaften Ausführungsformen können leitfähige Muster wie beispielsweise Kontakte in dem Randbereich EG_V1 der ersten Durchkontaktierungsfläche VA11 und in dem Randbereich EG V2 der zweiten Durchkontaktierungsfläche VA21 nicht gebildet sein.
  • Da eine Kontinuitätscharakteristik von Kanallöchern basierend darauf variiert werden kann, ob die Kanallöcher nahe zu den Durchkontaktierungsflächen EVA11, VA11, VA12 und EVA12 in den 13 bis 15 sind, können die Speicherblöcke BLKa-BLKr basierend darauf gruppiert werden, ob die Speicherblöcke nahe zu den Durchkontaktierungsflächen EVA11, VA11, VA12 und EVA12 sind.
  • 16 ist ein Blockschaltbild, welches ein Beispiel der Steuerschaltung in der nichtflüchtigen Speichervorrichtung der 3 gemäß beispielhaften Ausführungsformen veranschaulicht, und 17 veranschaulicht ein Beispiel des Gruppierens der Speicherblöcke, welches durch die Steuerschaltung der 16 durchgeführt wird.
  • Bezugnehmend auf 16 kann eine Steuerschaltung 500a einen Befehlsdekoder 510, einen Adresspuffer 520, einen Steuersignalgenerator 530, einen Adresskomparator 540, ein Schlechter-Unterblock-Informationsregister 550, einen Adress-Re-Mapper 560a, einen Gruppeninformationsgenerator 570a und ein Register 580a aufweisen.
  • Der Befehlsdekoder 510 dekodiert den Befehl CMD und sieht einen dekodierten Befehl D_CMD für den Steuersignalgenerator 530a vor. Der Adresspuffer 520 empfängt das Adresssignal ADDR, sieht die Zeilenadresse R_ADDR für den Adressdekoder 600, den Adresskomparator 540, den Adress-Re-Mapper 560a und den Gruppeninformationsgenerator 570a vor und sieht die Spaltenadresse C_ADDR für die Dateneingabe-/Ausgabeschaltung 420 vor.
  • Das Schlechter-Unterblock-Informationsregister 550 kann die Schlechter-Unterblock-Information BSI speichern und die Schlechter-Unterblock-Information BSI kann anfängliche Schlechter-Unterblock-Adressen ITSBA und Laufzeit-Schlechter-Unterblock-Adressen RTSBA aufweisen. Die anfänglichen Schlechter-Unterblock-Adressen ITSBA sind Adressen von schlechten Unterblöcken, welche bezeichnet werden, wenn die nichtflüchtige Speichervorrichtung 50 versandt wird. Die Laufzeit-Schlechter-Unterblock-Adressen RTSBA sind Adressen von schlechten Unterblöcken, welche bezeichnet werden, wenn die nichtflüchtige Speichervorrichtung 50 arbeitet.
  • Der Steuersignalgenerator 530a empfängt den dekodierten Befehl D_CMD, erzeugt die Steuersignale CTLs basierend darauf, ob eine Operation durch den dekodierten Befehl D_CMD geleitet wird, und sieht die Steuersignale CTLs für den Spannungsgenerator 700 vor.
  • Der Adresskomparator 540 vergleicht die Zeilenadresse R_ADDR mit wenigstens einer Schlechter-Unterblock-Zeilenadresse BR_ADDR, welche in dem Schlechter-Unterblock-Informationsregister 550 gespeichert ist, und sieht den Adress-Re-Mapper 550a mit einem Übereinstimmungssignal MTS vor, welches ein Ergebnis des Vergleichs der Zeilenadresse R_ADDR mit der wenigstens einen Schlechter-Unterblock-Zeilenadresse BR ADDR anzeigt.
  • Das Register 580a kann Grenzadressinformation BADI, welche mit jedem Ort der ersten Durchkontaktierungsflächen EVA11, VA11, VA12 und EVA12 verbunden ist, speichern und kann die Grenzadressinformation BADI für den Gruppeninformationsgenerator 570a vorsehen. Der Gruppeninformationsgenerator 570a kann die Zeilenadresse R_ADDR und die Grenzadressinformation BADI empfangen, kann eine Gruppenadressinformation GAI1, welche eine Gruppe anzeigt, zu welcher ein Speicherblock, auf welchen durch die Zeilenadresse R_ADDR zugegriffen wird, von der Mehrzahl von Gruppen gehört, basierend auf einem Vergleich der Zeilenadresse R_ADDR und der Grenzadressinformation BADI erzeugen und kann die Gruppenadressinformation GAI1 für den Adress-Re-Mapper 560a vorsehen.
  • Der Adress-Re-Mapper 560a kann das Übereinstimmungssignal MTS, die Zeilenadresse R_ADDR und die Gruppenadressinformation GAI1 empfangen, kann selektiv ein Adress-Re-Mapping auf der Zeilenadresse R_ADDR durchführen und kann eine der Zeilenadresse R_ADDR und einer re-mappten Adresse RMR_ADDR ausgeben. Beispielsweise gibt, wenn das Übereinstimmungssignal MTS anzeigt, dass die Zeilenadresse R_ADDR nicht mit wenigstens einer der Schlechter-Unterblock-Zeilenadresse BR_ADDR übereinstimmt, der Adress-Re-Mapper 560a die Zeilenadresse R_ADDR aus. Beispielsweise gibt, wenn das Übereinstimmungssignal MTS anzeigt, dass die Zeilenadresse R_ADDR mit wenigstens einer der Schlechter-Unterblock-Zeilenadresse BR_ADDR übereinstimmt, der Adress-Re-Mapper 560a die re-mappte Adresse RMR_ADDR durch ein Re-Mapping der Zeilenadresse R_ADDR aus.
  • Bezugnehmend auf 16 und 17 kann die Steuerschaltung 500a die Speicherblöcke BLKa-BLKr in eine Mehrzahl von Gruppen GR11-GR13, GR21-GR23 und GR31-GR33 basierend darauf gruppieren, ob die Speicherblöcke BLKa-BLKr nahe zu den ersten Durchkontaktierungsflächen EVA11, VA11, VA12 und EVA12 sind, und sie kann ein Adress-Re-Mapping derart durchführen, dass wenigstens ein Unterblock eines zweiten Speicherblocks in einer ersten Gruppe in Antwort auf einen Defekt ausgewählt wird, welcher in einem ersten Speicherblock auftritt, auf welchen durch die Zeilenadresse R_ADDR zugegriffen wird in einer ersten Gruppe der Mehrzahl von Gruppen. In 17 sind, da die Speicherblöcke BLKa und BLKb nahe zu der Durchkontaktierungsfläche EVA11 sind, die Speicherblöcke BLKa und BLKb in die Gruppe GR11 gruppiert, da die Speicherblöcke BLKe und BLKf nahe zu der Durchkontaktierungsfläche VA11 sind, sind die Speicherblöcke BLKe und BLKf in die Gruppe GR13 gruppiert, und da die Speicherblöcke BLKc und BLKd nicht nahe zu den Durchkontaktierungsflächen EVA11 und VA11 sind, sind die Speicherblöcke BLKc und BLKd in die Gruppe GR12 gruppiert. Eine ähnliche Beschreibung kann auf die Speicherblöcke BLKg-BLKr angewandt werden.
  • 18 veranschaulicht eine Verbindungsbeziehung des Adressdekoders und des Speicherzellarray in der nichtflüchtigen Speichervorrichtung der 3.
  • In 18 sind das Speicherzellarray 100 und der Adressdekoder 600 in 13 veranschaulicht, der Adressdekoder 600 ist mit der ersten vertikalen Struktur VS1 durch eine Auswahlleitung S1, eine Rand-Durchgangsloch-Durchkontaktierung THV11, ein Passier-Transistor PT1 und eine Signalleitung SG11 verbunden und ist mit der zweiten vertikalen Struktur VS2 durch eine Auswahlleitung S1, eine Rand-Durchgangsloch-Durchkontaktierung THV21, einen Passier-Transistor PT2 und eine Signalleitung SG12 verbunden. Der Adressdekoder 600 überträgt die Wortleitungsspannungen VWLs zu der ersten und zweiten vertikalen Struktur VS1 und VS2. Die Rand-Durchgangsloch-Durchkontaktierungen THV11 und THV21 können in Rand-Durchgangslochflächen EVA11 und EVA12 vorgesehen sein. Da die Auswahlleitung S1 und die Signalleitungen SG11 und SG12 eine untere Metallleitung verwenden, welche in der zweiten Halbleiterschicht L2 gebildet ist, kann eine Signalleitungslast, welche auftritt, wenn die Wortleitungsspannungen VWLs zu jedem der Speicherblöcke BLKa-BLKr übertragen werden, unterschiedlich gemäß einem Abstand von der ersten Rand-Durchkontaktierungsfläche EVA11 in einer zweiten Richtung sein.
  • 19 ist ein Blockschaltbild, welches ein Beispiel der Steuerschaltung in der nichtflüchtigen Speichervorrichtung der 3 gemäß beispielhaften Ausführungsformen veranschaulicht, und 20 veranschaulicht ein Beispiel des Gruppierens der Speicherblöcke, welches durch die Steuerschaltung der 19 durchgeführt wird.
  • Bezugnehmend auf 19 kann eine Steuerschaltung 500b einen Befehlsdekoder 510, einen Adresspuffer 520, einen Steuersignalgenerator 530, einen Adresskomparator 540, ein Schlechter-Unterblock-Informationsregister 550, einen Adress-Re-Mapper 560b, einen Gruppeninformationsgenerator 570b und ein Register 580b aufweisen. Die Steuerschaltung 500b der 19 unterscheidet sich von der Steuerschaltung 500a der 16 in dem Adress-Re-Mapper 550b, dem Gruppeninformationsgenerator 570b und dem Register 580b. Das Register 580b kann eine Referenz-Adressinformation RAI1 speichem, welche mit einem Abstand von der ersten Rand-Durchkontaktierungsfläche EVA11 verbunden ist, und kann die Referenz-Adressinformation RAI1 für den Gruppeninformationsgenerator 570b vorsehen. Der Gruppeninformationsgenerator 570b kann die Zeilenadresse R_ADDR und die Referenz-Adressinformation RAI1 empfangen, kann eine Gruppenadressinformation GAI2 erzeugen, welche eine Gruppe anzeigt, zu welcher ein Speicherblock, auf welchen durch die Zeilenadresse R_ADDR zugegriffen wird, von der Mehrzahl von Gruppen gehört, basierend auf einem Vergleich der Zeilenadresse R_ADDR und der Referenz-Adressinformation RAI1 und kann die Gruppenadressinformation GAI2 für den Adress-Re-Mapper 560b vorsehen.
  • Beispielsweise gibt, wenn das Übereinstimmungssignal MTS anzeigt, dass die Zeilenadresse R_ADDR nicht mit wenigstens einer Schlechter-Unterblock-Zeilenadresse BR_ADDR übereinstimmt, der Adress-Re-Mapper 560b die Zeilenadresse R_ADDR aus. Beispielsweise gibt, wenn das Übereinstimmungssignal MTS anzeigt, dass die Zeilenadresse R_ADDR mit wenigstens einer der Schlechter-Unterblock-Adresse BR_ADDR übereinstimmt, der Adress-Re-Mapper 560a die re-mappte Adresse RMR_ADDR durch ein Re-Mapping der Zeilenadresse R_ADDR aus.
  • Bezugnehmend auf 19 und 20 kann die Steuerschaltung 500b die Speicherblöcke BLKa-BLKr in eine Bodengruppe CR_b, eine Mittelgruppe CR_c und eine obere Gruppe GR_t basierend auf einem Abstand von der ersten Rand-Durchkontaktierungsfläche EVA11 gruppieren und kann ein Adress-Re-Mapping derart durchführen, dass wenigstens ein Unterblock eines zweiten Speicherblocks in einer ersten Gruppe in Antwort auf einen Defekt ausgewählt wird, welcher in einem ersten Speicherblock auftritt, auf welchen durch die Zeilenadresse R_ADDR in einer ersten Gruppe der Mehrzahl von Gruppen zugegriffen wird. In 20 sind, da die Speicherblöcke BLKa und BLKb einen verbundenen Abstand von der ersten Rand-Durchkontaktierungsfläche EVA11 haben, welcher geringer ist als oder gleich zu einem ersten Referenzwert, die Speicherblöcke BLKa und BLKp in die Bodengruppe CR_b gruppiert, da die Speicherblöcke BLKc~BLKo einen verbundenen Abstand von der ersten Rand-Durchkontaktierungsfläche EVA11 haben, welcher größer ist als der erste Referenzwert und kleiner ist als oder gleich zu einem zweiten Referenzwert, sind die Speicherblöcke BLKc~BLKo in die Mittelgruppe CR_c gruppiert, und da die Speicherblöcke BLKp und BLKr einen verbundenen Abstand von der ersten Rand-Durchkontaktierungsfläche EVA11 haben, welcher größer ist als der zweite Referenzwert, sind die Speicherblöcke BLKp und BLKr in die obere Gruppe GR_t gruppiert.
  • Zusätzlich führt die Steuerschaltung 500b das Adress-Re-Mapping in einem ausgewählten Speicherblock in jeder der Bodengruppe GR_b, der Mittelgruppe GR_c und der oberen Gruppe GR_T durch, und ein Abstand von einem Passier-Transistor zu dem ausgewählten Speicherblock ist im Wesentlichen der gleiche. Zusätzlich kann die Steuerschaltung 500b Daten, welche mit einer relativ hohen Geschwindigkeit zu verarbeiten sind, in der Bodengruppe GR_b speichern, und die relativ hohe Geschwindigkeit ist schneller als eine Referenzgeschwindigkeit.
  • 21 veranschaulicht eine nichtflüchtige Speichervorrichtung, welche eine erste und eine zweite vertikale Struktur gemäß beispielhaften Ausführungsformen aufweist, und 22 ist eine Querschnittsansicht, aufgenommen entlang der Linie VI-VI' der 21, die Konfigurationen der ersten und zweiten Halbleiterschicht veranschaulicht.
  • Bezugnehmend auf 21 und 22 ist ein Speicherzellarray 100a, welches in einer nichtflüchtigen Speichervorrichtung 50a enthalten ist, von dem Speicherzellarray 100 in 13 darin unterschiedlich, dass das Speicherzellarray 100a weiterhin eine gemeinsamen Sourceleitungsplatte CSLP aufweist. Die Sourceleitungsplatte CSLP kann zwischen der ersten Halbleiterschicht L1 und der zweiten Halbleiterschicht L2 zwischenliegend angeordnet sein.
  • Die nichtflüchtige Speichervorrichtung 50a kann ferner gemeinsame Sourceleitungstreiber 611 und 613 aufweisen, welche eine gemeinsame Sourceleitung, welche in der gemeinsamen Sourceleitungsplatte CSLP gebildet ist, treiben. Der gemeinsame Sourceleitungstreiber 611 kann eine gemeinsame Sourceleitung der ersten Unterblöcke durch die Rand-Durchgangsloch-Durchkontaktierung THV12 und eine Signalleitung SG21 treiben, und der gemeinsame Sourceleitungstreiber 613 kann eine gemeinsame Sourceleitung der zweiten Unterblöcke durch die Rand-Durchgangsloch-Durchkontaktierung THV22 und eine Signalleitung SG22 treiben.
  • 23 ist ein Blockschaltbild, welches ein Beispiel der Steuerschaltung in der nichtflüchtigen Speichervorrichtung der 3 gemäß beispielhaften Ausführungsformen veranschaulicht, und 24 veranschaulicht ein Beispiel des Gruppierens der Speicherblöcke, welches durch die Steuerschaltung der 23 durchgeführt wird. Diese Steuerschaltung 500c kann einen Befehlsdekoder 510, einen Adresspuffer 520, einen Steuersignalgenerator 530, einen Adresskomparator 540, ein Schlechter-Unterblock-Informationsregister 550, einen Adress-Re-Mapper 560c, einen Gruppeninformationsgenerator 570c und ein Register 580c aufweisen.
  • Die Steuerschaltung 500c der 23 unterscheidet sich von der Steuerschaltung 500a der 16 in dem Adress-Re-Mapper 550c, dem Gruppeninformationsgenerator 570c und dem Register 580c. Das Register 580c kann eine Referenz-Adressinformation RAI2, welche mit einem Abstand von jeder der ersten Durchkontaktierungsflächen EVA11, VA11, VA12 und EVA12 verbunden ist, speichern und kann die Referenz-Adressinformation RAI2 für den Gruppeninformationsgenerator 570c vorsehen. Der Gruppeninformationsgenerator 570c kann die Zeilenadresse R_ADDR und die Referenz-Adressinformation RAI2 empfangen, kann eine Gruppenadressinformation GAI3 erzeugen, welche eine Gruppe anzeigt, zu welcher ein Speicherblock, auf welchen durch die Zeilenadresse R_ADDR zugegriffen wird, von der Mehrzahl von Gruppen gehört, basierend auf einem Vergleich der Zeilenadresse R_ADDR und der Referenz-Adressinformation RAI2 und kann die Gruppenadressinformation GAI3 für den Adress-Re-Mapper 560c vorsehen.
  • Wenn beispielsweise das Übereinstimmungssignal MTS anzeigt, dass die Zeilenadresse R_ADDR nicht mit wenigstens einer der Schlechter-Unterblock-Zeilenadressen BR_ADDR übereinstimmt, gibt der Adress-Re-Mapper 560c die Zeilenadresse R_ADDR aus. Beispielsweise gibt, wenn das Übereinstimmungssignal MTS anzeigt, dass die Zeilenadresse R_ADDR mit wenigstens einer der Schlechter-Unterblock-Adresse BR_ADDR übereinstimmt, der Adress-Re-Mapper 560a die re-mappte Adresse RMR_ADDR durch ein Re-Mapping der Zeilenadresse R_ADDR aus.
  • Bezugnehmend auf 23 und 24 kann die Steuerschaltung 500c die Speicherblöcke BLKa-BLKr in Gruppen GRa, GRb und GRc basierend auf einem Abstand von jeder der ersten Durchkontaktierungsflächen EVA11, VA11, VA12 und EVA12 gruppieren, welche als Grenzen dienen, und kann ein Adress-Re-Mapping derart durchführen, dass wenigstens ein Unterblock eines zweiten Speicherblocks in einer ersten Gruppe in Antwort auf einen Defekt ausgewählt wird, welcher in einem Speicherblock auftritt, auf welchen durch die Zeilenadresse R_ADDR in einer ersten Gruppe der Mehrzahl von Gruppen zugegriffen wird. In 24 kann die Steuerschaltung 500c die Speicherblöcke BLKa-BLKf, welche zwischen den Durchkontaktierungsflächen EVA11 und VA11 angeordnet sind, in die Gruppe GRa gruppieren, kann die Speicherblöcke BLKg~BLKl, welche zwischen den Durchkontaktierungsflächen VA11 und VA12 angeordnet sind, in die Gruppe GRb gruppieren und kann die Speicherblöcke BLKm-BLKr, welche zwischen den Durchkontaktierungsflächen VA12 und EVA12 angeordnet sind, in die Gruppe GRc gruppieren.
  • Zusätzlich führt die Steuerschaltung 500c das Adress-Re-Mapping in einem ausgewählten Speicherblock in jeder der Gruppen Bodengruppe GRa, GRb und GRc und Abstand von den Rand-Durchgangsloch-Durchkontaktierungen THV12 und THV22 durch.
  • 25A bis 25E veranschaulichen, dass die Steuerschaltung in 3 ein Adress-Re-Mapping durchführt. Das Speicherzellarray 100 weist eine Mehrzahl von Speicherblöcken BLK1-BLK100 auf, und jeder der Speicherblöcke BLK1-BLK100 weist einen entsprechenden einen von ersten Unterblöcke SB1a~SB100a und einen entsprechenden einen von zweiten Unterblöcken SB1b~SB100b auf. Die ersten Unterblöcke SB1a-SB100a können eine erste Kachel TL1 bilden und können in einer ersten vertikalen Struktur enthalten sein, und die zweiten Unterblöcke SB1b~SB100b können eine zweite Kachel TL2 bilden und können in einer zweiten vertikalen Struktur enthalten sein. Der Unterblock SB1b kann ein anfänglicher schlechter Block ITBB sein. Die Steuerschaltung 500 kann die Speicherblöcke BLK1-BLK100 in eine Mehrzahl von Gruppen basierend auf einem davon gruppieren, ob die Speicherblöcke nahe zu einer Durchkontaktierungsfläche sind, einem Abstand von der Rand-Durchgangsloch-Durchkontaktierung und Durchkontaktierungsflächen.
  • Bezugnehmend auf 25B und 25C tritt ein Defekt in einem Speicherblock (einem ersten Speicherblock) BLK5 während des Betriebs der nichtflüchtigen Speichervorrichtung 50 auf. Die Steuerschaltung 500 überprüft, ob der Defekt in jedem der Unterblöcke SB5a und SB5b in dem Speicherblock BLK5 auftritt und bestimmt den Unterblock SB5a als „Passieren“ bzw. „bestanden“ und den Unterblock SB5b als „Misslungen“ bzw. „nicht bestanden“. Der Unterblock SB5b des Speicherblocks BLK5 ist als ein Laufzeit-Schlechter-Block (RTBB) repräsentiert.
  • Bezugnehmend auf 25D führt die Steuerschaltung 500, wenn ein Zugriff auf den ersten Speicherblock BLK5 angefordert wird, ein Adress-Re-Mapping derart durch, dass der Unterblock SB5b des ersten Speicherblocks BLK5 durch einen Unterblock SB4b eines zweiten Speicherblocks BLK4 ersetzt wird RPL in einer Gruppe, zu welcher der erste Speicherblock BLK5 gehört. Das heißt, dass die Steuerschaltung 500 eine erste Adresse re-mappt, um auf den Unterblock SB5b des ersten Speicherblocks BLK5 zuzugreifen, um eine erste re-mappte Adresse zu erzeugen, um auf den Unterblock SB4b des zweiten Speicherblocks BLK4 zuzugreifen.
  • Bezugnehmend auf 25E führt die Steuerschaltung 500, wenn ein zusätzlicher Defekt in dem Unterblock SB5a des ersten Speicherblocks BLK5 auftritt, und ein Zugriff auf den ersten Speicherblock BLK5 angefordert wird, ein Adress-Re-Mapping derart durch, dass der Unterblock SB5a des ersten Speicherblocks BLK5 durch einen Unterblock SB3a eines dritten Speicherblocks BLK3 ersetzt wird RPL in einer Gruppe, zu welcher der erste Speicherblock BLK5 gehört. Das heißt, dass die Steuerschaltung 500 eine erste Adresse re-mappt, um auf den Unterblock SB5a des ersten Speicherblocks BLK5 zuzugreifen, um eine zweite re-mappte Adresse zu erzeugen, um auf den Unterblock SB4c des dritten Speicherblocks BLK3 zuzugreifen.
  • 26 ist ein Blockschaltbild, welches eine Festkörperplatte oder ein Festkörperlaufwerk (SSD) veranschaulicht, welches nichtflüchtige Speichervorrichtungen gemäß beispielhaften Ausführungsformen aufweist. Bezugnehmend auf 26 weist ein SSD 1000 mehrere nichtflüchtige Speichervorrichtungen 1100 und einen SSD-Controller 1200 auf. Der SSD-Controller 1200 kann mit den nichtflüchtigen Speichervorrichtungen 1100 durch mehrere Kanäle CH1, CH2, CH3, ... CHi verbunden sein. Der SSD-Controller 1200 kann einen oder mehrere Prozessoren 1210, einen Pufferspeicher 1220, eine Fehlerkorrekturcode (ECC)-Schaltung 1230, eine Hostschnittstelle 1250 und eine nichtflüchtige Speicherschnittstelle 1260 aufweisen.
  • Der Pufferspeicher 1220 kann Daten speichern, welche verwendet werden, um den SSD-Controller 1200 zu betreiben bzw. zu treiben. Der Pufferspeicher 1220 kann mehrere Speicherleitungen aufweisen, von welchen jede Daten oder einen Befehl speichert. Die ECC-Schaltung 1230 kann Fehlerkorrekturcodewerte von Daten berechnen, welche während einer Programmieroperation zu programmieren sind, und kann einen Fehler von gelesenen Daten unter Verwendung eines Fehlerkorrekturcodewertes während einer Leseoperation korrigieren. In einer Datenwiederherstellungsoperation kann die ECC-Schaltung 1230 einen Fehler von Daten korrigieren, welche aus den nichtflüchtigen Speichervorrichtungen 1100 wiederhergestellt werden. Die Hostschnittstelle 1250 kann eine Schnittstelle mit einer externen Vorrichtung vorsehen. Die nichtflüchtige Speicherschnittstelle 1260 kann eine Schnittstelle mit den nichtflüchtigen Speichervorrichtungen 1100 vorsehen. Jede der nichtflüchtigen Speichervorrichtungen 1100 kann die nichtflüchtige Speichervorrichtung gemäß beispielhaften Ausführungsformen sein und kann optional mit einer externen Hochspannung VPP versorgt werden.
  • Eine nichtflüchtige Speichervorrichtung oder Speichereinrichtung gemäß beispielhaften Ausführungsformen kann unter Verwendung verschiedener Package-Typen oder Package-Konfigurationen eingehäust sein. Die vorliegende Offenbarung kann auf verschiedene elektronische Vorrichtungen einschließlich einer nichtflüchtigen Speichervorrichtung angewandt werden.
  • Das Voranstehende ist für beispielhafte Ausführungsformen veranschaulichend und darf nicht als hierfür beschränkend angesehen werden. Obwohl einige beispielhafte Ausführungsformen beschrieben wurden, werden Fachleute bereitwillig anerkennen, dass viele Modifikationen in den beispielhaften Ausführungsformen möglich sind, ohne materiell von den neuen Lehren und Vorteilen der vorliegenden Offenbarung abzuweichen. Demzufolge sind alle solchen Modifikationen beabsichtigt, um innerhalb des Umfangs der vorliegenden Offenbarung, wie er in den Ansprüchen definiert ist, enthalten zu sein.

Claims (17)

  1. Nichtflüchtige Speichervorrichtung (50, 50a), die Folgendes aufweist: ein unteres Substrat (L_SUB), welches einen Adressdekoder (600, 601, 603) und einen Seitenpufferschaltkreis (410, 411, 413) darin aufweist; ein erstes und ein zweites oberes Substrat (U_SUB_1, U_SUB_2) auf dem unteren (L_SUB) Substrat; ein Speicherzellarray (100), das Folgendes aufweist: eine erste vertikale Struktur (VS1) auf dem ersten oberen Substrat (U_SUB_1), wobei die erste vertikale Struktur (VS1) eine Mehrzahl von ersten Speicherunterblöcken (SBa1 - SBr1) darin hat, und eine erste Mehrzahl von Durchgangsloch-Durchkontaktierungen (THV1), welche sich wenigstens teilweise dorthin durch erstrecken; und eine zweite vertikale Struktur (VS2) auf dem zweiten oberen Substrat (U_SUB_2), wobei die zweite vertikale Struktur (VS2) eine Mehrzahl von zweiten Speicherunterblöcken (SBa2 - SBr2) darin hat und eine zweite Mehrzahl von Durchgangsloch-Durchkontaktierungen (THV2), welche sich wenigstens teilweise dorthin durch erstrecken; und eine Steuerschaltung (500, 500a, 500b, 500c), welche konfiguriert ist, um die ersten Speicherunterblöcke (SBa1 - SBr1) in eine Mehrzahl von Gruppen von Speicherunterblöcken gemäß ihrer Nähe zu der ersten Mehrzahl von Durchgangsloch-Durchkontaktierungen (THV1) zu gruppieren, und um ein Adress-Re-Mapping durch ein Ersetzen eines defekten einen der ersten Speicherunterblöcke (SBa1 - SBr1) durch einen nicht-defekten einen der ersten Speicherunterblöcke (SBa1 - SBr1) zu ersetzen in Abhängigkeit einer Bedingung, dass der nicht-defekte eine der ersten Speicherblöcke als ein Ersatz ausgewählt wird basierend auf seinem Einschluss in derselben Gruppe von Speicherblöcken wie der defekte eine der ersten Speicherunterblöcke (SBa1 - SBr1).
  2. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 1, wobei die Steuerschaltung (500, 500a, 500b, 500c) ferner konfiguriert ist, um den Adressdekoder (600, 601, 603) und den Seitenpufferschaltkreis (410, 411, 413) innerhalb des unteren Substrats (L_SUB) in Antwort auf einen Befehl und eine Adresse, welche durch die nichtflüchtige Speichervorrichtung (50, 50a) empfangen werden, zu steuern.
  3. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 2, wobei die Steuerschaltung (500, 500a, 500b, 500c) folgendes aufweist: ein Register (580a), welches konfiguriert ist, um Grenzadressinformation (BADI), welche mit der ersten Mehrzahl von Durchgangsloch-Durchkontaktierungen (THV1) verbunden ist, zu speichern; einen Gruppeninformationsgenerator (570a, 570b, 570c), welcher konfiguriert ist, um Gruppenadressinformation (GAI1, GAI2, GAI3) zu erzeugen, welche eine Gruppe anzeigt, zu welcher der erste Speicherblock (BLK1), welcher mit der Adresse verbunden ist, gehört, basierend auf der Adresse und der Grenzadressinformation (BADI); und einen Adress-Re-Mapper (560a, 560b, 560c), welcher konfiguriert ist, um eine erste re-mappte Adresse zu erzeugen, um auf den nicht-defekten einen der ersten Speicherunterblöcke (SBa1 - SBr1) durch ein Re-Mapping einer Adresse zuzugreifen, welche mit dem defekten einen der ersten Speicherunterblöcke (SBa1 - SBr1) verbunden ist, basierend auf der Gruppenadressinformation (GAI1, GAI2, GAI3).
  4. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 2, wobei die erste und die zweite vertikale Struktur (VS2) eine Mehrzahl von Bitleitungen (BL) darauf und eine Mehrzahl von Wortleitungen (WL) darin haben; wobei wenigstens einige der ersten Mehrzahl von Durchgangsloch-Durchkontaktierungen (THV1) elektrisch wenigstens einige der Bitleitungen (BL) mit Abschnitten des Seitenpufferschaltkreises (410, 411, 413) verbinden; und wobei wenigstens einige der ersten Mehrzahl von Durchgangsloch-Durchkontaktierungen (THV1) elektrisch wenigstens einige der Wortleitungen (WL) mit Abschnitten des Adressdekoderschaltkreises verbinden.
  5. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 1, wobei die erste vertikale Struktur (VS1) eine Mehrzahl von Kanallöchern (CH) von einem ungleichen Durchmesser darin hat; und wobei die Durchmesser der Kanallöcher (CH) gemäß ihrer jeweiligen Position innerhalb der ersten vertikalen Struktur (VS1) variieren.
  6. Nichtflüchtige Speichervorrichtung (50, 50a) die Folgendes aufweist: ein erstes Halbleitersubstrat, welches ein Speicherzellarray (100) darauf hat, welches eine erste vertikale Struktur (VS1) aufweist, wobei die erste vertikale Struktur (VS1) eine Mehrzahl von ersten Speicherunterblöcken (SBa1 - SBr1) darin aufweist, und eine erste Mehrzahl von Durchgangsloch-Durchkontaktierungen (THV1), welche sich wenigstens teilweise dorthindurch erstreckt; und eine Steuerschaltung (500, 500a, 500b, 500c), welche konfiguriert ist, um: (i) die ersten Speicherunterblöcke (SBa1 - SBr1) in eine Mehrzahl von Gruppen von Speicherunterblöcken gemäß ihrer Schwellspannungscharakteristiken zu gruppieren, welche eine Funktion ihrer relativen physikalischen Platzierung innerhalb der ersten vertikalen Struktur (VS1) sind, und (ii) ein Adress-Re-Mapping durch ein Ersetzen eines defekten einen der ersten Speicherunterblöcke (SBa1 - SBr1) mit einem nicht-defekten einen der ersten Speicherunterblöcke (SBa1 - SBr1) durchzuführen, in Abhängigkeit von einer Bedingung, dass der nicht-defekte eine der ersten Speicherunterblöcke (SBa1 - SBr1) als ein Ersatz ausgewählt wird basierend auf seinem Einschluss in derselben Gruppe von Speicherblöcken wie der defekte eine der ersten Speicherunterblöcke (SBa1 - SBr1).
  7. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 6, wobei die nichtflüchtige Speichervorrichtung (50, 50a) eine Cell-Over-Periphery (COP)-Struktur hat, welche ein zweites Halbleitersubstrat aufweist, welches einen Adressdekoder (600, 601, 603) und einen Seitenpufferschaltkreis (410, 411, 413) darin aufweist; und wobei eine Schnittstelle zwischen dem zweiten Halbleitersubstrat und dem ersten Halbleitersubstrat sich zwischen dem Adressdekoder (600, 601, 603) und dem Seitenpufferschaltkreis (410, 411, 413) und dem Speicherzellarray (100) erstreckt.
  8. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 7, wobei das Speicherzellarray (100) eine Mehrzahl von Kanallöchern (CH) von einem ungleichen Durchmesser darin hat; und wobei die Durchmesser der Kanallöcher (CH) gemäß ihrer jeweiligen Position innerhalb des Speicherzellarray (100) variieren.
  9. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 6, wobei das Speicherzellarray (100) eine Mehrzahl von Kanallöchern (CH) von einem ungleichen Durchmesser darin hat; und wobei die Durchmesser der Kanallöcher (CH) gemäß ihrer jeweiligen Position innerhalb des Speicherzellarray (100) variieren.
  10. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 9, wobei nichtflüchtige Speicherzellen (MC1 -MC12) innerhalb des Speicherzellarray (100) eine Gate-All-Around-Struktur haben.
  11. Nichtflüchtige Speichervorrichtung (50, 50a), die folgendes aufweist: eine erste Halbleiterschicht (L1), welche eine Mehrzahl von Wortleitungen (WL) aufweist, welche sich in einer ersten Richtung erstrecken, eine Mehrzahl von Bitleitungen (BL), welche sich in einer zweiten Richtung erstrecken, ein erstes und ein zweites oberes Substrat (U_SUB_2) benachbart zueinander in der ersten Richtung und ein Speicherzellarray (100), wobei das Speicherzellarray (100) eine erste vertikale Struktur (VS1) auf dem ersten oberen Substrat (U_SUB_1) und eine zweite vertikale Struktur (VS2) auf dem zweiten oberen Substrat (U_SUB_2) aufweist, wobei die erste vertikale Struktur (VS1) eine Mehrzahl von ersten Unterblöcken (SBa1 - SBr1) aufweist, und die zweite vertikale Struktur (VS2) eine Mehrzahl von zweiten Unterblöcken (SBa2 - SBr2), welche den ersten Unterblöcken (SBa1 - SBr1) entsprechen, aufweist; eine zweite Halbleiterschicht (L2) unter der ersten Halbleiterschicht (L1) in einer dritten Richtung rechtwinklig zu der ersten und zweiten Richtung, wobei die zweite Halbleiterschicht (L2) ein unteres Substrat (L_SUB) aufweist, welches eine Mehrzahl von Adressdekodern (600, 601, 603) aufweist, und eine Mehrzahl von Seitenpufferschaltungen (410, 411, 413), welche das Speicherzellarray (100) steuern; und eine Steuerschaltung (500, 500a, 500b, 500c), welche konfiguriert ist, um die Adressdekoder (600, 601, 603) und die Seitenpufferschaltungen (410, 411, 413) basierend auf einem Befehl einer Adresse von außerhalb zu steuern, wobei die erste vertikale Struktur (VS1) erste Durchkontaktierungsflächen (EVA11, VA11, VA12, EVA12) aufweist, in welchen eine oder mehrere Durchgangsloch-Durchkontaktierungen (THV1) vorgesehen sind, und die ersten Durchkontaktierungsflächen (EVA11, VA11, VA12, EVA12) in der zweiten Richtung beabstandet sind, wobei die eine oder mehreren Durchgangsloch-Durchkontaktierungen (THV1) durch die erste vertikale Struktur (VS1) hindurchtreten, und die zweite vertikale Struktur (VS2) zweite Durchkontaktierungsflächen (EVA21, VA21, VA22, EVA22) aufweist, welche den ersten Durchkontaktierungsflächen (EVA11, VA11, VA12, EVA12) entsprechen, wobei die ersten Unterblöcke (SBa1 - SBr1) inmitten der ersten Durchkontaktierungsflächen (EVA11, VA11, VA12, EVA12) angeordnet sind, und die zweiten Unterblöcke (SBa2 - SBr2) inmitten der zweiten Durchkontaktierungsflächen (EVA21, VA21, VA22, EVA22) angeordnet sind, wobei die ersten Unterblöcke (SBa1 - SBr1) und die zweiten Unterblöcke (SBa2 - SBr2) Speicherblöcke bilden, und wobei die Steuerschaltung (500, 500a, 500b, 500c) konfiguriert ist, um die Speicherblöcke (BLK1 - BLK5, BLKa-BLKr) in eine Mehrzahl von Gruppen zu gruppieren basierend darauf, ob die Speicherblöcke nahe zu den ersten Durchkontaktierungsflächen (EVA11, VA11, VA12, EVA12) sind, und konfiguriert ist, um ein Adress-Re-Mapping durchzuführen derart, dass wenigstens ein Unterblock (SBa2 - SBr2) eines zweiten Speicherblocks (BLK2) in einer ersten Gruppe in Antwort auf einen Defekt ausgewählt wird, welcher in einem ersten Speicherblock (BLK1) in einer ersten Gruppe der Mehrzahl von Gruppen auftritt.
  12. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 11, wobei, wenn der erste Speicherblock (BLK1) einen ersten Unterblock (SBa1 - SBr1) und einen zweiten Unterblock (SBa1 - SBr1) aufweist, die Steuerschaltung (500, 500a, 500b, 500c) konfiguriert ist, um das Adress-Re-Mapping derart durchzuführen, dass der zweite Unterblock (SBa2 - SBr2) des ersten Speicherblocks (BLK1) durch einen zweiten Unterblock (SBa2 - SBr2) des zweiten Speicherblocks (BLK2) in Antwort auf einen Defekt, welcher in dem zweiten Unterblock (SBa2 - SBr2) des ersten Speicherblocks (BLK1) auftritt, ersetzt wird.
  13. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 11, wobei die Steuerschaltung (500, 500a, 500b, 500c) konfiguriert ist, um das Adress-Re-Mapping derart durchzuführen, dass der erste Unterblock (SBa1 - SBr1) des ersten Speicherblocks (BLK1) durch einen ersten Unterblock (SBa1 - SBr1) eines dritten Speicherblocks (BLK3) in der ersten Gruppe in Antwort auf einen Defekt, welcher in dem ersten Unterblock (SBa1 - SBr1) des ersten Speicherblocks (BLK1) auftritt, ersetzt wird.
  14. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 11, wobei die Steuerschaltung (500, 500a, 500b, 500c) folgendes aufweist: ein Register (580a), welches konfiguriert ist, um Grenzadressinformation (BADI), welche mit der einen oder den mehreren ersten Durchkontaktierungsflächen (EVA11, VA11, VA12, EVA12) verbunden ist, zu speichern; einen Gruppeninformationsgenerator (570a, 570b, 570c), welcher konfiguriert ist, um eine Gruppenadressinformation (GAI1, GAI2, GAI3) zu erzeugen, welche eine Gruppe anzeigt, zu welcher ein Speicherblock (BLK1 - BLK5, BLKa - BLKr), auf welchen durch die Adresse zugegriffen wird, gehört, von der Mehrzahl von Gruppen, basierend auf der Adresse und der Grenzadressinformation (BADI); und einen Adress-Re-Mapper (560a, 560b, 560c), welcher konfiguriert ist, um eine erste re-mappte Adresse zu erzeugen, um auf einen Unterblock (SBa1 - SBr1, SBa2 - SBr2) des zweiten Speicherblocks (BLK1) zuzugreifen durch ein Re-Mapping einer ersten Adresse, um auf den ersten Speicherblock (BLK1) zuzugreifen, basierend auf der Adresse und der Gruppenadressinformation (GAI1, GAI2, GAI3).
  15. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 14, wobei der Adress-Re-Mapper (560a, 560b, 560c) konfiguriert ist, um die erste Adresse zu re-mappen, um eine zweite re-mappte Adresse zu erzeugen, um auf Unterblöcke (SBa1 - SBr1, SBa2 - SBr2) eines zweiten Speicherblocks (BLK2) in der ersten Gruppe in Antwort darauf zuzugreifen, dass wenigstens zwei Unterblöcke (SBa1 - SBr1) in dem ersten Speicherblock (BLK1) Defekte haben.
  16. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 11, wobei die zweite Halbleiterschicht (L2) einen ersten, einen zweiten, einen dritten und einen vierten Bereich (R1 - R4) aufweist, welche entlang der ersten und zweiten Richtung an einem Punkt, welcher das Speicherzellarray (100) in der dritten Richtung überlappt, unterteilt sind, wobei der erste und zweite Bereich (R1, R2) benachbart zueinander in der ersten Richtung sind, und der zweite und dritte Bereich (R3, R4) benachbart zueinander in der zweiten Richtung sind, wobei die Seitenpufferschaltungen (410, 411, 413) eine erste Seitenpufferschaltung (411) aufweisen, welche in dem ersten Bereich (R1) platziert ist, und wobei eine zweite Seitenpufferschaltung (413) in dem dritten Bereich (R3) platziert ist.
  17. Nichtflüchtige Speichervorrichtung (50, 50a) nach Anspruch 11, wobei wenigstens ein erster Abschnitt der Durchgangsloch-Durchkontaktierungen (THV1, THV2) wenigstens irgendeinen Abschnitt der Bitleitungen (BL) mit wenigstens irgendeinem Abschnitt der Seitenpufferschaltungen (410, 411, 413) verbindet, und wobei wenigstens ein zweiter Abschnitt der Durchgangsloch-Durchkontaktierungen (THV1, THV2) wenigstens irgendeinen Abschnitt der Wortleitungen (WL) mit wenigstens irgendeinem Abschnitt der Adressdekoder (600, 601, 603) verbindet.
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