KR20110105256A - 적층 구조를 갖는 반도체 메모리 장치 및 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법 - Google Patents

적층 구조를 갖는 반도체 메모리 장치 및 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법 Download PDF

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KR20110105256A KR1020100024405A KR20100024405A KR20110105256A KR 20110105256 A KR20110105256 A KR 20110105256A KR 1020100024405 A KR1020100024405 A KR 1020100024405A KR 20100024405 A KR20100024405 A KR 20100024405A KR 20110105256 A KR20110105256 A KR 20110105256A
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황홍선
강상범
이원석
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삼성전자주식회사
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Abstract

적층 구조의 반도체 메모리 장치가 개시된다. 적층 구조의 반도체 메모리 장치는 반도체 기판 및 반도체 기판 위에 역 쐐기 형태로 적층되고 서로 다른 리던던시 사이즈를 갖는 복수의 메모리 셀 어레이 층을 포함한다. 적층 구조의 반도체 메모리 장치의 리페어 방법은 층 리페어를 포함한다. 따라서, 반도체 메모리 장치는 층 간 수직 연결에 필요한 공간을 용이하게 확보할 수 있고, 사이즈가 작고 수율이 높다.

Description

적층 구조를 갖는 반도체 메모리 장치 및 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법{STACKED MEMORY DEVICE AND METHOD OF REPAIRING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 적층 구조를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 데 사용되며, 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 휘발성 반도체 메모리 장치는 커패시터의 충전 또는 방전에 의해 데이터가 저장된다. RAM(Random Access Memory) 등의 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단되면 데이터는 손실된다. 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다.
비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 반도체 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용에서 프로그램 및 데이터를 저장하는 데 사용된다.
반도체 메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이며 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로서는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory) 등이 있다. 차세대 메모리 장치를 구성하는 물질들의 공통점은 전류 또는 전압에 따라 그 저항 값이 가변되며, 전류 또는 전압이 사라져도 그 저항 값을 그대로 유지하는 비휘발성 특성으로 리프레쉬가 필요 없다는 것이다.
이러한 저항성 메모리 장치에서, 단위 메모리 셀은 하나의 가변저항 소자와 하나의 스위칭 소자로 이루어지고, 가변저항 소자는 비트 라인과 스위칭 소자 사이에 연결되며, 스위칭 소자는 일반적으로 가변저항 소자와 워드 라인 사이에 연결된다. 저항성 메모리 장치는 이러한 단위 메모리 셀들로 구성된 가변 저항 메모리 셀 어레이를 포함한다.
저항성 메모리 장치는 메모리 셀을 구성하는 가변저항 소자의 종류에 따라 PRAM, RRAM, MRAM 등으로 분류될 수 있다. 예를 들어, 가변저항 소자가 상변화(phase change) 물질로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 가변저항 소자가 상부 전극, 하부 전극, 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 가변저항 소자가 자성체의 상부 전극, 자성체의 하부 전극, 및 그 사이에 있는 자성체(magnetic material)로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
최근, 작은 칩 사이즈에 많은 용량을 집적하기 위해 반도체 기판 위에 3차원적으로 메모리 셀 어레이 층들을 적층하는 저항성 메모리 장치에 대한 연구가 진행되고 있다.
본 발명의 목적은 역 쐐기 형태로 적층되고 서로 다른 리던던시 사이즈를 갖는 복수의 메모리 셀 어레이 층을 포함하는 적층 구조의 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 적층 구조의 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 적층 구조의 반도체 메모리 장치의 리페어 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 적층 구조의 반도체 메모리 장치는 반도체 기판 및 상기 반도체 기판 위에 적층되어 있으며, 제 k(k는 양의 정수) 메모리 셀 어레이 층이 제 k+1 메모리 셀 어레이 층보다 작은 면적을 갖고 서로 다른 리던던시 사이즈를 갖는 복수의 메모리 셀 어레이 층을 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들은 각각 동일한 크기를 갖는 노말(normal) 셀 어레이 영역을 갖고 상기 반도체 기판으로부터 멀어질수록 큰 크기를 갖는 리던던트(redundant) 셀 어레이 영역을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들은 상기 반도체 기판으로부터의 거리가 증가함에 따라 상기 메모리 셀 어레이 층들 각각에 포함된 리던던트 셀 어레이 영역의 크기가 일정한 비율로 증가할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들 각각의 상기 역 쐐기 형태로 형성된 부분에는 리던던트(redundant) 셀 어레이 영역이 위치할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들 각각의 중심선에서 왼쪽 바깥부분 또는 오른쪽 바깥부분이 상기 역 쐐기 형태를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들 각각의 중심선에서 왼쪽 바깥부분 또는 오른쪽 바깥부분에 리던던트(redundant) 셀 어레이 영역이 위치할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들 각각의 중심선에서 왼쪽 바깥부분 및 오른 쪽 바깥부분이 상기 역 쐐기 형태를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들 각각의 제1 중심선에서 왼쪽 바깥부분, 및 상기 제1 중심선에 수직인 제 2 중심선에서 왼쪽 바깥부분이 상기 역 쐐기 형태를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들 각각의 제1 중심선에서 왼쪽 바깥부분과 오른쪽 바깥부분, 및 상기 제1 중심선에 수직인 제 2 중심선에서 왼쪽 바깥부분과 오른쪽 바깥부분이 상기 역 쐐기 형태를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들은 각각 수직 연결라인들이 배열되어 있는 비아(VIA) 영역에 의해 구분된 복수의 메모리 블록들을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비아(VIA) 영역에 의해 구분된 두 메모리 블록의 마주보는 면의 부분에는 동일한 종류의 리던던트(redundant) 셀 어레이가 배치될 수 있다.
본 발명의 하나의 실시예에 의하면, 층별 리페어(repair)가 필요한 경우, 결함 있는 메모리 셀 어레이 층과 동일한 블록에 속한 메모리 셀 어레이 층들의 층 어드레스를 새로운 층 어드레스로 치환할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 결함 있는 메모리 셀 어레이 층의 어드레스는 최상위 어드레스로 치환될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 새로운 층 어드레스는 메모리 셀 어레이 층들 각각의 층 어드레스와 결함 있는 메모리 셀 어레이 층의 어드레스에 대해 배타적 비논리합(XNOR) 연산을 수행하여 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 결함 있는 메모리 셀 어레이 층을 리페어하기 위한 블록 리던던트 셀 어레이 영역은 상기 메모리 셀 어레이 층들 각각의 주변 회로 영역에 위치할 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 적층 구조의 반도체 메모리 장치를 포함한다.
메모리 컨트롤러는 어드레스 신호 및 커맨드 신호를 발생하고, 적층 구조의 반도체 메모리 장치는 상기 어드레스 신호 및 상기 커맨드 신호에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력한다. 상기 적층 구조의 반도체 메모리 장치는 반도체 기판, 및 상기 반도체 기판 위에 적층되어 있으며, 제 k(k는 양의 정수) 메모리 셀 어레이 층이 제 k+1 메모리 셀 어레이 층보다 작은 면적을 갖고 서로 다른 리던던시 사이즈를 갖는 복수의 메모리 셀 어레이 층을 포함한다.
본 발명의 하나의 실시형태에 따른 적층 구조의 반도체 메모리 장치의 리페어 방법은 리던던트 로우 메모리 셀 어레이와 리던던트 칼럼 메모리 셀 어레이를 사용하여 결함 셀들(defected cells)을 리페어하는 단계, 및 층 리페어(repair)가 필요한 경우, 결함 있는 메모리 셀 어레이 층과 동일한 블록에 포함된 메모리 셀 어레이 층들의 층 어드레스들을 새로운 층 어드레스들로 치환하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들의 층 어드레스들을 새로운 층 어드레스들로 치환하는 단계는 상기 메모리 셀 어레이 층들 각각의 층 어드레스와 결함 있는 메모리 셀 어레이 층의 어드레스에 대해 배타적 비논리합(XNOR) 연산을 수행하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 적층 구조의 반도체 메모리 장치의 리페어 방법은 제 1 메모리 셀 어레이 층에 메모리 셀에 결함이 발생했을 때 상기 제 1 메모리 셀 어레이 층에 있는 리던던트 셀 어레이를 사용하여 상기 결함 셀들을 리페어(repair)할 수 있다.
본 발명의 하나의 실시예에 의하면, 적층 구조의 반도체 메모리 장치의 리페어 방법은 노말 셀 어레이 층들의 층 어드레스 순서와 리던던트 셀 어레이 층들의 층 어드레스 순서가 다를 수 있다.
본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치는 역 쐐기 형태로 적층되고 서로 다른 리던던시 사이즈를 갖는 복수의 메모리 셀 어레이 층을 포함한다. 따라서, 적층 구조의 반도체 메모리 장치는 수직 연결라인들(VIA)을 형성할 영역을 용이하게 확보할 수 있으며 반도체 기판의 사이즈를 줄일 수 있다. 따라서, 적층 구조의 반도체 메모리 장치는 작은 사이즈를 갖는다. 적층 구조의 반도체 메모리 장치는 메모리 셀 어레이 층들은 각각 동일한 크기를 갖는 노말(normal) 셀 어레이 영역을 갖고 반도체 기판으로부터 멀어질수록 큰 크기를 갖는 리던던트(redundant) 셀 어레이 영역을 갖는다. 따라서, 적층 구조의 반도체 메모리 장치는 디코딩이 용이하다. 본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치의 리페어 방법은 로우 리페어, 칼럼 리페어뿐만 아니라 층 리페어를 수행함으로써 수율을 향상시킬 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 동작을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 3차원 구조를 나타내는 투시도이다.
도 3은 도 2에 도시된 적층 구조의 반도체 메모리 장치에 포함된 메모리 셀 어레이 층의 하나의 예를 나타내는 회로도이다.
도 4는 도 2에 도시된 적층 구조의 반도체 메모리 장치의 수직 구조의 하나의 예를 나타내는 I-I'을 따라 절단한 단면도이다.
도 5는 도 4에 도시된 적층 구조의 반도체 메모리 장치를 구성하는 하나의 메모리 셀 어레이 층의 레이아웃을 나타내는 평면도이다.
도 6은 도 2에 도시된 적층 구조의 반도체 메모리 장치의 수직 구조의 다른하나의 예를 나타내는 I-I'을 따라 절단한 단면도이다.
도 7은 도 6에 도시된 적층 구조의 반도체 메모리 장치를 구성하는 하나의 메모리 셀 어레이 층의 레이아웃을 나타내는 평면도이다.
도 8 및 도 9는 도 2에 도시된 적층 구조의 반도체 메모리 장치를 구성하는 하나의 메모리 셀 어레이 층의 레이아웃들의 예를 나타내는 평면도들이다.
도 10은 복수의 블록들로 구성된 메모리 셀 어레이 층들을 갖는 적층 구조의 반도체 메모리 장치에서 리던던시 회로 배치의 하나의 예를 나타내는 투시도이다.
도 11은 메모리 셀 어레이 층 별 리페어(z-address repair)할 경우, 층 어드레스 교환(layer address swap) 과정을 나타내는 표이다.
도 12는 도 11의 표에 도시된 층 어드레스 교환을 구현하기 위한 리오더링 회로의 하나의 예를 나타내는 회로도이다.
도 13은 블록 리던던트 셀 어레이가 주변 회로 영역(PERIPHERAL REGION)에 배치된 반도체 메모리 장치의 메모리 셀 어레이의 하나의 예를 나타내는 평면도이다.
도 14는 도 13에 있는 블록 리던던트 셀 어레이의 구성의 하나의 예를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 적층 구조를 갖는 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 16은 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법을 나타내는 흐름도이다.
도 17은 도 16의 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법에 있어서, 메모리 셀 어레이 층들의 층 어드레스들을 새로운 층 어드레스들로 치환하는 방법의 하나의 예를 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 동작을 설명하기 위한 블록도이다.
도 1을 참조하면, 적층 구조의 반도체 메모리 장치(1000)는 입출력 회로(1100), 제어 회로(1200), 로우 디코더(1400), 칼럼 디코더(1450) 및 적층 메모리 셀 어레이(1500)를 포함한다.
제어 회로(1200)는 어드레스 신호(ADD) 및 프로그램 정보에 기초하여 메모리 셀 어레이 층들의 프로그램 모드를 설정하고, 어드레스 신호(ADD)의 타이밍과 전압 레벨을 제어하여 로우 제어신호(CONX)와 칼럼 제어신호(CONY)를 발생시키고, 로우 제어신호(CONX) 및 칼럼 제어신호(CONY)에 기초하여 층 선택신호(SEL_LAYER)를 발생시킨다.
로우 디코더(1400)는 로우 제어신호(CONX) 및 층 선택신호(SEL_LAYER)를 디코딩하여 워드라인 구동신호(WL0~WLn)를 발생시키고, 워드라인 구동신호(WL0~WLn)를 적층 메모리 셀 어레이(1500)에 제공한다. 칼럼 디코더(1450)는 칼럼 제어신호(CONY) 및 층 선택신호(SEL_LAYER)를 디코딩하여 칼럼 선택신호(SEL_CO)를 발생시키고, 칼럼 선택신호(SEL_CO)를 적층 메모리 셀 어레이(1500)에 제공한다. 입출력 회로(1100)는 센스 앰프 및 기입 구동회로를 포함하며, 기입 동작 모드에서 칼럼 제어신호(CONY) 및 층 선택신호(SEL_LAYER)에 응답하여 입력 데이터(DI)를 적층 메모리 셀 어레이(1500)에 제공한다. 또한, 입출력 회로(1100)는 독출 동작 모드에서 칼럼 제어신호(CONY) 및 층 선택신호(SEL_LAYER)에 응답하여 비트라인의 전압을 센싱하고 증폭하여 출력 데이터(DO)를 발생시킨다.
적층 구조의 메모리 셀 어레이(1500)는 후술하는 바와 같이, 역 쐐기 형태로 적층되고 서로 다른 리던던시 사이즈를 갖는 복수의 메모리 셀 어레이 층을 포함한다.
도 2는 도 1에 도시된 반도체 메모리 장치(1000)의 3차원 구조를 나타내는 투시도이다.
도 2를 참조하면, 반도체 메모리 장치(1000a)는 반도체 기판(1510), 및 메모리 셀 어레이 층들(1520, 1530, 1540, 1550)을 포함한다.
반도체 기판(1510)은 디코더(decoder) 등의 기능 회로를 갖는다. 메모리 셀어레이 층들(1520, 1530, 1540, 1550)은 후술하는 바와 같이, 반도체 기판(1510) 위에 역 쐐기 형태로 적층되고 서로 다른 리던던시 사이즈를 갖는다.
도 1에 도시된 반도체 메모리 장치(1000)의 적층 메모리 셀 어레이(1500)는 도 2의 메모리 셀 어레이 층들(1520, 1530, 1540, 1550)에 대응하고, 입출력 회로(1100), 제어 회로(1200), 로우 디코더(1400) 및 칼럼 디코더(1450)는 반도체 기판(1510) 내에 형성될 수 있다.
도 1에서, 적층 메모리 셀 어레이(1500)는 도 2의 메모리 셀 어레이 층들(1520, 1530, 1540, 1550) 내에 형성될 수 있고, 입출력 회로(1100), 제어 회로(1200), 로우 디코더(1400), 칼럼 디코더(1450)는 도 2의 반도체 기판(1510) 내에 형성될 수 있다.
도 3은 도 2에 도시된 적층 구조의 반도체 메모리 장치(1000a)에 포함된 메모리 셀 어레이 층의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이 층(MCA)(1501)에는 비트라인들(BL0~BLm)과 워드라인들(WL0~WLn)이 배열되어 있다. 메모리 셀 어레이 층(MCA)은 크로스 포인트(cross-point) 구조를 가지며, 하나의 비트라인과 하나의 워드라인이 교차하는 지점에 메모리 셀이 위치한다. 도 3에 도시된 메모리 셀은 서로 직렬 연결된 하나의 저항성 소자와 하나의 다이오드를 포함할 수 있다.
도 4는 도 2에 도시된 적층 구조의 반도체 메모리 장치(1000a)의 수직 구조의 하나의 예를 나타내는 I-I'을 따라 절단한 단면도이다.
도 4를 참조하면, 반도체 메모리 장치(1000b)는 반도체 기판(1510) 및 메모리 셀 어레이 층들(1520, 1530, 1540, 1550)을 포함한다.
반도체 기판(1510)은 디코더(1511)를 포함하고, 메모리 셀 어레이 층(1520)은 셀 어레이 영역(1521)을 포함하고, 메모리 셀 어레이 층(1530)은 셀 어레이 영역(1531)을 포함 한다. 메모리 셀 어레이 층(1540)은 셀 어레이 영역(1541)을 포함하고, 메모리 셀 어레이 층(1550)은 셀 어레이 영역(1551)을 포함한다. 메모리 셀 어레이 층들(1520, 1530, 1540, 1550)은 반도체 기판(1510) 위에 적층되어 있다.
셀 어레이 영역(1521)은 노말 셀 어레이 영역(1521a)과 리던던트 셀 어레이 영역(1521b)를 포함하고, 셀 어레이 영역(1531)은 노말 셀 어레이 영역(1531a)과 리던던트 셀 어레이 영역(1531b)를 포함한다. 셀 어레이 영역(1541)은 노말 셀 어레이 영역(1541a)과 리던던트 셀 어레이 영역(1541b)를 포함하고, 셀 어레이 영역(1551)은 노말 셀 어레이 영역(1551a)과 리던던트 셀 어레이 영역(1551b)를 포함한다.
반도체 메모리 장치(1000b)는 수평 연결라인들과 수직 연결라인들을 통해 메모리 셀 어레이 층들(1520, 1530, 1540, 1550)에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판(1510) 내에 형성된 디코더(1511)와 전기적으로 연결한다.
셀 어레이 영역(1521)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC1), 수직 연결라인(VC1) 및 수평 연결라인(HC5)을 통해 반도체 기판(1510) 내에 형성된 디코더(1511)와 전기적으로 연결된다. 셀 어레이 영역(1531)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC2), 수직 연결라인(VC2) 및 수평 연결라인(HC6)을 통해 반도체 기판(1510) 내에 형성된 디코더(1511)와 전기적으로 연결된다.
셀 어레이 영역(1541)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC3), 수직 연결라인(VC3) 및 수평 연결라인(HC7)을 통해 반도체 기판(1510) 내에 형성된 디코더(1511)와 전기적으로 연결된다. 셀 어레이 영역(1551)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC4), 수직 연결라인(VC4) 및 수평 연결라인(HC8)을 통해 반도체 기판(1510) 내에 형성된 디코더(1511)와 전기적으로 연결된다.
실제로, 수직 연결라인들(VC1, VC2, VC3, VC4)은 각각 복수의 라인들로 구성될 수 있으며, 비아(VIA) 공정으로 형성될 수 있다.
수평 연결라인들(HC1,HC2, HC3, HC4)은 반도체 기판(1510) 내에 형성되고, 수평 연결라인(HC5)은 메모리 셀 어레이 층(1520) 내에 형성되고, 수평 연결라인(HC6)은 메모리 셀 어레이 층(1530) 내에 형성된다. 수평 연결라인(HC7)은 메모리 셀 어레이 층(1540) 내에 형성되고, 수평 연결라인(HC8)은 메모리 셀 어레이 층(1550) 내에 형성된다.
도 4에 도시된 적층 구조의 반도체 메모리 장치(1000b)에서 메모리 셀 어레이 층들은 반도체 기판(1510) 위에 역 쐐기 형태로 적층되고 서로 다른 리던던시 사이즈를 갖는다.
메모리 셀 어레이 층들(1520, 1530, 1540, 1550) 각각에 포함된 노말 셀 어레이 영역들(1521a, 1531a, 1541a, 1551a)은 모두 동일한 크기를 가질 수 있으며, 리던던트(redundant) 셀 어레이 영역들(1521b, 1531b, 1541b, 1551b)은 반도체 기판(1510)으로부터 멀어질수록 크기가 증가한다. 메모리 셀 어레이 층들(1520, 1530, 1540, 1550)은 반도체 기판(1510)으로부터의 거리가 증가함에 따라 상기 메모리 셀 어레이 층들(1520, 1530, 1540, 1550) 각각에 포함된 리던던트 셀 어레이 영역(1521b, 1531b, 1541b, 또는 1551b)의 크기가 일정한 비율로 증가할 수 있다.
도 5는 도 4에 도시된 적층 구조의 반도체 메모리 장치(1000b)를 구성하는 하나의 셀 어레이 영역의 레이아웃을 나타내는 평면도이다.
도 5를 참조하면, 셀 어레이 영역(1521)은 셀 어레이 영역(1521a)과 리던던시 셀 어레이 영역(1521b)을 포함한다. 도 5의 예에서, 메모리 셀 어레이 층의 중심선에서 왼쪽 바깥부분에 리던던트(redundant) 셀 어레이 영역이 위치한다. 또한, 메모리 셀 어레이 층의 중심선에서 오른쪽 바깥부분에 리던던트(redundant) 셀 어레이 영역이 위치할 수도 있다. 리던던트 셀 어레이 영역(1521b)이 형성되는 부분은 쐐기 형태를 가질 수 있다.
도 6은 도 2에 도시된 적층 구조의 반도체 메모리 장치(1000a)의 수직 구조의 다른 하나의 예를 나타내는 I-I'을 따라 절단한 단면도이다.
도 6을 참조하면, 반도체 메모리 장치(1000c)는 반도체 기판(1510a) 및 메모리 셀 어레이 층들(1520a, 1530a, 1540a, 1550a)을 포함한다.
반도체 기판(1510a)은 디코더(1511a)를 포함하고, 메모리 셀 어레이 층(1520a)은 셀 어레이 영역(1523)을 포함하고, 메모리 셀 어레이 층(1530a)은 셀 어레이 영역(1533)을 포함 한다. 메모리 셀 어레이 층(1540a)은 셀 어레이 영역(1543)을 포함하고, 메모리 셀 어레이 층(1550a)은 셀 어레이 영역(1553)을 포함한다. 메모리 셀 어레이 층들(1520a, 1530a, 1540a, 1550a)은 반도체 기판(1510) 위에 적층되어 있다.
셀 어레이 영역(1523)은 노말 셀 어레이 영역(1523a)과 리던던트 셀 어레이 영역(1523b, 1523c)를 포함하고, 셀 어레이 영역(1533)은 노말 셀 어레이 영역(1533a)과 리던던트 셀 어레이 영역(1533b, 1533c)를 포함한다. 셀 어레이 영역(1543)은 노말 셀 어레이 영역(1543a)과 리던던트 셀 어레이 영역(1543b, 1543c)를 포함하고, 셀 어레이 영역(1553)은 노말 셀 어레이 영역(1553a)과 리던던트 셀 어레이 영역(1553b, 1553c)를 포함한다.
반도체 메모리 장치(1000c)는 수평 연결라인들과 수직 연결라인들을 통해 메모리 셀 어레이 층들(1520a, 1530a, 1540a, 1550a)에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판(1510a) 내에 형성된 디코더(1511a)와 전기적으로 연결한다.
셀 어레이 영역(1523)에 포함된 메모리 셀 선택 라인들은 수평 연결라인들(HC1, HC11, HC5, HC15) 및 수직 연결라인들(VC1, VC11)을 통해 반도체 기판(1510a) 내에 형성된 디코더(1511a)와 전기적으로 연결된다. 셀 어레이 영역(1533)에 포함된 메모리 셀 선택 라인들은 수평 연결라인들(HC2, HC12, HC6, HC16) 및 수직 연결라인들(VC2, VC12)을 통해 반도체 기판(1510a) 내에 형성된 디코더(1511a)와 전기적으로 연결된다.
셀 어레이 영역(1543)에 포함된 메모리 셀 선택 라인들은 수평 연결라인들(HC3, HC13, HC7, HC17) 및 수직 연결라인들(VC3, VC13)을 통해 반도체 기판(1510a) 내에 형성된 디코더(1511a)와 전기적으로 연결된다. 셀 어레이 영역(1553)에 포함된 메모리 셀 선택 라인들은 수평 연결라인들(HC4, HC14, HC8, HC18) 및 수직 연결라인들(VC4, VC14)을 통해 반도체 기판(1510a) 내에 형성된 디코더(1511a)와 전기적으로 연결된다.
수평 연결라인들(HC1, HC2, HC3, HC4) 및 수평 연결라인들(HC11,HC12, HC13, HC14)은 반도체 기판(1510a) 내에 형성되고, 수평 연결라인들(HC5, HC15)은 메모리 셀 어레이 층(1520a) 내에 형성되고, 수평 연결라인들(HC6, HC16)은 메모리 셀 어레이 층(1530a) 내에 형성된다. 수평 연결라인들(HC7, HC17)은 메모리 셀 어레이 층(1540a) 내에 형성되고, 수평 연결라인들(HC8, HC18)은 메모리 셀 어레이 층(1550a) 내에 형성된다.
도 6에 도시된 적층 구조의 반도체 메모리 장치(1000c)에서 메모리 셀 어레이 층들은 반도체 기판(1510a) 위에 역 쐐기 형태로 적층되고 서로 다른 리던던시 사이즈를 갖는다.
메모리 셀 어레이 층들(1520a, 1530a, 1540a, 1550a) 각각에 포함된 노말 셀 어레이 영역들(1523a, 1533a, 1543a, 1553a)은 모두 동일한 크기를 가질 수 있으며, 리던던트 셀 어레이 영역들(1523b, 1533b, 1543b, 1553b) 및 리던던트 셀 어레이 영역들(1523c, 1533c, 1543c, 1553c)은 반도체 기판(1510a)으로부터 멀어질수록 크기가 증가한다. 메모리 셀 어레이 층들(1520a, 1530a, 1540a, 1550a)은 반도체 기판(1510a)으로부터의 거리가 증가함에 따라 상기 메모리 셀 어레이 층들(1520a, 1530a, 1540a, 1550a) 각각에 포함된 리던던트 셀 어레이 영역들(1523b, 1533b, 1543b, 1553b) 및 리던던트 셀 어레이 영역들(1523c, 1533c, 1543c, 1553c)의 크기가 일정한 비율로 증가할 수 있다.
도 7은 도 6에 도시된 적층 구조의 반도체 메모리 장치(1000c)를 구성하는 하나의 메모리 셀 어레이 층의 레이아웃을 나타내는 평면도이다.
도 7을 참조하면, 셀 어레이 영역(1523)은 셀 어레이 영역(1523a)과 리던던시 셀 어레이 영역들(1523b, 1523c)을 포함한다. 도 7의 예에서, 메모리 셀 어레이 층의 중심선에서 왼쪽 바깥부분 및 오른쪽 바깥부분에 리던던트(redundant) 셀 어레이 영역들(1523b, 1523c)이 위치한다. 리던던트 셀 어레이 영역들(1523b, 1523c)이 형성되는 부분은 쐐기 형태를 가질 수 있다.
도 8 및 도 9는 도 2에 도시된 적층 구조의 반도체 메모리 장치(1000b)를 구성하는 하나의 메모리 셀 어레이 층의 레이아웃들의 예를 나타내는 평면도들이다.
도 8을 참조하면, 셀 어레이 영역(1525)은 셀 어레이 영역(1525a)과 리던던시 셀 어레이 영역들(1525b, 1525c)을 포함한다. 도 8의 예에서, 메모리 셀 어레이 층의 제 1 중심선에서 왼쪽 바깥부분 및 제 2 중심선에서 왼쪽 바깥부분에 리던던트(redundant) 셀 어레이 영역들(1525b, 1525c)이 위치한다. 리던던트 셀 어레이 영역들(1525b, 1525c)이 형성되는 부분은 쐐기 형태를 가질 수 있다. 또한, 메모리 셀 어레이 층의 제 1 중심선에서 오른쪽 바깥부분 및 제 2 중심선에서 오른쪽 바깥부분에 리던던트(redundant) 셀 어레이 영역들이 위치할 수도 있다.
도 9를 참조하면, 셀 어레이 영역(1527)은 셀 어레이 영역(1527a)과 리던던시 셀 어레이 영역들(1527b, 1527c, 1527d, 1527e)을 포함한다. 도 9의 예에서, 메모리 셀 어레이 층의 제 1 중심선에서 왼쪽 바깥부분과 오른쪽 바깥부분 및 제 2 중심선에서 왼쪽 바깥부분과 오른쪽 바깥부분에 리던던트(redundant) 셀 어레이 영역들(1527b, 1527c, 1527d, 1527e)이 위치한다. 리던던트 셀 어레이 영역들(1527b, 1527c, 1527d, 1527e)이 형성되는 부분은 쐐기 형태를 가질 수 있다.
도 10은 복수의 블록들로 구성된 메모리 셀 어레이 층들을 갖는 적층 구조의 반도체 메모리 장치에서 리던던시 회로 배치의 하나의 예를 나타내는 투시도이다.
도 10을 참조하면, 적층 구조의 반도체 메모리 장치(2000)는 복수의 메모리셀 어레이 층들(LAYER1~LAYERn)을 포함한다. 메모리셀 어레이 층(LAYER1)은 수직 연결라인들이 배열된 비아(VIA)영역에 의해 분리된 메모리 블록들을 복수 개 포함한다. 도 10에는 비아(VIA)영역에 의해 분리된 4 개의 블록들(BLOCK0, BLOCK1, BLOCK2, BLOCK3)이 도시되어 있다.
비아(VIA) 영역에 의해 구분된 두 메모리 블록의 마주보는 두 측면에는 동일한 종류의 리던던트(redundant) 셀 어레이가 배치될 수 있다. 예를 들면, 제 1 메모리 블록(BLOCK0)의 오른쪽 부분과 제 2 메모리 블록(BLOCK1)의 왼쪽 부분에는 리던던트 로우 메모리 셀 어레이(RR)가 배치되고, 제 1 메모리 블록(BLOCK0)의 하부와 제 3 메모리 블록(BLOCK2)의 상부에는 리던던트 칼럼 메모리 셀 어레이(CR)가 배치될 수 있다.
도 11은 메모리 셀 어레이 층 별 리페어(z-address repair)할 경우, 층 어드레스 교환(layer address swap) 과정을 나타내는 표이다. 도 12는 도 11의 표에 도시된 층 어드레스 교환을 구현하기 위한 리오더링(reordering) 회로의 하나의 예를 나타내는 회로도이다.
도 11에는 8 층으로 구성된 메모리 블록을 두 개 포함하는 적층 구조의 반도체 메모리 장치의 층 어드레스 교환(layer address swap) 과정이 나타나 있다. 제 1 메모리 블록(BLOCK0)은 메모리 셀 어레이 층들(LA11~LA18)을 포함하고, 제 2 메모리 블록(BLOCK1)은 메모리 셀 어레이 층들(LA21~LA28)을 포함한다.
제 1 어드레스 테이블(110)에는 층 어드레스 교환이 이루어지기 전의 제 1 메모리 블록(BLOCK0) 및 제 2 메모리 블록(BLOCK1)의 어드레스 값들이 나타나 있다. 제 2 어드레스 테이블(120)에는 층 어드레스 교환이 이루어지진 후의 제 1 메모리 블록(BLOCK0) 및 제 2 메모리 블록(BLOCK1)의 어드레스 값들이 나타나 있다.
예를 들면, 층 어드레스 교환이 이루어지기 전에 제 1 메모리 블록(BLOCK0)의 메모리 셀 어레이 층(LA11)의 층 어드레스는 000이며, 제 2 메모리 블록(BLOCK1)의 메모리 셀 어레이 층(LA22)의 층 어드레스는 001이다. 층 어드레스 교환이 이루어진 후에 제 1 메모리 블록(BLOCK0)의 메모리 셀 어레이 층(LA11)의 층 어드레스는 100이며, 제 2 메모리 블록(BLOCK1)의 메모리 셀 어레이 층(LA22)의 층 어드레스는 000이다.
도 11에서 제 1 메모리 블록(BLOCK0)의 제 4 메모리 셀 어레이 층(LA14)이 결함 층(defective layer)이고, 제 2 메모리 블록(BLOCK1)의 제 7 메모리 셀 어레이 층(LA27)이 결함 층이다. 도 11에서 알 수 있듯이, 제 1 메모리 블록(BLOCK0)의 결함 층에 대응하는 층 어드레스(011)와 제 2 메모리 블록(BLOCK1)의 결함 층에 대응하는 층 어드레스(110)는 층 어드레스 교환이 수행된 후 모두 어드레스(111)로 바뀌었음을 알 수 있다. 즉, 층 어드레스 교환이 수행된 후 결함 있는 메모리 셀 어레이 층의 어드레스는 최상위 어드레스로 치환된다.
층 어드레스 교환이 이루어지진 후의 제 1 메모리 블록(BLOCK0) 및 제 2 메모리 블록(BLOCK1)의 어드레스 값들은 도 12의 리오더링(reordering) 회로(200)를 사용하여 구할 수 있다.
도 12를 참조하면, 리오더링 회로(200)는 XNOR 게이트(210)와 래치 회로(220)를 포함한다. 래치 회로(220)는 플립플롭를 사용하여 구성될 수 있다.
XNOR 게이트(210)는 메모리 셀 어레이 층들 각각의 층 어드레스(LA)와 결함 있는 메모리 셀 어레이 층의 어드레스(LA_FAIL_0)에 대해 배타적 비논리합(XNOR) 연산을 수행한다. 래치 회로(220)는 래치 제어신호(LA_LATCH_0)에 응답하여 XNOR 게이트(210)의 출력신호를 래치하고 새로운 층 어드레스(LA_0)를 발생한다. 도 12에는 제 1 메모리 블록(BLOCK0)에 포함된 층 어드레스에 대응하는 새로운 어드레스들을 발생하는 회로가 도시되어 있다. 도 12를 사용하여 제 2 메모리 블록(BLOCK1)에 포함된 층 어드레스에 대응하는 새로운 어드레스들도 발생할 수 있다.
도 13은 블록 리던던트(block redundant) 셀 어레이가 주변 회로 영역(PERIPHERAL REGION)에 배치된 반도체 메모리 장치의 메모리 셀 어레이의 하나의 예를 나타내는 평면도이다.
도 13을 참조하면, 적층 구조를 갖는 반도체 메모리 장치(2100)의 메모리 셀 어레이 층들 각각은 셀 어레이 영역들(2110, 2120), 및 셀 어레이 영역(2110)과 셀 어레이 영역(2120) 사이의 주변 영역(PHERPHERAL REGION)에 형성된 블록 리던던트 셀 어레이 영역(BR)를 포함한다. 셀 어레이 영역들(2110, 2120)은 비아(VIA)들에 의해 분리된 복수의 메모리 블록들을 포함한다.
본 발명의 실시예들에 따른 적층 구조의 반도체 메모리 장치에서는 결함 있는 메모리 셀 어레이 층을 리페어하기 위한 블록 리던던트 셀 어레이 영역이 메모리 셀 어레이 층들 각각의 주변 회로 영역에 위치할 수 있다.
도 14는 도 13에 있는 블록 리던던트 셀 어레이 영역의 구성의 하나의 예를 나타내는 블록도이다.
도 14를 참조하면, 블록 리던던트 셀 어레이 영역은 복수의 리던던트 메모리 블록(BR1, BR2, BRn)을 포함할 수 있다. 예를 들면, 리던던트 메모리 블록(BR1)은 도 11에 도시된 제 1 메모리 블록(BLOCK0)의 교환된 어드레스(111)에 의해 액세스되고, 리던던트 메모리 블록(BR2)은 도 11에 도시된 제 2 메모리 블록(BLOCK1)의 교환된 어드레스(111)에 의해 액세스될 수 있다.
도 15는 본 발명의 실시예들에 따른 적층 구조를 갖는 반도체 메모리 장치를 포함하는 메모리 시스템(3000)의 하나의 예를 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(3000)은 메모리 컨트롤러(3100) 및 적층 구조의 반도체 메모리 장치(3200)를 포함한다.
메모리 컨트롤러(3100)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 적층 구조의 반도체 메모리 장치(3200)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(3100)에서 적층 구조의 반도체 메모리 장치(3200)로 전송되거나, 버스를 통해서 적층 구조의 저항성 메모리 장치(3200)에서 메모리 컨트롤러(3100)로 전송된다.
적층 구조의 반도체 메모리 장치(3200)는 도 1 내지 도 14에 도시된 적층 구조의 반도체 메모리 장치의 적층 구조를 가질 수 있으며, 어드레스 신호(ADD) 및 커맨드(CMD)에 기초하여 데이터(DQ)를 저장하거나 저장되어 있던 데이터를 출력한다. 상술한 바와 같이, 적층 구조의 반도체 메모리 장치(3200)에서 메모리 셀 어레이 층들은 반도체 기판(1510) 위에 역 쐐기(inverted wedge) 형태로 적층되고 서로 다른 리던던시 사이즈를 가질 수 있다.
도 16은 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법을 나타내는 흐름도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법은 다음과 같다.
1) 리던던트 로우 메모리 셀 어레이와 리던던트 칼럼 메모리 셀 어레이를 사용하여 결함 셀들(defected cells)을 리페어한다(S1).
2) 층 리페어(repair)가 필요한 경우, 결함 있는 메모리 셀 어레이 층과 동일한 블록에 포함된 메모리 셀 어레이 층들의 층 어드레스들을 새로운 층 어드레스들로 치환한다(S2).
3) 결함 있는 메모리 셀 어레이 층에 대응하는 새로운 층 어드레스가 지정한 블록 리던던트 셀 어레이 영역의 메모리 블록을 액세스한다(S3).
도 17은 도 16의 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법에 있어서, 메모리 셀 어레이 층들의 층 어드레스들을 새로운 층 어드레스들로 치환하는 방법의 하나의 예를 나타내는 흐름도이다.
도 17을 참조하면, 메모리 셀 어레이 층들의 층 어드레스들을 새로운 층 어드레스들로 치환하는 단계는 다음과 같다.
1) 메모리 셀 어레이 층들 각각의 층 어드레스와 결함 있는 메모리 셀 어레이 층의 어드레스에 대해 배타적 비논리합(XNOR) 연산을 수행하고 제 1 신호를 발생한다(S21).
2) 제 1 신호를 래치하고 메모리 셀 어레이 층들 각각의 층 어드레스에 대응하는 새로운 층 어드레스들을 발생한다(S22).
본 발명의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법은 결함 있는 메모리 셀 어레이 층의 어드레스를 최상위 어드레스로 치환할 수 있다.
본 발명의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치는 메모리 셀 어레이 층들이 반도체 기판 위에 역쐐기 형태로 적층되어 있고, 반도체 기판에서 멀어질수록 리던던트 셀 어레이 영역이 크다. 따라서, 반도체 기판에서 가장 가까이 위치한 메모리 셀 어레이 층이 가장 높은 수율(yield)을 갖는 경우, 각각의 층에 있는 리던던트 셀 어레이를 사용하여 불량 셀을 리페어할 수 있다. 반도체 기판에서 가장 멀리 위치한 메모리 셀 어레이 층이 가장 높은 수율(yield)을 갖는 경우, 로우 리던던트 셀 어레이 또는 칼럼 리던던트 셀 어레이에 대해 층을 선택하는 어드레스를 반대로 연결하여 불량 셀을 리페어할 수 있다. 예를 들면, 반도체 메모리 장치가 8층의 메모리 셀 어레이 층을 갖는 경우, 디코더는 노말(normal) 셀 어레이에 대해서는 000부터 111까지 층 어드레스(z-address)를 발생하고 리던던트 셀 어레이에 대해서는 111부터 000까지 층 어드레스(z-address)를 발생한다.
상기에서는 주로 저항성 메모리 셀 어레이 층이 적층된 적층 구조의 반도체 메모리 장치 및 적층 구조의 반도체 메모리 장치의 리페어 방법에 대해 기술하였지만, 본 발명은 층간 연결 유닛을 사용하여 적층된 일반적인 적층 구조의 메모리 장치에 적용이 가능하다.
본 발명은 반도체 메모리 장치에 적용이 가능하며, 특히 스택 구조를 갖는 반도체 메모리 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000, 1000a, 1000b, 1000c, 2000: 적층 구조의 반도체 메모리 장치
1100: 입출력 회로
1200: 제어 회로
1400: 로우 디코더
1450: 칼럼 디코더
1500: 적층 메모리 셀 어레이
1510: 반도체 기판
1511: 디코더
1520, 1530, 1540, 1550, 1520a, 1530a, 1540a, 1550a: 메모리 셀 어레이 층
1521, 1531, 1541, 1551, 1523, 1533, 1543, 1553: 셀 어레이 영역
1521a, 1531a, 1541a, 1551a: 노말 셀 어레이 영역
1521b, 1531b, 1541b, 1551b: 리던던트 셀 어레이 영역
1523a, 1533a, 1543a, 1553a: 노말 셀 어레이 영역
1523b, 1533b, 1543b, 1553b: 리던던트 셀 어레이 영역
1523c, 1533c, 1543c, 1553c: 리던던트 셀 어레이 영역
3000: 메모리 시스템

Claims (10)

  1. 반도체 기판; 및
    상기 반도체 기판 위에 적층되어 있으며, 제 k(k는 양의 정수) 메모리 셀 어레이 층이 제 k+1 메모리 셀 어레이 층보다 작은 면적을 갖고 서로 다른 리던던시(redundancy) 사이즈를 갖는 복수의 메모리 셀 어레이 층을 포함하는 적층 구조의 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이 층들은 각각 동일한 크기를 갖는 노말(normal) 셀 어레이 영역을 갖고 상기 반도체 기판으로부터 멀어질수록 큰 크기를 갖는 리던던트(redundant) 셀 어레이 영역을 갖는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 셀 어레이 층들은 상기 반도체 기판으로부터의 거리가 증가함에 따라 상기 메모리 셀 어레이 층들 각각에 포함된 리던던트 셀 어레이 영역의 크기가 일정한 비율로 증가하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀 어레이 층들 각각의 상기 역 쐐기 형태로 형성된 부분에는 리던던트(redundant) 셀 어레이 영역이 위치하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    층별 리페어(repair)가 필요한 경우, 결함 있는 메모리 셀 어레이 층과 동일한 블록에 속한 메모리 셀 어레이 층들의 층 어드레스를 새로운 층 어드레스로 치환하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 결함 있는 메모리 셀 어레이 층의 어드레스는 최상위 어드레스로 치환되는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 새로운 층 어드레스는 메모리 셀 어레이 층들 각각의 층 어드레스와 결함 있는 메모리 셀 어레이 층의 어드레스에 대해 배타적 비논리합(XNOR) 연산을 수행하여 발생하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  8. 어드레스 신호 및 커맨드 신호를 발생하는 메모리 컨트롤러; 및
    상기 어드레스 신호 및 상기 커맨드 신호에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력하는 적층 구조의 반도체 메모리 장치를 포함하고,
    상기 적층 구조의 반도체 메모리 장치는
    반도체 기판; 및
    상기 반도체 기판 위에 적층되어 있으며, 제 k(k는 양의 정수) 메모리 셀 어레이 층이 제 k+1 메모리 셀 어레이 층보다 작은 면적을 갖고 서로 다른 리던던시 사이즈를 갖는 복수의 메모리 셀 어레이 층을 포함하는 메모리 시스템.
  9. 리던던트 로우 메모리 셀 어레이와 리던던트 칼럼 메모리 셀 어레이를 사용하여 결함 셀들(defected cells)을 리페어하는 단계; 및
    층 리페어(repair)가 필요한 경우, 결함 있는 메모리 셀 어레이 층과 동일한 블록에 포함된 메모리 셀 어레이 층들의 층 어드레스들을 새로운 층 어드레스들로 치환하는 단계를 포함하는 적층 구조의 반도체 메모리 장치의 리페어 방법.
  10. 제 9 항에 있어서, 상기 메모리 셀 어레이 층들의 층 어드레스들을 새로운 층 어드레스들로 치환하는 단계는
    상기 메모리 셀 어레이 층들 각각의 층 어드레스와 결함 있는 메모리 셀 어레이 층의 어드레스에 대해 배타적 비논리합(XNOR) 연산을 수행하는 단계를 포함하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치의 리페어 방법.
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