DE102019204020B4 - Verbindungsstruktur und Verfahren zu deren Herstellung - Google Patents

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Abstract

Verbindungsstruktur, umfassend:eine dielektrische Zwischenschicht (10);eine erste Zwischenverbindung (44), die sich in einer ersten Richtung in der dielektrischen Zwischenschicht (10) erstreckt;eine zweite Zwischenverbindung (44), die sich in der ersten Richtung in der dielektrischen Zwischenschicht (10) erstreckt und von der ersten Zwischenverbindung (44) beabstandet ist;eine dritte Zwischenverbindung (48), die in der dielektrischen Zwischenschicht (10) angeordnet ist, um die erste Zwischenverbindung (44) mit der zweiten Zwischenverbindung (44) zu verbinden; undeine vierte Zwischenverbindung (46) und eine fünfte Zwischenverbindung (46), die sich jeweils in der ersten Richtung in der dielektrischen Zwischenschicht (10) zwischen der ersten Zwischenverbindung (44) und der zweiten Zwischenverbindung (44) erstrecken,wobei die dritte Zwischenverbindung (48) in der ersten Richtung zwischen einem Ende der vierten Zwischenverbindung (46) und einem Ende der fünften Zwischenverbindung (46) angeordnet ist, undwobei die erste Zwischenverbindung (44) und die zweite Zwischenverbindung (44) eine erste Breite (w4) aufweisen und die dritte Zwischenverbindung (48) eine zweite Breite (w3) aufweist, die geringer ist als die erste Breite (w4).

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft integrierte Schaltungen und die Herstellung von Halbleitervorrichtungen und insbesondere Zwischenverbindungsstrukturen und Verfahren zur Herstellung einer Zwischenverbindungsstruktur.
  • Eine Back-End-of-Line (BEOL) -Verbindungsstruktur kann verwendet werden, um auf einem Substrat hergestellte Vorrichtungsstrukturen während der Front-End-of-Line- (FEOL) -Verarbeitung miteinander und mit der Umgebung außerhalb des Chips zu verbinden. Selbstausgerichtete Mehrfachstrukturierungsprozesse, die zum Bilden einer BEOL-Verbindungsstruktur verwendet werden, können Dorne umfassen, die als Opfermerkmale ausgebildet sind, die einen Merkmalsabstand festlegen. Neben den Seitenwänden der Dornen können Seitenwandabstandshalter gebildet werden. Nach dem selektiven Entfernen der Dornen werden die Seitenwandabstandshalter als eine Ätzmaske verwendet, um eine darunter liegende Hartmaske über Bereichen, die durch das Dornziehen freigelegt werden, und über freiliegenden Bereichen zwischen den Seitenwandabstandshaltern zu ätzen, die Nicht-Dornlinien definieren. Die Struktur wird von der Hartmaske auf eine dielektrische Zwischenschicht übertragen und definiert Gräben, in denen die Drähte der BEOL-Verbindungsstruktur gebildet werden.
  • In den Dornen können Schnitte gebildet werden, um die Dorne zu schneiden und Unterbrechungen zwischen Abschnitten zu definieren, die anschließend verwendet werden, um benachbarte Drähte zu bilden, die an ihren Spitzen mit einem Abstand von Ende zu Ende beabstandet sind. Ähnliche Schnitte können auch in der Hartmaske selbst entlang der Nicht-Dornlinien gebildet werden. Eine Struktur, die die Dornlinien, die Nicht-Dornlinien und die Schnitte widerspiegelt, wird auf die Hartmaske und anschließend von der Hartmaske übertragen, um die Gräben in der dielektrischen Zwischenschicht zu bilden.
  • Elektrische Sicherungen können eine Anode, eine Kathode und eine Sicherungsverbindung umfassen, die die Anode und die Kathode verbindet. Elektrische Sicherungen werden als geschlossene Schaltungen hergestellt und können dynamisch programmiert werden, indem ein elektrischer Strom mit relativ hoher Stromdichte durch die Sicherungsverbindung geleitet wird. Im Allgemeinen ist der elektrische Widerstand der programmierten elektrischen Sicherung größer und in den meisten Fällen wesentlich größer als der elektrische Widerstand der intakten elektrischen Sicherung. In anderen Anwendungen können elektrische Sicherungen so programmiert werden, dass sie defekte Schaltungselemente durch redundante Schaltungselemente ersetzen, oder sie können programmiert werden, um Schaltungsverbindungen zu ändern.
  • Die Schrift US 2017 / 0 040 261 A1 zeigt eine Halbleitervorrichtung, umfassend eine erste isolierende Schicht, die über einem Halbleitersubstrat ausgebildet ist, einen ersten Graben, der in der ersten Isolierschicht ausgebildet ist, eine elektrische Sicherung, die in dem ersten Graben gebildet ist und durch Anlegen eines Stroms an die elektrische Sicherung durchtrennt wird, eine zweite Isolierschicht, die über der elektrischen Sicherung und der ersten Isolierschicht ausgebildet ist, einen zweiten Graben, der in der zweiten Isolierschicht gebildet ist, und eine in dem zweiten Graben ausgebildete Verdrahtung. Die erste Isolierschicht beinhaltet Si, O und C und weist eine relative Dielektrizitätskonstante von 3 oder weniger. Eine Dicke der elektrischen Sicherung ist kleiner als eine Dicke der Verdrahtung. Eine dritte Isolierschicht ist zwischen der elektrischen Sicherung und der zweiten Isolierschicht gebildet, weist eine geringere Dicke als die erste Isolierschicht auf und ist aus einem anderen Material als die erste Isolierschicht gebildet. Die elektrische Sicherung enthält einen Kupferfilm enthält. Ein Barrierefilm mit einem höheren Schmelzpunkt als der Kupferfilm ist zwischen dem Kupferfilm und Seiten- und Bodenflächen des ersten Grabens ausgebildet, wodurch der Kupferfilm der elektrischen Sicherung von dem Barrierefilm und dem dritten Isolierfilm umgeben ist.
  • Aus der Schrift US 2009 / 0 256 235 A1 ist eine Halbleitervorrichtung bekannt, umfassend ein Substrat, eine elektrische Sicherung einschließlich einer auf dem Substrat ausgebildeten unteren Schichtverbindung, einer auf der Zwischenschicht der unteren Schicht vorgesehene Durchkontaktierung, um mit der Zwischenverbindung der unteren Schicht verbunden zu werden, und einer Zwischenverbindung der oberen Schicht, die auf der Durchkontaktierung bereitgestellt ist, um mit der Durchkontaktierung verbunden zu werden. Die elektrische Sicherung in einem Zustand nach dem Schneiden durch Bildung eines Ausflussabschnitts durchtrennt wird, wobei der Ausflussabschnitt gebildet wird, wenn ein elektrischer Leiter, der die Zwischenverbindung der oberen Schicht bildet, aus der Zwischenverbindung der oberen Schicht herausfließt. Ein leitendes wärmeabsorbierendes Element, das in mindestens derselben Schicht wie die Zwischenverbindung der oberen Schicht ausgebildet ist, zum Absorbieren von Wärme, die in der Zwischenverbindung der oberen Schicht erzeugt wird.
  • In der Schrift US 2008 / 0 111 210 A1 ist eine programmierbare Schaltung beschrieben. Die, programmierbare Schaltung umfasst ein Halbleitersubstrat, und eine Anti-Fuse, die auf dem Halbleitersubstrat gebildet ist. Die Anti-Fuse umfasst einen ersten Leiter, der geeignet ist, ein erstes Spannungspotential zu empfangen, eine neben dem ersten Leiter gebildete dielektrische Schicht, und einen zweiten Leiter, der neben der dielektrischen Schicht ausgebildet und von dem ersten Leiter durch die dielektrische Schicht getrennt ist. Der zweite Leiter ist angepasst, um ein zweites Spannungspotential und ein drittes Spannungspotential zu empfangen und die dielektrische Schicht als Reaktion auf das zweite Spannungspotential und das dritte Spannungspotential zu erwärmen.
  • Benötigt werden verbesserte Verbindungsstrukturen und Verfahren zum Herstellen einer Verbindungsstruktur.
  • Zusammenfassung
  • In einer ersten Ausführungsform der Erfindung wird eine Verbindungsstruktur gemäß dem unabhängigen Anspruch 1 bereitgestellt. Vorteilhafte Ausgestaltungen der ersten Ausführungsform sind in den abhängigen Ansprüchen 2 bis 8 definiert.
  • In einer zweiten Ausführungsform der Erfindung wird ein Verfahren gemäß dem unabhängigen Anspruch 9 bereitgestellt. Vorteilhafte Ausgestaltungen der ersten Ausführungsform sind in den abhängigen Ansprüchen 10 bis 18 definiert.
  • Figurenliste
  • Die beiliegenden Zeichnungen, die in dieser Beschreibung enthalten sind und einen Teil davon bilden, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen zusammen mit einer oben gegebenen allgemeinen Beschreibung der Erfindung und der detaillierten Beschreibung der unten angegebenen Ausführungsformen zur Erläuterung der Ausführungsformen der Erfindung.
    • 1 ist eine Draufsicht auf eine Struktur in einer anfänglichen Herstellungsphase eines Verarbeitungsverfahrens gemäß Ausführungsformen der Erfindung.
    • 1A ist eine Querschnittsansicht der Struktur von 1 entlang der Linie 1A-1A.
    • 2 ist eine Draufsicht auf die Struktur in einer Fertigungsphase des Verarbeitungsverfahrens im Anschluss an die 1, 1A.
    • 2A ist eine Querschnittsansicht der Struktur von 2 im Allgemeinen entlang der Linie 2A-2A.
    • 3 ist eine Draufsicht auf die Struktur in einer Fertigungsphase des Verarbeitungsverfahrens im Anschluss an die 2, 2A.
    • 3A ist eine Querschnittsansicht der Struktur von 3 entlang der Linie 3A-3A.
    • 3B ist eine Querschnittsansicht der Struktur von 3 entlang der Linie 3B-3B.
    • 4A und 4B sind Querschnittsansichten der Struktur in einer Fertigungsphase des Verarbeitungsverfahrens im Anschluss an die 3A und 3B.
    • 5 ist eine Draufsicht auf die Struktur in einer Fertigungsphase des Verarbeitungsverfahrens im Anschluss an die 4A, 4B.
    • 5A ist eine Querschnittsansicht der Struktur von 5 entlang der Linie 5A-5A.
    • 5B ist eine Querschnittsansicht der Struktur von 5 entlang der Linie 5B-5B.
    • 6 ist eine Draufsicht auf die Struktur in einer Fertigungsphase des Verarbeitungsverfahrens nach den 5, 5A, 5B.
    • 6A ist eine Querschnittsansicht der Struktur von 6 entlang der Linie 6A-6A.
    • 6B ist eine Querschnittsansicht der Struktur von 6 entlang der Linie 6B-6B.
    • 7 ist eine Draufsicht auf die Struktur in einer Fertigungsphase des Verarbeitungsverfahrens im Anschluss an die 6, 6A, 6B.
    • 7A ist eine Querschnittsansicht der Struktur von 7 im Allgemeinen entlang der Linie 7A-7A.
  • Detaillierte Beschreibung
  • Mit Bezug auf die 1, 1A und gemäß den Ausführungsformen der Erfindung kann eine dielektrische Zwischenschicht 10 aus einem elektrisch isolierenden dielektrischen Material, wie z. B. mit Wasserstoff angereichertes Siliziumoxycarbid (SiCOH), oder einem anderen Typ eines dielektrischen Materials mit niedrigem k gebildet sein. Die dielektrische Zwischenschicht 10 kann sich auf einem Substrat befinden, das Vorrichtungsstrukturen umfasst, die mittels Front-End-of-Line (FEOL) -Verarbeitung hergestellt werden, um eine integrierte Schaltung zu bilden. Eine Hartmaske ist über der dielektrischen Zwischenschicht 10 angeordnet und umfasst einen Stapel einzelner Hartmaskenschichten 12, 14.
  • Die Hartmaskenschicht 12 wird auf der oberen Oberfläche der dielektrischen Zwischenschicht 10 gebildet. Die Hartmaskenschicht 12 kann aus einem Metall bestehen, wie beispielsweise Titannitrid (TiN), das durch eine physikalische Gasphasenabscheidung (PVD) abgeschieden wird. Die Hartmaskenschicht 12 ist von der dielektrischen Zwischenschicht 10 bezüglich dem Material der dielektrischen Zwischenschicht 10 selektiv entfernbar. Wie hier verwendet, bezeichnet der Begriff „selektiv“ in Bezug auf einen Materialentfernungsprozess (z. B. Ätzen), dass die Materialentfernungsrate (d. h. die Ätzrate) für das anvisierte Material höher ist als die Materialentfernungsrate (d. h. die Ätzrate) für mindestens ein anderes Material, das dem Materialentfernungsprozess ausgesetzt ist.
  • Die Hartmaskenschicht 14 ist auf einer oberen Oberfläche der Hartmaskenschicht 12 ausgebildet. Die Hartmaskenschicht 14 kann aus einem dielektrischen Material gebildet sein, wie beispielsweise Siliziumnitrid (Si3N4), das durch chemische eine Gasphasenabscheidung (CVD) abgeschieden wird. In einer alternativen Ausführungsform kann die Hartmaskenschicht 14 aus einem anderen dielektrischen Material gebildet sein, beispielsweise Siliziumdioxid (SiO2). Das Material, das die Hartmaskenschicht 14 bildet, ist so gewählt, dass es von der Hartmaskenschicht 12 bezüglich dem Material der Hartmaskenschicht 12 selektiv entfernbar ist.
  • Auf einer oberen Oberfläche der Hartmaskenschicht 14 sind Dornlinien 15, 16, 17, 18, 19 gebildet. Die Dornlinien 15, 16, 17, 18, 19 können durch ein Abscheiden einer Deckschicht aus einem Opfermaterial, wie z. B. amorphem Silizium (α-Si), und einem Strukturieren der Deckschicht unter Verwendung eines selbstausgerichteten Mehrfachstrukturierungsprozesses, wie beispielsweise einer selbstausgerichteten Doppelstrukturierung (SADP) oder selbstausgerichteten Vierfachstrukturierung (SAQP), gebildet werden.
  • Mit Bezug auf die 2, 2A, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in 1 beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens wird eine Ätzmaske 20 über der Hartmaskenschicht 14 und den Dornlinien 15, 16, 17, 18, 19 aufgebracht und durch Lithographie strukturiert, um die Öffnungen 22, 24 zu definieren Die Maske 20 kann zum Beispiel eine organische Planarisierungsschicht, eine Antireflexionsbeschichtung, eine Hartmaske und/oder eine Schicht aus Photolack umfassen. Ein Abschnitt der Dornlinie 16 und ein Abschnitt der Dornlinie 18 werden jeweils durch die Öffnungen 22, 24 in der Ätzmaske 20 freigelegt. Die Öffnung 22 in der Ätzmaske 20 ist größer als die Öffnung 24 in der Ätzmaske 20 und insbesondere ist die Abmessung der Öffnung 22 entlang der Länge der Dornlinie 16 größer als die Abmessung der Öffnung 22 entlang der Länge der Domlinie 18.
  • Mit Bezug auf die 3, 3A, 3B, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in den 2, 2A beziehen, und in einer nachfolgenden Herstellungsstufe des Herstellungsverfahrens werden die durch die Öffnung 22 in der Ätzmaske 20 freigelegten Abschnitte der Dornlinie 16 und die durch die Öffnung 24 in der Ätzmaske 20 freigelegte Dornlinie 18 durch einen Ätzprozess entfernt, um entsprechende Dornschnitte 26, 28 zu bilden, und die Ätzmaske 20 wird entfernt. Der Ätzprozess kann auf einer Ätzchemie beruhen, die das Material der Dornlinien 16, 18 bezüglich dem Material der Hartmaskenschicht 14 selektiv entfernt.
  • Die Dornlinie 18 ist in diskontinuierliche Abschnitte mit Spitzen oder Enden unterteilt, die durch den Dornschnitt 28 mit einem gegebenen Endabstand voneinander getrennt sind. Die Dornlinie 16 ist in diskontinuierliche Abschnitte mit Spitzen oder Enden unterteilt, die durch den Dornschnitt 26 mit einem Endabstand voneinander getrennt sind, der größer ist als der Ende-zu-Ende-Abstand zwischen den Enden der Abschnitte der Dornlinie. Insbesondere sind die Abmessungen der Dornschnitte 26, 28 so gewählt, dass die Breite w1 des Dornschnittes 26 zwischen den Enden 16a der Abschnitte der Dornlinie 16 größer ist als die Breite w2 des Dornschnittes 28 zwischen den Enden der Abschnitte der Dornlinie 18. Die während der Lithographie zum Bilden der Öffnungen 22, 24 in der Ätzmaske 20 verwendete Fotomaske kann angepasst werden, um die unterschiedlichen Breiten für den Dornschnitt 26 und den Dornschnitt 28 bereitzustellen. Die gleiche Ätzmaske 20 wird z. B. verwendet, um den Dornschnitt 26 und den Dornschnitt 28 zu bilden, die anschließend im Prozessablauf verwendet werden, um jeweils eine Schmelzverbindung einer elektrischen Sicherung zu bilden und die Enden von linear ausgerichteten Verbindungsleitungen zu trennen. In dieser Hinsicht erfordert die Bildung der Sicherungsverbindung keine zusätzliche Ätzmaske.
  • Mit Bezug auf die 4A, 4B, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in den 3A, 3B beziehen, und in einem nachfolgenden Fertigungsschritt des Verarbeitungsverfahrens kann eine konforme Schicht 30, die aus einem dielektrischen Material gebildet ist, beispielsweise unter Verwendung der Atomlagenabscheidung (ALD) abgeschieden werden. Das Material, das die konforme Schicht 30 bildet, kann so gewählt werden, dass es durch einen gegebenen Ätzprozess entfernt wird, der für das Material der Dornlinien 15, 16, 17, 18, 19 selektiv ist. Die Wahl des dielektrischen Materials, das die konforme Schicht 30 bildet, kann z. B. Siliziumdioxid (SiO2) sein und die Wahl des Opfermaterials, das die Dornlinien 15, 16, 17, 18, 19 bildet, kann amorphes Silizium (α-Si) sein, das durch einen Ätzprozess entfernt werden kann, der bezüglich Siliziumdioxid selektiv ist.
  • Die konforme Schicht 30 bedeckt die Außenflächen der Dornlinien 15, 16, 17, 18, 19 und füllt auch jeden der Dornschnitte 26, 28 zumindest teilweise. Insbesondere aufgrund seiner Breite und der gewählten Dicke für die konforme Schicht 30 kann die konforme Schicht 30 den Dornschnitt 28 füllen und verschließen, indem er während des Abscheidens in dem Spalt zwischen den Enden der jeweiligen Abschnitte der Dornlinie 18 zusammenwächst. Ein vollständiges Zusammenwachsen tritt aufgrund der Breite w2 des Dorns auf, die kleiner ist als das Doppelte der abgeschiedenen Dicke der konformen Schicht 30. Jedoch ist die Breite w1 des Dornschnittes 26 größer als das Doppelte der abgeschiedenen Dicke der konformen Schicht 30. Als Ergebnis verfehlt die konforme Schicht 30 ein Zusammenwachsen und Verschließen des Dornschnitts 28 während des Abscheidens in den Spalt zwischen den Enden der jeweiligen Abschnitte der Dornlinie 16. Das Ergebnis des teilweisen Füllens ist, dass ein Spalt g zwischen den Abschnitten der konformen Schicht 30 an den Enden der entsprechenden Abschnitte der Dornlinie 16 offen ist.
  • Mit Bezug auf die 5, 5A, 5B, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in den 4A, 4B beziehen, und in einem nachfolgenden Fertigungsschritt des Verarbeitungsverfahrens werden Seitenwandabstandshalter 34 aus der konformen Schicht 30 gebildet und auf der oberen Oberfläche der Hartmaskenschicht 14 neben den vertikalen Seitenwänden der Dornlinien 15, 16, 17, 18, 19 angeordnet. Die Seitenwandabstandshalter 34 können durch ein Formen der konformen Schicht 30 mit einem anisotropen Ätzprozess gebildet werden, beispielsweise durch ein reaktives lonenätzen (RIE). Die jeweiligen oberen Oberflächen der Dornlinien 15, 16, 17, 18, 19 werden nach dem Ätzprozess freigelegt und der Dornschnitt 28 bleibt mit dem dielektrischen Material der Seitenwandabstandshalter 34 gefüllt. Der Spalt g bleibt zwischen den Seitenwandabstandshaltern 34 bestehen, die aus der konformen Schicht 30 im Inneren des Dorns 26 gebildet sind, und ein Bereich auf der oberen Oberfläche der Hartmaskenschicht 14 liegt zwischen den Seitenwandabstandshaltern 34 in dem Spalt frei, der eine Verbindungslinie 32 darstellt.
  • Der Abstandshalterbildungs-Ätzprozess entfernt auch Abschnitte der konformen Schicht 30 zwischen den Seitenwandabstandshaltern 34, um Bereiche auf der oberen Oberfläche der Hartmaskenschicht 14 freizulegen, die Nicht-Dornlinien 36 darstellen. Die Verbindungslinie 32 ist zwischen den Enden 16a der Abschnitte der Dornlinie 16 angeordnet und erstreckt sich quer zu der Länge der Dornlinien 15, 16, 17, 18, 19 zwischen den Nicht-Dornlinien 36, die an gegenüberliegenden Seiten der mit Abstandhalter bedeckten Dornlinie 16 angeordnet sind Nach Bildung der Seitenwandabstandshalter 34 können auch Nicht-Dornschnitte (nicht gezeigt) in der Hartmaskenschicht 14 über Bereichen zwischen den Dornlinien 15, 16, 17, 18, 19 gebildet werden.
  • Mit Bezug auf die 6, 6A, 6B, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in den 5, 5A, 5B beziehen, und in einem nachfolgenden Fertigungsschritt des Verarbeitungsverfahrens werden die Dornlinien 15, 16, 17, 18, 19 durch einen Ätzprozess entfernt, der bezüglich der Materialien der Seitenwandabstandshalter 34 und der Hartmaskenschicht 14 selektiv ist, Bereiche auf der oberen Oberfläche der Hartmaskenschicht 14 werden durch das Dornziehen freigelegt und definieren Dornlinien 38. Die Dornlinien 38 sind mit den Nicht-Dornlinien 36 derart verzahnt, dass sich die verschiedenen Arten von Linien in einer beabstandeten Anordnung abwechseln.
  • Mit Bezug auf die 7, 7A, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in den 6, 6A, 6B beziehen, und in einem nachfolgenden Fertigungsschritt des Verarbeitungsverfahrens werden die Verbindungen 40, 42, 44, 46 und eine Sicherungsverbindung 48 in der dielektrischen Zwischenschicht 10 gebildet. Zu diesem Zweck wird die Hartmaskenschicht 14 durch einen Ätzprozess strukturiert, wobei die Seitenwandabstandshalter 34 als eine Ätzmaske fungieren. Die Hartmaskenschicht 12 wird anschließend durch einen Ätzprozess strukturiert, wobei die strukturierte Hartmaskenschicht 14 als eine Ätzmaske wirkt, um die Struktur der Nicht-Dornlinien 36, der Dornlinien 38 und der Verbindungslinie 32 auf die Hartmaskenschicht 12 zu übertragen. Die Hartmaskenschicht 14 und die Seitenwandabstandshalter 34 können entfernt werden, nachdem die Hartmaskenschicht 12 strukturiert ist.
  • Die dielektrische Zwischenschicht 10 wird unter Verwendung der strukturierten Hartmaskenschicht 12 als eine Ätzmaske geätzt, um Gräben in der dielektrischen Zwischenschicht 10 zu bilden. Nachdem die dielektrische Zwischenschicht 10 geätzt wird, kann die Hartmaskenschicht 12 durch ein Ätzen oder einen Reinigungsprozess selektiv entfernt werden. Die Gräben in der dielektrischen Zwischenschicht 10 werden dann mit einem Leiter gefüllt, um die Zwischenverbindungen 40, 42, 44, 46 und die Sicherungsverbindung 48 zu bilden, die in einer Metallisierungsebene einer Zwischenverbindungsstruktur gebildet sind. Eine Beschichtung (nicht gezeigt), die aus Titan (Ti), Titannitrid (TiN), Tantal (Ta), Tantalnitrid (TaN) oder einer mehrlagigen Kombination dieser Materialien (z. B. einer Doppelschicht aus Ti/TiN) gebildet ist, kann vor dem Füllen der Gräben mit dem Metall angewendet werden. Die Zwischenverbindungen 40, 42, 44, 46 und die Sicherungsverbindung 48 können aus einem Metall mit niedrigem Widerstand gebildet sein, wie Kupfer (Cu), Aluminium (AI) oder Kobalt (Co).
  • Die Formen und Geometrien der Verbindungen 40, 42, 44, 46 und der Sicherungsverbindung 48 geben die Formen und Geometrien der Verbindungslinie 32, der Nicht-Dornlinien 36 und der Dornlinien 38 wieder und die Verbindungen 40, 42, 44, 46 und die Sicherungsverbindung 48 weisen die gleiche Dicke auf. Benachbarte Paare von Zwischenverbindungen 40, 42, 44, 46 sind in einer seitlichen Richtung durch jeweilige Streifen des elektrischen Isolators, die die dielektrische Zwischenschicht 10 bilden, voneinander getrennt und entsprechen in ihrer Lage den Abständen zwischen benachbarten Paaren von Nicht-Dornlinien 36 und Dornlinien 38. Die Verbindungen 40 werden weder durch Dornschnitte, noch durch Nicht-Dornschnitte unterbrochen. Die Zwischenverbindungen 42 sind mit einem gegebenen Ende-zu-Ende-Abstand zwischen ihren jeweiligen Enden durch einen Abschnitt der dielektrischen Zwischenschicht 10 getrennt, der mit den Abmessungen des Dornschnitts 28 gebildet ist.
  • Die Zwischenverbindungen 46 sind mit einem gegebenen Abstand von Ende zu Ende zwischen ihren jeweiligen Enden durch einen Abschnitt der dielektrischen Zwischenschicht 10 getrennt, der mit den Abmessungen des Dornabschnitts 26 gebildet ist. Die Sicherungsverbindung 48 ist seitlich zwischen dem Ende der Zwischenverbindungen 46 angeordnet und erstreckt sich seitlich entlang seiner Länge als eine verbindende Zwischenverbindung von einer der Zwischenverbindungen 44 zu einer anderen der Zwischenverbindungen 44. Die Länge der Sicherungsverbindung 48 ist quer zu der Länge der Zwischenverbindungen 44 ausgerichtet.
  • Die Verbindungen 44 und die Sicherungsverbindung 48 definieren eine elektrische Sicherung, bei der die Verbindungen 44 eine Anode und eine Kathode als Elektroden der elektrischen Sicherung bereitstellen. Die Breite w3 der Sicherungsverbindung 48 kann geringer sein als die Breite w4 der Zwischenverbindungen 44. In einer Ausführungsform kann die Breite w3 der Sicherungsverbindung 48 kleiner oder gleich 50% (d. h. eine Hälfte) der Breite w4 der Zwischenverbindungen 44 und größer oder gleich 25 Prozent (d. h. ein Viertel) der Breite w4 betragen. In einem numerischen Beispiel kann die Sicherungsverbindung 48 eine Breite w3 in einem Bereich von fünf (5) Nanometern bis zehn (10) Nanometern aufweisen und die Zwischenverbindungen 44 können eine Breite w4 von zwanzig (20) Nanometern aufweisen. Die Sicherungsverbindung 48 und die Leiterbahnen 44 der elektrischen Sicherung sind in einer einzigen Metallisierungsebene angeordnet, die sich von herkömmlichen BEOL-Sicherungen unterscheidet, die die Elektroden und den Schmelzverbinder mit einer vertikalen Anordnung in drei verschiedenen Metallisierungsebenen positionieren.
  • Im Gebrauch kann die elektrische Sicherung durch Anlegen eines Vorspannungspotentials in einer Impulsfolge oder als ein einzelner Impuls von längerer Dauer zwischen den die Elektroden definierenden Zwischenverbindungen 44 programmiert werden. Die Identifizierung der Verbindungen 44 als Anode und Kathode hängt von der Polarität des Vorspannungspotentials ab, das während des Programmierens an die elektrische Sicherung angelegt wird. Das Vorspannungspotential kann durch die Größe (d. h. Querschnittsfläche und Länge) der Sicherungsverbindung 48 gesteuert werden, die durch die Größe des Dornschnittes 26 und die Dicke des Abstandshalters bestimmt wird. Der elektrische Strom fließt durch die Sicherungsverbindung 48 aufgrund der kleineren Querschnittsfläche der Sicherungsverbindung 48 mit einer höheren Dichte als der in den Zwischenverbindungen 44 fließende elektrische Strom. Wenn ein elektrischer Strom durch die Sicherungsverbindung 48 fließt, wird die Temperatur der Sicherungseinsatz 48 wird durch Joule-Heizen angehoben. Die erhöhte Temperatur in Kombination mit der hohen Stromdichte fördert die Elektromigration des leitfähigen Materials der Sicherungsverbindung 48. Das Ergebnis ist, dass die Sicherungsverbindung 48 physikalisch von einem Zustand mit niedrigem Widerstand, wenn sie intakt ist, und vor dem Programmieren zu einem Zustand mit hohem Widerstand nach der Programmierung wechselt.
  • Obwohl hierin in Verbindung mit der Bildung einer elektrischen Sicherung beschrieben ist, wird ein Durchschnittsfachmann erkennen, dass die Anordnung von Verbindungen andere Anwendungen in Doppelmusterungsprozessen haben kann, wie beispielsweise selbstjustierte Doppelstrukturierungsprozesse (SADP) und selbstjustierte Vierfachstrukturierungsprozesse (SAQP).
  • Die oben beschriebenen Verfahren werden bei der Herstellung von integrierten Schaltungschips verwendet. Die resultierenden integrierten Schaltungschips können vom Hersteller in der Form von rohen Wafern (z. B. als ein einzelner Wafer, der mehrere nichtverpackte Chips aufweist), als Nacktchip oder in einer verpackten Form verteilt werden. Der Chip kann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil von entweder einem Zwischenprodukt oder einem Endprodukt integriert werden. Das Endprodukt kann ein beliebiges Produkt sein, das integrierte Schaltungschips enthält, beispielsweise Computerprodukte mit einem Zentralprozessor oder Smartphones.
  • Bezugnahmen hierin auf Begriffe wie „vertikal“, „horizontal“, „lateral“ usw. werden beispielhaft und nicht einschränkend gemacht, um einen Bezugsrahmen zu schaffen. Begriffe wie „horizontal“ und „lateral“ beziehen sich auf Richtungen in einer Ebene, die parallel zu einer oberen Oberfläche eines Halbleitersubstrats ist, unabhängig von ihrer tatsächlichen dreidimensionalen räumlichen Orientierung. Begriffe wie „vertikal“ und „normal“ beziehen sich auf eine Richtung senkrecht zur „horizontalen“ und „seitlichen“ Richtung. Begriffe wie „oben“ und „unten“ geben die Positionierung von Elementen oder Strukturen relativ zueinander und / oder zur oberen Oberfläche des Halbleitersubstrats im Gegensatz zur relativen Erhebung an.
  • Ein Merkmal, das mit oder mit einem anderen Element „verbunden“ oder „gekoppelt“ ist, kann direkt mit dem anderen Element verbunden oder gekoppelt sein, oder es können stattdessen ein oder mehrere dazwischenliegende Elemente vorhanden sein. Ein Merkmal kann mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ sein, wenn keine dazwischenliegenden Elemente vorhanden sind. Ein Merkmal kann mit einem anderen Element „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn mindestens ein dazwischen liegendes Element vorhanden ist.

Claims (18)

  1. Verbindungsstruktur, umfassend: eine dielektrische Zwischenschicht (10); eine erste Zwischenverbindung (44), die sich in einer ersten Richtung in der dielektrischen Zwischenschicht (10) erstreckt; eine zweite Zwischenverbindung (44), die sich in der ersten Richtung in der dielektrischen Zwischenschicht (10) erstreckt und von der ersten Zwischenverbindung (44) beabstandet ist; eine dritte Zwischenverbindung (48), die in der dielektrischen Zwischenschicht (10) angeordnet ist, um die erste Zwischenverbindung (44) mit der zweiten Zwischenverbindung (44) zu verbinden; und eine vierte Zwischenverbindung (46) und eine fünfte Zwischenverbindung (46), die sich jeweils in der ersten Richtung in der dielektrischen Zwischenschicht (10) zwischen der ersten Zwischenverbindung (44) und der zweiten Zwischenverbindung (44) erstrecken, wobei die dritte Zwischenverbindung (48) in der ersten Richtung zwischen einem Ende der vierten Zwischenverbindung (46) und einem Ende der fünften Zwischenverbindung (46) angeordnet ist, und wobei die erste Zwischenverbindung (44) und die zweite Zwischenverbindung (44) eine erste Breite (w4) aufweisen und die dritte Zwischenverbindung (48) eine zweite Breite (w3) aufweist, die geringer ist als die erste Breite (w4).
  2. Verbindungsstruktur nach Anspruch 1, wobei sich die dritte Zwischenverbindung (48) in einer zweiten Richtung relativ zu der ersten Zwischenverbindung (44) und der zweiten Zwischenverbindung (44) erstreckt, die quer zu der ersten Richtung verläuft.
  3. Verbindungsstruktur nach Anspruch 2, wobei die erste Zwischenverbindung (44) und die zweite Zwischenverbindung (44) in der ersten Richtung entlang von parallelen Linien angeordnet sind.
  4. Verbindungsstruktur nach Anspruch 1, wobei die zweite Breite (w3) weniger als oder gleich 50 Prozent der ersten Breite (w4) beträgt und die zweite Breite (w3) größer oder gleich 25 Prozent der ersten Breite (w4) beträgt.
  5. Verbindungsstruktur nach Anspruch 1, wobei die erste Zwischenverbindung (44), die zweite Zwischenverbindung (44) und die dritte Zwischenverbindung (48) aus Kupfer, Aluminium oder Kobalt gebildet sind.
  6. Verbindungsstruktur nach Anspruch 1, wobei die erste Zwischenverbindung (44), die zweite Zwischenverbindung (44) und die dritte Zwischenverbindung (48) die gleiche Dicke aufweisen und in der dielektrischen Zwischenschicht (10) angeordnet sind.
  7. Verbindungsstruktur nach Anspruch 1, wobei die erste Zwischenverbindung (44) und die zweite Zwischenverbindung (44) eine erste Querschnittsfläche aufweisen, die teilweise auf der ersten Breite (w4) basiert, und die dritte Zwischenverbindung (48) eine zweite Querschnittsfläche (w3) aufweist, die teilweise auf der ersten Breite (w4) basiert, die zweite Querschnittsfläche kleiner ist als die erste Querschnittsfläche, und die erste Zwischenverbindung (44), die zweite Zwischenverbindung (44) und die dritte Zwischenverbindung (48) aus Abschnitten des gleichen Leiters gebildet sind.
  8. Verbindungsstruktur nach Anspruch 1, wobei die erste Zwischenverbindung (44) eine erste Elektrode einer elektrischen Sicherung ist, die zweite Zwischenverbindung (44) eine zweite Elektrode der elektrischen Sicherung ist und die dritte Zwischenverbindung (48) eine Sicherungsverbindung ist, die zum Verbinden der ersten Elektrode mit der zweiten Elektrode angeordnet ist.
  9. Verfahren, umfassend: ein Bilden einer ersten Dornlinie (16), die sich in einer ersten Richtung über einer dielektrischen Zwischenschicht (10) erstreckt; ein Schneiden der ersten Dornlinie (16) in einen ersten Abschnitt und einen zweiten Abschnitt, der durch einen ersten Spalt (26) von dem ersten Abschnitt getrennt ist; ein Bilden eines ersten Seitenwandabstandshalters (34) an dem ersten Abschnitt der ersten Domlinie (16) und eines zweiten Seitenwandabstandshalters (34) an dem zweiten Abschnitt der ersten Dornlinie (16), die innerhalb des ersten Spaltes (26) durch eine Verbindungslinie (32) beabstandet sind, die eine erste Nicht-Dornlinie (36) und eine zweite Nicht-Dornlinie (36) verbindet, die die erste Dornlinie (16) flankiert; ein Übertragen der ersten Nicht-Dornlinie (36), der zweiten Nicht-Dornlinie (36) und der Verbindungslinie (32) auf einen ersten Graben, einen zweiten Graben und einen dritten Graben in der dielektrischen Zwischenschicht (10); und ein Füllen des ersten Grabens, des zweiten Grabens und des dritten Grabens mit einem Leiter, wobei der Leiter im ersten Graben eine erste Zwischenverbindung (44) definiert, der Leiter im zweiten Graben eine zweite Zwischenverbindung (44) definiert, die erste Zwischenverbindung (44) und die zweite Zwischenverbindung (44) eine erste Breite (w4) aufweisen und der Leiter im dritten Graben eine dritte Zwischenverbindung (48) mit einer zweiten Breite (w3) definiert, die kleiner ist als die erste Breite (w4), wobei das Verfahren ferner umfasst: ein Übertragen des ersten Abschnitts und des zweiten Abschnitts der ersten Dornlinie (16), um vierte und fünfte Gräben in der dielektrischen Zwischenschicht (10) zu bilden; und ein Füllen der vierten und fünften Gräben in der dielektrischen Zwischenschicht (10) durch den Leiter, um eine vierte Zwischenverbindung (46) und eine fünfte Zwischenverbindung (46) zu bilden, wobei sich die vierte Zwischenverbindung (46) und die fünfte Zwischenverbindung (46) in der ersten Richtung in der dielektrischen Zwischenschicht (10) zwischen der ersten Zwischenverbindung (44) und der zweiten Zwischenverbindung (44) erstrecken, und wobei die dritte Zwischenverbindung (48) in der ersten Richtung zwischen einem Ende der vierten Zwischenverbindung (46) und einem Ende der fünften Zwischenverbindung (46) angeordnet ist.
  10. Verfahren nach Anspruch 9, wobei die erste Zwischenverbindung (44) eine erste Elektrode einer elektrischen Sicherung definiert, die zweite Zwischenverbindung (44) eine zweite Elektrode der elektrischen Sicherung definiert und die dritte Zwischenverbindung (48) eine Sicherungsverbindung der elektrischen Sicherung definiert, die die erste Elektrode mit der zweiten Elektrode verbindet.
  11. Verfahren nach Anspruch 9, wobei der erste Seitenwandabstandshalter (34) und der zweite Seitenwandabstandshalter (34) jeweils eine Dicke aufweisen und der erste Spalt (26) eine Breite aufweist, die größer als das Zweifache der Dicke ist.
  12. Verfahren nach Anspruch 9, wobei sich die dritte Zwischenverbindung (48) in einer zweiten Richtung relativ zu der ersten Zwischenverbindung (44) und der zweiten Zwischenverbindung (44) erstreckt, die quer zur ersten Richtung verläuft.
  13. Verfahren nach Anspruch 12, wobei die erste Zwischenverbindung (44) und die zweite Zwischenverbindung (44) in der ersten Richtung entlang paralleler Linien angeordnet sind.
  14. Verfahren nach Anspruch 9, wobei die zweite Breite (w3) weniger als oder gleich 50 Prozent der ersten Breite (w4) beträgt und die zweite Breite (w3) größer oder gleich 25 Prozent der ersten Breite (w4) beträgt.
  15. Verfahren nach Anspruch 9, wobei die erste Zwischenverbindung (44), die zweite Zwischenverbindung (44) und die dritte Zwischenverbindung (48) aus Kupfer, Aluminium oder Kobalt gebildet sind.
  16. Verfahren nach Anspruch 9, wobei die erste Zwischenverbindung (44), die zweite Zwischenverbindung (44) und die dritte Zwischenverbindung (48) die gleiche Dicke aufweisen.
  17. Verfahren nach Anspruch 9, wobei die erste Zwischenverbindung (44) und die zweite Zwischenverbindung (44) eine erste Querschnittsfläche aufweisen, die teilweise auf der ersten Breite (w4) basiert, und die dritte Zwischenverbindung (48) eine zweite Querschnittsfläche aufweist, die teilweise auf der ersten Breite (w4) basiert, die zweite Querschnittsfläche kleiner ist als die erste Querschnittsfläche, und die erste Zwischenverbindung (44), die zweite Zwischenverbindung (44) und die dritte Zwischenverbindung (48) aus Abschnitten des Leiters gebildet sind.
  18. Verfahren nach Anspruch 9, ferner umfassend: ein Bilden einer zweiten Dornlinie (18), die sich in der ersten Richtung über der dielektrischen Zwischenschicht (10) erstreckt; und ein Schneiden der zweiten Dornlinie (18) in einen ersten Abschnitt und einen zweiten Abschnitt, der durch einen zweiten Spalt (28) vom ersten Abschnitt getrennt ist, wobei der erste Spalt (26) und der zweite Spalt (28) durch einen Lithographie- und Ätzprozess gebildet werden, der eine einzelne Ätzmaske (20) verwendet.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10811353B2 (en) * 2018-10-22 2020-10-20 International Business Machines Corporation Sub-ground rule e-Fuse structure
US11121082B2 (en) * 2019-04-17 2021-09-14 International Business Machines Corporation Sub-ground rule e-Fuse structure
EP3840034B1 (de) * 2019-12-19 2022-06-15 Imec VZW Verfahren zur herstellung von nanoskalierten leiterbahnen für halbleiterbauelemente

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080111210A1 (en) 2004-11-12 2008-05-15 International Business Machines Corporation Antifuse structure having an integrated heating element
US20090256235A1 (en) 2008-04-14 2009-10-15 Nec Electoronics Corporation Semiconductor device
US20170040261A1 (en) 2006-03-07 2017-02-09 Renesas Electronics Corporation Semiconductor device and a method of increasing a resistance value of an electric fuse

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251710B1 (en) * 2000-04-27 2001-06-26 International Business Machines Corporation Method of making a dual damascene anti-fuse with via before wire
US7381594B2 (en) 2005-11-30 2008-06-03 International Business Machines Corporation CMOS compatible shallow-trench efuse structure and method
US8013419B2 (en) * 2008-06-10 2011-09-06 International Business Machines Corporation Structure and method to form dual silicide e-fuse
JP2010045132A (ja) * 2008-08-11 2010-02-25 Nec Electronics Corp 電気ヒューズおよび半導体装置
US20100059823A1 (en) 2008-09-10 2010-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive device for high-k metal gate technology and method of making
US20100117190A1 (en) 2008-11-13 2010-05-13 Harry Chuang Fuse structure for intergrated circuit devices
JP5521422B2 (ja) * 2009-07-22 2014-06-11 株式会社リコー 半導体装置
US20130043556A1 (en) * 2011-08-17 2013-02-21 International Business Machines Corporation Size-filtered multimetal structures
US9099400B2 (en) 2013-09-30 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device manufacturing methods
US9177797B2 (en) 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9449919B2 (en) * 2015-02-12 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, layout design and method for manufacturing a semiconductor device
US9768276B2 (en) 2015-04-23 2017-09-19 International Business Machines Corporation Method and structure of forming FinFET electrical fuse structure
KR102349417B1 (ko) * 2015-07-16 2022-01-10 삼성전자 주식회사 전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치
US9818641B1 (en) * 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines
US9711447B1 (en) 2016-10-11 2017-07-18 Globalfoundries Inc. Self-aligned lithographic patterning with variable spacings
US10199270B2 (en) * 2017-05-25 2019-02-05 Globalfoundries Inc. Multi-directional self-aligned multiple patterning

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080111210A1 (en) 2004-11-12 2008-05-15 International Business Machines Corporation Antifuse structure having an integrated heating element
US20170040261A1 (en) 2006-03-07 2017-02-09 Renesas Electronics Corporation Semiconductor device and a method of increasing a resistance value of an electric fuse
US20090256235A1 (en) 2008-04-14 2009-10-15 Nec Electoronics Corporation Semiconductor device

Also Published As

Publication number Publication date
TWI708356B (zh) 2020-10-21
US11348870B2 (en) 2022-05-31
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US20190326209A1 (en) 2019-10-24
TW201944567A (zh) 2019-11-16
DE102019204020A1 (de) 2019-10-24
US20200335435A1 (en) 2020-10-22
US10784195B2 (en) 2020-09-22
CN110391209A (zh) 2019-10-29

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