DE102019116952B4 - Integrierte-schaltkreis-struktur, layout-schaubild-verfahren und system - Google Patents

Integrierte-schaltkreis-struktur, layout-schaubild-verfahren und system Download PDF

Info

Publication number
DE102019116952B4
DE102019116952B4 DE102019116952.6A DE102019116952A DE102019116952B4 DE 102019116952 B4 DE102019116952 B4 DE 102019116952B4 DE 102019116952 A DE102019116952 A DE 102019116952A DE 102019116952 B4 DE102019116952 B4 DE 102019116952B4
Authority
DE
Germany
Prior art keywords
metal
segment
segments
pitch
layout diagram
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102019116952.6A
Other languages
English (en)
Other versions
DE102019116952A1 (de
Inventor
Shih-Wei Peng
Chih-Ming Lai
Charles Chew-Yuen Young
Jiann-Tyng Tzeng
Wei-Cheng Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019116952A1 publication Critical patent/DE102019116952A1/de
Application granted granted Critical
Publication of DE102019116952B4 publication Critical patent/DE102019116952B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

IC-Struktur (300), die Folgendes umfasst:eine erste Mehrzahl von Metallsegmenten (220, 320A, 320B), die in einer ersten Metallschicht positioniert sind, wobei sich jedes Metallsegment (220, 320A, 320B) der ersten Mehrzahl von Metallsegmenten (220, 320A, 320B) in einer ersten Richtung (X-Richtung) erstreckt, wobei ein Metallsegment (220, 320A, 320B) der ersten Mehrzahl von Metallsegmenten (220, 320A, 320B) über einem leitfähigen Element (312) eines IC-Strukturelements (310) der IC-Struktur (300) liegt;eine zweite Mehrzahl von Metallsegmenten (230, 330A, 330B), die in einer zweiten Metallschicht positioniert sind, die über der ersten Metallschicht liegt, wobei sich jedes Metallsegment (230, 330A, 330B) der zweiten Mehrzahl von Metallsegmenten (230, 330A, 330B) in einer zweiten Richtung (Y-Richtung) erstreckt, die senkrecht zu der ersten Richtung (X-Richtung) verläuft; undeine dritte Mehrzahl von Metallsegmenten (240, 340A, 340B), die in einer dritten Metallschicht positioniert sind, die über der zweiten Metallschicht liegt, wobei sich jedes Metallsegment (240, 340A, 340B) der dritten Mehrzahl von Metallsegmenten (240, 340A, 340B) in der ersten Richtung (X-Richtung) erstreckt,wobei ein Mittenabstand (M4P) der dritten Mehrzahl von Metallsegmenten (240, 340A, 340B) kleiner ist als ein Mittenabstand (M3P) der zweiten Mehrzahl von Metallsegmenten (230, 330A, 330B).

Description

  • HINTERGRUND
  • Ein integrierter Schaltkreis (Integrated Circuit, IC) enthält in der Regel eine Anzahl von Halbleiterbauelementen, die in einem IC-Layout-Schaubild dargestellt sind. Ein IC-Layout-Schaubild ist hierarchisch und enthält Module, die höhere Funktionen gemäß den Designspezifikationen des Halbleiterbauelements ausführen. Die Module werden oft aus einer Kombination von Zellen aufgebaut, die jeweils eine oder mehrere Halbleiterstrukturen darstellen, die dafür konfiguriert sind, eine spezielle Funktion auszuführen. Ein integrierter Schaltkreis und ein Verfahren ist aus der US 2015 / 0 187 642 A1 bekannt.
  • Zellen haben in der Regel eine gemeinsame Höhe, um die Anordnung in einem IC-Layout-Schaubild zu erleichtern. Um die höheren Module zu bilden und externe Verbindungen zu ermöglichen, werden Zellen und andere IC-Strukturelemente durch Interconnect-Strukturen zueinander geroutet, die in mehreren übereinander liegenden Metallschichten ausgebildet sind. Zellenanordnung und Interconnect-Routung sind Teil eines Gesamtdesignprozesses für den IC.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 ist ein Flussdiagramm eines Verfahrens zum Generieren eines IC-Layout-Schaubildes gemäß einigen Ausführungsformen.
    • 2A-2D sind Darstellungen eines IC-Layout-Schaubildes gemäß einigen Ausführungsformen.
    • 2E ist eine Darstellung von Layout-Schaubild-Strukturelement- und - Ausnutzungsbeziehungen gemäß einigen Ausführungsformen.
    • 3A-3C sind Schaubilder einer IC-Struktur gemäß einigen Ausführungsformen.
    • 4 ist ein Flussdiagramm eines Verfahrens zum Routen von Verbindungen zu einer Zelle gemäß einigen Ausführungsformen.
    • 5 ist eine schematische Ansicht eines IC-Layout-Schaubild-Generierungssystems gemäß einigen Ausführungsformen.
    • 6 ist eine Darstellung eines IC-Fertigungssystems und eines damit verknüpften IC-Fertigungsablaufs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten, Werten, Operationen, Materialien, Anordnungen oder dergleichen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Andere Komponenten, Werte, Operationen, Materialien, Anordnungen oder dergleichen werden ebenfalls in Betracht gezogen. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • In verschiedenen Ausführungsformen beinhaltet das Generieren eines IC-Layout-Schaubildes, das zum Herstellen einer IC-Struktur verwendet wird, das Anordnen erster, zweiter, und dritter Schichten von Metallsegmenten als Teil des Routens elektrischer Verbindungen zu Zellen und anderen Layout-Schaubild-Strukturelementen, die eine Strukturelement-Höhe aufweisen. Die dritte Schicht von Metallsegmenten hat einen Mittenabstand entlang der Richtung der Strukturelement- Höhe, und der Mittenabstand der dritten Schicht von Metallsegmenten ist kleiner als ein Mittenabstand der zweiten Schicht. Aufgrund des relativ kleineren Mittenabstandes der dritten Schicht wird die Routungsflexibilität im Vergleich zu Lösungsansätzen verbessert, bei denen der Mittenabstand einer gegebenen Schicht nicht kleiner ist als der Mittenabstand einer unteren Metallschicht. Im Vergleich zu Lösungsansätzen ohne den relativ kleineren Mittenabstand ermöglicht die größere Flexibilität eine verbesserte Ausnutzung der Chipfläche, indem kompaktere Anordnungen von Layout-Schaubild-Strukturelementen wie zum Beispiel Standardzellen möglich gemacht werden
  • 1 ist ein Flussdiagramm eines Verfahrens 100 zum Generieren eines Layout-Schaubildes eines IC gemäß einigen Ausführungsformen. Die Operationen des Verfahrens 100 können als Teil eines Verfahrens zum Bilden eines IC oder eines Abschnitts eines IC, zum Beispiel der IC-Struktur 300, die unten mit Bezug auf die 3A-3C besprochen wird, ausgeführt werden. In einigen Ausführungsformen ist das Bilden des IC Teil des Bildens einer oder mehrerer IC-Vorrichtungen, wobei hier als Beispiele Speicherschaltkreise, Logikvorrichtungen, Verarbeitungsvorrichtungen, Signalverarbeitungsschaltkreise und dergleichen zu nennen sind.
  • Einige oder alle der Operationen des Verfahrens 100 können als Teil eines automatisierten Platzierungs- und Routungs (APR)-Verfahrens ausgeführt werden, zum Beispiel eines APR-Verfahren, das durch ein APR-System ausgeführt wird. In einigen Ausführungsformen werden einige oder alle der Operationen des Verfahrens 100 als Teil eines Verfahrens 400 zum Routen von Verbindungen zu einer Zelle, was unten mit Bezug auf 4 besprochen wird, ausgeführt. Einige oder alle der Operationen des Verfahrens 100 können als Teil eines Designprocederes ausgeführt werden, das in einem Designhaus ausgeführt wird, zum Beispiel einem Designhaus 620, was unten mit Bezug auf 6 besprochen wird.
  • In einigen Ausführungsformen wird ein Teil oder die Gesamtheit des Verfahrens 100 durch einen Prozessor eines Computers ausgeführt. In einigen Ausführungsformen wird ein Teil oder die Gesamtheit des Verfahrens 100 durch einen Prozessor 502 eines IC-Layout-Schaubild-Generierungssystems 500 ausgeführt, was unten mit Bezug auf 5 besprochen wird.
  • In verschiedenen Ausführungsformen werden die Operationen des Verfahrens 100 in der in 1 gezeigten Reihenfolge oder in einer oder mehreren anderen Reihenfolgen als der in 1 gezeigten Reihenfolge ausgeführt. In einigen Ausführungsformen werden eine oder mehrere zusätzliche Operationen vor, zwischen, während und/oder nach einer oder mehreren Operationen des Verfahrens 100 ausgeführt.
  • 2A-2D sind Darstellungen eines Beispiels einer Draufsicht eines IC-Layout-Schaubildes 200 auf verschiedenen Stufen des Generierens eines IC-Layout-Schaubildes 200 durch Ausführen einer oder mehrerer Operationen des Verfahrens 100 in einigen Ausführungsformen. Das IC-Layout-Schaubild 200 ist zum Zweck der besseren Erkennbarkeit vereinfacht. In verschiedenen Ausführungsformen enthält das IC-Layout-Schaubild 200 zusätzliche Merkmale zu den in den 2A-2D gezeigten, zum Beispiel einen oder mehrere Transistorelemente, Stromschienen, Isolierstrukturen oder dergleichen. Jede der 2A-2D zeigt des Weiteren eine horizontale X-Richtung und eine vertikale Y-Richtung.
  • 2E ist eine Darstellung von Layout-Schaubild-Strukturelement- und - Ausnutzungsbeziehungen, wie sie durch Ausführen einer oder mehrerer Operationen des Verfahrens 100 beeinflusst werden, gemäß einigen Ausführungsformen.
  • Bei Operation 110 wird eine erste Mehrzahl von Metallsegmenten in einer ersten Metallschicht eines IC-Layout-Schaubildes angeordnet, wobei die erste Mehrzahl von Metallsegmenten einen ersten Mittenabstand in einer ersten Richtung hat. Jedes Metallsegments der ersten Mehrzahl von Metallsegmenten hat eine Breite in der ersten Richtung und eine Länge in einer zweiter Richtung, die senkrecht zu der ersten Richtung verläuft. In verschiedenen Ausführungsformen ist die erste Richtung horizontal, und die zweite Richtung ist vertikal, oder die erste Richtung ist vertikal, und die zweite Richtung ist horizontal.
  • Der erste Mittenabstand definiert ein Vielfaches, um das die Metallsegmente der ersten Mehrzahl von Metallsegmenten in der ersten Richtung in der ersten Metallschicht ausgerichtet sind. In einigen Ausführungsformen enthält das Anordnen der ersten Mehrzahl von Metallsegmenten mit dem ersten Mittenabstand das Zentrieren jedes Metallsegments auf einer Bahn, die den ersten Mittenabstand aufweist. Die Breite jedes Metallsegments wird auf diese Weise durch die Bahn halbiert.
  • In einigen Ausführungsformen enthält das Anordnen der ersten Mehrzahl von Metallsegmenten mit dem ersten Mittenabstand das Ausrichten der Metallsegmente in der ersten Richtung auf der Basis eines gemeinsamen Punktes entlang der Breiten der Metallsegmente ohne Zentrieren jedes Metallsegments auf einer Bahn.
  • Die Bahnen oder gemeinsamen Punkte definieren dadurch mehrere Stellen entlang der ersten Richtung, an denen sich ein Metallsegment potenziell befindet. In verschiedenen Ausführungsformen enthält das Anordnen der ersten Mehrzahl von Metallsegmenten mit dem ersten Mittenabstand das Positionieren mindestens eines Metallsegments an jeder möglichen Stelle entlang der ersten Richtung oder das Positionieren der Metallsegmente durch Weglassen einer oder mehrerer möglicher Stellen entlang der ersten Richtung.
  • In verschiedenen Ausführungsformen hat jedes Metallsegments der ersten Mehrzahl von Metallsegmenten die gleiche Breite, oder ein oder mehrere Metallsegmente der ersten Mehrzahl von Metallsegmenten haben eine oder mehrere Breiten, die sich von einer oder mehreren Breiten eines oder mehrerer anderer Metallsegmente der ersten Mehrzahl von Metallsegmenten unterscheiden.
  • In verschiedenen Ausführungsformen hat jedes Metallsegments der ersten Mehrzahl von Metallsegmenten die gleiche Länge, oder ein oder mehrere Metallsegmente der ersten Mehrzahl von Metallsegmenten haben eine oder mehrere Längen, die sich von einer oder mehreren Längen eines oder mehrerer anderer Metallsegmente der ersten Mehrzahl von Metallsegmenten unterscheiden.
  • Jedes Metallsegments erstreckt sich entlang der Länge zwischen ersten und zweiten Enden. Das Anordnen der ersten Mehrzahl von Metallsegmenten enthält das Ausrichten von zwei oder mehr Metallsegmenten in gemeinsamem Verlauf in der ersten Richtung oder/oder das Ausrichten von zwei oder mehr Metallsegmenten in nicht-gemeinsamem Verlauf in der ersten Richtung. Metallsegmente gelten als in gemeinsamem Verlauf in der ersten Richtung ausgerichtet, wenn sie durch eine Linie geschnitten werden, die sich in der ersten Richtung erstreckt.
  • Jedes Metallsegments erstreckt sich entlang der Breite zwischen ersten und zweiten Seiten. Das Anordnen der ersten Mehrzahl von Metallsegmenten enthält das Ausrichten von zwei oder mehr Metallsegmenten in gemeinsamem Verlauf in der zweiten Richtung oder/oder das Ausrichten von zwei oder mehr Metallsegmenten in nicht-gemeinsamem Verlauf in der zweiten Richtung. Metallsegmente gelten als in gemeinsamem Verlauf in der zweiten Richtung ausgerichtet, wenn sie durch eine Linie geschnitten werden, die sich in der zweiten Richtung erstreckt.
  • Die erste Metallschicht definiert Strukturelemente in einer oder mehreren Schichten eines Prozesses, der zum Herstellen einer IC-Struktur auf der Basis des IC-Layout-Schaubildes verwendet wird, dergestalt, dass die eine oder die mehreren Schichten so hergestellt werden, dass sie über verschiedenen Halbleiterbauelementen liegen, die durch Layout-Schaubild-Strukturelemente in einer oder mehreren unteren Schichten des IC-Layout-Schaubildes definiert werden.
  • Das Anordnen der ersten Mehrzahl von Metallsegmenten enthält, dass mindestens ein Metallsegment der ersten Mehrzahl von Metallsegmenten ein Layout-Schaubild Strukturelement in dem IC-Layout-Schaubild überlappt. Das Layout-Schaubild-Strukturelement enthält eine oder mehrere IC-Komponenten, die in einem Bereich angeordnet sind, der eine Höhe in der ersten Richtung und eine Breite in der zweiten Richtung hat.
  • In verschiedenen Ausführungsformen ist das Layout-Schaubild-Strukturelement ein Layout-Schaubild einer Zelle, wie zum Beispiel einer Standardzelle, einer Engineering Change Order (ECO)-Zelle, einer Logikzelle, einer Speicherzelle oder einer Custom-Zelle, einer Kombination von Zellen, einer kapazitiven Struktur oder einer anderen IC-Struktur oder Kombination von Strukturen entsprechend einem Bereich, der die Höhe in der ersten Richtung und die Breite in der zweiten Richtung hat.
  • Das Anordnen der ersten Mehrzahl von Metallsegmenten ist Teil des Veranlassens der Herstellung elektrischer Verbindungen zwischen einem gegebenen Layout-Schaubild-Strukturelement und einem oder mehreren zusätzlichen Layout-Schaubild-Strukturelementen und/oder anderen IC-Strukturelementen. Dementsprechend wird eine Anzahl von Metallsegmenten der ersten Mehrzahl von Metallsegmenten, die das gegebene Layout-Schaubild-Strukturelement überlappen, durch eine Anzahl elektrischer Verbindungen beeinflusst, die zu und/oder von dem gegebenen Layout-Schaubild-Strukturelement hergestellt werden müssen.
  • Die Anzahl von Metallsegmenten, die in der Lage sind, das gegebene Layout-Schaubild-Strukturelement zu überlappen, wird ihrerseits durch ein Verhältnis der Höhe der Layout-Schaubild-Strukturelement zu dem ersten Mittenabstand beeinflusst. Ein großes Verhältnis entspricht einer relativ großen Anzahl von Metallsegmenten, die in der Lage sind, das gegebene Layout-Schaubild-Strukturelement zu überlappen, und ein kleines Verhältnis entspricht einer relativ kleinen Anzahl von Metallsegmenten, die in der Lage sind, das gegebene Layout-Schaubild-Strukturelement zu überlappen.
  • In einigen Ausführungsformen beträgt das Verhältnis der Höhe des Layout-Schaubild-Strukturelements zum ersten Mittenabstand maximal fünf, wodurch die Anzahl von Metallsegmenten, die in der Lage sind, das gegebene Layout-Schaubild-Strukturelement zu überlappen, relativ zu IC-Layout-Schaubildern, in denen das Verhältnis der Höhe des Layout-Schaubild-Strukturelements zum ersten Mittenabstand größer als fünf ist, klein ist.
  • Eine Verringerung des Verhältnisses der Höhe des Layout-Schaubild-Strukturelements zu dem ersten Mittenabstand und die entsprechende Verringerung der Anzahl von Metallsegmenten, die in der Lage sind, das gegebene Layout-Schaubild-Strukturelement zu überlappen, limitiert die Routungsoptionen beim Herstellen elektrischer Verbindungen zu/von dem Layout-Schaubild-Strukturelement, wie weiter unten noch mit Bezug auf 2E besprochen wird.
  • In einigen Ausführungsformen ist das Layout-Schaubild-Strukturelement ein Layout-Schaubild-Strukturelement von mehreren Layout-Schaubild-Strukturelementen, und das Anordnen der ersten Mehrzahl von Metallsegmenten in der ersten Metallschicht enthält, dass mindestens ein Metallsegment der ersten Mehrzahl von Metallsegmenten jedes Layout-Schaubild-Strukturelement der Mehrzahl von Layout-Schaubild-Strukturelementen überlappt.
  • In einigen Ausführungsformen erfordert jedes Layout-Schaubild-Strukturelement der Mehrzahl von Layout-Schaubild-Strukturelementen eine entsprechende Anzahl elektrischer Verbindungen, und eine Verringerung des Verhältnisses der Höhe jedes Layout-Schaubild-Strukturelements zum ersten Mittenabstand limitiert die Routungsoptionen beim Herstellen elektrischer Verbindungen zu/von den mehreren Layout-Schaubild-Strukturelementen. In einigen Ausführungsformen enthält des Anordnens der ersten Mehrzahl von Metallsegmenten das Anordnen der Metallsegmente dergestalt, dass Abschnitte einer Metall-zwei-Schicht eines Prozesses definiert werden, der zum Herstellen einer IC-Struktur auf der Basis des IC-Layout-Schaubildes verwendet wird. In verschiedenen Ausführungsformen enthält das Anordnen der ersten Mehrzahl von Metallsegmenten das Anordnen mindestens eines Metall-zwei-Segments dergestalt, dass eines oder mehrerer eines Metall-eins-Segments, eines Metall-null-Segments, einer Polyregion, einer Gate-Struktur oder einer Source- oder Drainregion eines oder mehrerer Layout-Schaubild-Strukturelemente überlappt werden.
  • In einigen Ausführungsformen enthält das Anordnen der ersten Mehrzahl von Metallsegmenten das Positionieren einer oder mehrerer einer Durchkontaktierung oder eines Kontakts unter einem oder mehreren Metallsegmenten der ersten Mehrzahl von Metallsegmenten. Das Positionieren der Durchkontaktierung oder des Kontakts enthält zu veranlassen, dass die Durchkontaktierung oder der Kontakt einen Teil oder die Gesamtheit eines Bereichs beansprucht, in dem das Metallsegment ein Layout-Schaubild-Strukturelement überlappt. In einigen Ausführungsformen enthält das Positionieren der Durchkontaktierung oder des Kontakts zu veranlassen, dass die Durchkontaktierung oder der Kontakt einen Teil oder die Gesamtheit eines Bereichs beansprucht, in dem das Metallsegment ein Metall-eins-Segment, ein Metall-null-Segment, eine Polyregion, eine Gate-Struktur oder eine Source- oder Drainregion des Layout-Schaubild-Strukturelements überlappt. In verschiedenen Ausführungsformen enthält das Positionieren der Durchkontaktierung oder des Kontakts das Positionieren einer einzelnen Durchkontaktierung, zum Beispiel einer Schlitz-Durchkontaktierung, eines einzelnen Kontakts oder mehrerer Durchkontaktierungen oder Kontakte in dem Bereich, in dem das Metallsegment das Layout-Schaubild-Strukturelement überlappt.
  • In einigen Ausführungsformen enthält das Anordnen der ersten Mehrzahl von Metallsegmenten das Anordnen der Metallsegmente dergestalt, dass Abschnitte einer Metallschicht über der Metall-zwei-Schicht eines IC-Prozesses definiert werden. In verschiedenen Ausführungsformen ist das Layout-Schaubild-Strukturelement ein Metallsegment einer Metallschicht unter der ersten Metallschicht, und Metallsegmente der Metallschicht unter der ersten Metallschicht haben einen Mittenabstand kleiner als, so groß wie, oder größer ist als der erste Mittenabstand.
  • 2A zeigt ein Beispiel des Anordnens einer ersten Mehrzahl von Metallsegmenten 220 in einer ersten Schicht des IC-Layout-Schaubildes 200 gemäß einigen Ausführungsformen. Jedes Metallsegments 220 hat eine Länge entlang der X-Richtung, eine Breite entlang der Y-Richtung, und überlappt eine oder beide einer Zelle 210A oder einer Zelle 210B, die jeweils eine Zellenhöhe CH in der Y-Richtung haben. Jede der Zellen 210A und 210B enthält einen Metallabschnitt 222 und ein oder mehrere zusätzliche Strukturelemente, die in 2A zum Zweck der besseren Erkennbarkeit nicht gezeigt sind.
  • In verschiedenen Ausführungsformen sind eine oder beide der Zelle 210A oder Zelle 210B ein Layout-Schaubild einer Standardzelle, einer Custom-Zelle, einer Engineering Change Order (ECO)-Zelle, einer Logikgatterzelle, einer Speicherzelle oder einer anderen Art von Zelle oder Kombination von Zellen, die in einem IC-Layout-Schaubild definiert werden können. In verschiedenen Ausführungsformen enthält eine Logikgatterzelle ein Layout-Schaubild eines oder mehrerer einer AND-, OR-, NAND-, NOR-, XOR-, INV-, AND-OR-Invert (AOI)-, OR-AND-Invert (OAI)-, MUX-, Flipflop-, BUFF-, Latch-, Verzögerungs- oder Taktvorrichtung. In verschiedenen Ausführungsformen enthält eine Speicherzelle ein Layout-Schaubild eines oder mehrerer einer statischen Direktzugriffsspeicher (SRAM)-, einer dynamischen RAM (DRAM)-, einer resistiven RAM (RRAM)-, einer magnetoresistiven RAM (MRAM)- oder einer Nurlesespeicher (ROM)-Zelle oder einer anderen Vorrichtung, die in der Lage ist, mehrere Zustände einzunehmen, die für logische Werte repräsentativ sind.
  • In der in 2A gezeigten Ausführungsform enthält das Anordnen von Metallsegmenten 220 das Zentrieren von Metallsegmenten 220 auf den Bahnen T21 bis T25, die jeweils einen Mittenabstand M2P in der Y-Richtung haben. In verschiedenen Ausführungsformen enthält das Anordnen jedes Metallsegments 220 relativ zu einer der Bahnen T21 bis T25 das Ausrichten eines gegebenen Punktes entlang der Breite, zum Beispiel einer Ober- oder Unterkante, außer der Mitte, auf die entsprechende der Bahnen T21 bis T25.
  • Ein Verhältnis von Zellenhöhe CH zu Mittenabstand M2P ist gleich fünf. Dementsprechend ist eine Anzahl von Metallsegmenten 220, die in der Lage sind, eine der Zellen 210A oder 210B zu überlappen, geringer als eine Anzahl von Metallsegmenten, die in der Lage sind, eine Zelle in einem IC-Layout-Schaubild zu überlappen, in dem ein Verhältnis von Zellenhöhe zu einem ersten Mittenabstand größer als fünf ist, und eine Anzahl von Metallsegmenten 220, die in der Lage sind, eine der Zellen 210A oder 210B zu überlappen, größer ist als eine Anzahl von Metallsegmenten, die in der Lage sind, eine Zelle in einem IC-Layout-Schaubild zu überlappen, in dem ein Verhältnis von Zellenhöhe zu einem ersten Mittenabstand geringer als fünf ist.
  • In der in 2A gezeigten Ausführungsform enthält das Anordnen von Metallsegmenten 220, dass kein Metallsegment 220 eine Ober- oder Unterkante von Zelle 210A oder Zelle 210B überlappt. In verschiedenen Ausführungsformen überlappen ein oder mehrere Metallsegmente 220 eine oder mehrere Ober- oder Unterkanten einer oder beider der Zellen 210A oder 210B.
  • Jedes Metallsegments 220 definiert einen Abschnitt einer Metall-zwei-Schicht in dem IC-Layout-Schaubild 200 und liegt über einer Durchkontaktierung 220V. Jede Durchkontaktierung 220V definiert einen leitfähigen Pfad von einem Metallsegment 220 zu einem Metallabschnitt 222 in einer der Zellen 210A oder 210B. In verschiedenen Ausführungsformen definiert ein gegebener Metallabschnitt 222 einen Abschnitt einer Metall-eins- oder Metall-null-Schicht in einer der Zellen 210A oder 210B.
  • Bei Operation 120 wird eine zweite Mehrzahl von Metallsegmenten in einer zweiten Metallschicht des IC-Layout-Schaubildes angeordnet, wobei die zweite Mehrzahl von Metallsegmenten einen zweiten Mittenabstand in der zweiten Richtung hat. Jedes Metallsegments der zweiten Mehrzahl von Metallsegmenten hat eine Breite in der zweiten Richtung und eine Länge in der ersten Richtung.
  • Die zweite Metallschicht definiert Strukturelemente in einer oder mehreren Schichten eines Prozesses, der zum Herstellen einer IC-Struktur auf der Basis des IC-Layout-Schaubildeses verwendet wird, dergestalt, dass die eine oder die mehreren Schichten so hergestellt werden, dass sie über der ersten Metallschicht des IC-Layout-Schaubildes liegen.
  • Der zweite Mittenabstand definiert ein Vielfaches, um das die Metallsegmente der zweiten Mehrzahl von Metallsegmenten in der zweiten Richtung in der zweiten Metallschicht ausgerichtet sind. Das Anordnen der zweiten Mehrzahl von Metallsegmenten in der zweiten Metallschicht des IC-Layout-Schaubildes mit dem zweiten Mittenabstand in der zweiten Richtung wird in der Weise ausgeführt, die oben für das Anordnen der ersten Mehrzahl von Metallsegmenten in der ersten Metallschicht des IC-Layout-Schaubildes mit dem ersten Mittenabstand in der ersten Richtung besprochen wurde.
  • In verschiedenen Ausführungsformen enthält das Anordnen der zweiten Mehrzahl von Metallsegmenten in der zweiten Metallschicht das Anordnen der Metallsegmente dergestalt, dass sie Abschnitte einer Metall-drei-Schicht eines IC-Prozesses definieren oder Abschnitte einer Metallschicht über der Metall-drei-Schicht eines IC-Prozesses definieren.
  • In verschiedenen Ausführungsformen ist der zweite Mittenabstand kleiner als, so groß wie, oder größer als der erste Mittenabstand.
  • 2B zeigt ein Beispiel des Anordnens einer zweiten Mehrzahl von Metallsegmenten 230 in einer zweiten Schicht des IC-Layout-Schaubildes 200 gemäß einigen Ausführungsformen. Jedes Metallsegments 230 hat eine Länge entlang der Y-Richtung, eine Breite entlang der X-Richtung, und überlappt ein oder mehrere Metallsegmente 220.
  • In der in 2B gezeigten Ausführungsform enthält das Anordnen von Metallsegmenten 230 das Zentrieren von Metallsegmenten 230 auf den Bahnen T31 bis T35, die einen Mittenabstand M3P in der X-Richtung haben. In verschiedenen Ausführungsformen enthält das Anordnen jedes Metallsegments 230 relativ zu einer der Bahnen T31 bis T35 das Ausrichten eines gegebenen Punktes entlang der Breite, zum Beispiel einer linken oder rechten Kante, mit Ausnahme der Mitte, auf die entsprechende der Bahnen T31 bis T35.
  • Jedes Metallsegments 230 definiert einen Abschnitt einer Metall-drei-Schicht in dem IC-Layout-Schaubild 200 und liegt über einer Durchkontaktierung 230V. Jede Durchkontaktierung 230V definiert einen leitfähigen Pfad von einem Metallsegment 230 zu einem Metallsegment 220.
  • Bei Operation 130 wird eine dritte Mehrzahl von Metallsegmenten in einer dritten Metallschicht des IC-Layout-Schaubildes angeordnet, wobei die dritte Mehrzahl von Metallsegmenten einen dritten Mittenabstand in der ersten Richtung hat. Jedes Metallsegments der dritten Mehrzahl von Metallsegmenten hat eine Breite in der ersten Richtung und eine Länge in der zweiten Richtung.
  • Die dritte Metallschicht definiert Strukturelemente in einer oder mehreren Schichten eines Prozesses, der zum Herstellen einer IC-Struktur auf der Basis des IC-Layout-Schaubildeses verwendet wird, dergestalt, dass die eine oder die mehreren Schichten so hergestellt werden, dass sie über der zweiten Metallschicht des IC-Layout-Schaubildes liegen.
  • Der dritte Mittenabstand definiert ein Vielfaches, um das die Metallsegmente der dritten Mehrzahl von Metallsegmenten in der ersten Richtung in der dritten Metallschicht ausgerichtet sind. Das Anordnen der dritten Mehrzahl von Metallsegmenten in der dritten Metallschicht des IC-Layout-Schaubildes mit dem dritten Mittenabstand in der ersten Richtung wird in der Weise ausgeführt, die oben für das Anordnen der ersten Mehrzahl von Metallsegmenten in der ersten Metallschicht des IC-Layout-Schaubildes mit dem ersten Mittenabstand in der ersten Richtung besprochen wurde.
  • In verschiedenen Ausführungsformen enthält das Anordnen der dritten Mehrzahl von Metallsegmenten in der dritten Metallschicht das Anordnen der Metallsegmente dergestalt, dass Abschnitte einer Metall-vier-Schicht eines IC-Prozesses definiert werden oder Abschnitte einer Metallschicht über der Metall-vier-Schicht eines IC-Prozesses definiert werden.
  • Der dritte Mittenabstand ist kleiner als der zweite Mittenabstand. Dementsprechend enthält eine IC-Struktur, zum Beispiel die IC-Struktur 300, die unten mit Bezug auf die 3A-3C besprochen wird und die auf der Basis des Verfahrens 100 hergestellt wird, das die Operation 130 enthält, mehrere Metallsegmente in einer dritten Metallschicht, die einen Mittenabstand hat, der kleiner ist als ein Mittenabstand von mehreren Metallsegmenten in einer zweiten Metallschicht.
  • In einigen Ausführungsformen enthält das Anordnen der dritten Mehrzahl von Metallsegmenten in der dritten Metallschicht die Verwendung einer oder mehrerer Masken, zum Beispiel einer oder mehrerer Masken 645, die unten mit Bezug auf 6 besprochen werden, um eine Gesamtheit der Metallsegmente in der dritten Metallschicht, die den dritten Mittenabstand aufweisen, zu definieren. In einigen Ausführungsformen enthält das Anordnen der dritten Mehrzahl von Metallsegmenten in der dritten Metallschicht die Verwendung einer oder mehrerer Masken, um eine erste Teilmenge der Metallsegmente in der dritten Metallschicht, die den dritten Mittenabstand aufweisen, zu definieren, und die Verwendung einer oder mehrerer zusätzlicher Masken, um eine oder mehrere zusätzliche Teilmengen der Metallsegmente in der dritten Metallschicht zu definieren, die einen oder mehrere zusätzliche Mittenabstände aufweisen, die größer und/oder kleiner als der dritte Mittenabstand sind.
  • Durch Anordnen der dritten Mehrzahl von Metallsegmenten in der dritten Metallschicht mit dem dritten Mittenabstand, der kleiner ist als der zweite Mittenabstand, ist das Routen elektrischer Verbindungen zu einem oder mehreren IC-Layout-Schaubild-Strukturelementen flexibler als das Routen elektrischer Verbindungen in Lösungsansätzen, bei denen ein Mittenabstand nicht kleiner ist als der Mittenabstand einer unteren Metallschicht.
  • Weil der dritte Mittenabstand kleiner ist als der zweite Mittenabstand, hat ein Verhältnis des zweiten Mittenabstandes zu dem dritten Mittenabstand einen Wert von über 1,0. Für Verhältniswerte nahe 1,0 nimmt die Routungsflexibilität in dem Maße zu, wie der Verhältniswert zunimmt. Zusätzliche Erhöhungen des Verhältniswertes erfordern mindestens eines von einer Vergrößerung des zweite Mittenabstandes oder einer Verringerung des dritten Mittenabstandes.
  • In dem Maße, wie der zweite Mittenabstand größer wird, verringert sich die Routungsflexibilität aufgrund der begrenzten Größe des einen oder der mehreren IC-Layout-Schaubild-Strukturelemente, zu denen die elektrischen Verbindungen definiert werden. In dem Maße, wie der dritte Mittenabstand kleiner wird, werden der parasitische Widerstand und/oder die parasitische Kapazität der dritten Mehrzahl von Metallsegmenten größer, dergestalt, dass das Erfüllen verschiedener Designkriterien, zum Beispiel der Signalausbreitungsgeschwindigkeit oder der Wärmeerzeugung, zunehmend schwierig wird.
  • Aufgrund der Beschränkungen sowohl in Bezug auf das Vergrößern des zweiten Mittenabstandes als auch in Bezug auf das Verkleinern des dritten Mittenabstandes ist ein Vergrößern der Verhältniswerte zum Zweck des Erhöhens der Routungsflexibilität begrenzt. In einigen Ausführungsformen hat das Verhältnis des zweiten Mittenabstandes zu dem dritten Mittenabstand einen Wert im Bereich von 1,1 bis 1,5. In einigen Ausführungsformen beträgt das Verhältnis des zweiten Mittenabstandes zu dem dritten Mittenabstand mindestens 1,25.
  • In verschiedenen Ausführungsformen ist der dritte Mittenabstand kleiner als, so groß wie, oder größer als der erste Mittenabstand.
  • 2C zeigt ein Beispiel des Anordnens einer dritten Mehrzahl von Metallsegmenten 240 in einer dritten Schicht des IC-Layout-Schaubildes 200 gemäß einigen Ausführungsformen. Jedes Metallsegments 240 hat eine Länge entlang der X-Richtung, eine Breite entlang der Y-Richtung, und überlappt ein oder mehrere Metallsegmente 230.
  • In der in 2C gezeigten Ausführungsform enthält das Anordnen von Metallsegmenten 240 das Zentrieren von Metallsegmenten 240 auf den Bahnen T41 bis T45, die einen Mittenabstand M4P in der Y-Richtung haben. In verschiedenen Ausführungsformen enthält das Anordnen jedes Metallsegments 240 relativ zu einer der Bahnen T41 bis T45 das Ausrichten eines gegebenen Punktes entlang der Breite, zum Beispiel einer Ober- oder Unterkante, mit Ausnahme der Mitte, auf die entsprechende der Bahnen T41 bis T45. Ein Verhältnis des Mittenabstandes M3P zu dem Mittenabstand M4P ist gleich 1,25 gemäß der obigen Besprechung mit Bezug auf die zweiten und dritten Mittenabstände.
  • Jedes Metallsegment 240 definiert einen Abschnitt einer Metall-vier-Schicht in dem IC-Layout-Schaubild 200 und liegt über einer Durchkontaktierung 240V. Jede Durchkontaktierung 240V definiert einen leitfähigen Pfad von einem Metallsegment 240 zu einem Metallsegment 230.
  • Bei Operation 140 wird in einigen Ausführungsformen eine vierte Mehrzahl von Metallsegmenten in einer vierten Metallschicht des IC-Layout-Schaubildes angeordnet, wobei die vierte Mehrzahl von Metallsegmenten einen vierten Mittenabstand in der zweiten Richtung hat. Jedes Metallsegments der vierten Mehrzahl von Metallsegmenten hat eine Breite in der zweiten Richtung und eine Länge in der ersten Richtung.
  • Die vierte Metallschicht definiert Strukturelemente in einer oder mehreren Schichten eines Prozesses, der zum Herstellen einer IC-Struktur auf der Basis des IC-Layout-Schaubildeses verwendet wird, dergestalt, dass die eine oder die mehreren Schichten so hergestellt werden, dass sie über der dritte Metallschicht des IC-Layout-Schaubildes liegen.
  • Der vierte Mittenabstand definiert ein Vielfaches, um das die Metallsegmente der vierten Mehrzahl von Metallsegmenten in der zweiten Richtung in der vierten Metallschicht ausgerichtet sind. Das Anordnen der vierten Mehrzahl von Metallsegmenten in der vierten Metallschicht des IC-Layout-Schaubildes mit dem vierten Mittenabstand in der zweiten Richtung wird in der Weise ausgeführt, die oben für das Anordnen der ersten Mehrzahl von Metallsegmenten in der ersten Metallschicht des IC-Layout-Schaubildes mit dem ersten Mittenabstand in der ersten Richtung besprochen wurde.
  • In verschiedenen Ausführungsformen enthält das Anordnen der vierten Mehrzahl von Metallsegmenten in der vierten Metallschicht das Anordnen der Metallsegmente dergestalt, dass Abschnitte einer Metall-fünf-Schicht eines IC-Prozesses definiert werden oder Abschnitte einer Metallschicht über der Metall-fünf-Schicht eines IC-Prozesses definiert werden.
  • Der vierte Mittenabstand ist größer als der dritte Mittenabstand. In einigen Ausführungsformen beträgt ein Verhältnis des vierten Mittenabstandes zu dem dritten Mittenabstand mindestens 1,3. In verschiedenen Ausführungsformen ist der vierte Mittenabstand kleiner als, so groß wie, oder größer als einer oder beide des ersten Mittenabstandes oder des zweiten Mittenabstandes.
  • In einigen Ausführungsformen sind die ersten, zweiten, dritten und vierten Metallschichten Metallschichten einer Hauptroutungsschicht eines IC-Layout-Schaubildes. In einigen Ausführungsformen enthält die Hauptroutungsschicht eine Anzahl von Metallschichten im Bereich von zehn bis fünfzehn. In einigen Ausführungsformen enthält die Hauptroutungsschicht zwölf Metallschichten.
  • In einigen Ausführungsformen - mit der Ausnahme, dass der dritte Mittenabstand kleiner ist als der zweite Mittenabstand - hat jede Metallschicht der Hauptroutungsschicht einen Mittenabstand, der mindestens so groß ist wie ein Mittenabstand jeder darunterliegenden Metallschicht.
  • 2D zeigt ein Beispiel des Anordnens einer vierten Mehrzahl von Metallsegmenten 250 in einer vierten Schicht des IC-Layout-Schaubildes 200 gemäß einigen Ausführungsformen. Jedes Metallsegments 250 hat eine Länge entlang der Y-Richtung, eine Breite entlang der X-Richtung, und überlappt ein oder mehrere Metallsegmente 240.
  • In der in 2D gezeigten Ausführungsform enthält das Anordnen von Metallsegmenten 250 das Zentrieren von Metallsegmenten 250 auf den Bahnen T51 bis T55, die einen Mittenabstand M5P in der X-Richtung haben. In verschiedenen Ausführungsformen enthält das Anordnen jedes Metallsegments 250 relativ zu einer der Bahnen T51 bis T55 das Ausrichten eines gegebenen Punktes entlang der Breite, zum Beispiel einer linken oder rechten Kante, mit Ausnahme der Mitte, auf die entsprechende der Bahnen T51 bis T55. Der Mittenabstand MP5 ist größer als jeder der Mittenabstände M2P, M3P und M4P.
  • Jedes Metallsegments 250 definiert einen Abschnitt einer Metall-fünf-Schicht in dem IC-Layout-Schaubild 200 und liegt über einer Durchkontaktierung 250V. Jede Durchkontaktierung 250V definiert einen leitfähigen Pfad von einem Metallsegment 250 zu einem Metallsegment 250.
  • Bei Operation 150 wird in einigen Ausführungsformen eine IC-Layoutdatei auf der Basis des IC-Layout-Schaubildes generiert. In einigen Ausführungsformen enthält das Generieren der IC-Layoutdatei das Generieren der IC-Layoutdatei auf der Basis des IC-Layout-Schaubildes 200, was oben mit Bezug auf die 2A-2D besprochen wurde.
  • In einigen Ausführungsformen enthält das Generieren der IC-Layoutdatei das Generieren der IC-Layoutdatei auf der Basis eines oder mehrerer Layout-Schaubilder 520 des IC-Layout-Schaubild-Generierungssystems 500, was unten mit Bezug auf 5 besprochen wird.
  • In einigen Ausführungsformen enthält das Generieren der IC-Layoutdatei das Generieren einer oder mehrerer elektronischer Dateien, die Daten enthalten, zum Beispiel das IC-Designlayout-Schaubild 622, das durch ein IC-Fertigungssystem als Teil eines IC-Fertigungsablaufs verwendet werden kann, zum Beispiel das IC-Fertigungssystem 600, die alle unten mit Bezug auf 6 besprochen werden.
  • Bei Operation 150 wird in einigen Ausführungsformen ein Satz Masken auf der Basis des IC-Layout-Schaubildes generiert. Die Maskensätze können zum Herstellen einer oder mehrerer IC-Strukturen verwendet werden. In verschiedenen Ausführungsformen enthält das Generieren des Satzes Masken das Ausführen einer oder mehrerer zusätzlicher Herstellungsoperationen, wobei hier als Beispiele das Generieren einer oder mehrerer Dateien, die das IC-Layout-Schaubild repräsentieren, das Speichern der einen oder der mehreren Dateien in einer Speichervorrichtung oder Datenbank, oder das Senden der einen oder der mehreren Dateien über ein Netzwerk zu nennen sind.
  • In verschiedenen Ausführungsformen enthält das Generieren des Satzes Masken das Ausführen einer oder mehrerer Herstellungsoperationen unter Verwendung des Prozessors 502 des IC-Layout-Schaubild-Generierungssystems 500, was unten mit Bezug auf 5 besprochen wird.
  • In verschiedenen Ausführungsformen enthält das Generieren des Satzes Masken das Ausführen einer oder mehrerer Herstellungsoperationen durch ein IC-Fertigungssystem als Teil eines IC-Fertigungsablaufs, zum Beispiel das IC-Fertigungssystem 600, was unten mit Bezug auf 6 besprochen wird. In verschiedenen Ausführungsformen ist das Generieren des Satzes Masken Teil der Herstellung einer IC-Struktur, zum Beispiel der IC-Struktur 300, die unten mit Bezug auf die 3A-3C besprochen wird, in der Metallsegmente so angeordnet werden, dass ein dritter Mittenabstand verwendet wird, der kleiner als ein zweiter Mittenabstand ist.
  • In 2E werden Werte des Verhältnisses von Layout-Schaubild-Strukturelement-Höhe zum ersten Mittenabstand, was oben mit Bezug auf Operation 110 besprochen wurde, auf der x-Achse angezeigt, und Ausnutzungswerte werden auf der y-Achse angezeigt.
  • Die Ausnutzung ist eine quantifizierte Darstellung der Effizienz eines Layout-Schaubildes eines gegebenen Schaltkreises relativ zum verfügbaren Platz. In der in 2E gezeigten Ausführungsform wird die Ausnutzung als ein Prozentsatz auf der Basis eines ersten Bereichs, der die Layout-Schaubild-Strukturelement-Ausnutzung repräsentiert, und eines zweiten Bereichs, der den insgesamt nutzbaren Platz repräsentiert, ausgedrückt. In verschiedenen Ausführungsformen wird die Ausnutzung in einer anderen Form ausgedrückt, zum Beispiel als ein anderer Prozentsatz oder ein normalisierter Wert, die in der Lage ist, die Effizienz eines Layout-Schaubildes darzustellen.
  • In verschiedenen Ausführungsformen ist der erste Bereich ein Aggregat der Bereiche, die durch einige oder alle der Layout-Schaubild-Strukturelemente, zum Beispiel die Zellen 210A und/oder 210B, des gegebenen Schaltkreises belegt werden, und der zweite Bereich ist der nutzbare Platz eines Teils oder einer Gesamtheit einer bestimmten Sektion, zum Beispiel einer Kernsektion, einer IC-Vorrichtung, in der sich der gegebene Schaltkreis befindet.
  • 2E zeigt zwei Beziehungen, R1 und R2, zwischen Verhältnis- und Ausnutzungswerten gemäß einigen Ausführungsformen. Wie oben mit Bezug auf Operation 110 besprochen, wird in dem Maße, wie die Verhältniswerte kleiner werden, eine Anzahl von Metallsegmenten der ersten Mehrzahl von Metallsegmenten, die in der Lage sind, ein gegebenes Layout-Schaubild-Strukturelement zu überlappen, kleiner, und die Optionen für das Routen elektrischer Verbindungen zu/von den Layout-Schaubild-Strukturelementen werden begrenzt. Dementsprechend hat jede der Beziehungen R1 und R2 eine positive Neigung, was anzeigt, dass die Ausnutzung in dem Maße kleiner wird, wie die Verhältniswerte kleiner werden, und in dem Maße größer wird, wie die Verhältniswerte größer werden.
  • In Beziehung R1 entspricht ein Verhältniswert von 3 einem Ausnutzungswert UT1, und ein Verhältniswert von 7 entspricht einem Ausnutzungswert UT3. In Beziehung R2 entspricht der Verhältniswert von 3 einem Ausnutzungswert UT2, der größer ist als der Ausnutzungswert UT1, und der Verhältniswert von 7 entspricht einem Ausnutzungswert UT4, der größer ist als Ausnutzungswert UT3.
  • Beziehung R2 repräsentiert einen Fall, in dem die dritte Mehrzahl von Metallsegmenten einen Mittenabstand hat, der kleiner ist als der Mittenabstand der zweiten Mehrzahl von Metallsegmenten, gemäß dem Ausführen einer oder mehrerer Operationen des Verfahrens 100. In einigen Ausführungsformen hat der zweite Mittenabstand mindestens einen Wert des 1,25-fachen des dritten Mittenabstands, wie oben mit Bezug auf Operation 130 besprochen wurde. Beziehung R1 repräsentiert einen Lösungsansatz, bei dem eine dritte Mehrzahl von Metallsegmenten einen Mittenabstand hat, der größer ist als ein Mittenabstand einer zweiten Mehrzahl von Metallsegmenten.
  • Wie in 2E gezeigt, ist für ein gegebenes Verhältnis von Layout-Schaubild-Strukturelement-Höhe zu erstem Mittenabstand die Ausnutzung auf der Basis der Beziehung R2 größer als die Ausnutzung auf der Basis der Beziehung R1, was eine verbesserte Routungsflexibilität auf der Basis der dritten Mehrzahl von Metallsegmenten widerspiegelt, die einen Mittenabstand haben, der kleiner ist als der Mittenabstand der zweiten Mehrzahl von Metallsegmenten, gemäß dem Ausführen einer oder mehrerer Operationen des Verfahrens 100.
  • In der in 2E gezeigten Ausführungsform nimmt die Ausnutzungserhöhung auf der Basis der Beziehung R2 relativ zu der Beziehung R1 in dem Maße zu, wie die Verhältniswerte kleiner werden, was eine verbesserte Signifikanz widerspiegelt, da die Layout-Schaubild-Strukturelement-Höhe relativ zu dem ersten Mittenabstand abnimmt.
  • In einigen Ausführungsformen hat - für ein gegebenes Verhältnis von Layout-Schaubild-Strukturelement-Höhe zu erstem Mittenabstand, zum Beispiel 3 oder 7 - die Ausnutzungserhöhung auf der Basis der Beziehung R2 relativ zu der Beziehung R1, zum Beispiel UT4-UT3 oder UT2-UT1, einen Wert im Bereich von 1 Prozent bis 5 Prozent. In einigen Ausführungsformen hat - für ein gegebenes Verhältnis von Layout-Schaubild-Strukturelement-Höhe zu erstem Mittenabstand - die Ausnutzungserhöhung auf der Basis der Beziehung R2 relativ zu der Beziehung R1 einen Wert im Bereich von 2 Prozent bis 4 Prozent.
  • Durch Ausführen der Operationen des Verfahrens 100 wird ein IC-Layout-Schaubild, zum Beispiel das IC-Layout-Schaubild 200, generiert, in dem die dritte Mehrzahl von Metallsegmenten einen Mittenabstand hat, der kleiner ist als der Mittenabstand der zweiten Mehrzahl von Metallsegmenten. Aufgrund des relativ kleineren Mittenabstandes besitzt die dritte Mehrzahl von Metallsegmenten eine größere Routungsflexibilität als mehrere Metallsegmente in Lösungsansätzen, bei denen ein Mittenabstand nicht kleiner als der Mittenabstand einer unteren Metallschicht ist. Im Vergleich zu Lösungsansätzen ohne einen relativ kleineren Mittenabstand ermöglicht die größere Flexibilität eine verbesserte Ausnutzung der Chipfläche, indem sie kompaktere Anordnungen von Layout-Schaubild-Strukturelementen wie zum Beispiel Standardzellen zulässt.
  • In dem Maße, wie die Zellenhöhen relativ zum Mittenabstand einer ersten Metallschicht, die über Zellen in einem IC-Layout-Schaubild liegt, kleiner werden, steigt die Auswirkung der Routungsflexibilität auf die Ausnutzung der Chipfläche. Somit sind die Nutzeffekte einer relativ größeren Flexibilität und einer verbesserten Ausnutzung besonders in Layout-Schaubildern bedeutsam, in denen der relativ kleinere Mittenabstand in der Richtung der Höhe einer Zelle verläuft und in denen die Zellenhöhe auf das fünffache des Mittenabstandes der ersten Metallschicht begrenzt ist.
  • Im Vergleich zu Lösungsansätzen, bei denen eine Hauptroutungsschicht Metallschichten enthält, in denen der dritte Mittenabstand nicht kleiner als der zweite Mittenabstand ist, kann die verbesserte Routungsflexibilität in Ausführungsformen, in denen eine Hauptroutungsschicht Metallschichten enthält, in denen der dritte Mittenabstand kleiner als der zweite Mittenabstand ist, auch Verstöße während Designregelüberprüfungen reduzieren, zum Beispiel in Operation 460, die unten mit Bezug auf das Verfahren 400 und 4 besprochen wird. Im Vergleich zu einer Hauptroutungsschicht, die Metallschichten enthält, in denen der dritte Mittenabstand nicht kleiner als der zweite Mittenabstand ist, wird in einigen Ausführungsformen eine Anzahl von Verstößen während Designregelüberprüfungen für eine Hauptroutungsschicht, die Metallschichten enthält, in denen der dritte Mittenabstand kleiner als der zweite Mittenabstand ist, um bis zu einem Faktor von zehn verringert.
  • 3A-3C sind Schaubilder einer IC-Struktur 300 gemäß einigen Ausführungsformen. Die IC-Struktur 300 ist ein Beispiel einer IC-Struktur, die durch Ausführen einiger oder aller der Operationen der Verfahren 100 und 400, die im vorliegenden Text mit Bezug auf die 1 und 4 besprochen werden, gebildet wird. In verschiedenen Ausführungsformen enthalten IC-Strukturen, die durch Ausführen einiger oder aller der Operationen der Verfahren 100 und 400 gebildet werden, eine Teilmenge der in den 3A-3C gezeigten Strukturelemente, zusätzliche Merkmale zu den in den 3A-3C gezeigten, oder Strukturelemente, die Konfigurationen aufweisen, die sich von denen unterscheiden, die in den 3A-3C gezeigt sind.
  • Die Darstellungen der IC-Struktur 300 in den 3A-3C sind zum Zweck der besseren Erkennbarkeit vereinfacht, wobei verschiedene Strukturelemente aufgenommen und weggelassen sind, um die folgende Besprechung zu vereinfachen. 3A zeigt eine Draufsicht der IC-Struktur 300 und Richtungen X und Y. 3B zeigt eine Querschnittsansicht der IC-Struktur 300 entlang der Linie A-A' in 3A, Richtung Y und eine Richtung Z. 3C zeigt eine Querschnittsansicht der IC-Struktur 300 entlang der Linie B-B' in 3A und Richtungen X und Z.
  • Die IC-Struktur 300 enthält ein IC-Strukturelement 310, Metallsegmente 320A und 320B, die über dem IC-Strukturelement 310 liegen, Metallsegmente 330A und 330B, die über den Metallsegmenten 320A und 320B liegen, Metallsegmente 340A und 340B, die über den Metallsegmenten 320A und 330B liegen, ein Metallsegment 350A, das über den Metallsegmenten 340A und 340B liegt, und ein Metallsegment 350B, das über dem Metallsegment 340B liegt.
  • Das IC-Strukturelement 310 entspricht einem IC-Strukturelement, was oben mit Bezug auf das Verfahren 100 und die 1 und 2A besprochen wurde, hat eine Höhe 310H in der Y-Richtung, und enthält ein leitfähiges Element 312. In verschiedenen Ausführungsformen enthält das IC-Strukturelement 310 einen oder mehrere Halbleiter oder andere IC-Strukturen (nicht gezeigt), und das leitfähige Element 312 ist dafür konfiguriert, eine elektrische Verbindung zu der einen oder den mehreren Halbleiter- oder sonstigen IC-Strukturen bereitzustellen.
  • In der in 3A gezeigten Ausführungsform ist das leitfähige Element 312 ein einzelnes Metallsegment, das in einer Metall-eins-Schicht positioniert ist. In verschiedenen Ausführungsformen ist das leitfähige Element 312 ein Metallsegment, das in einer Metall-null-Schicht des IC-Strukturelements 310 positioniert ist, oder eine Polysilizium- oder aktive Region in dem IC-Strukturelement 310.
  • In einigen Ausführungsformen ist das leitfähige Element 312 ein einzelnes leitfähiges Element von mehreren leitfähigen Elementen in dem IC-Strukturelement 310. In verschiedenen Ausführungsformen enthalten mehrere leitfähige Elemente in dem IC-Strukturelement 310 ein oder mehrere leitfähige Elemente, die in einem oder mehreren einer Metall-eins-Schicht, einer Metall-null-Schicht oder einer Polysilizium- oder aktiven Region in dem IC-Strukturelement 310 positioniert sind.
  • In der in 3A gezeigten Ausführungsform hat das leitfähige Element 312 eine rechteckige Form und eine Länge in der Y-Richtung. In verschiedenen Ausführungsformen hat das leitfähige Element 312 eine Länge in der X-Richtung oder hat eine andere Form als eine rechteckige Form, zum Beispiel eine quadratische oder L-Form.
  • Die Metallsegmente 320A und 320B haben einen Mittenabstand M2P in der Y-Richtung. In der in den 3A und 3B gezeigten Ausführungsform haben die Metallsegmente 320A und 320B die gleiche Breite, und der Mittenabstand M2P entspricht einer ersten Kante entlang der Breiten der Metallsegmente 320A und 320B. In verschiedenen Ausführungsformen entspricht der Mittenabstand M2P einem Punkt entlang anderer Breiten der Metallsegmente 320A und 320B als der ersten Kante, und/oder das Metallsegment 320A hat eine Breite, die sich von einer Breite des Metallsegments 320B unterscheidet.
  • In der in den 3A und 3B gezeigten Ausführungsform liegen die Metallsegmente 320A und 320B beide über dem IC-Strukturelement 310, sind in einer Metall-zwei-Schicht positioniert, und haben eine Beabstandung in der Y-Richtung, die einer kleinsten Beabstandung entspricht, die durch den Mittenabstand M2P bestimmt wird. In verschiedenen Ausführungsformen liegt eines der Metallsegmente 320A oder 320B nicht über dem IC-Strukturelement 310, die Metallsegmente 320A und 320B sind in einer anderen Metallschicht positioniert als der Metall-zwei-Schicht, und/oder die Metallsegmente 320A und 320B haben eine Beabstandung in der Y-Richtung, die durch den Mittenabstand M2P bestimmt wird, aber einer anderen Beabstandung als der kleinsten Beabstandung entspricht, die durch den Mittenabstand M2P bestimmt wird.
  • Die Metallsegmente 330A und 330B haben einen Mittenabstand M3P in der X-Richtung. In der in den 3A und 3C gezeigten Ausführungsform haben die Metallsegmente 330A und 330B die gleiche Breite, und der Mittenabstand M3P entspricht einer ersten Kante entlang der Breiten der Metallsegmente 330A und 330B. In verschiedenen Ausführungsformen entspricht der Mittenabstand M3P einem Punkt entlang anderen Breiten der Metallsegmente 330A und 330B als der ersten Kante, und/oder das Metallsegment 330A hat eine Breite, die sich von einer Breite des Metallsegments 330B unterscheidet.
  • In der in den 3A-3C gezeigten Ausführungsform liegen die Metallsegmente 330A und 330B beide über den Metallsegmenten 320A und 320B, sind in einer Metall-drei-Schicht positioniert und haben eine Beabstandung in der X-Richtung, die einer kleinsten Beabstandung entspricht, die durch den Mittenabstand M3P bestimmt wird. In verschiedenen Ausführungsformen liegt eines der Metallsegmente 330A oder 330B nicht über einem oder beiden der Metallsegmente 320A oder 320B, die Metallsegmente 330A und 330B sind in einer anderen Metallschicht als der Metall-drei-Schicht positioniert, und/oder die Metallsegmente 330A und 330B haben eine Beabstandung in der X-Richtung, die durch den Mittenabstand M3P bestimmt wird, aber einer anderen Beabstandung als der kleinsten Beabstandung entspricht, die durch den Mittenabstand M3P bestimmt wird.
  • Wie in 3B gezeigt, ist das Metallsegment 330B elektrisch mit dem Metallsegment 320A durch eine Durchkontaktierung 332BA verbunden ist und elektrisch mit dem Metallsegment 320B durch eine Durchkontaktierung 332BB verbunden. In einigen Ausführungsformen enthält die IC-Struktur 300 eine der Durchkontaktierungen 332BA oder 332BB nicht, und das Metallsegment 330B ist nur mit einem der Metallsegmente 320A oder 320B elektrisch verbunden.
  • Die Metallsegmente 340A und 340B haben einen Mittenabstand M4P in der Y-Richtung. In der in den 3A und 3B gezeigten Ausführungsform haben die Metallsegmente 340A und 340B die gleiche Breite, und der Mittenabstand M4P entspricht einer ersten Kante entlang der Breiten der Metallsegmente 340A und 340B. In verschiedenen Ausführungsformen entspricht der Mittenabstand M4P einem Punkt entlang anderen Breiten der Metallsegmente 340A und 340B als der ersten Kante, und/oder das Metallsegment 340A hat eine Breite, die sich von einer Breite des Metallsegments 340B unterscheidet.
  • In der in den 3A-3C gezeigten Ausführungsform liegen die Metallsegmente 340A und 340B beide über den Metallsegmenten 330A und 320B, sind in einer Metall-vier-Schicht positioniert und haben eine Beabstandung in der Y-Richtung, die einer kleinsten Beabstandung entspricht, die durch den Mittenabstand M4P bestimmt wird. In verschiedenen Ausführungsformen liegt eines der Metallsegmente 340A oder 340B nicht über einem oder beiden der Metallsegmente 330A oder 330B, die Metallsegmente 340A und 340B sind in einer anderen Metallschicht als der Metall-vier-Schicht positioniert, und/oder die Metallsegmente 340A und 340B haben eine Beabstandung in der Y-Richtung, die durch den Mittenabstand M4P bestimmt wird, aber einer anderen Beabstandung als der kleinsten Beabstandung entspricht, die durch den Mittenabstand M4P bestimmt wird.
  • Wie in den 3B und 3C gezeigt, ist das Metallsegment 340A elektrisch mit dem Metallsegment 330B durch eine Durchkontaktierung 342AB verbunden, und das Metallsegment 340B ist elektrisch mit dem Metallsegment 330A durch eine Durchkontaktierung 342BA verbunden und ist elektrisch mit dem Metallsegment 330B durch eine Durchkontaktierung 342BB verbunden. In einigen Ausführungsformen enthält die IC-Struktur 300 nicht die Durchkontaktierung 342AB, und das Metallsegment 340A ist nicht elektrisch mit dem Metallsegment 330B verbunden. In einigen Ausführungsformen enthält die IC-Struktur 300 eine der Durchkontaktierungen 342BA oder 342BB nicht, und das Metallsegment 340B ist nur mit einem der Metallsegmente 330A oder 330B elektrisch verbunden.
  • Die Metallsegmente 350A und 350B haben einen Mittenabstand M5P in der X-Richtung. In der in den 3A und 3C gezeigten Ausführungsform haben die Metallsegmente 350A und 350B die gleiche Breite, und der Mittenabstand M5P entspricht einer ersten Kante entlang der Breiten der Metallsegmente 350A und 350B. In verschiedenen Ausführungsformen entspricht der Mittenabstand M5P einem Punkt entlang anderen Breiten der Metallsegmente 350A und 350B als der ersten Kante, und/oder das Metallsegment 350A hat eine Breite, die sich von einer Breite des Metallsegments 350B unterscheidet.
  • In der in den 3A und 3C gezeigten Ausführungsform liegt das Metallsegment 350A über den Metallsegmenten 340A und 340B, das Metallsegment 350B liegt über dem Metallsegment 340A, die Metallsegmente 350A und 350B sind in einer Metall-fünf-Schicht positioniert und haben eine Beabstandung in der X-Richtung, die einer kleinsten Beabstandung entspricht, die durch den Mittenabstand M5P bestimmt wird. In verschiedenen Ausführungsformen liegt eines der Metallsegmente 350A oder 350B nicht über einem oder beiden der Metallsegmente 340A oder 340B, die Metallsegmente 350A und 350B sind in einer anderen Metallschicht als der Metall-fünf-Schicht positioniert, und/oder die Metallsegmente 350A und 350B haben eine Beabstandung in der X-Richtung, die durch den Mittenabstand M5P bestimmt wird, aber einer anderen Beabstandung als der kleinsten Beabstandung entspricht, die durch den Mittenabstand M5P bestimmt wird.
  • Wie in 3C gezeigt, ist das Metallsegment 350A elektrisch mit dem Metallsegment 340B durch eine Durchkontaktierung 352AB verbunden, und das Metallsegment 350B ist elektrisch mit dem Metallsegment 340B durch eine Durchkontaktierung 352BB verbunden. In einigen Ausführungsformen enthält die IC-Struktur 300 eine der Durchkontaktierungen 352AB oder 352BB nicht, und nur eines der Metallsegmente 350A oder 350B ist elektrisch mit dem Metallsegment 340B verbunden.
  • In der in den 3A-3C gezeigten Ausführungsform hat jede der Durchkontaktierungen 332BA, 332BB, 342AB, 342BA, 342BB, 352AB und 352BB Abmessungen in den X- und Y-Richtungen, die maximal so groß sind wie entsprechende Abmessungen von darüberliegenden oder darunterliegenden Metallsegmenten. In verschiedenen Ausführungsformen sind eine oder mehrere der Durchkontaktierungen 332BA, 332BB, 342AB, 342BA, 342BB, 352AB oder 352BB als Schlitzdurchkontaktierungen konfiguriert, wodurch sie eine oder mehrere Abmessungen in den X- und/oder Y-Richtungen haben, die größer sind als entsprechende Abmessungen von darüberliegenden oder darunterliegenden Metallsegmenten.
  • Der Mittenabstand M4P ist kleiner als der Mittenabstand M3P. In einigen Ausführungsformen beträgt ein Verhältnis des Mittenabstandes M3P zu dem Mittenabstand M4P mindestens 1,25 gemäß der obigen Besprechung mit Bezug auf Operation 130 des Verfahrens 100 und 1.
  • Der Mittenabstand M2P ist kleiner als jeder der Mittenabstände M3P, M4P und M5P. In einigen Ausführungsformen ist der Mittenabstand M5P größer als der Mittenabstand M3P.
  • In verschiedenen Ausführungsformen enthält die IC-Struktur 300 ein oder mehrere Metallsegmente (nicht gezeigt) in Metallschichten über der Metallschicht, in der die Metallsegmente 350A und 350B positioniert sind, und das eine oder die mehreren Metallsegmente haben Mittenabstände in der X- und/oder Y-Richtung, die größer als der Mittenabstand M5P sind.
  • Dank ihrer Herstellung mittels Ausführung einiger oder aller Operationen der Verfahren 100 und/oder 400, die im vorliegenden Text mit Bezug auf die 1 und 4 besprochen werden, ermöglicht die IC-Struktur 300, deren Mittenabstand M4P kleiner ist als der Mittenabstand M3P, die Realisierung der Vorteile, die oben mit Bezug auf das Verfahren 100 besprochen wurden.
  • 4 ist ein Flussdiagramm eines Verfahrens 400 zum Routen von Verbindungen zu einer Zelle gemäß einigen Ausführungsformen. Die Operationen des Verfahrens 400 werden als Teil eines Verfahrens zum Bilden einer IC-Struktur ausgeführt, zum Beispiel der IC-Struktur 300, die oben mit Bezug auf die 3A-3C besprochen wurde. In einigen Ausführungsformen ist das Bilden der IC-Struktur Teil des Bildens eines oder mehrerer Halbleiterbauelemente, wobei hier als Beispiele Speicherschaltkreise, Logikvorrichtungen, Verarbeitungsvorrichtungen, Signalverarbeitungsschaltkreise und dergleichen zu nennen sind.
  • In einigen Ausführungsformen wird ein Teil oder die Gesamtheit des Verfahrens 400 durch einen Prozessor eines Computers ausgeführt. In einigen Ausführungsformen wird ein Teil oder die Gesamtheit des Verfahrens 400 durch einen Prozessor 502 eines IC-Layout-Schaubild-Generierungssystems 500 ausgeführt, was unten mit Bezug auf 5 besprochen wird.
  • Einige oder alle der Operationen des Verfahrens 400 werden als Teil eines Designprocederes ausgeführt, das in einem Designhaus ausgeführt wird, zum Beispiel dem Designhaus 620, was unten mit Bezug auf 6 besprochen wird.
  • Einige oder alle der Operationen des Verfahrens 400 werden als Teil eines APR-Verfahrens ausgeführt, zum Beispiel eines APR-Verfahrens, das durch ein APR-System ausgeführt wird. In verschiedenen Ausführungsformen enthält ein APR-Verfahren einen oder eine Kombination von einem konstruktiven Algorithmus, einem iterativen Algorithmus oder einem integrierten Algorithmus.
  • In einem konstruktiven Algorithmus werden Operationen des Platzierens und des Routens Zelle für Zelle ausgeführt. Nachdem ein IC-Layout-Schaubild so aktualisiert wurde, dass es das Platzieren einer gegebenen Zelle und ihrer zugehörigen Routungsverbindungen enthält, enthält eine zusätzliche Layout-Schaubild-Revision das Platzieren einer zusätzlichen Zelle und ihrer zugehörigen Routungsverbindungen.
  • In einem iterativen Algorithmus wird ein anfängliches IC-Layout-Schaubild, das mehrere Zellen und zugehörige Routungsverbindungen enthält, auf der Basis von Schaltkreisleistungs- und -kompromisskriterien iterativ analysiert und überarbeitet.
  • In einem integrierten Algorithmus werden Schaltkreisleistungs- und -kompromisskriterien angewendet, wenn ein IC-Layout-Schaubild so überarbeitet wird, dass es das Platzieren einer gegebenen Zelle und/oder ihrer Routungsverbindungen enthält.
  • In verschiedenen Ausführungsformen werden die Operationen des Verfahrens 400 in der in 4 gezeigten Reihenfolge oder in einer oder mehreren anderen Reihenfolgen als der in 4 gezeigten Reihenfolge ausgeführt. In einigen Ausführungsformen werden eine oder mehrere zusätzliche Operationen vor, zwischen, während und/oder nach einer oder mehreren Operationen des Verfahrens 400 ausgeführt.
  • Bei Operation 410 wird in einigen Ausführungsformen eine Zelle in einem IC-Layout-Schaubild platziert. In verschiedenen Ausführungsformen enthält das Platzieren der Zelle in dem IC-Layout-Schaubild das Platzieren einer Standardzelle, einer Engineering Change Order (ECO)-Zelle, einer Logikzelle, einer Speicherzelle, einer Custom-Zelle oder einer Kombination von Zellen. In einigen Ausführungsformen enthält das Platzieren der Zelle in dem IC-Layout-Schaubild das Platzieren einer der Zellen 210A oder 210B in dem IC-Layout-Schaubild 200, was oben mit Bezug auf die 1 und 2A besprochen wurde.
  • Die Zelle hat eine Zellenhöhe in einer ersten Richtung. In einigen Ausführungsformen ist die Zelle eine Zelle von mehreren Zellen, und jede Zelle der mehreren Zellen hat die Zellenhöhe. In einigen Ausführungsformen ist die Zelle eine Zelle von mehreren Zellen, und eine oder mehrere Zellen der mehreren Zellen haben eine Höhe, die sich von der Zellenhöhe unterscheidet.
  • Bei Operation 420 wird ein Metall-zwei-Segment zu der Zelle geroutet, indem das Metall-zwei-Segment entlang einer ersten Mehrzahl von Bahnen positioniert wird, die einen ersten Mittenabstand in der ersten Richtung aufweisen. In einigen Ausführungsformen enthält das Routen des Metall-zwei-Segments zu der Zelle das Überlappen der Zelle mit dem Metall-zwei-Segment.
  • In einigen Ausführungsformen beträgt ein Verhältnis der Zellenhöhe zu dem ersten Mittenabstand maximal fünf gemäß der obigen Besprechung mit Bezug auf das Verfahren 100 und die 1 und 2E. In einigen Ausführungsformen ist der erste Mittenabstand ein erster Mittenabstand eines oder mehrerer Mittenabstände 522 des IC-Layout-Schaubild-Generierungssystems 500, was unten mit Bezug auf 5 besprochen wird.
  • Das Routen des Metall-zwei-Segments zu der Zelle enthält das Bilden einer Struktur in einer Metall-zwei-Schicht eines IC-Herstellungsprozesses. In verschiedenen Ausführungsformen enthält das Routen des Metall-zwei-Segments zu der Zelle das Bilden einer oder mehrerer zusätzlicher Strukturen, die dafür konfiguriert sind, eine oder mehrere elektrische Verbindungen, zum Beispiel eine Durchkontaktierung, eine Schlitz-Durchkontaktierung, einen Kontakt oder ein Metall-eins- oder-null-Segment, zwischen der Zelle und dem Metall-zwei-Segment zu bilden.
  • In einigen Ausführungsformen ist die Zelle eine Zelle von mehreren Zellen, das Metall-zwei-Segment ist ein Metall-zwei-Segment von mehreren Metall-zwei-Segmenten, und das Routen des Metall-zwei-Segments zu der Zelle enthält das Routen jedes Metall-zwei-Segments der Mehrzahl von Metall-zwei-Segmenten zu einer entsprechenden Zelle der mehreren Zellen.
  • In einigen Ausführungsformen enthält das Routen des Metall-zwei-Segments zu der Zelle das Anordnen des Metallsegments 220 in dem IC-Layout-Schaubild 200, was oben mit Bezug auf die 1 und 2A besprochen wurde.
  • Bei Operation 430 wird ein Metall-drei-Segment zu dem Metall-zwei-Segment geroutet, indem das Metall-drei-Segment entlang einer zweiten Mehrzahl von Bahnen positioniert wird, die einen zweiten Mittenabstand in einer zweiten Richtung haben, die senkrecht zu der ersten Richtung verläuft. In einigen Ausführungsformen enthält das Routen des Metall-drei-Segments zu dem Metall-zwei-Segment das Überlappen des Metall-zwei-Segments mit dem Metall-drei-Segment.
  • In einigen Ausführungsformen ist der zweite Mittenabstand ein zweiter Mittenabstand eines oder mehrerer Mittenabstände 522 des IC-Layout-Schaubild-Generierungssystems 500, was unten mit Bezug auf 5 besprochen wird.
  • Das Routen des Metall-drei-Segments zu dem Metall-zwei-Segment enthält das Bilden einer Struktur in einer Metall-drei-Schicht eines IC-Herstellungsprozesses. In verschiedenen Ausführungsformen enthält das Routen des Metall-drei-Segments zu dem Metall-zwei-Segment das Bilden einer oder mehrerer zusätzlicher Strukturen, die dafür konfiguriert sind, eine oder mehrere elektrische Verbindungen, zum Beispiel eine Durchkontaktierung oder eine Schlitz-Durchkontaktierung, zwischen dem Metall-zwei-Segment und dem Metall-drei-Segment zu bilden.
  • In einigen Ausführungsformen ist das Metall-zwei-Segment ein Metall-zwei-Segment von mehreren Metall-zwei-Segmenten, das Metall-drei-Segment ist ein Metall-drei-Segment von mehreren Metall-drei-Segmenten, und das Routen des Metall-drei-Segments zu dem Metall-zwei-Segment enthält das Routen jedes Metall-drei-Segments der mehreren Metall-drei-Segmente zu einem entsprechenden Metall-zwei-Segment der mehreren Metall-zwei-Segmente.
  • In einigen Ausführungsformen enthält das Routen des Metall-drei-Segments zu dem Metall-zwei-Segment das Anordnen eines Metallsegments 230 in dem IC-Layout-Schaubild 200, was oben mit Bezug auf die 1 und 2B besprochen wurde.
  • Bei Operation 440 wird ein Metall-vier-Segment zu der Metall-drei-Segment geroutet, indem das Metall-vier-Segment entlang einer dritten Mehrzahl von Bahnen positioniert wird, die einen dritten Mittenabstand in der ersten Richtung haben. In einigen Ausführungsformen enthält das Routen des Metall-vier-Segments zu dem Metall-drei-Segment das Überlappen des Metall-drei-Segments mit dem Metall-vier-Segment.
  • Der dritte Mittenabstand ist kleiner als der zweite Mittenabstand. In einigen Ausführungsformen beträgt ein Verhältnis des zweiten Mittenabstandes zu dem dritten Mittenabstand mindestens 1,25 gemäß der obigen Besprechung mit Bezug auf Operation 130 des Verfahrens 100 und 1. In verschiedenen Ausführungsformen ist der dritte Mittenabstand kleiner als, so groß wie, oder größer als der erste Mittenabstand. In einigen Ausführungsformen ist der dritte Mittenabstand ein dritter Mittenabstand eines oder mehrerer Mittenabstände 522 des IC-Layout-Schaubild-Generierungssystems 500, was unten mit Bezug auf 5 besprochen wird.
  • Das Routen des Metall-vier-Segments zu dem Metall-drei-Segment enthält das Bilden einer Struktur in einer Metall-vier-Schicht eines IC-Herstellungsprozesses. In verschiedenen Ausführungsformen enthält das Routen des Metall-vier-Segments zu dem Metall-drei-Segment das Bilden einer oder mehrerer zusätzlicher Strukturen, die dafür konfiguriert sind, eine oder mehrere elektrische Verbindungen, zum Beispiel eine Durchkontaktierung oder eine Schlitz-Durchkontaktierung, zwischen dem Metall-drei-Segment und dem Metall-vier-Segment zu bilden.
  • In einigen Ausführungsformen ist das Metall-drei-Segment ein Metall-drei-Segment von mehreren Metall-drei-Segmenten, das Metall-vier-Segment ist ein Metall-vier-Segment von mehreren Metall-vier-Segmenten, und das Routen des Metall-vier-Segments zu dem Metall-drei-Segment enthält das Routen jedes Metall-vier-Segments der mehreren Metall-vier-Segmente zu einem entsprechenden Metall-drei-Segment der mehreren Metall-drei-Segmente.
  • In einigen Ausführungsformen enthält das Routen des Metall-vier-Segments zu dem Metall-drei-Segment das Anordnen eines Metallsegments 240 in dem IC-Layout-Schaubild 200, was oben mit Bezug auf die 1 und 2C besprochen wurde.
  • Bei Operation 450 wird in einigen Ausführungsformen ein Metall-fünf-Segment zu dem Metall-vier-Segment geroutet, indem das Metall-fünf-Segment entlang einer vierten Mehrzahl von Bahnen positioniert wird, die einen vierten Mittenabstand in der zweiten Richtung haben. In einigen Ausführungsformen enthält das Routen des Metall-fünf-Segments zu dem Metall-vier-Segment das Überlappen des Metall-vier-Segments mit dem Metall-fünf-Segment.
  • In einigen Ausführungsformen ist der vierte Mittenabstand größer als der zweite Mittenabstand und der dritte Mittenabstand. In einigen Ausführungsformen beträgt ein Verhältnis des vierten Mittenabstandes zu dem dritten Mittenabstand mindestens 1,3. In verschiedenen Ausführungsformen ist der vierte Mittenabstand kleiner als, so groß wie, oder größer als einer oder beide des ersten Mittenabstandes oder des zweiten Mittenabstandes. In einigen Ausführungsformen ist der vierte Mittenabstand ein vierter Mittenabstand eines oder mehrerer Mittenabstände 522 des IC-Layout-Schaubild-Generierungssystems 500, was unten mit Bezug auf 5 besprochen wird.
  • Das Routen des Metall-fünf-Segments zu dem Metall-vier-Segment enthält das Bilden einer Struktur in einer Metall-fünf-Schicht eines IC-Herstellungsprozesses. In verschiedenen Ausführungsformen enthält das Routen des Metall-fünf-Segments zu dem Metall-vier-Segment das Bilden einer oder mehrerer zusätzlicher Strukturen, die dafür konfiguriert sind, eine oder mehrere elektrische Verbindungen, zum Beispiel eine Durchkontaktierung oder eine Schlitz-Durchkontaktierung, zwischen dem Metall-vier-Segment und dem Metall-fünf-Segment zu bilden.
  • In einigen Ausführungsformen ist das Metall-vier-Segment ein Metall-vier-Segment von mehreren Metall-vier-Segmenten, das Metall-fünf-Segment ist ein Metall-fünf-Segment von mehreren Metall-fünf-Segmenten, und das Routen des Metall-fünf-Segments zu dem Metall-vier-Segment enthält das Routen jedes Metall-drei-Segments der mehreren Metall-fünf-Segmente zu einem entsprechenden Metall-vier-Segment der mehreren Metall-vier-Segmente.
  • In einigen Ausführungsformen enthält das Routen des Metall-fünf-Segments zu dem Metall-vier-Segment das Anordnen eines Metallsegments 250 in dem IC-Layout-Schaubild 200, was oben mit Bezug auf die 1 und 2D besprochen wurde.
  • Bei Operation 460 wird in einigen Ausführungsformen eine Designregelüberprüfung an dem Metall-vier-Segment ausgeführt. In einigen Ausführungsformen enthält das Ausführen der Designregelüberprüfung das Ausführen einer Beurteilung auf der Basis einer Beabstandung zwischen dem Metall-vier-Segment und einem anderen leitfähigen Strukturelement des IC-Layout-Schaubildes. In einigen Ausführungsformen ist das Metall-vier-Segment ein Metall-vier-Segment von mehreren Metall-vier-Segmenten, und das Ausführen einer Designregelüberprüfung enthält das Ausführen einer Beurteilung auf der Basis einer Beabstandung zwischen mehreren Metall-vier-Segmenten der mehreren Metall-vier-Segmente.
  • In einigen Ausführungsformen enthält das Ausführen der Designregelüberprüfung das Bestimmen, dass das Routen des Metall-vier-Segments gegen eine Designregel verstößt. In einigen Ausführungsformen enthält der Verstoß gegen die Designregel, dass das Metall-vier-Segment und ein benachbartes Segment eine Beabstandung haben, die geringer ist als eine Mindestbeabstandung zwischen den Enden. In einigen Ausführungsformen enthält der Verstoß gegen die Designregel, dass das Metall-vier-Segment Teil eines ersten Signalpfades ist, dass ein benachbartes Segment Teil eines zweiten Signalpfades ist, und das Metall-vier-Segment mit dem benachbarten Metallsegment kurzgeschlossen wird.
  • In einigen Ausführungsformen ist die Designregelüberprüfung eine Designregelüberprüfung von mehreren Designregelüberprüfungen, und das Ausführen der Designregelüberprüfung enthält das Ausführen der mehreren Designregelüberprüfungen.
  • Bei Operation 470 werden in einigen Ausführungsformen eine oder mehrere der Operationen 410-460 wiederholt. In einigen Ausführungsformen ist das Wiederholen einer oder mehrerer der Operationen 410-460 Teil des Ausführens eines APR-Verfahrens. In einigen Ausführungsformen ist das Wiederholen einer oder mehrerer der Operationen 410-460 Teil des Ausführens eines APR-Verfahrens, das einen oder eine Kombination eines konstruktiven Algorithmus, eines iterativen Algorithmus oder eines integrierten Algorithmus enthält.
  • In einigen Operationen enthält das Wiederholen einer oder mehrerer der Operationen 410-460 das Überarbeiten des IC-Layout-Schaubildes auf der Basis des Wiederholens der einen oder mehreren der Operationen 410-460.
  • Bei Operation 480 wird in einigen Ausführungsformen eine IC-Layoutdatei auf der Basis des IC-Layout-Schaubildes generiert. In einigen Ausführungsformen enthält das Generieren der IC-Layoutdatei das Generieren der IC-Layoutdatei auf der Basis eines oder mehrerer Layout-Schaubilder 520 des IC-Layout-Schaubild-Generierungssystems 500, was unten mit Bezug auf 5 besprochen wird.
  • In einigen Ausführungsformen enthält das Generieren der IC-Layoutdatei das Generieren einer oder mehrerer elektronischer Dateien, die Daten enthalten, die durch ein IC-Fertigungssystem als Teil eines IC-Fertigungsablaufs verwendet werden können, zum Beispiel das IC-Fertigungssystem 600, was unten mit Bezug auf 6 besprochen wird.
  • Bei Operation 490 wird in einigen Ausführungsformen ein Satz von Masken auf der Basis des IC-Layout-Schaubildes generiert. Die Maskensätze können zum Herstellen einer oder mehrerer IC-Strukturen verwendet werden. In verschiedenen Ausführungsformen enthält das Generieren des Satzes Masken das Ausführen einer oder mehrerer Herstellungsoperationen unter Verwendung des Prozessors 502 des IC-Layout-Schaubild-Generierungssystems 500, was unten mit Bezug auf 5 besprochen wird.
  • In verschiedenen Ausführungsformen enthält das Generieren des Satzes von Masken das Ausführen einer oder mehrerer Herstellungsoperationen unter Verwendung eines IC-Fertigungssystems als Teil eines IC-Fertigungsablaufs, zum Beispiel das IC-Fertigungssystem 600, was unten mit Bezug auf 6 besprochen wird. In verschiedenen Ausführungsformen ist das Generieren des Satzes Masken Teil der Herstellung einer IC-Struktur, zum Beispiel der IC-Struktur 300, was oben mit Bezug auf die 3A-3C besprochen wurde, in der die elektrischen Verbindungen zu einer Zelle einen dritten Mittenabstand enthalten, der kleiner ist als ein zweiter Mittenabstand.
  • Durch Ausführen der Operationen des Verfahrens 400 wird ein IC-Layout-Schaubild, zum Beispiel das IC-Layout-Schaubild 200, generiert, in dem der dritte Mittenabstand kleiner ist als der zweite Mittenabstand. Aufgrund des relativ kleineren Mittenabstandes kann das Routen der Metall-zwei-, -drei- und -vier-Segmente zu der Zelle eine größere Flexibilität aufweisen als das Routen in Lösungsansätzen, bei denen ein Mittenabstand nicht kleiner ist als der Mittenabstand einer unteren Metallschicht. Im Vergleich zu Lösungsansätzen ohne einen relativ kleineren Mittenabstand ermöglicht die größere Flexibilität die Nutzeffekte, die oben mit Bezug auf das Verfahren 100 besprochen wurden.
  • 5 ist eine schematische Ansicht eines IC-Layout-Schaubild-Generierungssystems 500 gemäß einigen Ausführungsformen. In einigen Ausführungsformen kann das IC-Layout-Schaubild-Generierungssystem 500 als Teil eines Designhauses 620 eines IC-Fertigungssystems 600 verwendet werden, was unten mit Bezug auf 6 besprochen wird. In einigen Ausführungsformen ist das IC-Layout-Schaubild-Generierungssystem 500 ein APR-System, enthält ein APR-System oder ist Teil eines APR-System, das für das Ausführen eines APR-Verfahrens verwendet werden kann.
  • In einigen Ausführungsformen ist das IC-Layout-Schaubild-Generierungssystem 500 in der Lage, einige oder alle der Operationen des Verfahrens 100, das oben mit Bezug auf 1 besprochen wurde, und/oder einen Teil oder die Gesamtheit des Verfahrens 400, das oben mit Bezug auf 4 besprochen wurde, auszuführen.
  • Das IC-Layout-Schaubild-Generierungssystem 500 enthält einen Hardwareprozessor 502 und ein nicht-flüchtiges, computerlesbares Speichermedium 504, das mit den Computerprogramminstruktionen 506, d. h. einem Satz ausführbarer Instruktionen, codiert ist (d. h. diese speichert). Die Instruktionen 506 enthalten Instruktionen für das Generieren von IC-Layout-Schaubildern für ein IC-Fertigungssystem. Der Prozessor 502 ist elektrisch mit dem computerlesbaren Speichermedium 504 durch einen Bus 508 gekoppelt. Der Prozessor 502 ist ebenfalls elektrisch mit einer E/A-Schnittstelle 510 durch den Bus 508 gekoppelt. Eine Netzwerkschnittstelle 512 ist ebenfalls elektrisch mit dem Prozessor 502 durch den Bus 508 verbunden. Die Netzwerkschnittstelle 512 ist mit einem Netzwerk 514 verbunden, so dass sich der Prozessor 502 und das computerlesbare Speichermedium 504 mit externen Elementen über das Netzwerk 514 verbinden können. Der Prozessor 502 ist dafür konfiguriert, die Computerprogramminstruktionen 506 auszuführen, die in dem computerlesbaren Speichermedium 504 codiert sind, damit das IC-Layout-Schaubild-Generierungssystem 500 zum Ausführen eines Teils oder der gesamten Operationen, wie in den Verfahren 100 oder 400 beschrieben, genutzt werden kann.
  • In einigen Ausführungsformen ist der Prozessor 502 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, ein anwendungsspezifischer integrierter Schaltkreis (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einigen Ausführungsformen ist das computerlesbare Speichermedium 504 ein elektronisches, magnetisches, optisches, elektromagnetisches, infrarotes und/oder ein Halbleitersystem (oder -vorrichtung oder -gerät) für das Speichern von Instruktionen und/oder Daten in einer nicht-flüchtigen Weise. Zum Beispiel enthält das computerlesbare Speichermedium 504 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine wechselfähige Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Nurlesespeicher (ROM), eine starre magnetische Disk und/oder eine optische Disk. In einigen Ausführungsformen, die mit optischen Disks arbeiten, enthält das computerlesbare Speichermedium 504 einen Compact Disk-Nurlesespeicher (CD-ROM), eine wiederbeschreibbare Compact Disk (Read/Write, CD-R/W) und/oder eine Digital Video Disk (DVD).
  • In einigen Ausführungsformen das computerlesbare Speichermedium 504 speichert die Computerprogramminstruktionen 506, die dafür konfiguriert sind, das IC-Layout-Schaubild-Generierungssystem 500 zu veranlassen, einen Teil oder die Gesamtheit der Verfahren 100 und 400 auszuführen. In einigen Ausführungsformen speichert das computerlesbare Speichermedium 504 auch Informationen, die für das Ausführen der Verfahren 100 und/oder 400 benötigt werden, sowie Informationen, die während der Ausführung der Verfahren 100 und/oder 400 generiert werden, wie zum Beispiel ein oder mehrere Layout-Schaubilder 520, einen oder mehrere Mittenabstände 522, und/oder Instruktionen 506 zum Ausführen einer oder mehrerer Operationen der Verfahren 100 und 400.
  • Die E/A-Schnittstelle 510 ist mit externen Schaltungen gekoppelt. In einigen Ausführungsformen enthält die E/A-Schnittstelle 510 eine Tastatur, ein Keypad, eine Maus, einen Trackball, ein Trackpad und/oder Cursorrichtungstasten zum Übermitteln von Informationen und/oder Befehlen an den Prozessor 502. In einigen Ausführungsformen enthält die E/A-Schnittstelle 510 eine Anzeige, ein Signallicht und/oder eine Audiovorrichtung zum Übermitteln von Informationen von dem Prozessor 502.
  • Die Netzwerkschnittstelle 512 erlaubt es dem IC-Layout-Schaubild-Generierungssystem 500, mit dem Netzwerk 514 zu kommunizieren, mit dem ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerkschnittstelle 512 enthält drahtlose Netzwerkschnittstellen wie zum Beispiel BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder eine leitungsgebundene Netzwerkschnittstelle wie zum Beispiel ETHERNET, USB oder IEEE-1354. In einigen Ausführungsformen werden eines oder beide der Verfahren 100 oder 400 in zwei oder mehr IC-Layout-Schaubild-Generierungssystemen 500 und Informationen, wie zum Beispiel ein oder mehrere Layout-Schaubilder 520 oder einen oder mehrere Mittenabstände 522, werden zwischen verschiedenen Systemen 500 über das Netzwerk 514 ausgetauscht.
  • Das IC-Layout-Schaubild-Generierungssystem 500 ist dafür konfiguriert, Informationen in Bezug auf das Generieren von IC-Layout-Schaubildern zu empfangen. Die Informationen werden zu dem Prozessor 502 durch den Bus 508 übertragen und werden dann in dem computerlesbaren Speichermedium 504 als ein oder mehrere Layout-Schaubilder 520, ein oder mehrere Mittenabstände 522 oder Instruktionen 506 gespeichert. In einigen Ausführungsformen wird auf das eine oder die mehreren Layout-Schaubilder 520 in dem Verfahren 100 (1) und/oder dem Verfahren 400 (4) zugegriffen. In einigen Ausführungsformen wird auf den einen oder die mehreren Mittenabstände 522 in dem Verfahren 100 (1) und/oder dem Verfahren 400 (4) zugegriffen.
  • Indem es dafür konfiguriert ist, einen Teil oder die Gesamtheit der Verfahren 100 und 400 auszuführen, ermöglicht das IC-Layout-Schaubild-Generierungssystem 500 die Realisierung der Vorteile, die oben mit Bezug auf die Verfahren 100 und 400 und die 1-4 besprochen wurden.
  • 6 ist ein Blockschaubild des IC-Fertigungssystems 600 und eines damit verknüpften IC-Fertigungsablaufs gemäß einigen Ausführungsformen.
  • Im Allgemeinen generiert das System 600 ein Layout-Schaubild (zum Beispiel eines der IC-Layout-Schaubilder 200, die oben mit Bezug auf die 1-4 besprochen wurden, oder dergleichen). Auf der Basis des Layout-Schaubildes fertigt das System 600 mindestens eines von (A) einer oder mehreren Halbleitermasken oder (B) mindestens einer Komponente in einer Schicht eines unvollständigen integrierten Halbleiterschaltkreises.
  • In 6 enthält das IC-Herstellungssystem 600 Entitäten, wie zum Beispiel ein Designhaus 620, ein Maskenhaus 630 und einen IC-Hersteller/Produzenten („fab“) 650, die bei den Design-, Entwicklungs- und Herstellungszyklen und/oder -dienstleistungen im Zusammenhang mit der Herstellung einer IC-Vorrichtung 660 miteinander interagierten. Die Entitäten in dem System 600 sind durch ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netzwerke, wie zum Beispiel ein Intranet und das Internet. Das Kommunikationsnetzwerk enthält leitungsgebundene und/oder Drahtloskommunikationskanäle. Jede Entität interagiert mit einer oder mehreren der anderen Entitäten und erbringt Dienstleistungen für eine oder mehrere der anderen Entitäten und/oder erhält Dienstleistungen von einer oder mehreren der anderen Entitäten. In einigen Ausführungsformen gehören zwei oder mehr des Designhauses 620, des Maskenhauses 630 und des IC-fab 650 einem einzigen größeren Unternehmen. In einigen Ausführungsformen bestehen zwei oder mehr des Designhauses 620, des Maskenhauses 630 und des IC-fab 650 zusammen in einer gemeinsamen Einrichtung und nutzen gemeinsame Ressourcen.
  • Das Designhaus (oder Designteam) 620 generiert ein IC-Design-Layout-Schaubild 622. Das IC-Design-Layout-Schaubild 622 enthält verschiedene geometrische Strukturen, die für eine IC-Vorrichtung 660 gedacht sind. Die geometrischen Strukturen entsprechen Strukturen von Metall-, Oxid- oder Halbleiterschichten, aus denen die verschiedenen Komponenten der herzustellenden IC-Vorrichtung 660 bestehen. Die verschiedenen Schichten bilden im Verbund verschiedene IC-Strukturelemente. Zum Beispiel enthält ein Abschnitt des IC-Design-Layout-Schaubilds 622 verschiedene IC-Strukturelemente, wie zum Beispiel einen aktiven Bereich, eine Gate-Elektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschicht-Zwischenverbindung und Öffnungen für Bondungspads, die in einem Halbleitersubstrat (wie zum Beispiel einem Siliziumwafer) ausgebildet werden sollen, und verschiedene Materialschichten, die auf dem Halbleitersubstrat angeordnet sind. Das Designhaus 620 implementiert ein ordnungsgemäßes Designprocedere, um das IC-Design-Layout-Schaubild 622 zu bilden. Das Designprocedere enthält eines oder mehrere von logischem Design, physikalischem Design oder Platzieren und Routen, zum Beispiel ein APR-Verfahren, das durch ein APR-System ausgeführt wird. Das IC-Design-Layout-Schaubild 622 wird in einer oder mehreren Dateien präsentiert, die Informationen der geometrischen Strukturen enthalten. Zum Beispiel kann das IC-Design-Layout-Schaubild 622 in einem GDSII-Dateiformat oder DFII-Dateiformat ausgedrückt werden.
  • Das Maskenhaus 630 enthält eine Datenvorbereitung 632 und eine Maskenfertigung 644. Das Maskenhaus 630 verwendet das IC-Design-Layout-Schaubild 622 zum Herstellen einer oder mehrerer Masken, die zum Herstellen der verschiedenen Schichten der IC-Vorrichtung 660 gemäß dem IC-Design-Layout-Schaubild 622 zu verwenden sind. Das Maskenhaus 630 führt die Maskendatenvorbereitung 632 aus, wobei das IC-Design-Layout-Schaubild 622 in eine repräsentative Datei (Representative Data File, RDF) übersetzt wird. Die Maskendatenvorbereitung 632 übermittelt die RDF an die Maskenfertigung 644. Die Maskenfertigung 644 enthält einen Maskenschreiber. Ein Maskenschreiber konvertiert die RDF in ein Bild auf einem Substrat, wie zum Beispiel einer Maske (Retikel) oder einem Halbleiterwafer 653. Das Design-Layout wird durch die Maskendatenvorbereitung 632 so bearbeitet, dass es bestimmte Charakteristika des Maskenschreibers und/oder Anforderungen des IC-fab 650 erfüllt. In 6 sind die Maskendatenvorbereitung 632 und die Maskenfertigung 644 als separate Elemente veranschaulicht. In einigen Ausführungsformen können die Maskendatenvorbereitung 632 und die Maskenfertigung 644 zusammen als Maskendatenvorbereitung bezeichnet werden.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 632 eine optische Nähekorrektur (Optical Proximity Correction, OPC), die Litografieoptimierungstechniken zum Kompensieren von Bildfehlern verwendet, wie zum Beispiel solchen, die durch Diffraktion, Interferenz, andere Prozesseffekte und dergleichen entstehen können. OPC justiert das IC-Design-Layout-Schaubild 622. In einigen Ausführungsformen enthält die Maskendatenvorbereitung 632 des Weiteren Auflösungsoptimierungstechniken (Resolution Enhancement Techniken, RET), wie zum Beispiel außerachsige Beleuchtung, Subauflösungshilfsmerkmale, Phasenschiebemasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In einigen Ausführungsformen wird auch die inverse Litografietechnologie (ILT) benutzt, die OPC als ein inverses Abbildungsproblem behandelt.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 632 einen Maskenregelprüfer (Mask Rule Checker, MRC), der das IC-Design-Layout-Schaubild überprüft, das OPC-Prozesse mit einem Satz Maskenerstellungsregeln durchlaufen hat, die bestimmte geometrische und/oder Konnektivitätsbeschränkungen enthalten, um ausreichende Sicherheitsmargen sicherzustellen, um unvermeidliche Toleranzen bei den Halbleiterfertigungsprozessen und dergleichen zu berücksichtigen. In einigen Ausführungsformen modifiziert der MRC das IC-Design-Layout-Schaubild, um Einschränkungen während der Maskenfertigung 644 zu kompensieren, die einen Teil der Modifizierungen rückgängig machen könnten, die durch die OPC vorgenommen wurden, um die Maskenerstellungsregeln zu befolgen.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 632 eine Litografieprozessüberprüfung (Lithography Process Checking, LPC), die eine Verarbeitung simuliert, die durch das IC-fab 650 implementiert wird, um die IC-Vorrichtung 660 herzustellen. LPC simuliert diese Verarbeitung auf der Basis des IC-Design-Layout-Schaubildes 622, um eine simulierte hergestellte Vorrichtung, wie zum Beispiel die IC-Vorrichtung 660, zu erzeugen. Die Verarbeitungsparameter der LPC-Simulation können Parameter enthalten, die mit verschiedenen Prozessen des IC-Herstellungszyklus verknüpft sind, Parameter, die mit Tools verknüpft sind, die für die Herstellung des IC benutzt werden, und/oder andere Aspekte des Herstellungsprozesses. LPC berücksichtigt verschiedene Faktoren, wie zum Beispiel Luftbildkontrast, Schärfentiefe (Depth of Focus, DOF), Maskenfehlerausbesserungsfaktor (Mask Error Enhancement Factor, MEEF), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen können OPC und/oder MRC wiederholt werden, um das IC-Design-Layout-Schaubild 622 weiter zu verfeinern, nachdem eine simulierte hergestellte Vorrichtung durch LPC gebildet wurde, wenn die simulierte Vorrichtung der Form nicht nahe genug kommt, um die Designregeln zu erfüllen.
  • Es versteht sich, dass die obige Beschreibung der Maskendatenvorbereitung 632 zum Zweck der besseren Verständlichkeit vereinfacht wurde. In einigen Ausführungsformen enthält die Datenvorbereitung 632 zusätzliche Merkmale, wie zum Beispiel eine Logikoperation (LOP), um das IC-Design-Layout-Schaubild gemäß Herstellungsregeln zu modifizieren. Außerdem können die Prozesse, die auf das IC-Design-Layout-Schaubild 622 während der Datenvorbereitung 632 angewendet werden, in einer Vielzahl verschiedener Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenvorbereitung 632 und während der Maskenfertigung 644 werden eine Maske 645 oder eine Gruppe von Masken 645 auf der Basis des modifizierten IC-Design-Layout-Schaubildes gefertigt. In einigen Ausführungsformen wird ein Elektronenstrahl (e-Beam) oder ein Mechanismus mehrerer e-Beams dafür verwendet, eine Struktur auf einer Maske (Photomaske oder Retikel) 645 auf der Basis des modifizierten IC-Design-Layout-Schaubildes zu bilden. Die Maske 645 kann in verschiedenen Technologien ausgebildet werden. In einigen Ausführungsformen wird die Maske 645 unter Verwendung binärer Technologie gebildet. In einigen Ausführungsformen enthält eine Maskenstruktur lichtundurchlässige Regionen und lichtdurchlässige Regionen. Ein Strahl, wie zum Beispiel ein ultravioletter (UV) Strahl, der dafür benutzt wird, die bildempfindliche Materialschicht (zum Beispiel den Photoresist), die auf einen Wafer beschichtet wurde, zu belichten, wird durch die lichtundurchlässige Region blockiert und wird durch die lichtdurchlässigen Regionen durchgelassen. In einem Beispiel enthält eine binäre Maskenversion der Maske 645 ein lichtdurchlässiges Substrat (zum Beispiel Quarzglas) und ein lichtundurchlässiges Material (zum Beispiel Chrom), das in den lichtundurchlässigen Regionen der Maske aufbeschichtet wird. In einem anderen Beispiel wird die Maske 645 unter Verwendung einer Phasenverschiebungstechnologie ausgebildet. In der Phasenverschiebungsmasken (Phase Shift Mask, PSM)-Version der Maste 645 sind verschiedene Strukturelemente in der Struktur, die auf der Maske ausgebildet wird, dafür konfiguriert, eine zweckmäßige Phasendifferenz aufzuweisen, um die Auflösung und die Abbildungsqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine abwechselnde PSM sein. Die eine oder die mehreren Masken, die durch die Maskenfertigung 644 generiert werden, werden in einer Vielzahl verschiedener Prozesse verwendet. Zum Beispiel werden solche Masken in einem Ionenimplantierungsprozess zum Bilden verschiedener dotierter Regionen in dem Halbleiterwafer 653, in einem Ätzprozess zum Bilden verschiedener Ätzregionen in dem Halbleiterwafer 653, und/oder in anderen geeigneten Prozessen verwendet.
  • Das IC-fab 650 ist ein IC-Fertigungsunternehmen, das eine oder mehrere Herstellungseinrichtungen für die Fertigung einer Vielzahl verschiedener IC-Produkte enthält. In einigen Ausführungsformen ist das IC-Fab 650 eine Halbleitergießerei. Zum Beispiel kann es eine Herstellungseinrichtung für die Frontend-Fertigung mehrerer IC-Produkte (Front-End-of-Line (FEOL)-Fertigung) geben, während eine zweite Herstellungseinrichtung für die Backend-Fertigung der Zwischenverbindung und Verkapselung der IC-Produkte (Back-End-of-Line (BEOL)-Fertigung) zuständig ist, und eine dritte Herstellungseinrichtung kann andere Dienstleistungen für das Gießereiunternehmen erbringen.
  • Das IC-Fab 650 verwendet die eine oder die mehreren Masken 645, die durch das Maskenhaus 630 hergestellt wurden, um eine IC-Vorrichtung 660 zu fertigen. Somit verwendet das IC-Fab 650 mindestens indirekt das IC-Design-Layout-Schaubild 622 zum Fertigen der IC-Vorrichtung 660. In einigen Ausführungsformen wird ein Halbleiterwafer 653 durch das IC-Fab 650 unter Verwendung der einen oder der mehreren Masken 645 hergestellt, um die IC-Vorrichtung 660 zu bilden. Der Halbleiterwafer 653 enthält ein Siliziumsubstrat oder ein anderes zweckmäßiges Substrat, auf dem Materialschichten ausgebildet sind. Der Halbleiterwafer 653 enthält des Weiteren eine oder mehrere verschiedene dotierte Regionen, dielektrische Strukturelemente, Zwischenverbindungen auf mehreren Ebenen und dergleichen (die in anschließenden Herstellungsschritten gebildet werden).
  • Details zu einem Integrierten-Schaltkreis (IC)-Herstellungssystem (zum Beispiel das System 600, das oben mit Bezug auf 6 besprochen wurde) und einem damit verknüpften IC-Produktionsfluss finden sich zum Beispiel in US-Patent US 9 256 709 B2 erteilt am 9. Februar 2016, in der US-Vorerteilungspublikation US 2015 / 0 278 429 A1 veröffentlicht am 1. Oktober 2015, in der US-Vorerteilungspublikation US 2014 / 0 040 838 A1 veröffentlicht am 6. Februar 2014, und im US-Patent US 7 260 442 B2 erteilt am 21. August 2007.
  • Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Patentansprüche definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche wiedergegeben.

Claims (20)

  1. IC-Struktur (300), die Folgendes umfasst: eine erste Mehrzahl von Metallsegmenten (220, 320A, 320B), die in einer ersten Metallschicht positioniert sind, wobei sich jedes Metallsegment (220, 320A, 320B) der ersten Mehrzahl von Metallsegmenten (220, 320A, 320B) in einer ersten Richtung (X-Richtung) erstreckt, wobei ein Metallsegment (220, 320A, 320B) der ersten Mehrzahl von Metallsegmenten (220, 320A, 320B) über einem leitfähigen Element (312) eines IC-Strukturelements (310) der IC-Struktur (300) liegt; eine zweite Mehrzahl von Metallsegmenten (230, 330A, 330B), die in einer zweiten Metallschicht positioniert sind, die über der ersten Metallschicht liegt, wobei sich jedes Metallsegment (230, 330A, 330B) der zweiten Mehrzahl von Metallsegmenten (230, 330A, 330B) in einer zweiten Richtung (Y-Richtung) erstreckt, die senkrecht zu der ersten Richtung (X-Richtung) verläuft; und eine dritte Mehrzahl von Metallsegmenten (240, 340A, 340B), die in einer dritten Metallschicht positioniert sind, die über der zweiten Metallschicht liegt, wobei sich jedes Metallsegment (240, 340A, 340B) der dritten Mehrzahl von Metallsegmenten (240, 340A, 340B) in der ersten Richtung (X-Richtung) erstreckt, wobei ein Mittenabstand (M4P) der dritten Mehrzahl von Metallsegmenten (240, 340A, 340B) kleiner ist als ein Mittenabstand (M3P) der zweiten Mehrzahl von Metallsegmenten (230, 330A, 330B).
  2. IC-Struktur (300) nach Anspruch 1, wobei jeder des Mittenabstandes (M3P) der zweiten Mehrzahl von Metallsegmenten (230) und des Mittenabstandes (M4P) der dritten Mehrzahl von Metallsegmenten (240) größer ist als der Mittenabstand (M2P) der ersten Mehrzahl von Metallsegmenten (220).
  3. IC-Struktur (300) nach Anspruch 1 oder 2, die des Weiteren eine vierte Mehrzahl von Metallsegmenten (250, 350A, 3508) umfasst, die in einer vierten Metallschicht positioniert sind, die über der dritten Metallschicht liegt, wobei sich jedes Metallsegment (250, 350A, 350B) der vierten Mehrzahl von Metallsegmenten (250, 350A, 350B) in der zweiten Richtung (Y-Richtung) erstreckt, wobei ein Mittenabstand (M5P) der vierten Mehrzahl von Metallsegmenten (250, 350A, 350B) größer ist als der Mittenabstand (M3P) der zweiten Mehrzahl von Metallsegmenten (230).
  4. IC-Struktur nach einem der vorangehenden Ansprüche, wobei ein Metallsegment der ersten Mehrzahl von Metallsegmenten (220, 320A, 320B) über einem Metallsegment einer Metall-eins-Schicht liegt.
  5. IC-Struktur (300) nach einem der vorangehenden Ansprüche, wobei die erste Metallschicht eine Metall-zwei-Schicht ist, die zweite Metallschicht eine Metall-drei-Schicht ist, und die dritte Metallschicht eine Metall-vier-Schicht ist.
  6. IC-Struktur (300) nach einem der vorangehenden Ansprüche, wobei ein Verhältnis des Mittenabstandes (M3P) der zweiten Mehrzahl von Metallsegmenten (230, 330A, 330B) zu dem Mittenabstand (M4P) der dritten Mehrzahl von Metallsegmenten (240, 340A, 340B) mindestens 1,25 beträgt.
  7. IC-Struktur (300) nach einem der vorangehenden Ansprüche, die des Weiteren eine Schlitz-Durchkontaktierung (342AB, 342BA, 342BB) zwischen einem Metallsegment (230, 330A, 330B) der zweiten Mehrzahl von Metallsegmenten (230, 330A, 330B) und einem Metallsegment (240, 340A, 340B) der dritten Mehrzahl von Metallsegmenten (240, 340A, 340B) umfasst.
  8. Verfahren (100) zum Generieren eines IC-Layout-Schaubildes (200), wobei das Verfahren Folgendes umfasst: Anordnen mehrerer Metall-zwei-Segmente (220, 320A, 320B) in einer Metall-zwei-Schicht, wobei ein Metall-zwei-Segment (220) der mehreren Metall-zwei-Segmente (220, 320A, 320B) eine Zelle (210A, 2108) in dem IC-Layout-Schaubild (200) und ein Metall-eins-Segment (222, 312) in der Zelle (210A, 201B) überlappt, und die mehreren Metall-zwei-Segmente (220, 320A, 320B) einen ersten Mittenabstand (M2P) in einer ersten Richtung (Y-Richtung) haben; Anordnen mehrerer Metall-drei-Segmente (230, 330A, 330B) in einer Metall-drei-Schicht, die über der Metall-zwei-Schicht liegt, wobei die mehreren Metall-drei-Segmente (230, 330A, 330B) einen zweiten Mittenabstand (M3P) in einer zweiten Richtung (X-Richtung) aufweisen, die senkrecht zu der ersten Richtung (Y-Richtung) verläuft; und Anordnen mehrerer Metall-vier-Segmente (240, 340A, 340B) in einer Metall-vier-Schicht, die über der Metall-drei-Schicht liegt, wobei die mehreren Metall-vier-Segmente (240, 340A, 340B) einen dritten Mittenabstand (M4P) in der ersten Richtung (Y-Richtung) aufweisen, wobei der dritte Mittenabstand (M4P) kleiner ist als der zweite Mittenabstand (M3P), und mindestens eines des Anordnens (420) der mehreren Metall-zwei-Segmente (220, 320A, 320B), des Anordnens der mehreren Metall-drei-Segmente (230, 330A, 330B) oder des Anordnens (440) der mehreren Metall-vier-Segmente (240, 340A, 340B) durch einen Prozessor (502) eines Computers ausgeführt wird.
  9. Verfahren (100) nach Anspruch 8, wobei ein Verhältnis einer Höhe (CH) der Zelle (210A, 210B) in der ersten Richtung zu dem ersten Mittenabstand (M2P) maximal fünf beträgt.
  10. Verfahren (100) nach einem der Ansprüche 8 bis 9, wobei die Zelle (210A, 210B) eine Zelle (210A, 210B) von mehreren Zellen (210A, 210B) ist, und das Anordnen (420) der mehreren Metall-zwei-Segmente (220, 320A, 320B) in der Metall-zwei-Schicht umfasst, dass mindestens ein Metall-zwei-Segment (220, 320A, 320B) der mehreren Metall-zwei-Segmente (220, 320A, 320B) jede Zelle (210A, 210B) der mehreren Zellen (210A, 210B) überlappt.
  11. Verfahren (100) nach einem der Ansprüche 8 bis 10, wobei ein Verhältnis des zweiten Mittenabstandes (M3P) zu dem dritten Mittenabstand (M4P) mindestens 1,25 beträgt.
  12. Verfahren (400) nach einem der Ansprüche 8 bis 11, wobei das Verfahren ein Anordnen mehrerer Metall-fünf-Segmente (250, 350A, 350B) in einer Metall-fünf-Schicht, die über der Metall-vier-Schicht liegt, umfasst, wobei die mehreren Metall-fünf-Segmente (250, 350A, 350B) einen vierten Mittenabstand (M5P) in der zweiten Richtung (Y-Richtung) aufweisen.
  13. Verfahren (400) nach einem der Ansprüche 8 bis 12, das des Weiteren ein Generieren (480) einer IC-Layoutdatei auf der Basis des Layout-Schaubildes umfasst.
  14. Verfahren (400) nach einem der Ansprüche 8 bis 13, das des Weiteren ein Generieren (490) eines Satzes von Masken auf der Basis des Layout-Schaubildes umfasst.
  15. IC-Layout-Schaubild-Generierungssystem (500), das Folgendes umfasst: einen Prozessor (502); und ein nicht-flüchtiges, computerlesbares Speichermedium (504), das Computerprogrammcode (506) für ein oder mehrere Programme enthält, wobei das nicht-flüchtige, computerlesbare Speichermedium (504) und der Computerprogrammcode (506) dafür konfiguriert sind, mit Hilfe des Prozessors (502) das System zu veranlassen: eine Zelle (210A, 210B) in einem IC-Layout-Schaubild (200) zu platzieren; ein Metall-zwei-Segment (220, 320A, 320B) zu der Zelle (210A, 210B) zu routen, indem das Metall-zwei-Segment (220, 320A, 320B) über der Zelle (210A, 210B) und entlang einer ersten Mehrzahl von Bahnen (T21, T22, T23, T24, T25) positioniert wird, die einen ersten Mittenabstand (M2P) in einer ersten Richtung (Y-Richtung) haben; ein Metall-drei-Segment (230, 330A, 330B) zu dem Metall-zwei-Segment (220, 320A, 320B) zu routen, indem das Metall-drei-Segment (230, 330A, 330B) über dem Metall-zwei-Segment (220, 320A, 320B) und entlang einer zweiten Mehrzahl von Bahnen (T31, T32, T33, T34, T35) positioniert wird, die einen zweiten Mittenabstand (M3P) in einer zweiten Richtung (X-Richtung) haben, die senkrecht zu der ersten Richtung (Y-Richtung) verläuft; ein Metall-vier-Segment (240, 340A, 340B) zu dem Metall-drei-Segment (220, 320A, 320B) zu routen, indem das Metall-vier-Segment (240, 340A, 340B) über dem Metall-drei-Segment (330, 330A, 330B) und entlang einer dritten Mehrzahl von Bahnen (T41, T42, T43, T44, T45) positioniert wird, die einen dritten Mittenabstand (M4P) in der ersten Richtung (Y-Richtung) haben; und eine IC-Layoutdatei auf der Basis der Zelle (20A, 210B), des Metall-zwei-Segments (220, 320A, 320B), des Metall-drei-Segments (230, 330A, 330B) und des Metall-vier-Segments (240, 340A, 340B) zu generieren, wobei der dritte Mittenabstand (M4P) kleiner ist als der zweite Mittenabstand (M3P).
  16. IC-Layout-Schaubild-Generierungssystem (500) nach Anspruch 15, wobei die Zelle (210A, 210B) eine Zellenhöhe (CH) in der ersten Richtung (Y-Richtung) hat, und ein Verhältnis der Zellenhöhe (CH) zu dem ersten Mittenabstand (M2P) maximal fünf beträgt.
  17. IC-Layout-Schaubild-Generierungssystem (500) nach Anspruch 15 oder 16, wobei das nicht-flüchtige, computerlesbare Speichermedium (504) und der Computerprogrammcode (506) dafür konfiguriert sind, mit Hilfe des Prozessors (502) des Weiteren das System zu veranlassen: ein Metall-fünf-Segment (250, 350A, 350B) zu dem Metall-vier-Segment (240, 340A, 340B) zu routen, indem das Metall-fünf-Segment (250, 350A, 350B) entlang einer vierten Mehrzahl von Bahnen (T52, T53, T54) positioniert wird, die einen vierten Mittenabstand (M5P) in der zweiten Richtung (X-Richtung) haben, wobei der vierte Mittenabstand (M5P) größer ist als der zweite Mittenabstand (M3P) und der dritte Mittenabstand (M4P).
  18. IC-Layout-Schaubild-Generierungssystem (500) nach einem der Ansprüche 15 bis 17, wobei: die Zelle (210A, 210B) eine Zelle (210A, 210B) von mehreren Zellen (210A, 210B) ist, und das nicht-flüchtige, computerlesbare Speichermedium (504) und der Computerprogrammcode (506) dafür konfiguriert sind, mit Hilfe des Prozessors (502) des Weiteren das System zu veranlassen, die Mehrzahl von Zellen (210A, 210B) in dem IC-Layout-Schaubild (200) auf der Basis des Routens eines jeden von mehreren Metall-zwei-Segmenten (220, 320A, 320B), die das Metall-zwei-Segment (220, 320A, 320B) umfassen, mehreren Metall-drei-Segmenten (230, 330A, 330B), die das Metall-drei-Segment (230, 330A, 330B) umfassen, und mehreren Metall-vier-Segmenten (240, 340A, 240B), die das Metall-vier-Segment (240, 340A, 340B) umfassen, zu platzieren.
  19. IC-Layout-Schaubild-Generierungssystem (500) nach einem der Ansprüche 15 bis 18, wobei das nicht-flüchtige, computerlesbare Speichermedium (504) und der Computerprogrammcode (506) dafür konfiguriert sind, mit Hilfe des Prozessors (502) des Weiteren das System zu veranlassen, eine Designregelüberprüfung an dem Metall-vier-Segment (240, 340A, 340B) auszuführen.
  20. IC-Layout-Schaubild-Generierungssystem (500) nach einem der Ansprüche 15 bis 19, wobei das nicht-flüchtige, computerlesbare Speichermedium (504) und der Computerprogrammcode (506) dafür konfiguriert sind, mit Hilfe des Prozessors (502) des Weiteren das System zu veranlassen, einen Satz von Masken auf der Basis des IC-Layout-Schaubildes (200) zu generieren.
DE102019116952.6A 2018-06-28 2019-06-24 Integrierte-schaltkreis-struktur, layout-schaubild-verfahren und system Active DE102019116952B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862691598P 2018-06-28 2018-06-28
US62/691,598 2018-06-28
US16/204,944 2018-11-29
US16/204,944 US10867102B2 (en) 2018-06-28 2018-11-29 Inverted pitch IC structure, layout method, and system

Publications (2)

Publication Number Publication Date
DE102019116952A1 DE102019116952A1 (de) 2020-01-02
DE102019116952B4 true DE102019116952B4 (de) 2023-05-04

Family

ID=68886239

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019116952.6A Active DE102019116952B4 (de) 2018-06-28 2019-06-24 Integrierte-schaltkreis-struktur, layout-schaubild-verfahren und system

Country Status (5)

Country Link
US (3) US10867102B2 (de)
KR (1) KR102320067B1 (de)
CN (1) CN110729264B (de)
DE (1) DE102019116952B4 (de)
TW (1) TWI681520B (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10997348B2 (en) * 2018-09-28 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal cut region location method and system
US11151297B2 (en) * 2020-02-27 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple fin count layout, method, system, and device
DE102021102964A1 (de) * 2020-11-09 2022-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltung und ein betriebsverfahren dafür
CN114204933A (zh) 2020-11-09 2022-03-18 台湾积体电路制造股份有限公司 集成电路及其操作方法
US11901286B2 (en) * 2021-01-28 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Diagonal via pattern and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US20140040838A1 (en) 2012-08-01 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods For Making A Mask For An Integrated Circuit Design
US20150187642A1 (en) 2013-12-30 2015-07-02 International Business Machines Corporation Double-sided segmented line architecture in 3d integration
US20150278429A1 (en) 2014-04-01 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Integrated Circuit Manufacturing
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5554874A (en) 1995-06-05 1996-09-10 Quantum Effect Design, Inc. Six-transistor cell with wide bit-line pitch, double words lines, and bit-line contact shared among four cells
US6420215B1 (en) * 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
JP2002110805A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体デバイス
US7138711B2 (en) 2002-06-17 2006-11-21 Micron Technology, Inc. Intrinsic thermal enhancement for FBGA package
US7350173B1 (en) * 2002-06-11 2008-03-25 Synplicity, Inc. Method and apparatus for placement and routing cells on integrated circuit chips
US7683407B2 (en) * 2005-08-01 2010-03-23 Aptina Imaging Corporation Structure and method for building a light tunnel for use with imaging devices
JP2009164433A (ja) * 2008-01-08 2009-07-23 Toshiba Corp 不揮発性半導体記憶装置
TWM359148U (en) * 2009-01-05 2009-06-11 Samya Technology Co Ltd Universal battery charger
JP2010161132A (ja) * 2009-01-07 2010-07-22 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US8390033B2 (en) 2009-02-23 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal structure for memory device
JP2010199235A (ja) * 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
US9117882B2 (en) 2011-06-10 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Non-hierarchical metal layers for integrated circuits
KR101907693B1 (ko) 2012-02-24 2018-10-12 에스케이하이닉스 주식회사 반도체 장치, 메모리 시스템 및 반도체 장치 제조 방법
JP2014049745A (ja) * 2012-08-31 2014-03-17 Toshiba Corp 半導体記憶装置、及びその製造方法
US8819610B2 (en) * 2013-01-09 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and layout of an integrated circuit
US20140365148A1 (en) * 2013-04-01 2014-12-11 University Of Connecticut Methods And Systems For Test Power Analysis
US9336348B2 (en) * 2014-09-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming layout design
US9653346B2 (en) * 2015-05-07 2017-05-16 United Microelectronics Corp. Integrated FinFET structure having a contact plug pitch larger than fin and first metal pitch
US10339249B2 (en) * 2016-03-29 2019-07-02 Synopsys, Inc. Using color pattern assigned to shapes for custom layout of integrated circuit (IC) designs
EP3229270A1 (de) * 2016-04-06 2017-10-11 IMEC vzw Leistungsverteilungsnetzwerk für integrierte schaltungen
US9972571B1 (en) 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
US10002786B1 (en) * 2016-12-15 2018-06-19 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts
KR102527409B1 (ko) 2016-12-19 2023-05-02 에스케이하이닉스 주식회사 칩들 사이에 열 전달 블록을 배치한 반도체 패키지 및 제조 방법
US10424559B2 (en) 2016-12-22 2019-09-24 Intel Corporation Thermal management of molded packages
US10529698B2 (en) 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US11347925B2 (en) * 2017-05-01 2022-05-31 Advanced Micro Devices, Inc. Power grid architecture and optimization with EUV lithography

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US20140040838A1 (en) 2012-08-01 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods For Making A Mask For An Integrated Circuit Design
US20150187642A1 (en) 2013-12-30 2015-07-02 International Business Machines Corporation Double-sided segmented line architecture in 3d integration
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US20150278429A1 (en) 2014-04-01 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Integrated Circuit Manufacturing

Also Published As

Publication number Publication date
KR102320067B1 (ko) 2021-11-03
US10867102B2 (en) 2020-12-15
TW202002206A (zh) 2020-01-01
KR20200002002A (ko) 2020-01-07
US20210248298A1 (en) 2021-08-12
CN110729264A (zh) 2020-01-24
DE102019116952A1 (de) 2020-01-02
US20200004914A1 (en) 2020-01-02
US20210117606A1 (en) 2021-04-22
CN110729264B (zh) 2021-12-24
TWI681520B (zh) 2020-01-01

Similar Documents

Publication Publication Date Title
DE102019116952B4 (de) Integrierte-schaltkreis-struktur, layout-schaubild-verfahren und system
DE102019101570B4 (de) Layout, struktur, system und verfahren eines integrierten schaltkreises
DE102017124097B4 (de) Stromnetzstrukturen und verfahren zu ihrer herstellung
DE102017125395A1 (de) Zellstrunkturen und Halbleitervorrichtungen damit
DE102019116744B4 (de) Verfahren zum erzeugen eines layoutdiagramms, das hervorstehende pin-zellengebiete aufweist, und eine darauf basierende halbleitervorrichtung
DE102017118336B4 (de) Standardzellen-layout, halbleiter-bauelement mit technische-änderungsanweisungs(eco)-zellen und verfahren
DE102018108579B4 (de) Integrierte schaltung und verfahren zu deren herstellung
DE102015200694A1 (de) Verfahren, computersystem und computerlesbares speichermedium zum erzeugen eines layouts eines integrierten schaltkreises
DE102019129048A1 (de) Halbleitervorrichtung mit füllerzellregion, verfahren zur erzeugung eines layoutdiagramms und system für dafür
DE102019123621B4 (de) Routungsressourcenverbesserndes verfahren zum generieren von layout-diagrammen, und system dafür
DE102019116733A1 (de) Verfahren, vorrichtung und system eines integrierten schaltungslayouts
DE102021110414A1 (de) Vier-cpp-breite speicherzelle mit vergrabenem leistungsgitter und verfahren zu deren herstellung
DE102020127462B4 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102020119415A1 (de) Integrierte schaltung mit rückseitiger stromschiene und rückseitigem interconnect
DE102019128571B4 (de) Verfahren zum erzeugen eines layoutdiagramms mit zelle mit darauf basierenden stiftmustern und halbleitervorrichtung
DE102020119280A1 (de) Platzbedarf für multi-bit-flip-flop
DE112021002870T5 (de) Halbleiterschaltungs-entwurf und einheits-pin-anordnung
DE102021111423B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102019125900B4 (de) Metallschnittgebiet-positionierungsverfahren und system
DE102020115617B4 (de) Halbleitervorrichtung, integrierte Schaltung und darauf basierendes System
DE102021108836A1 (de) Halbleiterbauelement mit v2v-schiene und herstellungsverfahren davon
DE102020114939B4 (de) Gate-strukturen für halbleitervorrichtungen
DE102021109480A1 (de) Speichervorrichtung
DE102020114130A1 (de) Abbindungsvorrichtung
DE102018107077A1 (de) Zusammengeführte Säulenstrukturen und Verfahren zum Erzeugen von Layoutdiagrammen davon

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023535000

Ipc: H01L0021822000

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final