DE102019116903A1 - PROCESSING AND STORAGE DEVICE AND SYSTEM - Google Patents

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DE102019116903A1
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Chung-Te Lin
Yen-Chung Ho
Pin-Cheng HSU
Han-Ting Tsai
Katherine Chiang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Ausführungsform eines integrierten Schaltungschips enthält eine Kombinationsverarbeitungskern- und magnetoresistive Direktzugriffsspeicher- (MRAM-) Schaltungsanordnung, die in den Chip integriert ist. Die MRAM-Schaltungsanordnung enthält eine Mehrzahl von MRAM-Zellen. Die MRAM-Zellen sind in eine Anzahl von Speichern organisiert, die einen Cache-Speicher, einen Haupt- oder Arbeitsspeicher und einen optionalen Sekundärspeicher umfassen. Der Cache-Speicher umfasst mehrere Cache-Levels.One embodiment of an integrated circuit chip includes combination processing core and magnetoresistive random access memory (MRAM) circuitry integrated into the chip. The MRAM circuit arrangement contains a plurality of MRAM cells. The MRAM cells are organized into a number of memories, which include a cache memory, a main or working memory and an optional secondary memory. The cache memory comprises several cache levels.

Description

HINTERGRUNDBACKGROUND

Die vorliegende Offenbarung bezieht sich allgemein auf Rechensysteme und - vorrichtungen, wie beispielsweise Mobiltelefone, persönliche Rechenvorrichtungen, Uhren, Fernseher usw. Derartige Vorrichtungen umfassen typischerweise einen oder mehrere Prozessoren, die mit einem oder mehreren Speichern gekoppelt sind, wie beispielsweise verschiedenen Ebenen von Cache-Speicher, einen Hauptarbeitsspeicher und einen Sekundärspeicher.The present disclosure relates generally to computing systems and devices, such as cellular phones, personal computing devices, clocks, televisions, etc. Such devices typically include one or more processors coupled to one or more memories, such as different levels of cache memory , a main memory and a secondary memory.

Ein Prozessor ist typischerweise auf einer integrierten Schaltung implementiert und kann einen oder mehrere Verarbeitungskerne und einen oder mehrere Level-2- und Level-3-Cache-Speicher enthalten. Die Level-1-, Level-2- und Level-3-Caches können typischerweise mithilfe von statischem Direktzugriffsspeicher (Static Random Access Memory, SRAM) implementiert sein. Ein Level-1-Cache kann typischerweise eine Antwortzeit von unter einer Nanosekunde aufweisen. Level-2- und Level-3-Cache können typischerweise eine Antwortzeit von 3 bis 10 Nanosekunden aufweisen.A processor is typically implemented on an integrated circuit and may include one or more processing cores and one or more level 2 and level 3 caches. The level 1, level 2, and level 3 caches can typically be implemented using static random access memory (SRAM). A level 1 cache can typically have a response time of less than one nanosecond. Level 2 and Level 3 caches can typically have a response time of 3 to 10 nanoseconds.

Ein Prozessor ist typischerweise durch ein Bussystem mit einem separaten Haupt- oder Arbeitsspeicher gekoppelt. Der Hauptspeicher kann typischerweise mithilfe von dynamischem Direktzugriffsspeicher (Dynamic Random Access Memory, DRAM) auf einem oder mehreren DRAM-Chips implementiert sein. DRAM kann typischerweise eine Antwortzeit von 10 bis 30 Nanosekunden aufweisen.A processor is typically coupled to a separate main or working memory by a bus system. Main memory may typically be implemented on one or more DRAM chips using dynamic random access memory (DRAM). DRAM can typically have a response time of 10 to 30 nanoseconds.

Der Prozessor, der Hauptspeicher oder beide sind typischerweise durch einen Systembus mit einem separaten Sekundär- oder Speicherungsspeicher gekoppelt. Der Speicherungsspeicher kann zum Beispiel ein Solid-State-Drive (SSD), eine Festplatte, einen Flash-Speicher usw. oder verschiedene Kombinationen davon umfassen.The processor, main memory or both are typically coupled to a separate secondary or storage memory by a system bus. The storage memory may include, for example, a solid state drive (SSD), a hard drive, a flash memory, etc., or various combinations thereof.

Figurenlistelist of figures

Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zwecks Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.

  • 1 stellt eine magnetoresistive Direktzugriffsspeicher- (MRAM-) Zelle gemäß einigen Ausführungsformen dar.
  • 2 stellt eine Zelle eines magnetoresistiven Spin-Transfer-Torque-Direktzugriffsspeichers (STT-MRAM) gemäß einigen Ausführungsformen dar.
  • 3 stellt ein Funktionsblockdiagramm eines Rechensystems gemäß einigen Ausführungsformen dar.
  • 4 stellt ein Funktionsblockdiagramm eines Rechensystems gemäß einigen Ausführungsformen dar.
  • 5 stellt ein Funktionsblockdiagramm eines Rechensystems gemäß einigen Ausführungsformen dar.
  • 6 stellt ein Verfahren zur Herstellung einer integrierten Schaltung gemäß einigen Ausführungsformen dar.
  • 7 bis 12 stellen Drauf- und Querschnittsansichten einer integrierten Schaltung während verschiedener Stufen eines Herstellungsprozesses gemäß einigen Ausführungsformen dar.
Aspects of the present disclosure are best understood from the following detailed description when read with the accompanying figures. It should be noted that, according to common industrial practice, various features are not drawn to scale. In fact, the dimensions of the various features can be arbitrarily increased or decreased for clarity of discussion.
  • 1 10 illustrates a magnetoresistive random access memory (MRAM) cell in accordance with some embodiments.
  • 2 10 illustrates a cell of spin transfer torque random access memory (STT-MRAM) according to some embodiments.
  • 3 FIG. 4 illustrates a functional block diagram of a computing system in accordance with some embodiments.
  • 4 FIG. 4 illustrates a functional block diagram of a computing system in accordance with some embodiments.
  • 5 FIG. 4 illustrates a functional block diagram of a computing system in accordance with some embodiments.
  • 6 10 illustrates a method of manufacturing an integrated circuit in accordance with some embodiments.
  • 7 to 12 FIG. 13 illustrates top and cross-sectional views of an integrated circuit during various stages of a manufacturing process, in accordance with some embodiments.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für das Implementieren verschiedener Merkmale des bereitgestellten Gegenstandes bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Ausbildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen enthalten, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann ebenfalls Ausführungsformen enthalten, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element eventuell nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder -buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausbildungen vor.The following disclosure provides many different embodiments or examples for implementing various features of the provided article. Concrete examples of components and arrangements are described below to simplify the present disclosure. Of course, these are only examples and are not intended to be limiting. For example, forming a first element above or on a second element in the following description may include embodiments in which the first and second elements are formed in direct contact, and may also include embodiments in which additional elements are between the first and second Element can be formed so that the first and the second element may not be in direct contact. In addition, the present disclosure may repeat reference numerals and / or letters in the various examples. This repetition is for simplicity and clarity and does not in itself imply a relationship between the various embodiments and / or configurations discussed.

1 ist ein vereinfachtes Funktionsblockdiagramm einer Beispielausführungsform einer magnetoresistiven Direktzugriffsspeicher- (MRAM-) Zelle 100, die in einem Substrat 120 ausgebildet ist. Die MRAM-Zelle 100 umfasst eine feste oder gepinnte Magnetschicht 102 und eine freie Magnetschicht 104, die durch eine Tunnelbarriere 106 getrennt sind. Die gepinnte Magnetschicht 102, die freie Magnetschicht 104 und die Tunnelbarriere 106 bilden einen magnetischen Tunnelübergang 108. Der magnetische Zustand der gepinnten Magnetschicht 102 ist fest. Der magnetische Zustand der freien Magnetschicht 104 wird geändert, um ein Datenbit zu speichern. 1 FIG. 4 is a simplified functional block diagram of an example embodiment of a magnetoresistive random access memory (MRAM) cell 100 that in a substrate 120 is trained. The MRAM cell 100 comprises a solid or pinned magnetic layer 102 and a free magnetic layer 104 . through a tunnel barrier 106 are separated. The pinned magnetic layer 102 , the free magnetic layer 104 and the tunnel barrier 106 form a magnetic tunnel junction 108 , The magnetic state of the pinned magnetic layer 102 is fixed. The magnetic state of the free magnetic layer 104 is changed to store a data bit.

Wie dargestellt, ist die MRAM-Zelle 100 mit einer Bitleitung 110 und einer Steuerschaltungsanordnung 112 gekoppelt, die einen oder mehrere Transistoren 114 enthalten kann. Die Transistoren 114 können zum Beispiel einen oder mehrere komplementäre Metall-Oxid-Halbleiter- (Complementary-Metal-Oxide-Semiconductor, CMOS-) Transistoren enthalten. Einige Ausführungsformen enthalten möglicherweise keinen Transistor. Die Steuerschaltungsanordnung 112 ist mit einer Wort-Schreibleitung 116 und einer Wort-Leseleitung 118 gekoppelt. Die Steuerschaltungsanordnung 112 steuert Lesen von und Schreiben auf die MRAM-Zelle 100 auf Grundlage von Signalen auf der Bitleitung 110, der Wort-Schreibleitung 116 und der Wort-Leseleitung 118.As shown, the MRAM cell is 100 with a bit line 110 and control circuitry 112 coupled, the one or more transistors 114 may contain. The transistors 114 For example, may include one or more complementary metal oxide semiconductor (CMOS) transistors. Some embodiments may not include a transistor. The control circuitry 112 is with a word write line 116 and a word reading line 118 coupled. The control circuitry 112 controls reading from and writing to the MRAM cell 100 based on signals on the bit line 110 , the word write line 116 and the word reading line 118 ,

Die MRAM-Zelle 100 wird durch Setzen einer Magnetfeldausrichtung der freien Schicht 104 in Bezug auf die gepinnte Schicht 102 programmiert. In Abhängigkeit davon, ob die Ausrichtung der freien Schicht 104 und der gepinnten Schicht 102 parallel oder antiparallel ist, weist die MRAM-Zelle 100 einen unterschiedlichen Widerstand über die Tunnelbarriere 106 auf. Eine Angabe des Widerstands kann erfasst werden, um den Wert zu bestimmen, der in der MRAM-Zelle gespeichert ist (z.B. 0 oder 1). Es können Spannungs- oder Stromfühlertechniken verwendet werden. Zum Beispiel kann ein Konstantstrom der MRAM-Zelle und einer Bezugszelle (nicht gezeigt) zugeführt werden, und die Spannungen über der MRAM-Zelle 100 und der Bezugszelle können verglichen werden, um den Wert zu bestimmen, der in der MRAM-Zelle 100 gespeichert ist. Der Widerstand einer MRAM-Zelle 100 ist allgemein hoch.The MRAM cell 100 is done by setting a magnetic field alignment of the free layer 104 in terms of the pinned layer 102 programmed. Depending on whether the alignment of the free layer 104 and the pinned layer 102 is parallel or anti-parallel, the MRAM cell has 100 a different resistance across the tunnel barrier 106 on. An indication of the resistance can be acquired to determine the value stored in the MRAM cell (eg 0 or 1). Voltage or current sensing techniques can be used. For example, a constant current can be supplied to the MRAM cell and a reference cell (not shown) and the voltages across the MRAM cell 100 and the reference cell can be compared to determine the value stored in the MRAM cell 100 is saved. The resistance of an MRAM cell 100 is generally high.

MRAM weist an sich eine hohe Widerstandsleistung auf und kann als ein Hochwiderstandsbauelement ausgelegt sein, ohne dass ein Hochwiderstandsblock hinzugefügt werden muss. Für Nicht-MRAM-Speicher muss dem Bauelement möglicherweise ein Hochwiderstandsbauelement hinzugefügt werden, um Hochwiderstandsleistung zu erzielen, was zusätzlich zum Flächenverbrauch zusätzliche Verarbeitungsschritte zur Folge haben kann. MRAM, der die verschiedenen Speicher implementiert, kann hingegen Hochwiderstandsleistung ohne einen separaten Widerstandsblock bereitstellen und kann mithilfe eines einzelnen MRAM-Verarbeitungsverfahrens implementiert werden (welches mehrere Verarbeitungsschritte umfassen kann). Es müssen keine separaten Speicher auf separaten Chips mithilfe separater Verarbeitungsverfahren verwendet werden. Daher kann ein integriertes MRAM-System einen einfacheren Prozess nutzen, weniger Fläche, geringere Herstellungskosten aufweisen und weniger Verbindungen zwischen Chips nutzen.MRAM has a high resistance performance per se and can be designed as a high-resistance component without the need to add a high-resistance block. For non-MRAM memories, a high resistance device may need to be added to the device to achieve high resistance performance, which can result in additional processing steps in addition to the footprint. MRAM, which implements the various memories, on the other hand, can provide high-resistance power without a separate resistor block and can be implemented using a single MRAM processing method (which can comprise several processing steps). There is no need to use separate memories on separate chips using separate processing techniques. Therefore, an integrated MRAM system can use a simpler process, less space, lower manufacturing costs and less connections between chips.

2 ist ein vereinfachtes Funktionsblockdiagramm einer Beispielausführungsform einer Zelle 200 eines magnetoresistiven Spin-Transfer-Torque-Direktzugriffsspeichers (STT-MRAM) mit einem Tunnelübergang 202 mit umgekehrter Verbindung, die in einem Substrat 240 ausgebildet ist. Die MRAM-Zelle 200 umfasst eine feste oder gepinnte Magnetschicht 204 und eine freie Magnetschicht 206, die durch eine Tunnelbarriere 208 getrennt sind. Die gepinnte Magnetschicht 204, die freie Magnetschicht 206 und die Tunnelbarriere 208 bilden den magnetischen Tunnelübergang 202. Der magnetische Zustand der gepinnten Magnetschicht 204 ist fest. Der magnetische Zustand der freien Magnetschicht 206 wird geändert, um ein Datenbit zu speichern. 2 Figure 10 is a simplified functional block diagram of an example embodiment of a cell 200 of a magnetoresistive spin transfer torque random access memory (STT-MRAM) with a tunnel transition 202 with reverse connection that in a substrate 240 is trained. The MRAM cell 200 comprises a solid or pinned magnetic layer 204 and a free magnetic layer 206 passing through a tunnel barrier 208 are separated. The pinned magnetic layer 204 , the free magnetic layer 206 and the tunnel barrier 208 form the magnetic tunnel transition 202 , The magnetic state of the pinned magnetic layer 204 is fixed. The magnetic state of the free magnetic layer 206 is changed to store a data bit.

Wie dargestellt, ist die MRAM-Zelle 200 mit einer Bitleitung 210 und einem Steuertransistor 212 gekoppelt, der wie dargestellt einen Drain-Bereich 214 umfasst, der durch eine Kontaktschicht 216 und eine Metallschicht 218 mit der freien Schicht 206 gekoppelt ist. Der Transistor 212 umfasst ebenfalls einen Source-Bereich 220, der durch eine Kontaktschicht 224 mit einer Erfassungsleitung 222 gekoppelt ist. Der Transistor 212 weist einen aktiven Bereich 226 auf, der durch eine Gate-Isolationsschicht 228 von einer Schreibleitung 230 getrennt ist. Der Transistor 212 kann zum Beispiel einen komplementären Metall-Oxid-Halbleiter- (CMOS-) Transistor umfassen. Das Lesen von und Schreiben auf die MRAM-Zelle 200 wird auf Grundlage von Signalen auf der Bitleitung 210, der Schreibleitung 230 und der Erfassungsleitung 222 gesteuert. Die MRAM-Zelle 200 wird durch Setzen einer Magnetfeldausrichtung der freien Schicht 206 in Bezug auf die gepinnte Schicht 204 programmiert.As shown, the MRAM cell is 200 with a bit line 210 and a control transistor 212 coupled, as shown, a drain area 214 includes that through a contact layer 216 and a metal layer 218 with the free layer 206 is coupled. The transistor 212 also includes a source area 220 through a contact layer 224 with a detection line 222 is coupled. The transistor 212 has an active area 226 on by a gate insulation layer 228 from a write line 230 is separated. The transistor 212 For example, may include a complementary metal oxide semiconductor (CMOS) transistor. Reading from and writing to the MRAM cell 200 is based on signals on the bit line 210 , the writing line 230 and the acquisition management 222 controlled. The MRAM cell 200 is done by setting a magnetic field alignment of the free layer 206 in terms of the pinned layer 204 programmed.

Ausführungsformen der MRAM-Zelle 200 von 2 können weniger Komponenten aufweisen als dargestellt, können mehr Komponenten aufweisen als dargestellt, können dargestellte Komponenten kombinieren oder trennen und können die dargestellten Komponenten neu anordnen. Zum Beispiel ist der magnetische Tunnelübergang 202 möglicherweise kein magnetischer Tunnelübergang mit umgekehrter Verbindung in einigen Ausführungsformen, und die verschiedenen Leitungen können andere Ausbildungen aufweisen.Embodiments of the MRAM cell 200 of 2 may have fewer components than shown, may have more components than shown, may combine or separate components shown, and may rearrange the components shown. For example, the magnetic tunnel junction 202 may not have a reverse connection magnetic tunnel junction in some embodiments, and the different lines may have other configurations.

Ein MRAM (siehe MRAM 360 von 3) umfasst eine Mehrzahl von MRAM-Zellen, wie beispielsweise die MRAM-Zellen 100 von 1 oder die MRAM-Zellen 200 von 2. Es können andere Arten von MRAM-Zellen in einem MRAM eingesetzt werden, einschließlich verschiedener Kombinationen von MRAM-Zellen. MRAM-Zellen sind schnell wie SRAM, können wie DRAM dicht hergestellt werden, sind nichtflüchtig, wie Flash-Speicher und weisen allgemein hohen Widerstand und geringe Leistungsaufnahme auf. Zum Beispiel kann die Aktualisierung, die für flüchtigen DRAM erforderlich ist, eine erhebliche Energiemenge erfordern, während MRAM keiner Aktualisierung bedarf. Zudem erfordert Schreiben auf Flash-Speicher allgemein mehr Energie als Schreiben auf MRAM.An MRAM (see MRAM 360 of 3 ) includes a plurality of MRAM cells, such as the MRAM cells 100 of 1 or the MRAM cells 200 of 2 , Other types of MRAM cells can be used in an MRAM, including several Combinations of MRAM cells. MRAM cells are fast like SRAM, can be made dense like DRAM, are non-volatile like flash memory and generally have high resistance and low power consumption. For example, the update required for volatile DRAM may require a significant amount of energy, while MRAM does not require update. In addition, writing to flash memory generally requires more energy than writing to MRAM.

3 ist ein Funktionsblockdiagramm eines Systems 300 mit einem integrierten Kombinationsprozessor- und Speicherchip 302, der in einem Substrat 390 ausgebildet ist, gemäß einer Ausführungsform. Der integrierte Schaltungschip 302 umfasst einen Verarbeitungskern 304, der wie dargestellt eine ALU 314 und eine Speicherverwaltungsschaltung (MMU) 324 enthält, und eine MRAM-Schaltung oder Schaltungen 360, die in den Chip 302 integriert sind. Der Verarbeitungskern 304 kann verschiedene Komponenten enthalten, wie beispielsweise einen oder mehrere Flip-Flops, eine oder mehrere Scan-Ketten, ein oder mehrere Register usw., die zur besseren Darstellung aus der 3 weggelassen sind. 3 Figure 3 is a functional block diagram of a system 300 with an integrated combination processor and memory chip 302 that is in a substrate 390 is formed, according to one embodiment. The integrated circuit chip 302 includes a processing core 304 which, as shown, is an ALU 314 and a memory management circuit (MMU) 324 contains, and an MRAM circuit or circuits 360 that in the chip 302 are integrated. The processing core 304 may contain various components, such as one or more flip-flops, one or more scan chains, one or more registers, etc., which are shown in the 3 are omitted.

Der MRAM 360 enthält eine Mehrzahl von MRAM-Zellen (siehe z.B. die MRAM-Zelle 100 von 1 oder die MRAM-Zelle 200 von 2) die in einen Level-1-Cache 322, einen Level-2-Cache 306, einen Level-3-Cache 308, einen Hauptspeicher 330 und einen Sekundärspeicher 340 organisiert sind. Der MRAM kann in logische oder physische Speicher oder verschiedene Kombinationen davon organisiert sein. Es können beliebige geeignete Arten von MRAM-Zellen (z.B. STT-MRAM, Thermal-Assisted-Switching-MRAM, usw.) sowie verschiedene Kombinationen davon verwendet werden. Zum Beispiel können der Level-1-Cache 322, der Level-2-Cache 306 und der Level-3-Cache 308 mithilfe einer MRAM-Art implementiert sein, und der Hauptspeicher 330 und der Sekundärspeicher 340 können mithilfe einer anderen MRAM-Art implementiert sein. Der Verarbeitungskern 304, der MRAM 360 und eine Schnittstelle 370 sind durch ein internes Bussystem 372 auf dem Chip 302 kommunikativ miteinander gekoppelt.The MRAM 360 contains a plurality of MRAM cells (see for example the MRAM cell 100 of 1 or the MRAM cell 200 of 2 ) in a level 1 cache 322 , a level 2 cache 306 , a level 3 cache 308 , a main memory 330 and a secondary storage 340 are organized. The MRAM can be organized into logical or physical memories, or various combinations thereof. Any suitable types of MRAM cells (eg, STT-MRAM, Thermal-Assisted-Switching-MRAM, etc.) and various combinations thereof can be used. For example, the level 1 cache 322 , the level 2 cache 306 and the level 3 cache 308 implemented using an MRAM type, and the main memory 330 and the secondary storage 340 can be implemented using a different type of MRAM. The processing core 304 , the MRAM 360 and an interface 370 are through an internal bus system 372 on the chip 302 communicatively coupled.

Das System 300 umfasst einen Systembus 380, der den Chip 302 mit einer oder mehreren Funktionsschaltungen 382, 384 (z.B. Benutzerschnittstellen, Kommunikationsschaltungen, Stromversorgungen usw.) des Systems 300 kommunikativ koppelt.The system 300 includes a system bus 380 who the chip 302 with one or more functional circuits 382 . 384 (e.g. user interfaces, communication circuits, power supplies, etc.) of the system 300 communicatively couples.

Der eine oder die mehreren Verarbeitungskerne 304 erzeugen im Betrieb ein oder mehrere Signale, um den Betrieb des Systems 300 zu steuern, um beispielsweise dem Benutzer des Systems 300 in Reaktion auf eine Benutzereingabe Funktionalität bereitzustellen. Diese Funktionalität kann zum Beispiel durch den Verarbeitungskern 304 bereitgestellt werden, der Anweisungen ausführt, die aus einem Speicher abgerufen werden. Die Speicherverwaltungs-Schaltungsanordnung 324 des Verarbeitungskerns 304 kann im Betrieb die Speicherung und den Abruf von Daten und Anweisungen aus dem Level-1-Cache 322, dem Level-2-Cache 306, dem Level-3-Cache 308, dem Hauptspeicher 330 und dem Sekundärspeicher 340 des MRAM 360 über den internen Bus 372 und aus einem oder mehreren Speichern außerhalb des Chips 302 über die eine oder die mehreren Schnittstellen 370 steuern. Die Speicherverwaltungs-Schaltungsanordnung 324 kann eine Mehrzahl von Adressierschaltungen enthalten, welche die gleichzeitige Nutzung der verschiedenen Cache-Levels 322, 306, 308, des Hauptspeichers 330 und des Sekundärspeichers 340 erleichtern können.The one or more processing cores 304 generate one or more signals during operation to indicate the operation of the system 300 to control, for example, the user of the system 300 provide functionality in response to user input. This functionality can, for example, by the processing core 304 provided that executes instructions that are retrieved from memory. The memory management circuitry 324 of the processing core 304 can store and retrieve data and instructions from the level 1 cache during operation 322 , the level 2 cache 306 , the level 3 cache 308 , the main memory 330 and the secondary storage 340 of the MRAM 360 via the internal bus 372 and one or more memories outside the chip 302 via the one or more interfaces 370 Taxes. The memory management circuitry 324 may include a plurality of addressing circuits that allow the different cache levels to be used simultaneously 322 . 306 . 308 , the main memory 330 and the secondary storage 340 can facilitate.

Es können Speicherverwaltungsroutinen (z.B. Cache-Steuerroutinen) verwendet werden, um die Übertragung von Daten und Anweisungen zwischen dem Level-1-Cache 322, dem Level-2-Cache 306, dem Level-3-Cache 308, dem Hauptspeicher 330 und dem Sekundärspeicher 340 zu steuern.Memory management routines (eg, cache control routines) can be used to transfer data and instructions between the level 1 cache 322 , the level 2 cache 306 , the level 3 cache 308 , the main memory 330 and the secondary storage 340 to control.

Ausführungsformen des Systems 300 von 3 können weniger Komponenten aufweisen als dargestellt, können mehr Komponenten aufweisen als dargestellt, können dargestellte Komponenten kombinieren oder trennen und können die dargestellten Komponenten neu anordnen. Zum Beispiel kann die MMU 324 in mehrere MMUs 324 aufgeteilt sein (z.B. eine erste MMU 324, um den Level-1-, Level-2- und Level-3-Cache zu steuern, eine zweite MMU 324, um den Hauptspeicher 330 zu steuern, und eine dritte MMU 324, um den Sekundärspeicher 340 zu steuern). In einem anderen Beispiel kann die MMU 324 Teil der MRAM-Schaltung 360 anstelle des Verarbeitungskerns 304 sein. In einem anderen Beispiel kann die MRAM-Schaltung 360 eine Mehrzahl von MRAM-Schaltungen 360 umfassen. In einem anderen Beispiel kann der Sekundärspeicher 340 mithilfe eines Speichers außerhalb des Chips 302 implementiert sein.Embodiments of the system 300 of 3 may have fewer components than shown, may have more components than shown, may combine or separate components shown, and may rearrange the components shown. For example, the MMU 324 in several MMUs 324 be divided (e.g. a first MMU 324 to control the level 1, level 2 and level 3 cache, a second MMU 324 to the main memory 330 to control, and a third MMU 324 to the secondary storage 340 to control). In another example, the MMU 324 Part of the MRAM circuit 360 instead of the processing core 304 his. In another example, the MRAM circuit 360 a plurality of MRAM circuits 360 include. In another example, the secondary storage 340 using an off-chip memory 302 be implemented.

Im Vergleich mit anderen Ansätzen ist MRAM schneller als DRAM, dichter als SRAM, nichtflüchtig (erfordert keine Aktualisierung) und weist einen hohen Widerstand auf. Zudem erfordert Schreiben auf MRAM weniger Energie als Schreiben auf Flash. Daher erhöhend die Nutzung einer On-Chip-MRAM-Schaltung, die in den integrierten Schaltungschip des Verarbeitungskerns integriert ist, anstelle der Nutzung von SRAM, Off-Chip-DRAM und Off-Chip-Sekundärspeichereinrichtungen die Geschwindigkeit des Hauptspeichers und des Sekundärspeichers, wobei die Fläche des Caches verringert wird, die zusätzliche Leistungsaufnahme in Verbindung mit der Aktualisierung von DRAM und dem Schreiben auf Flash, vermieden wird, während das System durch Verringerung der Anzahl von Chips, die für die Systemarchitektur benötigt werden, gleichzeitig vereinfacht wird. Die Nutzung einer On-Chip-MRAM-Schaltung erhöht ebenfalls die Systemsicherheit, da Daten und Anweisungen zwischen dem Sekundärspeicher 340 und dem Verarbeitungskern 304 bewegt werden können, ohne den Systembus 372 zu nutzen, der außerhalb des Chips 302 liegt und auf den bei einem Angriff auf das System 300 leichter zugegriffen werden kann.Compared to other approaches, MRAM is faster than DRAM, denser than SRAM, non-volatile (does not require updating) and has a high resistance. In addition, writing on MRAM requires less energy than writing on flash. Therefore, the use of an on-chip MRAM circuit integrated in the integrated circuit chip of the processing core instead of the use of SRAM, off-chip DRAM and off-chip secondary memory devices increases the speed of the main memory and the secondary memory, the The area of the cache is reduced, the additional power consumption associated with updating DRAM and writing to flash is avoided, while the system is reduced by reducing the number of chips required for the System architecture are needed while being simplified. Using an on-chip MRAM circuit also increases system security, since data and instructions are between the secondary memory 340 and the processing core 304 can be moved without the system bus 372 to use the off-chip 302 lies and on an attack on the system 300 can be accessed more easily.

Ein weiterer Vorteil der Nutzung eines Kombinationsprozessors mit On-Chip-MRAM ist erhöhte Flexibilität bei der Systemspeicherarchitektur. Die Nutzung einer On-Chip-MRAM-Schaltung oder von On-Chip-MRAM-Schaltungen, die leicht in verschiedene separate logische oder physische Speicher organisiert werden können, welche allesamt schnelle Antwortzeiten und geringe Leistungsaufnahme bieten, erleichtert das Organisieren des Speichers auf verschiedene Arten und Weisen. Es kann kompliziert sein, diese Flexibilität mit herkömmlichen Ansätzen mithilfe von DRAM und Sekundärspeicher außerhalb des Prozessorchips zu implementieren. Beispiele alternativer Systemarchitekturen sind in den 4 und 5 dargestellt.Another advantage of using a combination processor with on-chip MRAM is increased flexibility in the system memory architecture. Using an on-chip MRAM circuit or on-chip MRAM circuits that can be easily organized into different separate logical or physical memories, all of which offer fast response times and low power consumption, facilitates the organization of the memory in different ways and sages. Implementing this flexibility with traditional approaches using DRAM and secondary memory outside the processor chip can be complicated. Examples of alternative system architectures are in the 4 and 5 shown.

4 ist ein Funktionsblockdiagramm eines Systems 400 mit einem integrierten Kombinationsprozessor- und Speicherchip 402, der in einem Substrat 490 ausgebildet ist, gemäß einer Ausführungsform. Der integrierte Schaltungschip 402 umfasst einen Verarbeitungskern 404, der wie dargestellt eine ALU 414 und eine Speicherverwaltungsschaltung oder MMU 424 enthält, und eine oder mehrere MRAM-Schaltungen 460, die in den Chip 402 integriert sind. Der Verarbeitungskern 404 kann verschiedene Komponenten enthalten, wie beispielsweise einen oder mehrere Flip-Flops, eine oder mehrere Scan-Ketten, ein oder mehrere Register usw., die zur besseren Darstellung aus der 4 weggelassen sind. 4 Figure 3 is a functional block diagram of a system 400 with an integrated combination processor and memory chip 402 that is in a substrate 490 is formed, according to one embodiment. The integrated circuit chip 402 includes a processing core 404 which, as shown, is an ALU 414 and a memory management circuit or MMU 424 contains, and one or more MRAM circuits 460 that in the chip 402 are integrated. The processing core 404 may contain various components, such as one or more flip-flops, one or more scan chains, one or more registers, etc., which are shown in the 4 are omitted.

Die MRAM-Schaltung 460, die eine Mehrzahl von MRAM-Zellen enthält (siehe z.B. die MRAM-Zelle 100 von 1, die STT-MRAM-Zelle 200 von 2), ist in einen Level-1-Cache 422, einen Level-2-Cache 406, einen Hauptspeicher 430 und einen Sekundärspeicher 440 organisiert. Im Vergleich zu 3 ist der Level-3-Cache weggelassen. Die erhöhte Geschwindigkeit von MRAM im Vergleich zur Geschwindigkeit von DRAM, der herkömmlicherweise für Hauptspeicher genutzt wird, erleichtert die Vereinfachung der Cache-Organisation und kann die Weglassung von zum Beispiel des Level-3-Caches ermöglichen, ohne wesentliche Auswirkungen auf die Systemleistung.The MRAM circuit 460 which contains a plurality of MRAM cells (see for example the MRAM cell 100 of 1 who have favourited STT MRAM Cell 200 of 2 ) is in a level 1 cache 422 , a level 2 cache 406 , a main memory 430 and a secondary storage 440 organized. Compared to 3 the level 3 cache is omitted. The increased speed of MRAM compared to the speed of DRAM, which is traditionally used for main memory, facilitates the simplification of the cache organization and can make it possible to omit, for example, the level 3 cache without having any significant impact on the system performance.

Einige Ausführungsformen können ferner die Cache-Speicher-Organisation vereinfachen. Alternativ können in einigen Ausführungsformen zusätzliche Cache-Levels eingeführt sein. Wie oben in der Erörterung von 3 angemerkt, kann eine beliebige Art von MRAM-Zellen (z.B. Spin-Transfer-Torque-MRAM, Thermal-Assisted-Switching-MRAM, usw.) in der MRAM-Schaltung verwendet werden, sowie verschiedene Kombinationen davon. Der Verarbeitungskern 404, der MRAM 460 und eine Schnittstelle 470 sind durch ein internes Bussystem 472 auf dem Chip 402 kommunikativ miteinander gekoppelt.Some embodiments can also simplify cache organization. Alternatively, additional cache levels may be introduced in some embodiments. As discussed above in 3 noted, any type of MRAM cell (e.g., spin transfer torque MRAM, thermal assisted switching MRAM, etc.) can be used in the MRAM circuit, as well as various combinations thereof. The processing core 404 , the MRAM 460 and an interface 470 are through an internal bus system 472 on the chip 402 communicatively coupled.

Das System 400 umfasst einen Systembus 480, der den Chip 402 mit einer oder mehreren Funktionsschaltungen 482, 484 (z.B. Benutzerschnittstellen, Kommunikationsschaltungen, Stromversorgungen usw.) des Systems 400 kommunikativ koppelt.The system 400 includes a system bus 480 who the chip 402 with one or more functional circuits 482 . 484 (e.g. user interfaces, communication circuits, power supplies, etc.) of the system 400 communicatively couples.

5 ist ein Funktionsblockdiagramm eines Systems 500 mit einem integrierten Kombinationsprozessor- und Speicherchip 502, der in einem Substrat 503 ausgebildet ist, gemäß einer Ausführungsform. Der integrierte Schaltungschip 502 umfasst einen oder mehrere Verarbeitungskerne 504, die wie dargestellt eine ALU 514 und eine Speicherverwaltungsschaltung oder MMU 524 enthalten, und eine MRAM-Schaltung 560. Der eine oder die mehreren Verarbeitungskerne 504 und die MRAM-Schaltung 560 sind in den Chip 502 integriert. Der Verarbeitungskern 504 kann verschiedene Komponenten enthalten, wie beispielsweise einen oder mehrere Flip-Flops, eine oder mehrere Scan-Ketten, ein oder mehrere Register usw., die zur besseren Darstellung aus der 5 weggelassen sind. 5 Figure 3 is a functional block diagram of a system 500 with an integrated combination processor and memory chip 502 that is in a substrate 503 is formed, according to one embodiment. The integrated circuit chip 502 comprises one or more processing cores 504 which, as shown, is an ALU 514 and a memory management circuit or MMU 524 included, and an MRAM circuit 560 , The one or more processing cores 504 and the MRAM circuit 560 are in the chip 502 integrated. The processing core 504 may contain various components, such as one or more flip-flops, one or more scan chains, one or more registers, etc., which are shown in the 5 are omitted.

Im Vergleich zu 3 ist die MRAM-Schaltung 560 in separate Speicher für Anweisungen und für Daten organisiert. Wie dargestellt enthält die MRAM-Schaltung 560, die eine Mehrzahl von MRAM-Zellen (siehe die MRAM-Zelle 200 von 2) enthält, Anweisungsspeicher, der in einen Anweisungs-Cache 550 organisiert ist, der wie dargestellt einen Level-1-Anweisungs-Cache 522, einen Level-2-Anweisungs-Cache 506 und einen Level-3-Anweisungs-Cache 508, einen Anweisungshauptspeicher 530 und einen Anweisungssekundärspeicher 540 enthält.Compared to 3 is the MRAM circuit 560 organized in separate memories for instructions and for data. As shown, the MRAM circuit contains 560 that have a plurality of MRAM cells (see the MRAM cell 200 of 2 ) contains instruction memory that is stored in an instruction cache 550 is organized, which, as shown, has a level 1 instruction cache 522 , a level 2 instruction cache 506 and a level 3 -Anweisungs cache 508 , an instruction main memory 530 and an instruction secondary memory 540 contains.

Die MRAM-Schaltung 560 enthält ebenfalls Datenspeicher, der in einen Daten-Cache 590 organisiert ist, der wie dargestellt einen Level-1-Daten-Cache 622, einen Level-2-Daten-Cache 606 und einen Level-3-Daten-Cache 608, einen Datenhauptspeicher 630 und einen Datensekundärspeicher 640 enthält.The MRAM circuit 560 also contains data storage in a data cache 590 is organized, which, as shown, a level 1 data cache 622 , a level 2 Data cache 606 and a level 3 data cache 608 , a main data memory 630 and a data secondary storage 640 contains.

Der Verarbeitungskern 504, die MRAM-Schaltung 560 und eine Schnittstelle 570 sind durch ein internes Bussystem 572 auf dem Chip 502 kommunikativ miteinander gekoppelt. Das System 500 umfasst einen Systembus 580, der den Chip 502 mit einer oder mehreren Funktionsschaltungen 582, 584 (z.B. Benutzerschnittstellen, Kommunikationsschaltungen, Stromversorgungen usw.) des Systems 500 kommunikativ koppelt.The processing core 504 who have favourited MRAM circuit 560 and an interface 570 are through an internal bus system 572 on the chip 502 communicatively coupled. The system 500 includes a system bus 580 who the chip 502 with one or more functional circuits 582 . 584 (e.g. user interfaces, Communication circuits, power supplies, etc.) of the system 500 communicatively couples.

Ausführungsformen des Systems 400 von 4 und Ausführungsformen des Systems 500 von 5 können weniger Komponenten aufweisen als dargestellt, können mehr Komponenten aufweisen als dargestellt, können dargestellte Komponenten kombinieren oder trennen und können die dargestellten Komponenten neu anordnen.Embodiments of the system 400 of 4 and embodiments of the system 500 of 5 may have fewer components than shown, may have more components than shown, may combine or separate components shown, and may rearrange the components shown.

Wie oben angemerkt, ist MRAM schneller als DRAM, dichter als SRAM, nichtflüchtig (erfordert keine Aktualisierung) und weist allgemein einen hohen Widerstand und niedrigen Energiebedarf auf. Daher erhöhend eine Ausführungsform, die eine MRAM-Schaltungsanordnung auf dem Chip mit einem Verarbeitungskern kombiniert, anstelle SRAM, Off-Chip-DRAM und Off-Chip-Sekundärspeichereinrichtungen zu nutzen, die Geschwindigkeit des Hauptspeichers und des Sekundärspeichers, wobei die Fläche des Caches verringert wird, die zusätzliche Leistungsaufnahme in Verbindung mit dem Aktualisieren von DRAM vermieden wird, während gleichzeitig das Vereinfachen des Systems durch Verringerung der Anzahl von Chips, die für die Systemarchitektur benötigt werden, erleichtert wird. Die Nutzung einer vereinheitlichten MRAM-Speichertechnologie, um die verschiedenen Speicher auf dem Chip zu implementieren, erleichtert die Positionierung von Komponenten, die zu dem MRAM oder Bereichen davon gehören, in unmittelbarer Nähe von (z.B. angrenzend an oder gestapelt auf) zugehörigen Zellen des MRAM-Speichers. Dies kann verringerte Leistungsaufnahme durch Leckage und Verbindungsverlust sowie die Verringerung der Chipfläche und die Vermeidung komplexer Kapselung erleichtern. Andere Vorteile von einem Kombinationsverarbeitungskern und On-Chip-MRAM umfassen verbesserte Systemsicherheit und erhöhte Flexibilität bei der Systemspeicherarchitektur .As noted above, MRAM is faster than DRAM, denser than SRAM, non-volatile (does not require updating) and generally has high resistance and low power requirements. Therefore, an embodiment that combines on-chip MRAM circuitry with a processing core instead of using SRAM, off-chip DRAM, and off-chip secondary memory devices increases the speed of main memory and secondary memory while reducing the area of the cache , the additional power consumption associated with updating DRAM is avoided, while at the same time facilitating system simplification by reducing the number of chips required for the system architecture. The use of unified MRAM memory technology to implement the various memories on the chip makes it easier to position components belonging to the MRAM or areas thereof in the immediate vicinity of (for example adjacent to or stacked on) associated cells of the MRAM. memory. This can facilitate reduced power consumption due to leakage and loss of connection, as well as reducing the chip area and avoiding complex encapsulation. Other advantages of a combination processing core and on-chip MRAM include improved system security and flexibility in system memory architecture.

Im Vergleich zu anderen Ansätzen können die Cache-Speicher (z.B. Anweisungs-Caches 506, 508, 522 und Daten-Caches 606, 608, 622 von 5), Hauptspeicher (z.B. Anweisungshauptspeicher 530 und Datenhauptspeicher 630 von 5) und Speicherungsspeicher (z.B. Anweisungssekundärspeicher 540 und Datensekundärspeicher 640) in einer Ausführungsform gleichzeitig gebildet werden. Die Caches, Hauptspeicher und Speicherungsspeicher müssen nicht separat gekapselt werden. Da die verschiedenen Speicher alle aus derselben MRAM-Art gebildet werden können, kann die Dichte der Speicherzellen der Cache-Speicher, der Hauptspeicher und der Speicherungsspeicher im Wesentlichen gleich sein. In einer Ausführungsform müssen die verschiedenen Speicher nicht physisch getrennt sein, und eine einzelne MRAM-Speicherfläche eines Chips kann in verschiedene logische Speicher organisiert sein.Compared to other approaches, the cache memories (e.g. instruction caches 506 . 508 . 522 and data caches 606 . 608 . 622 of 5 ), Main memory (e.g. instruction main memory 530 and main data memory 630 of 5 ) and storage memory (e.g. instruction secondary memory 540 and data secondary storage 640 ) are formed simultaneously in one embodiment. The caches, main memory and storage memory do not have to be encapsulated separately. Since the different memories can all be formed from the same type of MRAM, the density of the memory cells of the cache memories, the main memories and the storage memories can be essentially the same. In one embodiment, the different memories need not be physically separated, and a single MRAM memory area of a chip can be organized into different logical memories.

6 stellt eine Ausführungsform eines Verfahrens 600 zur Herstellung integrierter Kombinationsprozessor- und integrierter Speicherschaltungschips in einem Substrat eines Wafers gemäß einigen Ausführungsformen dar. Das Verfahren 600 kann zum Beispiel dafür genutzt werden, im Substrat des Wafers eine Mehrzahl von Kombinationsprozessor- und integrierten Speicherschaltungschips zu bilden, wie beispielsweise die Kombinationsprozessor- und integrierten Speicherschaltungschips 302 von 3, die Kombinationsprozessor- und integrierten Speicherschaltungschips 402 von 4, die Kombinationsprozessor- und integrierten Speicherschaltungschips 502 von 5, usw. 6 represents an embodiment of a method 600 for manufacturing integrated combination processor and integrated memory circuit chips in a substrate of a wafer according to some embodiments. The method 600 For example, can be used to form a plurality of combination processor and integrated memory circuit chips in the substrate of the wafer, such as the combination processor and integrated memory circuit chips 302 of 3 , the combination processor and integrated memory circuit chips 402 of 4 , the combination processor and integrated memory circuit chips 502 of 5 , etc.

Das Verfahren 600 startet bei 650 und geht weiter zu 652. Bei 652 wird der Wafer geprüft, und das Verfahren 600 geht weiter zu 654. Bei 654 bestimmt der Prozess, ob der Wafer die Prüfung bestanden hat. Wenn es bei 654 nicht bestimmt wird, dass der Wafer die Prüfung bestanden hat, geht der Prozess 650 von 654 weiter zu 656, wo der Wafer verworfen wird. In einigen Ausführungsformen kann das Verfahren von 656 weiter zu 652 gehen, um noch einen Wafer zu prüfen. Wenn es bei 654 bestimmt wird, dass der Wafer die Prüfung bestanden hat, geht der Prozess 650 von 654 weiter zu 658.The procedure 600 starts at 650 and keeps going on 652 , at 652 the wafer is checked and the process 600 continues to 654 , at 654 the process determines whether the wafer has passed the test. If it is at 654 the process does not determine that the wafer has passed the test 650 of 654 further to 656 where the wafer is discarded. In some embodiments, the method of 656 further to 652 go to check another wafer. If it is at 654 if it is determined that the wafer has passed the test, the process goes 650 of 654 further to 658 ,

Bei 658 werden Transistoren eines oder mehrerer Arrays von MRAM-Zellen für jeden Chip, der auf dem Wafer gebildet werden soll, in dem Substrat gebildet. Zum Beispiel kann ein Array von Transistoren 114 von MRAM-Zellen 100 von 1 für jeden Chip gebildet werden, der auf dem Wafer gebildet werden soll, ein Array von Transistoren 212 von MRAM-Zellen 200 von 2 kann für jeden Chip gebildet werden, der auf dem Wafer gebildet werden soll, usw., und verschiedene Kombinationen davon. Wenn mehr als ein MRAM-Array für jeden Chip gebildet ist, können die Arrays eine unterschiedliche Dichte aufweisen. In einer Ausführungsform kann ein einzelner Prozess (der mehrere Verarbeitungshandlungen beinhalten kann) verwendet werden, um alle Transistoren der Speicherzellen der MRAM-Arrays des Wafers zu bilden (und somit Transistoren aller Speicher-Levels der Kombinationsprozessor- und integrierten Schaltungschips des Wafers zu bilden). Die mehreren Verarbeitungshandlungen können Abscheiden, Ätzen, Reinigen usw. umfassen. Das Verfahren 600 geht von 658 weiter zu 660.at 658 transistors of one or more arrays of MRAM cells are formed in the substrate for each chip to be formed on the wafer. For example, an array of transistors 114 of MRAM cells 100 of 1 an array of transistors is formed for each chip to be formed on the wafer 212 of MRAM cells 200 of 2 can be formed for each chip to be formed on the wafer, etc., and various combinations thereof. If more than one MRAM array is formed for each chip, the arrays can have a different density. In one embodiment, a single process (which may include multiple processing acts) can be used to form all transistors of the memory cells of the MRAM arrays of the wafer (and thus form transistors of all memory levels of the combination processor and integrated circuit chips of the wafer). The multiple processing operations can include deposition, etching, cleaning, etc. The procedure 600 goes from 658 further to 660 ,

Bei 660 werden andere Komponenten in dem Substrat für jeden Chip gebildet, der auf dem Wafer gebildet werden soll, wie beispielsweise die Komponenten eines Verarbeitungskerns, einer ALU, Speicherverwaltungseinheit(en), von Schnittstellen, usw. (z.B. Transistoren, Kondensatoren, Widerstände usw.). In einer Ausführungsform können Komponenten einer Speicherverwaltungseinheit (siehe z.B. Speicherverwaltungs-Schaltungsanordnung 754 von 12) in der Nähe von MRAM-Zellen gebildet werden, die zu den Komponenten der Speicherverwaltungseinheit gehören. Zum Beispiel können Komponenten einer Adressierschaltungsanordnung (siehe Ci-Adressierschaltungsanordnung 758 von 12), die zu einem ersten Cache-Speicher gehört, der durch einen Abschnitt eines MRAM-Arrays (siehe ersten Bereich 734 des MRAM-Arrays 704 von 12) implementiert ist, in unmittelbarer Nähe oder direkt neben MRAM-Zellen des Abschnitts des MRAM-Arrays gebildet werden. In einer Ausführungsform können Komponenten gestapelt werden. Zum Beispiel können Komponenten einer Adressierschaltungsanordnung auf den Transistoren eines zugehörigen Abschnitts eines MRAM-Arrays gestapelt oder positioniert werden. Das Verfahren 600 geht von 660 weiter zu 662.at 660 other components are formed in the substrate for each chip to be formed on the wafer, such as the components of a processing core, an ALU, memory management unit (s), interfaces, etc. (e.g. transistors, capacitors, Resistors, etc.). In one embodiment, components of a memory management unit (see, for example, memory management circuitry 754 of 12 ) are formed in the vicinity of MRAM cells, which belong to the components of the memory management unit. For example, components of an addressing circuit arrangement (see Ci addressing circuit arrangement 758 of 12 ), which belongs to a first cache memory, which is defined by a section of an MRAM array (see first area 734 of the MRAM array 704 of 12 ) is implemented in the immediate vicinity or directly next to MRAM cells of the section of the MRAM array. In one embodiment, components can be stacked. For example, components of an addressing circuit arrangement can be stacked or positioned on the transistors of an associated section of an MRAM array. The procedure 600 goes from 660 further to 662 ,

Bei 662 werden magnetische Tunnelübergänge des MRAM-Arrays jedes Chips auf dem Wafer gebildet. Zum Beispiel kann ein Array von magnetischen Tunnelübergängen 108 von MRAM-Zellen 100 von 1 für jeden Chip gebildet werden, der auf dem Wafer gebildet werden soll, ein Array von magnetischen Tunnelübergängen 202 von MRAM-Zellen 200 von 2 kann für jeden Chip gebildet werden, der auf dem Wafer gebildet werden soll, usw., und verschiedene Kombinationen davon. Wenn mehr als ein MRAM-Array für jeden Chip gebildet ist, können die Arrays unterschiedliche magnetische Tunnelübergänge und verschiedene Arten von magnetischen Tunnelübergängen aufweisen. In einer Ausführungsform kann ein einzelner Prozess (der mehrere Verarbeitungshandlungen beinhalten kann) verwendet werden, um alle magnetischen Tunnelübergänge der Speicherzellen der MRAM-Arrays des Wafers zu bilden (und somit magnetische Tunnelübergänge aller Speicher-Levels der Kombinationsprozessor- und integrierten Schaltungschips des Wafers zu bilden). Die mehreren Verarbeitungshandlungen können Abscheiden, Ätzen, Reinigen usw. umfassen. In einer Ausführungsform kann die feste oder gepinnte Schicht (siehe z.B. die feste Schicht 204 von 2) für alle MRAM-Zellen eines MRAM-Arrays oder mehrerer Arrays mithilfe eines einzelnen Magnetmoduls bereitgestellt werden, das in dem Substrat ausgebildet ist. Das Verfahren 600 geht von 662 weiter zu 664.at 662 magnetic tunnel junctions of the MRAM array of each chip are formed on the wafer. For example, an array of magnetic tunnel junctions 108 of MRAM cells 100 of 1 an array of magnetic tunnel junctions is formed for each chip to be formed on the wafer 202 of MRAM cells 200 of 2 can be formed for each chip to be formed on the wafer, etc., and various combinations thereof. If more than one MRAM array is formed for each chip, the arrays can have different magnetic tunnel junctions and different types of magnetic tunnel junctions. In one embodiment, a single process (which may include multiple processing acts) can be used to form all magnetic tunnel junctions of the memory cells of the wafer MRAM arrays (and thus magnetic tunnel junctions of all memory levels of the combination processor and integrated circuit chips of the wafer) ). The multiple processing operations can include deposition, etching, cleaning, etc. In one embodiment, the solid or pinned layer (see, for example, the solid layer 204 of 2 ) are provided for all MRAM cells of an MRAM array or of several arrays with the aid of a single magnetic module which is formed in the substrate. The procedure 600 goes from 662 further to 664 ,

Bei 664 werden Leitungen (z.B. Bitleitung 110, Wort-Schreibleitung 116 und Wort-Leseleitung 118 der MRAM-Schaltungen 100 von 1; Bitleitung 210, Erfassungsleitung 222 und Schreibleitung 230 der MRAM-Schaltungen 200 von 2; usw.) sowie Metall- und Verbindungsschichten der MRAM-Zellen der Arrays gebildet. Ein Array von MRAM-Zellen eines Chips kann in separat adressierbare Speicher organisiert werden (z.B. unter Bezugnahme auf 3 in die verschiedenen Cache-Levels 322, 306, 308, den Hauptspeicher 330 und den Sekundärspeicher 340), indem die Verbindungen der Leitungen der MRAM-Zellen des Arrays ausgebildet werden. Wie oben bei der Erörterung von 3 erwähnt, kann eine Speicherverwaltungs-Schaltungsanordnung (z.B. Speicherverwaltungs-Schaltungsanordnung 324 von 3) eine Mehrzahl von Adressier- und Leseschaltungen enthalten, welche die gleichzeitige Nutzung der verschiedenen Cache-Levels, des Hauptspeichers und des Sekundärspeichers erleichtern können. Die Nutzung von MRAM in einem Kombinationsprozessor- und integrierten Speicherschaltungschip, um die Cache-Levels, den Hauptspeicher und Sekundärspeicher zu implementieren, erleichtert die Vermeidung der Notwendigkeit, separate Prozesse zu nutzen, um die verschiedenen Cache-Levels, den Hauptspeicher und Sekundärspeicher zu bilden, die benötigt werden, wenn verschiedene Speicherarten genutzt werden, um die verschiedenen Speicher zu implementieren, sowie erleichtert die Vermeidung der Verbindungen zwischen Chips und Bauelementen, die benötigt werden, wenn separate Chips und Bauelemente genutzt werden, um den Prozessor und verschiedene Speicher verschiedener Arten zu implementieren. Das Verfahren 600 geht von 664 weiter zu 666.at 664 lines (e.g. bit line 110 , Word write line 116 and word reading line 118 of the MRAM circuits 100 of 1 ; bit 210 , Acquisition management 222 and write line 230 of the MRAM circuits 200 of 2 ; etc.) as well as metal and connection layers of the MRAM cells of the arrays. An array of MRAM cells of a chip can be organized into separately addressable memories (for example, with reference to 3 to the different cache levels 322 . 306 . 308 , the main memory 330 and the secondary storage 340 ) by forming the connections of the lines of the MRAM cells of the array. As above when discussing 3 mentions, memory management circuitry (e.g., memory management circuitry 324 of 3 ) contain a plurality of addressing and reading circuits which can facilitate the simultaneous use of the different cache levels, the main memory and the secondary memory. Using MRAM in a combination processor and integrated memory circuit chip to implement the cache levels, main memory and secondary memory facilitates the avoidance of the need to use separate processes to form the different cache levels, main memory and secondary memory. needed when different types of memory are used to implement the different memories, and facilitates avoidance of the interconnections between chips and devices that are needed when separate chips and devices are used to implement the processor and different memories of different types , The procedure 600 goes from 664 further to 666 ,

Bei 666 wird die Bump- und Kapselungsverarbeitung auf dem Wafer durchgeführt, und der Wafer wird in eine Mehrzahl von Kombinationsprozessor- und integrierten Speicherschaltungschips aufgeteilt. Das Verfahren 600 geht von 666 weiter zu 668, wo das Verfahren 600 enden kann.at 666 bump and encapsulation processing is performed on the wafer, and the wafer is divided into a plurality of combination processor and integrated circuit chips. The procedure 600 goes from 666 further to 668 where the procedure 600 can end.

Ausführungsformen des Verfahrens 600 von 6 können mehr Handlungen als dargestellt enthalten, können weniger Handlungen als dargestellt enthalten, können dargestellte Handlungen in mehrere Handlungen aufteilen, können dargestellte Handlungen zu weniger Handlungen kombinieren und können dargestellte Handlungen in verschiedenen Reihenfolgen durchführen, was die parallele Durchführung dargestellter Handlungen umfassen kann. Zum Beispiel kann das Bilden von Transistoren der Arrays von MRAM-Zellen für jeden Chip von Handlung 658 parallel zum Bilden von Transistoren einer anderen Schaltungsanordnung der Chips von Handlung 660 (z.B. Transistoren eines Verarbeitungskerns jedes Chips) erfolgen. In einem anderen Beispiel kann das Bilden von Kontakt- und Metallschichten der MRAM-Zellen von Handlung 664 vor dem Bilden der magnetischen Tunnelübergänge von Handlung 662 durchgeführt werden. In einem anderen Beispiel kann Bilden von Leitungen der MRAM-Zellen von Handlung 664 sowohl vor als auch nach Bilden der magnetischen Tunnelübergänge von Handlung 662 durchgeführt werden.Embodiments of the method 600 of 6 may include more actions than shown, may contain fewer actions than shown, may split presented actions into multiple actions, may combine presented actions into fewer actions, and may perform presented actions in different orders, which may include performing actions shown in parallel. For example, forming transistors of the arrays of MRAM cells can be done for each chip 658 in parallel with the formation of transistors of another circuit arrangement of the chips of action 660 (eg transistors of a processing core of each chip). In another example, the formation of contact and metal layers of the MRAM cells can act 664 before making magnetic tunnel transitions from action 662 be performed. In another example, forming lines of the MRAM cells can act 664 both before and after forming the magnetic tunnel junctions of action 662 be performed.

Die 7 bis 12 stellen eine Ausführungsform eines integrierten Kombinationsprozessor- und integrierten Speicherschaltungschips 700 dar, der in einem Substrat eines Wafers während verschiedener Stufen der Herstellung des integrierten Schaltungschips 700 gebildet wird. The 7 to 12 represent an embodiment of a combination processor integrated circuit and integrated circuit chip 700 represents in a substrate of a wafer during various stages of manufacturing the integrated circuit chip 700 is formed.

7 ist eine vereinfachte Draufsicht des Chips 700, nachdem ein Array von Transistoren 702 jeweiliger Speicherzellen eines MRAM-Arrays 704 in dem Substrat 701 des Chips 700 gebildet ist. Zum Beispiel kann ein Array von Transistoren 114 von MRAM-Zellen 100 von 1 gebildet werden, ein Array von Transistoren 212 von MRAM-Zellen 200 von 2 kann gebildet werden, usw. Wie dargestellt, weisen die Transistoren 702 des Arrays von MRAM-Zellen 704 eine gleichmäßige Dichte auf. Wie dargestellt, enthält 7 eine vergrößerte Querschnittsansicht einer Ausführungsform eines Transistors 702 des MRAM-Arrays 704. Der Transistor 702 enthält einen Source-Bereich 706, einen Drain-Bereich 708 und einen aktiven Bereich 710. Bei dieser Stufe der Herstellung einer Ausführungsform muss das MRAM-Array 704 nicht in separate physische Unter-Arrays oder logische Arrays aufgeteilt werden, und es kann ein gleiches Verfahren (z.B. die gleichen Verarbeitungshandlungen, wie beispielsweise Abscheiden von Schichten, Ätzen, Reinigen usw.) verwendet werden, um jeden der Transistoren 702 des MRAM-Arrays 704 zu bilden. In einigen Ausführungsformen kann der Chip 700 eine Mehrzahl von separaten MRAM-Arrays 704 umfassen, in welchem Fall eine entsprechende Mehrzahl von Arrays von Transistoren 702 gebildet werden kann, entweder mithilfe eines gleichen Verfahrens oder mithilfe anderer Verfahren. 7 is a simplified top view of the chip 700 after an array of transistors 702 respective memory cells of an MRAM array 704 in the substrate 701 of the chip 700 is formed. For example, an array of transistors 114 of MRAM cells 100 of 1 formed an array of transistors 212 of MRAM cells 200 of 2 can be formed, etc. As shown, the transistors have 702 of the array of MRAM cells 704 a uniform density. As shown, contains 7 an enlarged cross-sectional view of an embodiment of a transistor 702 of the MRAM array 704 , The transistor 702 contains a source area 706 , a drain area 708 and an active area 710 , At this stage of manufacturing one embodiment, the MRAM array 704 cannot be divided into separate physical sub-arrays or logical arrays, and the same method (e.g., the same processing operations, such as deposition of layers, etching, cleaning, etc.) can be used around each of the transistors 702 of the MRAM array 704 to build. In some embodiments, the chip 700 a plurality of separate MRAM arrays 704 comprise, in which case a corresponding plurality of arrays of transistors 702 can be formed, either using the same method or using different methods.

8 ist eine vereinfachte Draufsicht des Chips 700, nachdem zumindest einige Komponenten eines Verarbeitungskerns 750, wie beispielsweise ein oder mehrere Transistoren, Kondensatoren, Widerstände usw. (nicht gezeigt) einer ALU 752, Speicherverwaltungs-Schaltungsanordnung 754 und anderer Schaltungen (z.B. Kommunikations-Steuerschaltungsanordnung 756 des Verarbeitungskerns 750 in dem Substrat 701 gebildet sind. Wie dargestellt, enthält die Speicherverwaltungs-Schaltungsanordnung 754 zumindest einige Komponenten von Cache-Level-i-Adressierschaltungsanordnung 758, Cache-Level-2-Adressierschaltungsanordnung 760, Cache-Level-3-Adressierschaltungsanordnung 762, Hauptspeicher-Adressierschaltungsanordnung 764 und Sekundärspeicher-Adressierschaltungsanordnung 766. Wie dargestellt, enthält der Chip 700 ebenfalls zumindest einige Komponenten von Schnittstellenschaltungsanordnung 768 des Chips 700. Bei dieser Stufe der Herstellung einer Ausführungsform muss das MRAM-Array 704 nicht in separate physische Unter-Arrays oder logische Arrays aufgeteilt werden, um die verschiedenen On-Chip-MRAM-Speicher zu implementieren. 8th is a simplified top view of the chip 700 after having at least some components of a processing core 750 , such as one or more transistors, capacitors, resistors, etc. (not shown) of an ALU 752 , Memory management circuitry 754 and other circuits (e.g. communication control circuitry 756 of the processing core 750 in the substrate 701 are formed. As shown, the memory management circuitry includes 754 at least some components of cache level i addressing circuitry 758 , Cache level 2 addressing circuitry 760 , Cache level 3 addressing circuitry 762 , Main memory addressing circuitry 764 and secondary memory addressing circuitry 766 , As shown, the chip contains 700 also at least some components of interface circuitry 768 of the chip 700 , At this stage of manufacturing one embodiment, the MRAM array 704 not be divided into separate physical sub-arrays or logical arrays to implement the various on-chip MRAM memories.

9 ist eine Querschnittsansicht einer Ausführungsform eines Transistors 702 des MRAM-Arrays 704 des Chips 700, nachdem Kontaktschichten 712 auf dem Source-Bereich 706 und dem Drain-Bereich 708 abgeschieden oder gebildet sind und eine Gate-Isolationsschicht 714 auf dem aktiven Bereich 710 abgeschieden oder gebildet ist. Die Kontaktschichten 712 und die Gate-Isolationsschicht 714 können typischerweise in separaten Handlungen des Herstellungsprozesses abgeschieden oder gebildet werden. Das Abscheiden oder Bilden der Kontaktschichten 712 kann gleichzeitig für alle Transistoren 702 des MRAM-Arrays 704 erfolgen, und das Abscheiden oder Bilden der Gate-Isolationsschichten 714 kann gleichzeitig für alle Transistoren 702 des MRAM-Arrays 704 erfolgen. Bei dieser Stufe der Herstellung einer Ausführungsform muss das MRAM-Array 704 nicht in separate physische Unter-Arrays oder logische Arrays aufgeteilt werden, um die verschiedenen On-Chip-MRAM-Speicher zu implementieren. 9 10 is a cross-sectional view of an embodiment of a transistor 702 of the MRAM array 704 of the chip 700 after contact layers 712 on the source area 706 and the drain area 708 are deposited or formed and a gate insulation layer 714 on the active area 710 is deposited or formed. The contact layers 712 and the gate insulation layer 714 can typically be deposited or formed in separate acts of the manufacturing process. The deposition or formation of the contact layers 712 can be for all transistors at the same time 702 of the MRAM array 704 take place, and the deposition or formation of the gate insulation layers 714 can be used for all transistors at the same time 702 of the MRAM array 704 respectively. At this stage of manufacturing one embodiment, the MRAM array 704 not be divided into separate physical sub-arrays or logical arrays to implement the various on-chip MRAM memories.

10 ist eine Querschnittsansicht einer Ausführungsform eines Transistors 702 des MRAM-Arrays 704 des Chips 700, nachdem eine Metallschicht 716 und ein magnetischer Tunnelübergang 718 auf dem Transistor 702 gebildet sind, wobei eine Zelle 703 des MRAM-Arrays 704 gebildet wird. Der dargestellte magnetische Tunnelübergang 718 ist ein magnetischer Tunnelübergang mit umgekehrter Verbindung und umfasst eine freie Schicht 720, eine Tunnelbarriereschicht 722 und eine feste Schicht 724. Die Metallschicht 716, die freie Schicht 720, die Tunnelbarriere 722 und die feste Schicht 724 können typischerweise in separaten Handlungen des Herstellungsprozesses abgeschieden oder gebildet werden und können jeweils gleichzeitig für alle Transistoren 702 des MRAM-Arrays 704 abgeschieden oder gebildet werden. In einer Ausführungsform kann eine einzelne Magnetschicht gebildet werden, um die feste Schicht 724 aller oder eines Anteils der Zellen 703 des MRAM-Arrays 704 bereitzustellen. Die Zellen 703 des MRAM-Arrays 704 können in einer Ausführungsform eine gleichmäßige Dichte aufweisen. Bei dieser Stufe der Herstellung einer Ausführungsform muss das MRAM-Array 704 nicht in separate Sätze, physische Unter-Arrays oder logische Arrays aufgeteilt werden, um die verschiedenen On-Chip-MRAM-Speicher zu implementieren. In einigen Ausführungsformen können andere Arten und Ausbildungen von Metallschichten und magnetischen Tunnelübergängen verwendet werden. Zum Beispiel kann ein magnetischer Tunnelübergang mit Vorwärtsverbindung (siehe 1) verwendet werden. 10 10 is a cross-sectional view of an embodiment of a transistor 702 of the MRAM array 704 of the chip 700 after a metal layer 716 and a magnetic tunnel junction 718 on the transistor 702 are formed, being a cell 703 of the MRAM array 704 is formed. The magnetic tunnel transition shown 718 is a magnetic tunnel junction with reverse connection and includes a free layer 720 , a tunnel barrier layer 722 and a solid layer 724 , The metal layer 716 , the free layer 720 who have favourited Tunnel Barrier 722 and the solid layer 724 can typically be deposited or formed in separate acts of the manufacturing process, and can be simultaneously for all transistors 702 of the MRAM array 704 be deposited or formed. In one embodiment, a single magnetic layer can be formed around the solid layer 724 all or part of the cells 703 of the MRAM array 704 provide. The cells 703 of the MRAM array 704 can have a uniform density in one embodiment. At this stage of manufacturing one embodiment, the MRAM array 704 not be broken down into separate sets, physical sub-arrays, or logical arrays to implement the various on-chip MRAM memories. In some embodiments, other types and configurations of metal layers and magnetic tunnel junctions can be used. For example, a magnetic tunnel junction with a forward connection (see 1 ) be used.

11 ist eine Querschnittsansicht einer Ausführungsform einer Zelle 703 des MRAM-Arrays 704 des Chips 700, nachdem eine Bitleitung 726, eine Erfassungsleitung 728 und eine Schreibleitung 730 auf der Zelle 703 des MRAM-Arrays 704 abgeschieden oder gebildet sind. Die Bitleitungen 726, Erfassungsleitungen 728 und Schreibleitungen 730 können jeweils gleichzeitig für alle oder einen Teilsatz der Zellen 703 des MRAM-Arrays 704 abgeschieden oder gebildet werden. Wie in 11 dargestellt, ist ein Anteil der Speicherverwaltungs-Schaltungsanordnung 754, wie beispielsweise Adressierschaltungsanordnung 758, die zu der Zelle 703 gehört, in einer oder mehreren Schichten 770 des Substrats 701 ausgebildet, das auf Schichten positioniert ist, die das Array 704 bilden. Die Adressierschaltungsanordnung 758 ist mit der Bitleitung 726, der Erfassungsleitung 728 und der Schreibleitung 730 der Zelle 703 gekoppelt. In einer Ausführungsform bilden die Ausbildungen einer oder mehrerer der Bitleitungen 726, der Erfassungsleitungen 728 und der Schreibleitungen 730 der Zellen 703 des MRAM-Arrays 704 das MRAM-Array 704 zu einer Mehrzahl von On-Chip-MRAM-Speichern aus, wie in der Beschreibung von 12 näher erörtert wird. 11 10 is a cross-sectional view of an embodiment of a cell 703 of the MRAM array 704 of the chip 700 after a bit line 726 , an acquisition line 728 and a write line 730 on the cell 703 of the MRAM array 704 are deposited or formed. The bit lines 726 , Acquisition lines 728 and write lines 730 can be used simultaneously for all or a subset of the cells 703 of the MRAM array 704 be deposited or formed. As in 11 is a portion of the memory management circuitry 754 such as addressing circuitry 758 going to the cell 703 heard in one or more layers 770 of the substrate 701 formed, which is positioned on layers that the array 704 form. The addressing circuitry 758 is with the bit line 726 , the acquisition management 728 and the write line 730 the cell 703 coupled. In one embodiment, the configurations form one or more of the bit lines 726 , the acquisition lines 728 and the write lines 730 of the cells 703 of the MRAM array 704 the MRAM array 704 to a plurality of on-chip MRAM memories, as described in the description of 12 is discussed in more detail.

12 ist eine vereinfachte Draufsicht einer Ausführungsform des Chips 700, nachdem Speichersteuerleitungen (z.B. Bitleitungen 726, Erfassungsleitungen 728 und Schreibleitungen 730 von 11) auf dem Chip 700 abgeschieden oder gebildet sind, wobei eine Mehrzahl von Speichern des Chips 700 in dem MRAM-Array 704 gebildet wird. Die Ausbildungen einer oder mehrerer der Speichersteuerleitungen der Zellen 703 des MRAM-Arrays 704 bilden das MRAM-Array 704 zu einer Mehrzahl von On-Chip-MRAM-Speichern aus. Wie dargestellt, koppelt ein erster Satz von Speichersteuerleitungen 732 die Cache-Level-1-Adressierschaltungsanordnung 758 mit einem ersten Satz von Zellen 703 eines ersten Bereichs 734 des MRAM-Arrays 704, der einem Level-1-Cache-Speicher entspricht, ein zweiter Satz von Speichersteuerleitungen 736 koppelt die Cache-Level-2-Adressierschaltungsanordnung 760 mit einem zweiten Satz von Zellen 703 eines zweiten Bereichs 738 des MRAM-Arrays 704, der einem Level-2-Cache-Speicher entspricht, ein dritter Satz von Speichersteuerleitungen 740 koppelt die Cache-Level-3-Adressierschaltungsanordnung 762 mit einem dritten Satz von Zellen 703 eines dritten Bereichs 742 des MRAM-Arrays 704, der einem Level-3-Cache-Speicher entspricht, ein vierter Satz von Speichersteuerleitungen 744 koppelt die Hauptspeicher-Adressierschaltungsanordnung 764 mit einem vierten Satz von Zellen 703 eines vierten Bereichs 746 des MRAM-Arrays 704, der einem Hauptspeicher entspricht, und ein fünfter Satz von Speichersteuerleitungen 748 koppelt die Sekundärspeicher-Adressierschaltungsanordnung 766 mit einem fünften Satz von Zellen 703 eines fünften Bereichs 749 des MRAM-Arrays 704, der einem Sekundärspeicher entspricht. Die Speichersteuerleitungen werden dafür genutzt, auf der Mehrzahl von Speichern Lese-, Schreib- und Löschoperationen zu steuern und durchzuführen. Es können andere Ausbildungen einer Adressierschaltungsanordnung, von Sätzen von Speichersteuerleitungen und Sätzen von Zellen und Bereichen des MRAM-Arrays 704 verwendet werden, sowie mehrere On-Chip-MRAM-Arrays. Die Nutzung einer Mehrzahl von Adressierschaltungen und Sätzen von Speichersteuerleitungen kann die gleichzeitige Nutzung verschiedener Cache-Levels, Hauptspeicher und Sekundärspeicher sowie die Nutzung verschiedener Takte mit den verschiedenen Speichern vereinfachen. Wie oben erörtert, können die Adressierschaltungen in unmittelbarer Nähe zu entsprechenden Bereichen des MRAM-Arrays 704 positioniert (z.B. angrenzend an oder darauf positioniert oder gestapelt) werden. Die Positionierung der Adressierschaltungen in unmittelbarer Nähe zu entsprechenden Bereichen erleichtert die Nutzung kürzerer Steuerleitungen, was die Verringerung von Leistungsaufnahme, Leckage und Flächenbedarf erleichtern kann. In einigen Ausführungsformen kann eine gemeinsame Adressierschaltungsanordnung zum Einsatz kommen. 12 is a simplified top view of an embodiment of the chip 700 after memory control lines (e.g. bit lines 726 , Acquisition lines 728 and write lines 730 of 11 ) on the chip 700 are deposited or formed with a plurality of memories of the chip 700 in the MRAM array 704 is formed. Formations of one or more of the memory control lines of the cells 703 of the MRAM array 704 form the MRAM array 704 to a plurality of on-chip MRAM memories. As shown, a first set of memory control lines couple 732 the cache level 1 addressing circuitry 758 with a first set of cells 703 of a first area 734 of the MRAM array 704 , which corresponds to a level 1 cache, a second set of memory control lines 736 couples the cache level 2 addressing circuitry 760 with a second set of cells 703 of a second area 738 of the MRAM array 704 , which corresponds to a level 2 cache, a third set of memory control lines 740 couples the cache level 3 addressing circuitry 762 with a third set of cells 703 a third area 742 of the MRAM array 704 , which corresponds to a level 3 cache, a fourth set of memory control lines 744 couples the main memory addressing circuitry 764 with a fourth set of cells 703 of a fourth area 746 of the MRAM array 704 , which corresponds to a main memory, and a fifth set of memory control lines 748 couples the secondary memory addressing circuitry 766 with a fifth set of cells 703 a fifth area 749 of the MRAM array 704 that corresponds to a secondary storage. The memory control lines are used to control and perform read, write and erase operations on the plurality of memories. Other configurations of addressing circuitry, sets of memory control lines, and sets of cells and areas of the MRAM array may be used 704 are used, as well as several on-chip MRAM arrays. The use of a plurality of addressing circuits and sets of memory control lines can simplify the simultaneous use of different cache levels, main memory and secondary memory as well as the use of different clocks with the different memories. As discussed above, the addressing circuits can be in close proximity to corresponding areas of the MRAM array 704 positioned (e.g. positioned adjacent to or on top of or stacked). The positioning of the addressing circuits in the immediate vicinity of corresponding areas makes it easier to use shorter control lines, which can make it easier to reduce power consumption, leakage and space requirements. In some embodiments, common addressing circuitry can be used.

In einer Ausführungsform enthält ein Bauelement einen integrierten Schaltungschip. Mindestens ein Verarbeitungskern und mindestens eine magnetoresistive Direktzugriffsspeicher- (MRAM-) Schaltung sind in den Chip integriert. Die mindestens eine MRAM-Schaltung enthält eine Mehrzahl von MRAM-Zellen. Im Betrieb implementiert die mindestens eine MRAM-Schaltung mindestens einen Cache-Speicher und mindestens einen Hauptspeicher.In one embodiment, a device includes an integrated circuit chip. At least one processing core and at least one magnetoresistive random access memory (MRAM) circuit are integrated in the chip. The at least one MRAM circuit contains a plurality of MRAM cells. In operation, the at least one MRAM circuit implements at least one cache memory and at least one main memory.

In einer Ausführungsform enthält ein System einen integrierten Schaltungschip. Ein oder mehrere Verarbeitungskerne und eine oder mehrere magnetoresistive Direktzugriffsspeicher- (MRAM-) Schaltungsanordnungen sind in den Chip integriert. Die MRAM-Schaltungsanordnung enthält eine Mehrzahl von MRAM-Zellen, die in eine Mehrzahl von Speichern organisiert sind. Die Speicher enthalten mindestens einen Cache-Speicher und mindestens einen Hauptspeicher. Das System enthält eine Funktionsschaltung und einen Systembus. Im Betrieb koppelt der Systembus die Funktionsschaltung kommunikativ mit dem integrierten Schaltungschip.In one embodiment, a system includes an integrated circuit chip. One or more processing cores and one or more magnetoresistive random access memory (MRAM) circuitry are integrated into the chip. The MRAM circuit arrangement contains a plurality of MRAM cells, which are organized into a plurality of memories. The memories contain at least one cache memory and at least one main memory. The system contains a functional circuit and a system bus. In operation, the system bus communicatively couples the functional circuit to the integrated circuit chip.

In einer Ausführungsform umfasst ein Verfahren zur Herstellung einer integrierten Schaltung Bilden eines oder mehrerer Verarbeitungskerne und eines oder mehrerer MRAM-Zellen-Arrays eines integrierten Schaltungschips in einem Substrat. Das eine oder die mehreren MRAM-Arrays sind in eine Mehrzahl von Speichern mit mindestens einem Cache-Speicher und mindestens einem Hauptspeicher organisiert.In one embodiment, a method of manufacturing an integrated circuit includes forming one or more processing cores and one or more MRAM cell arrays of an integrated circuit chip in a substrate. The one or more MRAM arrays are organized into a plurality of memories with at least one cache memory and at least one main memory.

Das Vorgenannte umreißt Merkmale mehrerer Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung ohne weiteres als Grundlage zum Konstruieren oder Ändern anderer Prozesse und Strukturen nutzen kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch erkennen, dass solche gleichwertigen Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Substitutionen und Änderungen hiervon vornehmen kann, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.The foregoing outlines features of several embodiments so that those skilled in the art can better understand the aspects of the present disclosure. Those skilled in the art should recognize that they can readily use the present disclosure as a basis to construct or change other processes and structures to accomplish the same purposes and / or achieve the same advantages of the embodiments introduced herein. One skilled in the art should also recognize that such equivalent constructions do not depart from the spirit and scope of the present disclosure and that he can make various changes, substitutions and changes thereto without departing from the spirit and scope of the present disclosure.

Claims (20)

Vorrichtung, umfassend: einen integrierten Schaltungschip; mindestens einen Verarbeitungskern, der in den Chip integriert ist; und mindestens eine magnetoresistive Direktzugriffsspeicher- (MRAM-) Schaltung, die in den Chip integriert ist und kommunikativ mit dem mindestens einen Verarbeitungskern gekoppelt ist, wobei die mindestens eine MRAM-Schaltung eine Mehrzahl von MRAM-Zellen enthält, wobei die mindestens eine MRAM-Schaltung im Betrieb Folgendes implementiert: mindestens einen Cache-Speicher; und mindestens einen Hauptspeicher.Device comprising: an integrated circuit chip; at least one processing core integrated in the chip; and at least one magnetoresistive random access memory (MRAM) circuit which is integrated in the chip and communicatively coupled to the at least one processing core, the at least one MRAM circuit containing a plurality of MRAM cells, the at least one MRAM circuit in the Operation implements: at least one cache memory; and at least one main memory. Vorrichtung nach Anspruch 1, umfassend: mindestens eine Speicherverwaltungsschaltung (MMU), die in den Chip integriert ist.Device after Claim 1 comprising: at least one memory management circuit (MMU) integrated in the chip. Vorrichtung nach Anspruch 2, wobei zumindest ein Abschnitt der mindestens einen MMU auf zumindest einem Abschnitt der mindestens einen MRAM-Schaltung positioniert ist.Device after Claim 2 , wherein at least a section of the at least one MMU is positioned on at least a section of the at least one MRAM circuit. Vorrichtung nach Anspruch 2 oder 3, umfassend: eine Mehrzahl von Sätzen von Speichersteuerleitungen, die zwischen die mindestens eine MMU und jeweilige Sätze von Zellen der Mehrzahl von MRAM-Zellen der mindestens einen MRAM-Schaltung geschaltet sind.Device after Claim 2 or 3 , comprising: a plurality of sets of memory control lines connected between the at least one MMU and respective sets of cells of the plurality of MRAM cells of the at least one MRAM circuit. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die mindestens eine MRAM-Schaltung im Betrieb mindestens einen Sekundärspeicher implementiert.Device according to one of the preceding claims, wherein the at least one MRAM circuit implements at least one secondary memory during operation. Vorrichtung nach einem der vorhergehenden Ansprüche, umfassend: eine Chip-Schnittstelle; und ein On-Chip-Bussystem, das im Betrieb den mindestens einen Verarbeitungskern, die mindestens eine MRAM-Schaltung und die Schnittstelle kommunikativ miteinander koppelt.Device according to one of the preceding claims, comprising: a chip interface; and an on-chip bus system which communicatively couples the at least one processing core, the at least one MRAM circuit and the interface to one another during operation. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der mindestens eine Cache-Speicher einen Level-1-Cache, einen Level-2-Cache und einen Level-3-Cache umfasst.Device according to one of the preceding claims, wherein the at least one cache memory comprises a level 1 cache, a level 2 cache and a level 3 cache. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der mindestens eine Cache-Speicher einen Anweisungs-Cache und einen Daten-Cache umfasst.The device of any preceding claim, wherein the at least one cache memory includes an instruction cache and a data cache. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der mindestens eine Cache-Speicher und der mindestens eine Hauptspeicher eine gleiche MRAM-Zellendichte aufweisen.Device according to one of the preceding claims, wherein the at least one cache memory and the at least one main memory have the same MRAM cell density. System, umfassend: einen integrierten Schaltungschip, der integrierte Schaltungschip aufweisend: einen Verarbeitungskern, der in den Chip integriert ist; und eine magnetoresistive Direktzugriffsspeicher (MRAM-) Schaltungsanordnung, die in den Chip integriert ist, wobei die MRAM-Schaltungsanordnung eine Mehrzahl von MRAM-Zellen enthält, die in eine Mehrzahl von MRAM-Speichern organisiert sind, die mindestens einen Cache-Speicher und mindestens einen Hauptspeicher umfassen; eine Funktionsschaltung; und einen Systembus, der im Betrieb die Funktionsschaltung kommunikativ mit dem integrierten Schaltungschip koppelt.System comprising: an integrated circuit chip, the integrated circuit chip comprising: a processing core integrated into the chip; and magnetoresistive random access memory (MRAM) circuitry integrated into the chip, the MRAM circuitry including a plurality of MRAM cells organized into a plurality of MRAM memories having at least one cache memory and at least one main memory include; a functional circuit; and a system bus that communicatively couples the functional circuit with the integrated circuit chip during operation. System nach Anspruch 10, wobei der integrierte Schaltungschip eine Adressierschaltungsanordnung umfasst, die zu einem der Mehrzahl von MRAM-Speichern gehört, wobei die Adressierschaltungsanordnung auf einer oder mehreren MRAM-Zellen des einen der Mehrzahl von MRAM-Speichern positioniert ist.System according to Claim 10 wherein the integrated circuit chip includes addressing circuitry associated with one of the plurality of MRAM memories, the addressing circuitry being positioned on one or more MRAM cells of the one of the plurality of MRAM memories. System nach Anspruch 10 oder 11, wobei der mindestens eine Cache-Speicher einen Level-1-Cache, einen Level-2-Cache und einen Level-3-Cache umfasst und die Mehrzahl von Speichern, in welche die Mehrzahl von MRAM-Zellen organisiert sind, einen Sekundärspeicher umfasst.System according to Claim 10 or 11 , wherein the at least one cache memory comprises a level 1 cache, a level 2 cache and a level 3 cache and the plurality of memories in which the plurality of MRAM cells are organized comprises a secondary memory. System nach einem der Ansprüche 10 bis 12, wobei die MRAM-Schaltungsanordnung mindestens zwei Arten von MRAM-Zellen umfasst.The system of any of claims 10 to 12, wherein the MRAM circuitry comprises at least two types of MRAM cells. System nach einem der Ansprüche 10 bis 13, umfassend: eine Mehrzahl von Sätzen von Speichersteuerleitungen, die in den Chip integriert sind, wobei jeder Satz von Speichersteuerleitungen zwischen den Verarbeitungskern und einen jeweiligen Speicher der Mehrzahl von MRAM-Speichern geschaltet ist. The system of any one of claims 10 to 13, comprising: a plurality of sets of memory control lines integrated in the chip, each set of memory control lines connected between the processing core and a respective memory of the plurality of MRAM memories. System nach einem der Ansprüche 10 bis 14, wobei die Mehrzahl von MRAM-Zellen der MRAM-Schaltungsanordnung eine gleichmäßige Zellendichte aufweisen.The system of any of claims 10 to 14, wherein the plurality of MRAM cells of the MRAM circuitry have a uniform cell density. Verfahren zum Herstellen einer integrierten Schaltung, umfassend: Bilden eines oder mehrerer Verarbeitungskerne eines integrierten Schaltungschips in einem Substrat; und Bilden eines oder mehrerer magnetoresistiver Direktzugriffsspeicher- (MRAM-) Arrays des integrierten Schaltungschips in dem Substrat, wobei das eine oder die mehreren MRAM-Arrays in eine Mehrzahl von Speichern organisiert sind, die mindestens einen Cache-Speicher und mindestens einen Hauptspeicher umfassen.A method of manufacturing an integrated circuit comprising: Forming one or more processing cores of an integrated circuit chip in a substrate; and Forming one or more magnetoresistive random access memory (MRAM) arrays of the integrated circuit chip in the substrate, the one or more MRAM arrays being organized into a plurality of memories that include at least one cache memory and at least one main memory. Verfahren nach Anspruch 16, wobei das Bilden eines oder mehrerer MRAM-Arrays ein gleichzeitiges Bilden mehrerer MRAM-Arrays umfasst.Procedure according to Claim 16 wherein forming one or more MRAM arrays comprises forming multiple MRAM arrays simultaneously. Verfahren nach Anspruch 17, wobei die mehreren MRAM-Arrays eine gleiche MRAM-Zellendichte aufweisen.Procedure according to Claim 17 , wherein the multiple MRAM arrays have the same MRAM cell density. Verfahren nach einem der Ansprüche 16 bis 18, umfassend ein Bilden einer Mehrzahl von Sätzen von Speichersteuerleitungen des Chips in dem Substrat, wobei ein erster Satz der Speichersteuerleitungen den einen oder die mehreren Verarbeitungskerne mit MRAM-Zellen des mindestens einen Cache-Speichers koppelt und ein zweiter Satz der Speichersteuerleitungen den einen oder die mehreren Verarbeitungskerne mit MRAM-Zellen des mindestens einen Hauptspeichers koppelt.19. The method of any one of claims 16 to 18, comprising forming a plurality of sets of memory control lines of the chip in the substrate, a first set of the memory control lines coupling the one or more processing cores to MRAM cells of the at least one cache memory and a second Set of memory control lines couples the one or more processing cores to MRAM cells of the at least one main memory. Verfahren nach Anspruch 19, umfassend ein Bilden einer Adressierschaltungsanordnung auf MRAM-Zellen des mindestens einen Cache-Speichers, wobei die Adressierschaltungsanordnung mit dem ersten Satz von Speichersteuerleitungen gekoppelt ist.Procedure according to Claim 19 comprising forming an addressing circuitry on MRAM cells of the at least one cache memory, the addressing circuitry coupled to the first set of memory control lines.
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