DE102019116903A1 - Verarbeitungs- und speichervorrichtung und -system - Google Patents

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DE102019116903A1
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Chung-Te Lin
Yen-Chung Ho
Pin-Cheng HSU
Han-Ting Tsai
Katherine Chiang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Ausführungsform eines integrierten Schaltungschips enthält eine Kombinationsverarbeitungskern- und magnetoresistive Direktzugriffsspeicher- (MRAM-) Schaltungsanordnung, die in den Chip integriert ist. Die MRAM-Schaltungsanordnung enthält eine Mehrzahl von MRAM-Zellen. Die MRAM-Zellen sind in eine Anzahl von Speichern organisiert, die einen Cache-Speicher, einen Haupt- oder Arbeitsspeicher und einen optionalen Sekundärspeicher umfassen. Der Cache-Speicher umfasst mehrere Cache-Levels.

Description

  • HINTERGRUND
  • Die vorliegende Offenbarung bezieht sich allgemein auf Rechensysteme und - vorrichtungen, wie beispielsweise Mobiltelefone, persönliche Rechenvorrichtungen, Uhren, Fernseher usw. Derartige Vorrichtungen umfassen typischerweise einen oder mehrere Prozessoren, die mit einem oder mehreren Speichern gekoppelt sind, wie beispielsweise verschiedenen Ebenen von Cache-Speicher, einen Hauptarbeitsspeicher und einen Sekundärspeicher.
  • Ein Prozessor ist typischerweise auf einer integrierten Schaltung implementiert und kann einen oder mehrere Verarbeitungskerne und einen oder mehrere Level-2- und Level-3-Cache-Speicher enthalten. Die Level-1-, Level-2- und Level-3-Caches können typischerweise mithilfe von statischem Direktzugriffsspeicher (Static Random Access Memory, SRAM) implementiert sein. Ein Level-1-Cache kann typischerweise eine Antwortzeit von unter einer Nanosekunde aufweisen. Level-2- und Level-3-Cache können typischerweise eine Antwortzeit von 3 bis 10 Nanosekunden aufweisen.
  • Ein Prozessor ist typischerweise durch ein Bussystem mit einem separaten Haupt- oder Arbeitsspeicher gekoppelt. Der Hauptspeicher kann typischerweise mithilfe von dynamischem Direktzugriffsspeicher (Dynamic Random Access Memory, DRAM) auf einem oder mehreren DRAM-Chips implementiert sein. DRAM kann typischerweise eine Antwortzeit von 10 bis 30 Nanosekunden aufweisen.
  • Der Prozessor, der Hauptspeicher oder beide sind typischerweise durch einen Systembus mit einem separaten Sekundär- oder Speicherungsspeicher gekoppelt. Der Speicherungsspeicher kann zum Beispiel ein Solid-State-Drive (SSD), eine Festplatte, einen Flash-Speicher usw. oder verschiedene Kombinationen davon umfassen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zwecks Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 stellt eine magnetoresistive Direktzugriffsspeicher- (MRAM-) Zelle gemäß einigen Ausführungsformen dar.
    • 2 stellt eine Zelle eines magnetoresistiven Spin-Transfer-Torque-Direktzugriffsspeichers (STT-MRAM) gemäß einigen Ausführungsformen dar.
    • 3 stellt ein Funktionsblockdiagramm eines Rechensystems gemäß einigen Ausführungsformen dar.
    • 4 stellt ein Funktionsblockdiagramm eines Rechensystems gemäß einigen Ausführungsformen dar.
    • 5 stellt ein Funktionsblockdiagramm eines Rechensystems gemäß einigen Ausführungsformen dar.
    • 6 stellt ein Verfahren zur Herstellung einer integrierten Schaltung gemäß einigen Ausführungsformen dar.
    • 7 bis 12 stellen Drauf- und Querschnittsansichten einer integrierten Schaltung während verschiedener Stufen eines Herstellungsprozesses gemäß einigen Ausführungsformen dar.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für das Implementieren verschiedener Merkmale des bereitgestellten Gegenstandes bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Ausbildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen enthalten, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann ebenfalls Ausführungsformen enthalten, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element eventuell nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder -buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausbildungen vor.
  • 1 ist ein vereinfachtes Funktionsblockdiagramm einer Beispielausführungsform einer magnetoresistiven Direktzugriffsspeicher- (MRAM-) Zelle 100, die in einem Substrat 120 ausgebildet ist. Die MRAM-Zelle 100 umfasst eine feste oder gepinnte Magnetschicht 102 und eine freie Magnetschicht 104, die durch eine Tunnelbarriere 106 getrennt sind. Die gepinnte Magnetschicht 102, die freie Magnetschicht 104 und die Tunnelbarriere 106 bilden einen magnetischen Tunnelübergang 108. Der magnetische Zustand der gepinnten Magnetschicht 102 ist fest. Der magnetische Zustand der freien Magnetschicht 104 wird geändert, um ein Datenbit zu speichern.
  • Wie dargestellt, ist die MRAM-Zelle 100 mit einer Bitleitung 110 und einer Steuerschaltungsanordnung 112 gekoppelt, die einen oder mehrere Transistoren 114 enthalten kann. Die Transistoren 114 können zum Beispiel einen oder mehrere komplementäre Metall-Oxid-Halbleiter- (Complementary-Metal-Oxide-Semiconductor, CMOS-) Transistoren enthalten. Einige Ausführungsformen enthalten möglicherweise keinen Transistor. Die Steuerschaltungsanordnung 112 ist mit einer Wort-Schreibleitung 116 und einer Wort-Leseleitung 118 gekoppelt. Die Steuerschaltungsanordnung 112 steuert Lesen von und Schreiben auf die MRAM-Zelle 100 auf Grundlage von Signalen auf der Bitleitung 110, der Wort-Schreibleitung 116 und der Wort-Leseleitung 118.
  • Die MRAM-Zelle 100 wird durch Setzen einer Magnetfeldausrichtung der freien Schicht 104 in Bezug auf die gepinnte Schicht 102 programmiert. In Abhängigkeit davon, ob die Ausrichtung der freien Schicht 104 und der gepinnten Schicht 102 parallel oder antiparallel ist, weist die MRAM-Zelle 100 einen unterschiedlichen Widerstand über die Tunnelbarriere 106 auf. Eine Angabe des Widerstands kann erfasst werden, um den Wert zu bestimmen, der in der MRAM-Zelle gespeichert ist (z.B. 0 oder 1). Es können Spannungs- oder Stromfühlertechniken verwendet werden. Zum Beispiel kann ein Konstantstrom der MRAM-Zelle und einer Bezugszelle (nicht gezeigt) zugeführt werden, und die Spannungen über der MRAM-Zelle 100 und der Bezugszelle können verglichen werden, um den Wert zu bestimmen, der in der MRAM-Zelle 100 gespeichert ist. Der Widerstand einer MRAM-Zelle 100 ist allgemein hoch.
  • MRAM weist an sich eine hohe Widerstandsleistung auf und kann als ein Hochwiderstandsbauelement ausgelegt sein, ohne dass ein Hochwiderstandsblock hinzugefügt werden muss. Für Nicht-MRAM-Speicher muss dem Bauelement möglicherweise ein Hochwiderstandsbauelement hinzugefügt werden, um Hochwiderstandsleistung zu erzielen, was zusätzlich zum Flächenverbrauch zusätzliche Verarbeitungsschritte zur Folge haben kann. MRAM, der die verschiedenen Speicher implementiert, kann hingegen Hochwiderstandsleistung ohne einen separaten Widerstandsblock bereitstellen und kann mithilfe eines einzelnen MRAM-Verarbeitungsverfahrens implementiert werden (welches mehrere Verarbeitungsschritte umfassen kann). Es müssen keine separaten Speicher auf separaten Chips mithilfe separater Verarbeitungsverfahren verwendet werden. Daher kann ein integriertes MRAM-System einen einfacheren Prozess nutzen, weniger Fläche, geringere Herstellungskosten aufweisen und weniger Verbindungen zwischen Chips nutzen.
  • 2 ist ein vereinfachtes Funktionsblockdiagramm einer Beispielausführungsform einer Zelle 200 eines magnetoresistiven Spin-Transfer-Torque-Direktzugriffsspeichers (STT-MRAM) mit einem Tunnelübergang 202 mit umgekehrter Verbindung, die in einem Substrat 240 ausgebildet ist. Die MRAM-Zelle 200 umfasst eine feste oder gepinnte Magnetschicht 204 und eine freie Magnetschicht 206, die durch eine Tunnelbarriere 208 getrennt sind. Die gepinnte Magnetschicht 204, die freie Magnetschicht 206 und die Tunnelbarriere 208 bilden den magnetischen Tunnelübergang 202. Der magnetische Zustand der gepinnten Magnetschicht 204 ist fest. Der magnetische Zustand der freien Magnetschicht 206 wird geändert, um ein Datenbit zu speichern.
  • Wie dargestellt, ist die MRAM-Zelle 200 mit einer Bitleitung 210 und einem Steuertransistor 212 gekoppelt, der wie dargestellt einen Drain-Bereich 214 umfasst, der durch eine Kontaktschicht 216 und eine Metallschicht 218 mit der freien Schicht 206 gekoppelt ist. Der Transistor 212 umfasst ebenfalls einen Source-Bereich 220, der durch eine Kontaktschicht 224 mit einer Erfassungsleitung 222 gekoppelt ist. Der Transistor 212 weist einen aktiven Bereich 226 auf, der durch eine Gate-Isolationsschicht 228 von einer Schreibleitung 230 getrennt ist. Der Transistor 212 kann zum Beispiel einen komplementären Metall-Oxid-Halbleiter- (CMOS-) Transistor umfassen. Das Lesen von und Schreiben auf die MRAM-Zelle 200 wird auf Grundlage von Signalen auf der Bitleitung 210, der Schreibleitung 230 und der Erfassungsleitung 222 gesteuert. Die MRAM-Zelle 200 wird durch Setzen einer Magnetfeldausrichtung der freien Schicht 206 in Bezug auf die gepinnte Schicht 204 programmiert.
  • Ausführungsformen der MRAM-Zelle 200 von 2 können weniger Komponenten aufweisen als dargestellt, können mehr Komponenten aufweisen als dargestellt, können dargestellte Komponenten kombinieren oder trennen und können die dargestellten Komponenten neu anordnen. Zum Beispiel ist der magnetische Tunnelübergang 202 möglicherweise kein magnetischer Tunnelübergang mit umgekehrter Verbindung in einigen Ausführungsformen, und die verschiedenen Leitungen können andere Ausbildungen aufweisen.
  • Ein MRAM (siehe MRAM 360 von 3) umfasst eine Mehrzahl von MRAM-Zellen, wie beispielsweise die MRAM-Zellen 100 von 1 oder die MRAM-Zellen 200 von 2. Es können andere Arten von MRAM-Zellen in einem MRAM eingesetzt werden, einschließlich verschiedener Kombinationen von MRAM-Zellen. MRAM-Zellen sind schnell wie SRAM, können wie DRAM dicht hergestellt werden, sind nichtflüchtig, wie Flash-Speicher und weisen allgemein hohen Widerstand und geringe Leistungsaufnahme auf. Zum Beispiel kann die Aktualisierung, die für flüchtigen DRAM erforderlich ist, eine erhebliche Energiemenge erfordern, während MRAM keiner Aktualisierung bedarf. Zudem erfordert Schreiben auf Flash-Speicher allgemein mehr Energie als Schreiben auf MRAM.
  • 3 ist ein Funktionsblockdiagramm eines Systems 300 mit einem integrierten Kombinationsprozessor- und Speicherchip 302, der in einem Substrat 390 ausgebildet ist, gemäß einer Ausführungsform. Der integrierte Schaltungschip 302 umfasst einen Verarbeitungskern 304, der wie dargestellt eine ALU 314 und eine Speicherverwaltungsschaltung (MMU) 324 enthält, und eine MRAM-Schaltung oder Schaltungen 360, die in den Chip 302 integriert sind. Der Verarbeitungskern 304 kann verschiedene Komponenten enthalten, wie beispielsweise einen oder mehrere Flip-Flops, eine oder mehrere Scan-Ketten, ein oder mehrere Register usw., die zur besseren Darstellung aus der 3 weggelassen sind.
  • Der MRAM 360 enthält eine Mehrzahl von MRAM-Zellen (siehe z.B. die MRAM-Zelle 100 von 1 oder die MRAM-Zelle 200 von 2) die in einen Level-1-Cache 322, einen Level-2-Cache 306, einen Level-3-Cache 308, einen Hauptspeicher 330 und einen Sekundärspeicher 340 organisiert sind. Der MRAM kann in logische oder physische Speicher oder verschiedene Kombinationen davon organisiert sein. Es können beliebige geeignete Arten von MRAM-Zellen (z.B. STT-MRAM, Thermal-Assisted-Switching-MRAM, usw.) sowie verschiedene Kombinationen davon verwendet werden. Zum Beispiel können der Level-1-Cache 322, der Level-2-Cache 306 und der Level-3-Cache 308 mithilfe einer MRAM-Art implementiert sein, und der Hauptspeicher 330 und der Sekundärspeicher 340 können mithilfe einer anderen MRAM-Art implementiert sein. Der Verarbeitungskern 304, der MRAM 360 und eine Schnittstelle 370 sind durch ein internes Bussystem 372 auf dem Chip 302 kommunikativ miteinander gekoppelt.
  • Das System 300 umfasst einen Systembus 380, der den Chip 302 mit einer oder mehreren Funktionsschaltungen 382, 384 (z.B. Benutzerschnittstellen, Kommunikationsschaltungen, Stromversorgungen usw.) des Systems 300 kommunikativ koppelt.
  • Der eine oder die mehreren Verarbeitungskerne 304 erzeugen im Betrieb ein oder mehrere Signale, um den Betrieb des Systems 300 zu steuern, um beispielsweise dem Benutzer des Systems 300 in Reaktion auf eine Benutzereingabe Funktionalität bereitzustellen. Diese Funktionalität kann zum Beispiel durch den Verarbeitungskern 304 bereitgestellt werden, der Anweisungen ausführt, die aus einem Speicher abgerufen werden. Die Speicherverwaltungs-Schaltungsanordnung 324 des Verarbeitungskerns 304 kann im Betrieb die Speicherung und den Abruf von Daten und Anweisungen aus dem Level-1-Cache 322, dem Level-2-Cache 306, dem Level-3-Cache 308, dem Hauptspeicher 330 und dem Sekundärspeicher 340 des MRAM 360 über den internen Bus 372 und aus einem oder mehreren Speichern außerhalb des Chips 302 über die eine oder die mehreren Schnittstellen 370 steuern. Die Speicherverwaltungs-Schaltungsanordnung 324 kann eine Mehrzahl von Adressierschaltungen enthalten, welche die gleichzeitige Nutzung der verschiedenen Cache-Levels 322, 306, 308, des Hauptspeichers 330 und des Sekundärspeichers 340 erleichtern können.
  • Es können Speicherverwaltungsroutinen (z.B. Cache-Steuerroutinen) verwendet werden, um die Übertragung von Daten und Anweisungen zwischen dem Level-1-Cache 322, dem Level-2-Cache 306, dem Level-3-Cache 308, dem Hauptspeicher 330 und dem Sekundärspeicher 340 zu steuern.
  • Ausführungsformen des Systems 300 von 3 können weniger Komponenten aufweisen als dargestellt, können mehr Komponenten aufweisen als dargestellt, können dargestellte Komponenten kombinieren oder trennen und können die dargestellten Komponenten neu anordnen. Zum Beispiel kann die MMU 324 in mehrere MMUs 324 aufgeteilt sein (z.B. eine erste MMU 324, um den Level-1-, Level-2- und Level-3-Cache zu steuern, eine zweite MMU 324, um den Hauptspeicher 330 zu steuern, und eine dritte MMU 324, um den Sekundärspeicher 340 zu steuern). In einem anderen Beispiel kann die MMU 324 Teil der MRAM-Schaltung 360 anstelle des Verarbeitungskerns 304 sein. In einem anderen Beispiel kann die MRAM-Schaltung 360 eine Mehrzahl von MRAM-Schaltungen 360 umfassen. In einem anderen Beispiel kann der Sekundärspeicher 340 mithilfe eines Speichers außerhalb des Chips 302 implementiert sein.
  • Im Vergleich mit anderen Ansätzen ist MRAM schneller als DRAM, dichter als SRAM, nichtflüchtig (erfordert keine Aktualisierung) und weist einen hohen Widerstand auf. Zudem erfordert Schreiben auf MRAM weniger Energie als Schreiben auf Flash. Daher erhöhend die Nutzung einer On-Chip-MRAM-Schaltung, die in den integrierten Schaltungschip des Verarbeitungskerns integriert ist, anstelle der Nutzung von SRAM, Off-Chip-DRAM und Off-Chip-Sekundärspeichereinrichtungen die Geschwindigkeit des Hauptspeichers und des Sekundärspeichers, wobei die Fläche des Caches verringert wird, die zusätzliche Leistungsaufnahme in Verbindung mit der Aktualisierung von DRAM und dem Schreiben auf Flash, vermieden wird, während das System durch Verringerung der Anzahl von Chips, die für die Systemarchitektur benötigt werden, gleichzeitig vereinfacht wird. Die Nutzung einer On-Chip-MRAM-Schaltung erhöht ebenfalls die Systemsicherheit, da Daten und Anweisungen zwischen dem Sekundärspeicher 340 und dem Verarbeitungskern 304 bewegt werden können, ohne den Systembus 372 zu nutzen, der außerhalb des Chips 302 liegt und auf den bei einem Angriff auf das System 300 leichter zugegriffen werden kann.
  • Ein weiterer Vorteil der Nutzung eines Kombinationsprozessors mit On-Chip-MRAM ist erhöhte Flexibilität bei der Systemspeicherarchitektur. Die Nutzung einer On-Chip-MRAM-Schaltung oder von On-Chip-MRAM-Schaltungen, die leicht in verschiedene separate logische oder physische Speicher organisiert werden können, welche allesamt schnelle Antwortzeiten und geringe Leistungsaufnahme bieten, erleichtert das Organisieren des Speichers auf verschiedene Arten und Weisen. Es kann kompliziert sein, diese Flexibilität mit herkömmlichen Ansätzen mithilfe von DRAM und Sekundärspeicher außerhalb des Prozessorchips zu implementieren. Beispiele alternativer Systemarchitekturen sind in den 4 und 5 dargestellt.
  • 4 ist ein Funktionsblockdiagramm eines Systems 400 mit einem integrierten Kombinationsprozessor- und Speicherchip 402, der in einem Substrat 490 ausgebildet ist, gemäß einer Ausführungsform. Der integrierte Schaltungschip 402 umfasst einen Verarbeitungskern 404, der wie dargestellt eine ALU 414 und eine Speicherverwaltungsschaltung oder MMU 424 enthält, und eine oder mehrere MRAM-Schaltungen 460, die in den Chip 402 integriert sind. Der Verarbeitungskern 404 kann verschiedene Komponenten enthalten, wie beispielsweise einen oder mehrere Flip-Flops, eine oder mehrere Scan-Ketten, ein oder mehrere Register usw., die zur besseren Darstellung aus der 4 weggelassen sind.
  • Die MRAM-Schaltung 460, die eine Mehrzahl von MRAM-Zellen enthält (siehe z.B. die MRAM-Zelle 100 von 1, die STT-MRAM-Zelle 200 von 2), ist in einen Level-1-Cache 422, einen Level-2-Cache 406, einen Hauptspeicher 430 und einen Sekundärspeicher 440 organisiert. Im Vergleich zu 3 ist der Level-3-Cache weggelassen. Die erhöhte Geschwindigkeit von MRAM im Vergleich zur Geschwindigkeit von DRAM, der herkömmlicherweise für Hauptspeicher genutzt wird, erleichtert die Vereinfachung der Cache-Organisation und kann die Weglassung von zum Beispiel des Level-3-Caches ermöglichen, ohne wesentliche Auswirkungen auf die Systemleistung.
  • Einige Ausführungsformen können ferner die Cache-Speicher-Organisation vereinfachen. Alternativ können in einigen Ausführungsformen zusätzliche Cache-Levels eingeführt sein. Wie oben in der Erörterung von 3 angemerkt, kann eine beliebige Art von MRAM-Zellen (z.B. Spin-Transfer-Torque-MRAM, Thermal-Assisted-Switching-MRAM, usw.) in der MRAM-Schaltung verwendet werden, sowie verschiedene Kombinationen davon. Der Verarbeitungskern 404, der MRAM 460 und eine Schnittstelle 470 sind durch ein internes Bussystem 472 auf dem Chip 402 kommunikativ miteinander gekoppelt.
  • Das System 400 umfasst einen Systembus 480, der den Chip 402 mit einer oder mehreren Funktionsschaltungen 482, 484 (z.B. Benutzerschnittstellen, Kommunikationsschaltungen, Stromversorgungen usw.) des Systems 400 kommunikativ koppelt.
  • 5 ist ein Funktionsblockdiagramm eines Systems 500 mit einem integrierten Kombinationsprozessor- und Speicherchip 502, der in einem Substrat 503 ausgebildet ist, gemäß einer Ausführungsform. Der integrierte Schaltungschip 502 umfasst einen oder mehrere Verarbeitungskerne 504, die wie dargestellt eine ALU 514 und eine Speicherverwaltungsschaltung oder MMU 524 enthalten, und eine MRAM-Schaltung 560. Der eine oder die mehreren Verarbeitungskerne 504 und die MRAM-Schaltung 560 sind in den Chip 502 integriert. Der Verarbeitungskern 504 kann verschiedene Komponenten enthalten, wie beispielsweise einen oder mehrere Flip-Flops, eine oder mehrere Scan-Ketten, ein oder mehrere Register usw., die zur besseren Darstellung aus der 5 weggelassen sind.
  • Im Vergleich zu 3 ist die MRAM-Schaltung 560 in separate Speicher für Anweisungen und für Daten organisiert. Wie dargestellt enthält die MRAM-Schaltung 560, die eine Mehrzahl von MRAM-Zellen (siehe die MRAM-Zelle 200 von 2) enthält, Anweisungsspeicher, der in einen Anweisungs-Cache 550 organisiert ist, der wie dargestellt einen Level-1-Anweisungs-Cache 522, einen Level-2-Anweisungs-Cache 506 und einen Level-3-Anweisungs-Cache 508, einen Anweisungshauptspeicher 530 und einen Anweisungssekundärspeicher 540 enthält.
  • Die MRAM-Schaltung 560 enthält ebenfalls Datenspeicher, der in einen Daten-Cache 590 organisiert ist, der wie dargestellt einen Level-1-Daten-Cache 622, einen Level-2-Daten-Cache 606 und einen Level-3-Daten-Cache 608, einen Datenhauptspeicher 630 und einen Datensekundärspeicher 640 enthält.
  • Der Verarbeitungskern 504, die MRAM-Schaltung 560 und eine Schnittstelle 570 sind durch ein internes Bussystem 572 auf dem Chip 502 kommunikativ miteinander gekoppelt. Das System 500 umfasst einen Systembus 580, der den Chip 502 mit einer oder mehreren Funktionsschaltungen 582, 584 (z.B. Benutzerschnittstellen, Kommunikationsschaltungen, Stromversorgungen usw.) des Systems 500 kommunikativ koppelt.
  • Ausführungsformen des Systems 400 von 4 und Ausführungsformen des Systems 500 von 5 können weniger Komponenten aufweisen als dargestellt, können mehr Komponenten aufweisen als dargestellt, können dargestellte Komponenten kombinieren oder trennen und können die dargestellten Komponenten neu anordnen.
  • Wie oben angemerkt, ist MRAM schneller als DRAM, dichter als SRAM, nichtflüchtig (erfordert keine Aktualisierung) und weist allgemein einen hohen Widerstand und niedrigen Energiebedarf auf. Daher erhöhend eine Ausführungsform, die eine MRAM-Schaltungsanordnung auf dem Chip mit einem Verarbeitungskern kombiniert, anstelle SRAM, Off-Chip-DRAM und Off-Chip-Sekundärspeichereinrichtungen zu nutzen, die Geschwindigkeit des Hauptspeichers und des Sekundärspeichers, wobei die Fläche des Caches verringert wird, die zusätzliche Leistungsaufnahme in Verbindung mit dem Aktualisieren von DRAM vermieden wird, während gleichzeitig das Vereinfachen des Systems durch Verringerung der Anzahl von Chips, die für die Systemarchitektur benötigt werden, erleichtert wird. Die Nutzung einer vereinheitlichten MRAM-Speichertechnologie, um die verschiedenen Speicher auf dem Chip zu implementieren, erleichtert die Positionierung von Komponenten, die zu dem MRAM oder Bereichen davon gehören, in unmittelbarer Nähe von (z.B. angrenzend an oder gestapelt auf) zugehörigen Zellen des MRAM-Speichers. Dies kann verringerte Leistungsaufnahme durch Leckage und Verbindungsverlust sowie die Verringerung der Chipfläche und die Vermeidung komplexer Kapselung erleichtern. Andere Vorteile von einem Kombinationsverarbeitungskern und On-Chip-MRAM umfassen verbesserte Systemsicherheit und erhöhte Flexibilität bei der Systemspeicherarchitektur .
  • Im Vergleich zu anderen Ansätzen können die Cache-Speicher (z.B. Anweisungs-Caches 506, 508, 522 und Daten-Caches 606, 608, 622 von 5), Hauptspeicher (z.B. Anweisungshauptspeicher 530 und Datenhauptspeicher 630 von 5) und Speicherungsspeicher (z.B. Anweisungssekundärspeicher 540 und Datensekundärspeicher 640) in einer Ausführungsform gleichzeitig gebildet werden. Die Caches, Hauptspeicher und Speicherungsspeicher müssen nicht separat gekapselt werden. Da die verschiedenen Speicher alle aus derselben MRAM-Art gebildet werden können, kann die Dichte der Speicherzellen der Cache-Speicher, der Hauptspeicher und der Speicherungsspeicher im Wesentlichen gleich sein. In einer Ausführungsform müssen die verschiedenen Speicher nicht physisch getrennt sein, und eine einzelne MRAM-Speicherfläche eines Chips kann in verschiedene logische Speicher organisiert sein.
  • 6 stellt eine Ausführungsform eines Verfahrens 600 zur Herstellung integrierter Kombinationsprozessor- und integrierter Speicherschaltungschips in einem Substrat eines Wafers gemäß einigen Ausführungsformen dar. Das Verfahren 600 kann zum Beispiel dafür genutzt werden, im Substrat des Wafers eine Mehrzahl von Kombinationsprozessor- und integrierten Speicherschaltungschips zu bilden, wie beispielsweise die Kombinationsprozessor- und integrierten Speicherschaltungschips 302 von 3, die Kombinationsprozessor- und integrierten Speicherschaltungschips 402 von 4, die Kombinationsprozessor- und integrierten Speicherschaltungschips 502 von 5, usw.
  • Das Verfahren 600 startet bei 650 und geht weiter zu 652. Bei 652 wird der Wafer geprüft, und das Verfahren 600 geht weiter zu 654. Bei 654 bestimmt der Prozess, ob der Wafer die Prüfung bestanden hat. Wenn es bei 654 nicht bestimmt wird, dass der Wafer die Prüfung bestanden hat, geht der Prozess 650 von 654 weiter zu 656, wo der Wafer verworfen wird. In einigen Ausführungsformen kann das Verfahren von 656 weiter zu 652 gehen, um noch einen Wafer zu prüfen. Wenn es bei 654 bestimmt wird, dass der Wafer die Prüfung bestanden hat, geht der Prozess 650 von 654 weiter zu 658.
  • Bei 658 werden Transistoren eines oder mehrerer Arrays von MRAM-Zellen für jeden Chip, der auf dem Wafer gebildet werden soll, in dem Substrat gebildet. Zum Beispiel kann ein Array von Transistoren 114 von MRAM-Zellen 100 von 1 für jeden Chip gebildet werden, der auf dem Wafer gebildet werden soll, ein Array von Transistoren 212 von MRAM-Zellen 200 von 2 kann für jeden Chip gebildet werden, der auf dem Wafer gebildet werden soll, usw., und verschiedene Kombinationen davon. Wenn mehr als ein MRAM-Array für jeden Chip gebildet ist, können die Arrays eine unterschiedliche Dichte aufweisen. In einer Ausführungsform kann ein einzelner Prozess (der mehrere Verarbeitungshandlungen beinhalten kann) verwendet werden, um alle Transistoren der Speicherzellen der MRAM-Arrays des Wafers zu bilden (und somit Transistoren aller Speicher-Levels der Kombinationsprozessor- und integrierten Schaltungschips des Wafers zu bilden). Die mehreren Verarbeitungshandlungen können Abscheiden, Ätzen, Reinigen usw. umfassen. Das Verfahren 600 geht von 658 weiter zu 660.
  • Bei 660 werden andere Komponenten in dem Substrat für jeden Chip gebildet, der auf dem Wafer gebildet werden soll, wie beispielsweise die Komponenten eines Verarbeitungskerns, einer ALU, Speicherverwaltungseinheit(en), von Schnittstellen, usw. (z.B. Transistoren, Kondensatoren, Widerstände usw.). In einer Ausführungsform können Komponenten einer Speicherverwaltungseinheit (siehe z.B. Speicherverwaltungs-Schaltungsanordnung 754 von 12) in der Nähe von MRAM-Zellen gebildet werden, die zu den Komponenten der Speicherverwaltungseinheit gehören. Zum Beispiel können Komponenten einer Adressierschaltungsanordnung (siehe Ci-Adressierschaltungsanordnung 758 von 12), die zu einem ersten Cache-Speicher gehört, der durch einen Abschnitt eines MRAM-Arrays (siehe ersten Bereich 734 des MRAM-Arrays 704 von 12) implementiert ist, in unmittelbarer Nähe oder direkt neben MRAM-Zellen des Abschnitts des MRAM-Arrays gebildet werden. In einer Ausführungsform können Komponenten gestapelt werden. Zum Beispiel können Komponenten einer Adressierschaltungsanordnung auf den Transistoren eines zugehörigen Abschnitts eines MRAM-Arrays gestapelt oder positioniert werden. Das Verfahren 600 geht von 660 weiter zu 662.
  • Bei 662 werden magnetische Tunnelübergänge des MRAM-Arrays jedes Chips auf dem Wafer gebildet. Zum Beispiel kann ein Array von magnetischen Tunnelübergängen 108 von MRAM-Zellen 100 von 1 für jeden Chip gebildet werden, der auf dem Wafer gebildet werden soll, ein Array von magnetischen Tunnelübergängen 202 von MRAM-Zellen 200 von 2 kann für jeden Chip gebildet werden, der auf dem Wafer gebildet werden soll, usw., und verschiedene Kombinationen davon. Wenn mehr als ein MRAM-Array für jeden Chip gebildet ist, können die Arrays unterschiedliche magnetische Tunnelübergänge und verschiedene Arten von magnetischen Tunnelübergängen aufweisen. In einer Ausführungsform kann ein einzelner Prozess (der mehrere Verarbeitungshandlungen beinhalten kann) verwendet werden, um alle magnetischen Tunnelübergänge der Speicherzellen der MRAM-Arrays des Wafers zu bilden (und somit magnetische Tunnelübergänge aller Speicher-Levels der Kombinationsprozessor- und integrierten Schaltungschips des Wafers zu bilden). Die mehreren Verarbeitungshandlungen können Abscheiden, Ätzen, Reinigen usw. umfassen. In einer Ausführungsform kann die feste oder gepinnte Schicht (siehe z.B. die feste Schicht 204 von 2) für alle MRAM-Zellen eines MRAM-Arrays oder mehrerer Arrays mithilfe eines einzelnen Magnetmoduls bereitgestellt werden, das in dem Substrat ausgebildet ist. Das Verfahren 600 geht von 662 weiter zu 664.
  • Bei 664 werden Leitungen (z.B. Bitleitung 110, Wort-Schreibleitung 116 und Wort-Leseleitung 118 der MRAM-Schaltungen 100 von 1; Bitleitung 210, Erfassungsleitung 222 und Schreibleitung 230 der MRAM-Schaltungen 200 von 2; usw.) sowie Metall- und Verbindungsschichten der MRAM-Zellen der Arrays gebildet. Ein Array von MRAM-Zellen eines Chips kann in separat adressierbare Speicher organisiert werden (z.B. unter Bezugnahme auf 3 in die verschiedenen Cache-Levels 322, 306, 308, den Hauptspeicher 330 und den Sekundärspeicher 340), indem die Verbindungen der Leitungen der MRAM-Zellen des Arrays ausgebildet werden. Wie oben bei der Erörterung von 3 erwähnt, kann eine Speicherverwaltungs-Schaltungsanordnung (z.B. Speicherverwaltungs-Schaltungsanordnung 324 von 3) eine Mehrzahl von Adressier- und Leseschaltungen enthalten, welche die gleichzeitige Nutzung der verschiedenen Cache-Levels, des Hauptspeichers und des Sekundärspeichers erleichtern können. Die Nutzung von MRAM in einem Kombinationsprozessor- und integrierten Speicherschaltungschip, um die Cache-Levels, den Hauptspeicher und Sekundärspeicher zu implementieren, erleichtert die Vermeidung der Notwendigkeit, separate Prozesse zu nutzen, um die verschiedenen Cache-Levels, den Hauptspeicher und Sekundärspeicher zu bilden, die benötigt werden, wenn verschiedene Speicherarten genutzt werden, um die verschiedenen Speicher zu implementieren, sowie erleichtert die Vermeidung der Verbindungen zwischen Chips und Bauelementen, die benötigt werden, wenn separate Chips und Bauelemente genutzt werden, um den Prozessor und verschiedene Speicher verschiedener Arten zu implementieren. Das Verfahren 600 geht von 664 weiter zu 666.
  • Bei 666 wird die Bump- und Kapselungsverarbeitung auf dem Wafer durchgeführt, und der Wafer wird in eine Mehrzahl von Kombinationsprozessor- und integrierten Speicherschaltungschips aufgeteilt. Das Verfahren 600 geht von 666 weiter zu 668, wo das Verfahren 600 enden kann.
  • Ausführungsformen des Verfahrens 600 von 6 können mehr Handlungen als dargestellt enthalten, können weniger Handlungen als dargestellt enthalten, können dargestellte Handlungen in mehrere Handlungen aufteilen, können dargestellte Handlungen zu weniger Handlungen kombinieren und können dargestellte Handlungen in verschiedenen Reihenfolgen durchführen, was die parallele Durchführung dargestellter Handlungen umfassen kann. Zum Beispiel kann das Bilden von Transistoren der Arrays von MRAM-Zellen für jeden Chip von Handlung 658 parallel zum Bilden von Transistoren einer anderen Schaltungsanordnung der Chips von Handlung 660 (z.B. Transistoren eines Verarbeitungskerns jedes Chips) erfolgen. In einem anderen Beispiel kann das Bilden von Kontakt- und Metallschichten der MRAM-Zellen von Handlung 664 vor dem Bilden der magnetischen Tunnelübergänge von Handlung 662 durchgeführt werden. In einem anderen Beispiel kann Bilden von Leitungen der MRAM-Zellen von Handlung 664 sowohl vor als auch nach Bilden der magnetischen Tunnelübergänge von Handlung 662 durchgeführt werden.
  • Die 7 bis 12 stellen eine Ausführungsform eines integrierten Kombinationsprozessor- und integrierten Speicherschaltungschips 700 dar, der in einem Substrat eines Wafers während verschiedener Stufen der Herstellung des integrierten Schaltungschips 700 gebildet wird.
  • 7 ist eine vereinfachte Draufsicht des Chips 700, nachdem ein Array von Transistoren 702 jeweiliger Speicherzellen eines MRAM-Arrays 704 in dem Substrat 701 des Chips 700 gebildet ist. Zum Beispiel kann ein Array von Transistoren 114 von MRAM-Zellen 100 von 1 gebildet werden, ein Array von Transistoren 212 von MRAM-Zellen 200 von 2 kann gebildet werden, usw. Wie dargestellt, weisen die Transistoren 702 des Arrays von MRAM-Zellen 704 eine gleichmäßige Dichte auf. Wie dargestellt, enthält 7 eine vergrößerte Querschnittsansicht einer Ausführungsform eines Transistors 702 des MRAM-Arrays 704. Der Transistor 702 enthält einen Source-Bereich 706, einen Drain-Bereich 708 und einen aktiven Bereich 710. Bei dieser Stufe der Herstellung einer Ausführungsform muss das MRAM-Array 704 nicht in separate physische Unter-Arrays oder logische Arrays aufgeteilt werden, und es kann ein gleiches Verfahren (z.B. die gleichen Verarbeitungshandlungen, wie beispielsweise Abscheiden von Schichten, Ätzen, Reinigen usw.) verwendet werden, um jeden der Transistoren 702 des MRAM-Arrays 704 zu bilden. In einigen Ausführungsformen kann der Chip 700 eine Mehrzahl von separaten MRAM-Arrays 704 umfassen, in welchem Fall eine entsprechende Mehrzahl von Arrays von Transistoren 702 gebildet werden kann, entweder mithilfe eines gleichen Verfahrens oder mithilfe anderer Verfahren.
  • 8 ist eine vereinfachte Draufsicht des Chips 700, nachdem zumindest einige Komponenten eines Verarbeitungskerns 750, wie beispielsweise ein oder mehrere Transistoren, Kondensatoren, Widerstände usw. (nicht gezeigt) einer ALU 752, Speicherverwaltungs-Schaltungsanordnung 754 und anderer Schaltungen (z.B. Kommunikations-Steuerschaltungsanordnung 756 des Verarbeitungskerns 750 in dem Substrat 701 gebildet sind. Wie dargestellt, enthält die Speicherverwaltungs-Schaltungsanordnung 754 zumindest einige Komponenten von Cache-Level-i-Adressierschaltungsanordnung 758, Cache-Level-2-Adressierschaltungsanordnung 760, Cache-Level-3-Adressierschaltungsanordnung 762, Hauptspeicher-Adressierschaltungsanordnung 764 und Sekundärspeicher-Adressierschaltungsanordnung 766. Wie dargestellt, enthält der Chip 700 ebenfalls zumindest einige Komponenten von Schnittstellenschaltungsanordnung 768 des Chips 700. Bei dieser Stufe der Herstellung einer Ausführungsform muss das MRAM-Array 704 nicht in separate physische Unter-Arrays oder logische Arrays aufgeteilt werden, um die verschiedenen On-Chip-MRAM-Speicher zu implementieren.
  • 9 ist eine Querschnittsansicht einer Ausführungsform eines Transistors 702 des MRAM-Arrays 704 des Chips 700, nachdem Kontaktschichten 712 auf dem Source-Bereich 706 und dem Drain-Bereich 708 abgeschieden oder gebildet sind und eine Gate-Isolationsschicht 714 auf dem aktiven Bereich 710 abgeschieden oder gebildet ist. Die Kontaktschichten 712 und die Gate-Isolationsschicht 714 können typischerweise in separaten Handlungen des Herstellungsprozesses abgeschieden oder gebildet werden. Das Abscheiden oder Bilden der Kontaktschichten 712 kann gleichzeitig für alle Transistoren 702 des MRAM-Arrays 704 erfolgen, und das Abscheiden oder Bilden der Gate-Isolationsschichten 714 kann gleichzeitig für alle Transistoren 702 des MRAM-Arrays 704 erfolgen. Bei dieser Stufe der Herstellung einer Ausführungsform muss das MRAM-Array 704 nicht in separate physische Unter-Arrays oder logische Arrays aufgeteilt werden, um die verschiedenen On-Chip-MRAM-Speicher zu implementieren.
  • 10 ist eine Querschnittsansicht einer Ausführungsform eines Transistors 702 des MRAM-Arrays 704 des Chips 700, nachdem eine Metallschicht 716 und ein magnetischer Tunnelübergang 718 auf dem Transistor 702 gebildet sind, wobei eine Zelle 703 des MRAM-Arrays 704 gebildet wird. Der dargestellte magnetische Tunnelübergang 718 ist ein magnetischer Tunnelübergang mit umgekehrter Verbindung und umfasst eine freie Schicht 720, eine Tunnelbarriereschicht 722 und eine feste Schicht 724. Die Metallschicht 716, die freie Schicht 720, die Tunnelbarriere 722 und die feste Schicht 724 können typischerweise in separaten Handlungen des Herstellungsprozesses abgeschieden oder gebildet werden und können jeweils gleichzeitig für alle Transistoren 702 des MRAM-Arrays 704 abgeschieden oder gebildet werden. In einer Ausführungsform kann eine einzelne Magnetschicht gebildet werden, um die feste Schicht 724 aller oder eines Anteils der Zellen 703 des MRAM-Arrays 704 bereitzustellen. Die Zellen 703 des MRAM-Arrays 704 können in einer Ausführungsform eine gleichmäßige Dichte aufweisen. Bei dieser Stufe der Herstellung einer Ausführungsform muss das MRAM-Array 704 nicht in separate Sätze, physische Unter-Arrays oder logische Arrays aufgeteilt werden, um die verschiedenen On-Chip-MRAM-Speicher zu implementieren. In einigen Ausführungsformen können andere Arten und Ausbildungen von Metallschichten und magnetischen Tunnelübergängen verwendet werden. Zum Beispiel kann ein magnetischer Tunnelübergang mit Vorwärtsverbindung (siehe 1) verwendet werden.
  • 11 ist eine Querschnittsansicht einer Ausführungsform einer Zelle 703 des MRAM-Arrays 704 des Chips 700, nachdem eine Bitleitung 726, eine Erfassungsleitung 728 und eine Schreibleitung 730 auf der Zelle 703 des MRAM-Arrays 704 abgeschieden oder gebildet sind. Die Bitleitungen 726, Erfassungsleitungen 728 und Schreibleitungen 730 können jeweils gleichzeitig für alle oder einen Teilsatz der Zellen 703 des MRAM-Arrays 704 abgeschieden oder gebildet werden. Wie in 11 dargestellt, ist ein Anteil der Speicherverwaltungs-Schaltungsanordnung 754, wie beispielsweise Adressierschaltungsanordnung 758, die zu der Zelle 703 gehört, in einer oder mehreren Schichten 770 des Substrats 701 ausgebildet, das auf Schichten positioniert ist, die das Array 704 bilden. Die Adressierschaltungsanordnung 758 ist mit der Bitleitung 726, der Erfassungsleitung 728 und der Schreibleitung 730 der Zelle 703 gekoppelt. In einer Ausführungsform bilden die Ausbildungen einer oder mehrerer der Bitleitungen 726, der Erfassungsleitungen 728 und der Schreibleitungen 730 der Zellen 703 des MRAM-Arrays 704 das MRAM-Array 704 zu einer Mehrzahl von On-Chip-MRAM-Speichern aus, wie in der Beschreibung von 12 näher erörtert wird.
  • 12 ist eine vereinfachte Draufsicht einer Ausführungsform des Chips 700, nachdem Speichersteuerleitungen (z.B. Bitleitungen 726, Erfassungsleitungen 728 und Schreibleitungen 730 von 11) auf dem Chip 700 abgeschieden oder gebildet sind, wobei eine Mehrzahl von Speichern des Chips 700 in dem MRAM-Array 704 gebildet wird. Die Ausbildungen einer oder mehrerer der Speichersteuerleitungen der Zellen 703 des MRAM-Arrays 704 bilden das MRAM-Array 704 zu einer Mehrzahl von On-Chip-MRAM-Speichern aus. Wie dargestellt, koppelt ein erster Satz von Speichersteuerleitungen 732 die Cache-Level-1-Adressierschaltungsanordnung 758 mit einem ersten Satz von Zellen 703 eines ersten Bereichs 734 des MRAM-Arrays 704, der einem Level-1-Cache-Speicher entspricht, ein zweiter Satz von Speichersteuerleitungen 736 koppelt die Cache-Level-2-Adressierschaltungsanordnung 760 mit einem zweiten Satz von Zellen 703 eines zweiten Bereichs 738 des MRAM-Arrays 704, der einem Level-2-Cache-Speicher entspricht, ein dritter Satz von Speichersteuerleitungen 740 koppelt die Cache-Level-3-Adressierschaltungsanordnung 762 mit einem dritten Satz von Zellen 703 eines dritten Bereichs 742 des MRAM-Arrays 704, der einem Level-3-Cache-Speicher entspricht, ein vierter Satz von Speichersteuerleitungen 744 koppelt die Hauptspeicher-Adressierschaltungsanordnung 764 mit einem vierten Satz von Zellen 703 eines vierten Bereichs 746 des MRAM-Arrays 704, der einem Hauptspeicher entspricht, und ein fünfter Satz von Speichersteuerleitungen 748 koppelt die Sekundärspeicher-Adressierschaltungsanordnung 766 mit einem fünften Satz von Zellen 703 eines fünften Bereichs 749 des MRAM-Arrays 704, der einem Sekundärspeicher entspricht. Die Speichersteuerleitungen werden dafür genutzt, auf der Mehrzahl von Speichern Lese-, Schreib- und Löschoperationen zu steuern und durchzuführen. Es können andere Ausbildungen einer Adressierschaltungsanordnung, von Sätzen von Speichersteuerleitungen und Sätzen von Zellen und Bereichen des MRAM-Arrays 704 verwendet werden, sowie mehrere On-Chip-MRAM-Arrays. Die Nutzung einer Mehrzahl von Adressierschaltungen und Sätzen von Speichersteuerleitungen kann die gleichzeitige Nutzung verschiedener Cache-Levels, Hauptspeicher und Sekundärspeicher sowie die Nutzung verschiedener Takte mit den verschiedenen Speichern vereinfachen. Wie oben erörtert, können die Adressierschaltungen in unmittelbarer Nähe zu entsprechenden Bereichen des MRAM-Arrays 704 positioniert (z.B. angrenzend an oder darauf positioniert oder gestapelt) werden. Die Positionierung der Adressierschaltungen in unmittelbarer Nähe zu entsprechenden Bereichen erleichtert die Nutzung kürzerer Steuerleitungen, was die Verringerung von Leistungsaufnahme, Leckage und Flächenbedarf erleichtern kann. In einigen Ausführungsformen kann eine gemeinsame Adressierschaltungsanordnung zum Einsatz kommen.
  • In einer Ausführungsform enthält ein Bauelement einen integrierten Schaltungschip. Mindestens ein Verarbeitungskern und mindestens eine magnetoresistive Direktzugriffsspeicher- (MRAM-) Schaltung sind in den Chip integriert. Die mindestens eine MRAM-Schaltung enthält eine Mehrzahl von MRAM-Zellen. Im Betrieb implementiert die mindestens eine MRAM-Schaltung mindestens einen Cache-Speicher und mindestens einen Hauptspeicher.
  • In einer Ausführungsform enthält ein System einen integrierten Schaltungschip. Ein oder mehrere Verarbeitungskerne und eine oder mehrere magnetoresistive Direktzugriffsspeicher- (MRAM-) Schaltungsanordnungen sind in den Chip integriert. Die MRAM-Schaltungsanordnung enthält eine Mehrzahl von MRAM-Zellen, die in eine Mehrzahl von Speichern organisiert sind. Die Speicher enthalten mindestens einen Cache-Speicher und mindestens einen Hauptspeicher. Das System enthält eine Funktionsschaltung und einen Systembus. Im Betrieb koppelt der Systembus die Funktionsschaltung kommunikativ mit dem integrierten Schaltungschip.
  • In einer Ausführungsform umfasst ein Verfahren zur Herstellung einer integrierten Schaltung Bilden eines oder mehrerer Verarbeitungskerne und eines oder mehrerer MRAM-Zellen-Arrays eines integrierten Schaltungschips in einem Substrat. Das eine oder die mehreren MRAM-Arrays sind in eine Mehrzahl von Speichern mit mindestens einem Cache-Speicher und mindestens einem Hauptspeicher organisiert.
  • Das Vorgenannte umreißt Merkmale mehrerer Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung ohne weiteres als Grundlage zum Konstruieren oder Ändern anderer Prozesse und Strukturen nutzen kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch erkennen, dass solche gleichwertigen Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Substitutionen und Änderungen hiervon vornehmen kann, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Vorrichtung, umfassend: einen integrierten Schaltungschip; mindestens einen Verarbeitungskern, der in den Chip integriert ist; und mindestens eine magnetoresistive Direktzugriffsspeicher- (MRAM-) Schaltung, die in den Chip integriert ist und kommunikativ mit dem mindestens einen Verarbeitungskern gekoppelt ist, wobei die mindestens eine MRAM-Schaltung eine Mehrzahl von MRAM-Zellen enthält, wobei die mindestens eine MRAM-Schaltung im Betrieb Folgendes implementiert: mindestens einen Cache-Speicher; und mindestens einen Hauptspeicher.
  2. Vorrichtung nach Anspruch 1, umfassend: mindestens eine Speicherverwaltungsschaltung (MMU), die in den Chip integriert ist.
  3. Vorrichtung nach Anspruch 2, wobei zumindest ein Abschnitt der mindestens einen MMU auf zumindest einem Abschnitt der mindestens einen MRAM-Schaltung positioniert ist.
  4. Vorrichtung nach Anspruch 2 oder 3, umfassend: eine Mehrzahl von Sätzen von Speichersteuerleitungen, die zwischen die mindestens eine MMU und jeweilige Sätze von Zellen der Mehrzahl von MRAM-Zellen der mindestens einen MRAM-Schaltung geschaltet sind.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die mindestens eine MRAM-Schaltung im Betrieb mindestens einen Sekundärspeicher implementiert.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, umfassend: eine Chip-Schnittstelle; und ein On-Chip-Bussystem, das im Betrieb den mindestens einen Verarbeitungskern, die mindestens eine MRAM-Schaltung und die Schnittstelle kommunikativ miteinander koppelt.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der mindestens eine Cache-Speicher einen Level-1-Cache, einen Level-2-Cache und einen Level-3-Cache umfasst.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der mindestens eine Cache-Speicher einen Anweisungs-Cache und einen Daten-Cache umfasst.
  9. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der mindestens eine Cache-Speicher und der mindestens eine Hauptspeicher eine gleiche MRAM-Zellendichte aufweisen.
  10. System, umfassend: einen integrierten Schaltungschip, der integrierte Schaltungschip aufweisend: einen Verarbeitungskern, der in den Chip integriert ist; und eine magnetoresistive Direktzugriffsspeicher (MRAM-) Schaltungsanordnung, die in den Chip integriert ist, wobei die MRAM-Schaltungsanordnung eine Mehrzahl von MRAM-Zellen enthält, die in eine Mehrzahl von MRAM-Speichern organisiert sind, die mindestens einen Cache-Speicher und mindestens einen Hauptspeicher umfassen; eine Funktionsschaltung; und einen Systembus, der im Betrieb die Funktionsschaltung kommunikativ mit dem integrierten Schaltungschip koppelt.
  11. System nach Anspruch 10, wobei der integrierte Schaltungschip eine Adressierschaltungsanordnung umfasst, die zu einem der Mehrzahl von MRAM-Speichern gehört, wobei die Adressierschaltungsanordnung auf einer oder mehreren MRAM-Zellen des einen der Mehrzahl von MRAM-Speichern positioniert ist.
  12. System nach Anspruch 10 oder 11, wobei der mindestens eine Cache-Speicher einen Level-1-Cache, einen Level-2-Cache und einen Level-3-Cache umfasst und die Mehrzahl von Speichern, in welche die Mehrzahl von MRAM-Zellen organisiert sind, einen Sekundärspeicher umfasst.
  13. System nach einem der Ansprüche 10 bis 12, wobei die MRAM-Schaltungsanordnung mindestens zwei Arten von MRAM-Zellen umfasst.
  14. System nach einem der Ansprüche 10 bis 13, umfassend: eine Mehrzahl von Sätzen von Speichersteuerleitungen, die in den Chip integriert sind, wobei jeder Satz von Speichersteuerleitungen zwischen den Verarbeitungskern und einen jeweiligen Speicher der Mehrzahl von MRAM-Speichern geschaltet ist.
  15. System nach einem der Ansprüche 10 bis 14, wobei die Mehrzahl von MRAM-Zellen der MRAM-Schaltungsanordnung eine gleichmäßige Zellendichte aufweisen.
  16. Verfahren zum Herstellen einer integrierten Schaltung, umfassend: Bilden eines oder mehrerer Verarbeitungskerne eines integrierten Schaltungschips in einem Substrat; und Bilden eines oder mehrerer magnetoresistiver Direktzugriffsspeicher- (MRAM-) Arrays des integrierten Schaltungschips in dem Substrat, wobei das eine oder die mehreren MRAM-Arrays in eine Mehrzahl von Speichern organisiert sind, die mindestens einen Cache-Speicher und mindestens einen Hauptspeicher umfassen.
  17. Verfahren nach Anspruch 16, wobei das Bilden eines oder mehrerer MRAM-Arrays ein gleichzeitiges Bilden mehrerer MRAM-Arrays umfasst.
  18. Verfahren nach Anspruch 17, wobei die mehreren MRAM-Arrays eine gleiche MRAM-Zellendichte aufweisen.
  19. Verfahren nach einem der Ansprüche 16 bis 18, umfassend ein Bilden einer Mehrzahl von Sätzen von Speichersteuerleitungen des Chips in dem Substrat, wobei ein erster Satz der Speichersteuerleitungen den einen oder die mehreren Verarbeitungskerne mit MRAM-Zellen des mindestens einen Cache-Speichers koppelt und ein zweiter Satz der Speichersteuerleitungen den einen oder die mehreren Verarbeitungskerne mit MRAM-Zellen des mindestens einen Hauptspeichers koppelt.
  20. Verfahren nach Anspruch 19, umfassend ein Bilden einer Adressierschaltungsanordnung auf MRAM-Zellen des mindestens einen Cache-Speichers, wobei die Adressierschaltungsanordnung mit dem ersten Satz von Speichersteuerleitungen gekoppelt ist.
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