DE102018125805A1 - Systeme, verfahren, und vorrichtungen für skalarproduktoperationen - Google Patents

Abstract

Hier dargelegte Ausführungsformen betreffen Matrixoperationen. Zum Beispiel werden Ausführungsformen der Anweisungsunterstützung für Matrix- bzw. Kachel-Skalarproduktoperationen dargelegt. Beispielhafte Anweisungen umfassen Berechnen eines Skalarprodukts vorzeichenbehafteter Wörter und Akkumulieren von Datenelementen eines Matrixpaars in einem Quadwort. Zusätzlich werden in einigen Fällen nichtakkumulierende Quadwort-Datenelemente des Matrixpaars auf null gesetzt.

Description

• GEBIET DER ERFINDUNG
• Das Gebiet der Erfindung betrifft allgemein eine Computerprozessorarchitektur und genauer Matrixmanipulation.
• STAND DER TECHNIK
• Matrizen werden in vielen Rechenaufgaben immer wichtiger, wie zum Beispiel bei maschinellem Lernen und sonstiger Verarbeitung von Massendaten.
• Figurenliste
• Die vorliegende Erfindung wird in den Figuren der beiliegenden Zeichnungen beispielhaft, jedoch nicht einschränkend illustriert, in denen gleiche Referenzen ähnliche Elemente anzeigen und in denen:
• 1A und 1B eine Ausführungsform von konfigurierten Kacheln illustrieren;
• 2 mehrere Beispiele einer Matrixspeicherung illustriert;
• 3 eine Ausführungsform eines Systems illustriert, das einen Beschleuniger für Matrixoperationen (Kacheloperationen) einsetzt;
• 4 und 5 verschiedene Ausführungsformen zeigen, wie Arbeitsspeichers unter Verwendung eines Beschleunigers für Matrixoperationen gemeinsam genutzt wird;
• 6 eine Ausführungsform einer Matrixmultiplikations-Akkumulationsoperation unter Verwendung von Kacheln („TMMA“) illustriert;
• 7 eine Ausführungsform einer Teilmenge der Ausführung einer Iteration einer verketteten Fused-Multiply-Accumulate-Anweisung illustriert;
• 8 eine Ausführungsform einer Teilmenge der Ausführung einer Iteration einer verketteten Fused-Multiply-Accumulate-Anweisung illustriert;
• 9 eine Ausführungsform einer Teilmenge der Ausführung einer Iteration einer verketteten Fused-Multiply-Accumulate-Anweisung illustriert;
• 10 eine Ausführungsform einer Teilmenge der Ausführung einer Iteration einer verketteten Fused-Multiply-Accumulate-Anweisung illustriert;
• 11 SIMD-Implementierungen mit einer zu einer Zweierpotenz bemessenen Größe nach einer Ausführungsform illustriert, wobei die Akkumulatoren Eingabegrößen verwenden, die größer als die Eingaben in die Multiplikatoren sind;
• 12 eine Ausführungsform eines Systems illustriert, das eine Matrixoperationsverschaltung einsetzt;
• 13 eine Ausführungsform einer Prozessorkern-Pipeline illustriert, die Matrixoperationen unter Verwendung von Kacheln unterstützt;
• 14 eine Ausführungsform einer Prozessorkern-Pipeline illustriert, die Matrixoperationen unter Verwendung von Kacheln unterstützt;
• 15 ein Beispiel einer Matrix illustriert, die in zeilenweisem Format und in spaltenweisem Format ausgedrückt ist;
• 16 ein Beispiel einer Verwendung von Matrizen (Kacheln) illustriert;
• 17 eine Ausführungsform eines Verfahrens zur Verwendung von Matrizen (Kacheln) illustriert;
• 18 eine Unterstützung zur Konfiguration der Verwendung von Kacheln nach einer Ausführungsform illustriert;
• 19 eine Ausführungsform einer Beschreibung der zu unterstützenden Matrizen (Kacheln) illustriert;
• 20(A)-(D) Beispiele eines Registers bzw. von Registern illustrieren;
• 21 eine beispielhafte Ausführung einer TDPPAIR-Anweisung illustriert;
• 22 eine Ausführungsform eines Verfahrens illustriert, das durch einen Prozessor ausgeführt wird, um eine Matrix- bzw. Kachel-Skalarproduktanweisung zu verarbeiten;
• 23 zusätzliche Details in Bezug auf ein beispielhaftes Verfahren illustriert, das durch einen Prozessor ausgeführt wird, um eine TDPPAIR-Anweisung auszuführen, wobei die Anweisung Felder für einen ersten Quellenmatrix- bzw. -kacheloperanden, einen zweiten Quellenmatrix- bzw. -kacheloperanden und einen Zielmatrixpaar- bzw. -kachelpaaroperanden aufweist, nach einer Ausführungsform;
• 24 ein Beispiel für Verfahren zum Ausführen von Kachel-Skalarproduktoperationen wie oben beschrieben nach einer Ausführungsform illustriert;
• 25A ein beispielhaftes Anweisungsformat illustriert;
• 25B illustriert, welche Felder aus 25A ein volles Opcode-Feld und ein Basisoperationsfeld bilden;
• 25C illustriert, welche Felder aus 25A ein Registerindexfeld bilden;
• 26 ein Blockdiagramm einer Registerarchitektur nach einer Ausführungsform der Erfindung ist;
• 27A ein Blockdiagramm ist, das sowohl eine beispielhafte In-Order-Pipeline als auch eine beispielhafte Registerumbenennungs-, Out-of-Order-Ausgabe-/Ausführungs-Pipeline nach Ausführungsformen der Erfindung illustriert;
• 27B ein Blockdiagramm ist, das sowohl ein Ausführungsbeispiel eines Kerns mit In-Order-Architektur als auch eines Kerns mit Registerumbenennungs-, Out-of-Order-Ausgabe-/Ausführungsarchitektur illustriert, die in einem Prozessor nach Ausführungsformen der Erfindung enthalten sein sollen;
• 28A-B ein Blockdiagramm einer spezifischeren beispielhaften In-Order-Kernarchitektur illustrieren, wobei der Kern einer von mehreren logischen Blöcken (die anderen Kerne des gleichen Typs und/oder anderer Typen enthalten) in einem Chip wäre; 29 ein Blockdiagramm eines Prozessors ist, der nach Ausführungsformen der Erfindung mehr als einen Kern aufweisen kann, eine integrierte Arbeitsspeichersteuerung aufweisen kann und integrierte Grafik aufweisen kann;
• 30-33 Blockdiagramme von beispielhaften Computerarchitekturen sind; und
• 34 ein Blockdiagramm ist, das die Verwendung eines Softwareanweisungswandlers gegenüberstellt, um binäre Anweisungen in einem Quellanweisungssatz in binäre Anweisungen in einem Zielanweisungssatz nach Ausführungsformen der Erfindung umzuwandeln.
• AUSFÜHRLICHE BESCHREIBUNG
• In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt. Es ist jedoch klar, dass Ausführungsformen der Erfindung ohne diese spezifischen Details praktiziert werden können. In anderen Fällen wurden wohlbekannte Schaltkreise, Strukturen und Techniken nicht im Detail gezeigt, um das Verständnis dieser Beschreibung nicht zu verschleiern.
• Bezugnahmen in der Beschreibung auf „eine Ausführungsform“, „ein Ausführungsbeispiel“ usw. zeigen an, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft enthalten kann, aber jede Ausführungsform kann nicht notwendigerweise das bestimmte Merkmal, die bestimmte Struktur oder Eigenschaft enthalten. Darüber hinaus beziehen sich solche Formulierungen nicht notwendigerweise auf die gleiche Ausführungsform. Ferner, wenn ein bestimmtes Merkmal, Struktur oder Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, wird vorgebracht, dass es im Wissen von Fachleuten liegt, ein solches Merkmal, eine solche Struktur oder Eigenschaft in Verbindung mit anderen Ausführungsformen zu erwirken, egal, ob es bzw. sie explizit beschrieben wird oder nicht.
• In vielen handelsüblichen Prozessoren ist eine Handhabung von Matrizen eine schwierige und/oder anweisungsintensive Aufgabe. Zeilen einer Matrix könnten zum Beispiel in eine Vielzahl von gepackten Datenregistern (z. B. SIMD- oder Vektorregistern) platziert und danach individuell bearbeitet werden. Eine Addition von zwei 8x2-Matrizen kann beispielsweise eine Last erfordern oder in vier gepackte Datenregister angesammelt werden, abhängig von Datengrößen. Danach wird eine erste Addition von gepackten Datenregistern durchgeführt, die einer ersten Zeile von jeder Matrix entsprechen, und eine zweite Addition von gepackten Datenregistern wird durchgeführt, die einer zweiten Zeile von jeder Matrix entsprechen. Danach werden die resultierenden gepackten Datenregister zurück in den Arbeitsspeicher gestreut. Während dieses Szenario für kleine Matrizen akzeptabel sein kann, ist es oft für größere Matrizen nicht akzeptabel.
• Besprechung auf hoher Ebene
• Hierin werden Mechanismen beschrieben, um Matrixoperationen in Computerhardware wie Zentralprozessoreinheiten (CPUs), Grafikverarbeitungseinheiten (GPUs) und Beschleunigern zu unterstützen. Die Matrixoperationen setzen 2-dimensionale (2D) Datenstrukturen ein, die eine oder mehrere gepackte Arbeitsspeicherbereiche wie Register repräsentieren. In dieser gesamten Beschreibung werden diese 2D-Datenstrukturen als Kacheln bezeichnet. Es ist anzumerken, dass eine Matrix kleiner als eine Kachel sein kann (weniger als die Gesamtheit einer Kachel verwenden kann) oder eine Vielzahl von Kacheln verwenden kann (die Matrix ist größer als die Größe einer Kachel). In der gesamten Beschreibung wird Matrixsprache (Kachel) verwendet, um Operationen anzuzeigen, die unter Verwendung von Kacheln durchgeführt werden und eine Matrix beeinflussen; ob diese Matrix größer als eine Kachel ist oder nicht, ist typischerweise nicht relevant.
• Verschiedene Operationen können jede Kachel bearbeiten, wie diejenigen, die hierin ausführlich beschrieben werden und unter anderem einschließen: Matrixmultiplikation (Kachelmultiplikation), Kacheladdition, Kachelsubtraktion, Kacheldiagonale, Kachel-Nullsetzung, Kacheltransposition, Kachel-Skalarprodukt, Kachel-Übertragung, Kachelzeilen-Übertragung, Kachelspalten-Übertragung, Kachelmultiplikation, Kachelmultiplikation und -Akkumulation, Kachelbewegung usw. Zusätzlich kann eine Unterstützung für Operatoren wie die Verwendung einer Skalierung und/oder eines Versatzes mit diesen Operationen oder zur Unterstützung von zukünftigen, nicht numerischen Anwendungen verwendet werden, beispielsweise „lokaler Arbeitsspeicher“ für OpenCL, Datenkomprimierung/-dekomprimierung usw.
• Abschnitte von Speicher (wie Arbeitsspeicher (nichtflüchtig und flüchtig), Register, Zwischenspeicher usw.) sind in Kacheln mit verschiedenen horizontalen und vertikalen Dimensionen angeordnet. Eine Kachel kann eine horizontale Dimension von 4 (z. B. vier Zeilen einer Matrix) und eine vertikale Dimension von 8 (z. B. 8 Spalten der Matrix) aufweisen. Üblicherweise ist die horizontale Dimension mit Elementgrößen verbunden (z. B. 2-, 4-, 8-, 16-, 32-, 64-, 128-Bit usw.). Mehrere Datentypen (Gleitkomma mit einfacher Genauigkeit, Gleitkomma mit doppelter Genauigkeit, ganzzahlig usw.) können unterstützt sein.
• Beispielhafte Verwendung von konfigurierten Kacheln
• In einigen Ausführungsformen können Kachelparameter konfiguriert werden. Eine bestimmte Kachel kann zum Beispiel konfiguriert werden, um Kacheloptionen bereitzustellen. Beispielhafte Kacheloptionen enthalten unter anderem: eine Anzahl von Zeilen der Kachel, eine Anzahl von Spalten der Kachel, ob die Kachel GÜLTIG ist und ob die Kachel aus einem Paar von gleich großen Kacheln besteht. In einigen Ausführungsformen umfasst ein Paar von Kacheln eine erste Kachel, die eine erste Hälfte der Spalten einer Matrix ist, und eine zweite Kachel, die eine zweite Hälfte der Spalten der Matrix ist, wobei die Spalten der Matrix aufeinanderfolgende Spalten jeder Kachel sind. In einigen Ausführungsformen umfasst ein Paar von Kacheln eine erste Kachel, die eine erste Hälfte der Zeilen einer Matrix ist, und eine zweite Kachel, die eine zweite Hälfte der Zeilen der Matrix ist, wobei die Spalten der Matrix aufeinanderfolgende Zeilen jeder Kachel sind. In einigen Ausführungsformen umfasst ein Paar von Kacheln eine erste Kachel, die eine erste Hälfte der Spalten einer Matrix ist, und eine zweite Kachel, die eine zweite Hälfte der Spalten der Matrix ist, wobei die Spalten der Matrix verschachtelte Spalten jeder Kachel sind. In einigen Ausführungsformen umfasst ein Paar von Kacheln eine erste Kachel, die eine erste Hälfte der Zeilen einer Matrix ist, und eine zweite Kachel, die eine zweite Hälfte der Zeilen der Matrix ist, wobei die Spalten der Matrix verschachtelte Zeilen jeder Kachel sind.
• 1A illustriert eine Ausführungsform von konfigurierten Kacheln. Wie gezeigt, weisen 4 kB von Anwendungsarbeitsspeicher 102 4 darauf gespeicherte 1-kB-Kacheln auf, Kachel 0 104, Kachel 1 106, Kachel 2 108 und Kachel 3 110. In diesem Beispiel bestehen die 4 Kacheln nicht aus Paaren und jede weist in Zeilen und Spalten angeordnete Elemente auf. Kachel t0 104 und Kachel t1 106 weisen K Zeilen und N Spalten mit 4-Byte-Elementen (z. B. Daten mit einfacher Genauigkeit) auf, wobei K gleich 8 ist und N = 32. Kachel t2 108 und Kachel t3 110 weisen K Zeilen und N/2 Spalten mit 8-Byte-Elementen (z. B. Daten mit doppelter Genauigkeit) auf. Da die Operanden mit doppelter Genauigkeit die zweifache Breite derer mit einfacher Genauigkeit aufweisen, ist diese Konfiguration mit einer Palette vereinbar, die verwendet wird, um Kacheloptionen bereitzustellen und mindestens 4 Bezeichner mit einem Gesamtspeicher von mindestens 4 kB liefert. In Betrieb können die Kacheln unter Verwendung von Lade- und Speicheroperationen aus dem Arbeitsspeicher geladen und in diesem gespeichert werden. Abhängig vom verwendeten Anweisungscodierschema variiert die Menge an verfügbarem Anwendungsarbeitsspeicher sowie die Größe, Anzahl und Konfiguration von verfügbaren Kacheln.
• 1B illustriert eine Ausführungsform von konfigurierten Kacheln. Wie gezeigt weisen 4 kB von Anwendungsarbeitsspeicher 122 2 Paare von darauf gespeicherten 1-kB-Kacheln auf, wobei das erste Paar aus Kachel t4L 124 und Kachel t4R 126 besteht und das zweite Paar aus Kachel t5L 128 und Kachel t5R 130 besteht. Wie gezeigt, sind die Kachelpaare in eine linke Kachel und eine rechte Kachel aufgeteilt. In anderen Ausführungsformen sind die Kachelpaare in eine gerade Kachel und eine ungerade Kachel aufgeteilt. In diesem Beispiel weisen die 4 Kacheln jeweils in Zeilen und Spalten angeordnete Elemente auf. Kachel t4L 124 und Kachel t4R 126 weisen K Zeilen und N Spalten mit 4-Byte-Elementen (z. B. Daten mit einfacher Genauigkeit) auf, wobei K gleich 8 ist und N gleich 32 ist. Kachel t5L 128 und Kachel t5R 130 weisen K Zeilen und N/2 Spalten mit 8-Byte-Elementen (z. B. Daten mit doppelter Genauigkeit) auf. Da die Operanden mit doppelter Genauigkeit die zweifache Breite derer mit einfacher Genauigkeit aufweisen, ist diese Konfiguration mit einer Palette vereinbar, die verwendet wird, um Kacheloptionen bereitzustellen und mindestens 2 Bezeichner mit einem Gesamtspeicher von mindestens 4 kB liefert. Die vier Kacheln von 1A verwenden 4 Bezeichner, die jeweils eine 1-kB-Kachel benennen, wobei die 2 Kachelpaare in 1B 2 Bezeichner verwenden können, um die gepaarten Kacheln anzugeben. In einigen Ausführungsformen akzeptieren Kachelanweisungen einen Bezeichner einer gepaarten Kachel als einen Operanden. In Betrieb können die Kacheln unter Verwendung von Lade- und Speicheroperationen aus dem Arbeitsspeicher geladen und in diesem gespeichert werden. Abhängig vom verwendeten Anweisungscodierschema variiert die Menge an verfügbarem Anwendungsarbeitsspeicher sowie die Größe, Anzahl und Konfiguration von verfügbaren Kacheln.
• In einigen Ausführungsformen können Kachelparameter definiert werden. Es wird zum Beispiel eine „Palette“ verwendet, um Kacheloptionen bereitzustellen. Beispielhafte Optionen enthalten unter anderem: die Anzahl der Kachelbezeichner, die Byteanzahl in einer Speicherzeile, die Zeilen- und Spaltenanzahl in einer Kachel usw. Eine maximale „Höhe“ (Zeilenanzahl) einer Kachel kann beispielsweise folgendermaßen definiert werden:
• Max. Kachelzeilen = Speicherarchitektur / (Anzahl an Palettenbezeichnern * Byteanzahl pro Zeile).
• Als solche kann eine Anwendung so geschrieben werden, dass eine fixierte Verwendung von Bezeichnern unterschiedliche Speichergrößen über Implementierungen hinweg vorteilhaft nutzen kann.
• Eine Konfiguration der Kacheln erfolgt unter Verwendung einer Kachelkonfigurationsanweisung („TILECONFIG“), wobei eine bestimmte Kachelnutzung in einer ausgewählten Palette definiert ist. Diese Deklaration enthält die Anzahl der zu verwendenden Kachelnamen, die angeforderte Anzahl an Zeilen und Spalten pro Bezeichner (Kachel) und in einigen Ausführungsformen den angeforderten Datentyp jeder Kachel. In einigen Ausführungsformen werden Konsistenzprüfungen während der Ausführung einer TILECONFIG-Anweisung durchgeführt, um zu ermitteln, dass sie mit den Einschränkungen des Paletteneintrags übereinstimmt.
• Beispielhafte Kachelspeichertypen
• 2 illustriert mehrere Beispiele einer Matrixspeicherung. Bei (A) wird eine Kachel im Arbeitsspeicher gespeichert. Wie gezeigt besteht jede „Zeile“ aus vier gepackten Datenelementen. Um zur nächsten „Zeile“ zu gelangen, wird ein Schrittwert verwendet. Es ist anzumerken, dass Zeilen im Arbeitsspeicher aufeinanderfolgend gespeichert sein können. Ein schrittweiser Arbeitsspeicherzugriff ermöglicht einen Zugriff auf eine Zeile und danach auf die nächste, wenn die Kachelspeicherung die Zeilenbreite des zugrundeliegenden Arbeitsspeicherarrays nicht abbildet.
• Kachelladevorgänge aus dem und Kachelspeichervorgänge in den Arbeitsspeicher sind üblicherweise schrittweise Zugriffe aus dem Anwendungsarbeitsspeicher auf gepackte Datenzeilen. Beispielhafte TILELOAD- und TILESTORE-Anweisungen oder andere Anweisungsreferenzen auf Anwendungsarbeitsspeicher als ein KACHEL-Operand in Lade-Operationsanweisungen können in einigen Ausführungsformen neu gestartet werden, um (bis zu) 2*Zeilen von Seitenfehlern, nicht maskierte Gleitkommaausnahmen und/oder Unterbrechungen pro Anweisung zu handhaben.
• In (B) ist eine Matrix in einer Kachel gespeichert, die aus einer Vielzahl von Registern besteht, wie gepackten Datenregistern (eine einzelne Anweisung, mehrere Daten (SIMD) oder Vektorregister). In diesem Beispiel ist die Kachel drei physischen Registern überlagert. Üblicherweise werden aufeinanderfolgende Register verwendet, dies ist jedoch nicht notwendig.
• In (C) ist eine Matrix in einer Kachel in einem Nicht-Register-Speicher gespeichert, auf den über einen Fused-Multiply-Accumulate(FMA)-Schaltkreis zugegriffen werden kann, der in Kacheloperationen verwendet wird. Dieser Speicher kann sich innerhalb eines FMA oder daneben befinden. Darüber hinaus kann der Speicher in einigen Ausführungsformen, die unten besprochen werden, für ein Datenelement und nicht für eine ganze Zeile oder Kachel sein.
• Die unterstützten Parameter für die TMMA-Architektur werden über CPUID gemeldet. In einigen Ausführungsformen enthält die Liste der Informationen eine Maximalhöhe und eine maximale SIMD-Dimension. Ein Konfigurieren der TMMA-Architektur erfordert ein Angeben der Dimensionen für jede Kachel, die Elementgröße für jede Kachel und die Palettenkennung. Diese Konfiguration erfolgt durch Ausführen der TILECONFIG-Anweisung.
• Eine erfolgreiche Ausführung einer TILECONFIG-Anweisung ermöglicht nachfolgende TILE-Operationen. Eine TILERELEASEALL-Anweisung löscht die Kachelkonfiguration und deaktiviert die TILE-Operationen (bis die nächste TILECONFIG-Anweisung ausgeführt wird). In einigen Ausführungsformen werden XSAVE, XSTORE usw. bei einem Kontextwechsel unter Verwendung von Kacheln verwendet. In einigen Ausführungsformen werden 2 XCR0-Bits bei XSAVE verwendet, eines für TILECONFIF-Metadaten und ein Bit, das tatsächlichen Kachelnutzlastdaten entspricht.
• TILECONFIG konfiguriert nicht nur die Kachelnutzung, sondern setzt auch eine Zustandsvariable, die anzeigt, dass sich das Programm in einem Bereich mit Code mit konfigurierten Kacheln befindet. Eine Implementierung kann Einschränkungen an anderen Anweisungen auflisten, die mit einem Kachelbereich verwendet werden können, wie zum Beispiel keine Nutzung eines bestehenden Registersatzes usw.
• Ein Verlassen eines Kachelbereichs erfolgt üblicherweise mit der TILERELEASEALL-Anweisung. Sie nimmt keine Parameter an und macht alle Kacheln schnell ungültig (wobei angezeigt wird, dass die Daten nicht mehr gespeichert oder wiederhergestellt werden müssen) und löscht den internen Zustand, der einer Anordnung in einem Kachelbereich entspricht.
• In einigen Ausführungsformen setzen Kacheloperationen alle Zeilen und alle Spalten über die von der Kachelkonfiguration angegebenen Dimensionen hinaus auf null. Kacheloperationen setzen zum Beispiel die Daten über die konfigurierte Spaltenanzahl (unter Berücksichtigung der Größe der Elemente) auf null, während jede Zeile beschrieben wird. Bei 64-Byte-Zeilen und einer mit 10 Zeilen und 12 Spalten konfigurierten Kachel würde eine Operation, die FP32-Elemente schreibt, zum Beispiel jede der ersten 10 Zeilen mit 12*4 Bytes mit Ausgabe-/Ergebnisdaten beschreiben und die restlichen 4*4 Bytes in jeder Zeile auf null setzen. Kacheloperationen setzen auch alle Zeilen nach den ersten 10 konfigurierten Zeilen vollständig auf null. Bei Verwendung von 1K-Kacheln mit 64-Byte-Zeilen würde es 16 Zeilen geben, deshalb würden die letzten 6 Zeilen in diesem Beispiel auch auf null gesetzt.
• In einigen Ausführungsformen setzt eine Kontextwiederherstellung (z. B. XRSTOR) beim Laden von Daten durch, dass die Daten über die für eine Kachel konfigurierten Zeilen hinaus als null beibehalten werden. Falls es keine gültige Konfiguration gibt, werden alle Zeilen auf null gesetzt. Ein XRSTOR der Kacheldaten kann Datenmüll in die über die konfigurierten hinausgehenden Spalten laden. Es sollte für XRSTOR nicht möglich sein, über die konfigurierte Spaltenanzahl hinaus zu löschen, da keine Elementbreite mit der Kachelkonfiguration assoziiert ist.
• Ein Kontextspeichervorgang (z. B. XSAVE) setzt den gesamten TILE-Speicherbereich frei, wenn der Vorgang diesen in den Arbeitsspeicher schreibt. Falls XRSTOR Datenmüll in den ganz rechten Teil einer Kachel geladen hat, werden diese Daten von XSAVE gespeichert. XSAVE schreibt Nullen für Zeilen, die über die für jede Kachel angegebene Anzahl hinausgehen.
• In einigen Ausführungsformen können Kachelanweisungen neu gestartet werden. Die Operationen, die auf den Arbeitsspeicher zugreifen, ermöglichen einen Neustart nach Seitenfehlern. Die rechnerischen Anweisungen, die Gleitkommaoperationen erledigen, ermöglichen auch demaskierte Gleitkommaausnahmen, wobei die Maskierung der Ausnahmen durch ein Steuer- und/oder Statusregister gesteuert wird.
• Um Neustartanweisungen nach Ereignissen zu unterstützen, die bewirken, dass eine Matrix- bzw. Kacheloperation während der Ausführung bricht, speichern die Anweisungen Informationen in den Startregistern, die unten ausführlich besprochen werden.
• II. Systeme für Matrixoperationen (Kacheloperationen)
• Beispielhafte Hardwareunterstützung
• 3 illustriert eine Ausführungsform eines Systems, das einen Beschleuniger für Matrixoperationen (Kacheloperationen) einsetzt. In dieser Illustration kommuniziert ein Hostprozessor/Verarbeitungssystem 301 Befehle 311 (z. B. Matrixmanipulationsoperationen wie arithmetische oder Matrixmanipulationsoperationen oder Lade- und Speicheroperationen) an einen Matrixoperationsbeschleuniger 307. Dies wird jedoch nur zu Zwecken der Diskussion auf diese Weise dargestellt. Wie später ausführlich besprochen, kann dieser Beschleuniger 307 ein Teil eines Verarbeitungskerns sein. Üblicherweise beziehen sich Befehle 311, die Kachelmanipulations-Operatoranweisungen sind, auf Kacheln im Register-Register- („reg-reg“) oder Register-Arbeitsspeicher-Format („reg-mem“). Andere Befehle wie TILESTORE, TILELOAD, TILECONFIG usw. führen keine Datenoperationen an einer Kachel aus. Befehle können decodierte Anweisungen (z. B. Mikro-Ops) oder Makroanweisungen sein, die der Beschleuniger 307 zu handhaben hat.
• In diesem Beispiel ist eine kohärente Arbeitsspeicherschnittstelle 303 so an den Hostprozessor/das Verarbeitungssystem 301 und den Matrixoperationsbeschleuniger 405 gekoppelt, dass diese den Arbeitsspeicher gemeinsam nutzen können. 4 und 5 zeigen verschiedene Ausführungsformen, wie Arbeitsspeicher unter Verwendung eines Beschleunigers für Matrixoperationen gemeinsam genutzt wird. Wie in 4 gezeigt, nutzen der Hostprozessor 401 und die Matrixoperationsbeschleunigerverschaltung 405 den gleichen Arbeitsspeicher 403 gemeinsam. 5 illustriert eine Ausführungsform, bei der der Hostprozessor 501 und der Matrixoperationsbeschleuniger 505 den Arbeitsspeicher nicht gemeinsam nutzen, jedoch jeweils auf den Arbeitsspeicher des anderen zugreifen können. Der Prozessor 501 kann zum Beispiel auf den Kachelarbeitsspeicher 507 zugreifen und seinen Hostarbeitsspeicher 503 wie üblich einsetzen. Gleichermaßen kann der Matrixoperationsbeschleuniger 505 auf den Hostarbeitsspeicher 503 zugreifen, verwendet üblicherweise jedoch seinen eigenen Arbeitsspeicher 507. Es ist anzumerken, dass diese Arbeitsspeicher unterschiedliche Typen sein können.
• In einigen Ausführungsformen enthält der Matrixoperationsbeschleuniger 307 eine Vielzahl von FMAs 309, die an Datenpuffer 305 gekoppelt ist (in einigen Ausführungsformen sind einer oder mehrere dieser Puffer 305 in den FMAs des Rasters gespeichert, wie gezeigt). Die Datenpuffer 305 puffern Kacheln, die aus dem Arbeitsspeicher geladen wurden, und/oder Kacheln, die im Arbeitsspeicher zu speichern sind (z. B. unter Verwendung einer Kachellade- oder Kachelspeicheranweisung). Die Datenpuffer können zum Beispiel eine Vielzahl von Registern sein. Üblicherweise sind diese FMAs als ein Raster von verketteten FMAs 309 angeordnet, die Kacheln lesen und schreiben können. In diesem Beispiel hat der Matrixoperationsbeschleuniger 307 eine Matrixmultiplikationsoperation unter Verwendung der Kacheln T0, T1 und T2 auszuführen. Mindestens eine der Kacheln ist im FMA-Raster 309 untergebracht. In einigen Ausführungsformen sind alle Kacheln in einer Operation im FMA-Raster 309 gespeichert. In anderen Ausführungsformen ist nur eine Teilmenge im FMA-Raster 309 gespeichert. Wie gezeigt ist T1 untergebracht und T0 und T2 sind dies nicht. Es ist anzumerken, dass A, B und C die Matrizen dieser Kacheln bezeichnen, die den gesamten Platz der Kachel einnehmen können oder auch nicht.
• 6 illustriert eine Ausführungsform einer Matrixmultiplikations-Akkumulationsoperation unter Verwendung von Kacheln („TMMA“).
• Die Zeilenanzahl in der Matrix (KACHEL A 601) stimmt mit der Anzahl von seriellen (verketteten) FMAs überein, die die Latenz der Berechnung umfassen. Eine Implementierung kann frei auf einem Raster mit kleinerer Höhe umlaufen, aber die Berechnung bleibt die gleiche.
• Der Quellen-/Zielvektor stammt von einer Kachel mit N Zeilen (KACHEL C 605) und das Raster von FMAs 611 führt N Vektor-Matrix-Operationen durch, die in einer vollständigen Anweisung resultieren, die eine Matrixmultiplikation von Kacheln durchführt. Kachel B 603 ist die andere Vektorquelle und liefert in jeder Phase „Übertragungs“-Begriffe an die FMAs.
• Im Betrieb sind die (in einer Kachel B 603 gespeicherten) Elemente der Matrix B in einigen Ausführungsformen über das rechteckige Raster der FMAs verteilt. Die (in Kachel A 601 gespeicherte) Matrix B weist ihre Elemente einer Zeile transponiert auf, um mit der Spaltendimension des rechteckigen Rasters der FMAs übereinzustimmen. An jedem FMA im Raster wird ein Element von A und B multipliziert und zum (aus oben) einlaufenden Summanden addiert und die auslaufende Summe wird an die nächste Zeile von FMAs (oder die endgültige Ausgabe) weitergegeben.
• Die Latenz eines einzelnen Schritts ist proportional zu K (Zeilenhöhe der Matrix B) und abhängige TMMAs weisen üblicherweise ausreichende Quellen-Ziel-Zeilen (entweder in einer einzigen Kachel oder über Kacheln hinweg) auf, um diese Latenz zu verbergen. Eine Implementierung kann auch die SIMD-Dimension (die Dimension des gepackten Datenelements) M (Zeilenhöhe der Matrix A) über Zeitschritte aufteilen, aber dies ändert einfach die Konstante, mit der K multipliziert ist. Wenn ein Programm ein kleineres K als das vom TMACC spezifizierte Maximum angibt, kann eine Implementierung dieses durch „Maskierung“ oder „frühe Ausgaben“ frei implementieren.
• Die Latenz einer gesamten TMMA ist zu N*K proportional. Die Wiederholrate ist zu N proportional. Die Anzahl von MACs pro TMMA-Anweisung beträgt N*K*M.
• 7 illustriert eine Ausführungsform einer Teilmenge der Ausführung einer Iteration einer verketteten Fused-Multiply-Accumulate-Anweisung. Insbesondere veranschaulicht dies eine Ausführungsverschaltung einer Iteration einer gepackten Datenelementposition des Ziels. In dieser Ausführungsform operiert die verkettete Fused-Multiply-Accumulate an vorzeichenbehafteten Quellen, wobei der Akkumulator die 2-fache Größe der Eingabedaten aufweist.
• Eine erste vorzeichenbehaftete Quelle (Quelle 1 701) und eine zweite vorzeichenbehaftete Quelle (Quelle 2 703) weisen jeweils vier gepackte Datenelemente auf. Jedes dieser gepackten Datenelemente speichert vorzeichenbehaftete Daten wie Gleitkommadaten. Eine dritte vorzeichenbehaftete Quelle (Quelle 3 709) weist zwei gepackte Datenelemente auf, von denen jedes vorzeichenbehaftete Daten speichert. Die Größen der ersten und der zweiten vorzeichenbehafteten Quelle 701 und 703 sind die Hälfte der dritten vorzeichenbehafteten Quelle (Anfangswert oder vorangehendes Ergebnis) 709. Die erste und die zweite vorzeichenbehaftete Quelle 701 und 703 könnten zum Beispiel gepackte 32-Bit-Datenelemente (z. B. Gleitkomma mit einfacher Genauigkeit) aufweisen, während die dritte vorzeichenbehaftete Quelle 709 gepackte 64-Bit-Datenelemente (z. B. Gleitkomma mit doppelter Genauigkeit) aufweisen könnte.
• In dieser Illustration sind nur die zwei höchstwertigen gepackten Datenelementpositionen der ersten und der zweiten vorzeichenbehafteten Quelle 701 und 703 und die höchstwertige gepackte Datenelementposition der dritten vorzeichenbehafteten Quelle 709 gezeigt. Natürlich würden die anderen gepackten Datenelementpositionen ebenfalls verarbeitet werden.
• Wie illustriert werden gepackte Datenelemente in Paaren verarbeitet. Die Daten der höchstwertigen Positionen der gepackten Datenelemente der ersten und der zweiten vorzeichenbehafteten Quelle 701 und 703 werden zum Beispiel unter Verwendung eines Multiplikationsschaltkreises 705 multipliziert und die Daten der nächsthöchstwertigen Positionen der gepackten Datenelemente der ersten und der zweiten vorzeichenbehafteten Quelle 701 und 703 werden unter Verwendung eines Multiplikationsschaltkreises 707 multipliziert. In einigen Ausführungsformen werden diese Multiplikationsschaltkreise 705 und 707 für andere Positionen der gepackten Datenelemente wiederverwendet. In anderen Ausführungsformen werden zusätzliche Multiplikationsschaltkreise verwendet, sodass die gepackten Datenelemente parallel verarbeitet werden. In einigen Kontexten erfolgt eine parallele Ausführung unter Verwendung von Bahnen, die die Größe der dritten vorzeichenbehafteten Quelle 709 haben. Die Ergebnisse jeder der Multiplikationen werden unter Verwendung von Additionsverschaltung 711 addiert.
• Das Ergebnis der Addition der Ergebnisse der Multiplikationen wird zu den Daten der höchstwertigen Position der gepackten Datenelemente der vorzeichenbehafteten Quelle 3 709 (unter Verwendung einer anderen Additionseinheit 713 oder der gleichen Additionseinheit 711) addiert.
• Schließlich wird das Ergebnis der zweiten Addition entweder im vorzeichenbehafteten Ziel 715 in einer gepackten Datenelementposition gespeichert, die der gepackten Datenelementposition entspricht, die aus der vorzeichenbehafteten dritten Quelle 709 verwendet wurde, oder an die nächste Iteration weitergeleitet, falls es eine gibt. In einigen Ausführungsformen wird eine Schreibmaske auf diese Speicherung angewandt, sodass, falls eine entsprechende Schreibmaske (ein entsprechendes Bit) gesetzt ist, eine Speicherung erfolgt, und falls sie (es) nicht gesetzt ist, erfolgt keine Speicherung.
• 8 illustriert eine Ausführungsform einer Teilmenge der Ausführung einer Iteration einer verketteten Fused-Multiply-Accumulate-Anweisung. Insbesondere veranschaulicht dies eine Ausführungsverschaltung einer Iteration einer gepackten Datenelementposition des Ziels. In dieser Ausführungsform operiert die verkettete Fused-Multiply-Accumulate an vorzeichenbehafteten Quellen, wobei der Akkumulator die 2-fache Größe der Eingabedaten aufweist.
• Eine erste vorzeichenbehaftete Quelle (Quelle 1 801) und eine zweite vorzeichenbehaftete Quelle (Quelle 2 803) weisen jeweils vier gepackte Datenelemente auf. Jedes dieser gepackten Datenelemente speichert vorzeichenbehaftete Daten wie ganzzahlige Daten. Eine dritte vorzeichenbehaftete Quelle (Quelle 3 809) weist zwei gepackte Datenelemente auf, von denen jedes vorzeichenbehaftete Daten speichert. Die Größen der ersten und der zweiten vorzeichenbehafteten Quelle 801 und 803 sind die Hälfte der dritten vorzeichenbehafteten Quelle 809. Die erste und die zweite vorzeichenbehaftete Quelle 801 und 803 könnten zum Beispiel gepackte 32-Bit-Datenelemente (z. B. Gleitkomma mit einfacher Genauigkeit) aufweisen, die dritte vorzeichenbehaftete Quelle 809 könnte gepackte 64-Bit-Datenelemente (z. B. Gleitkomma mit doppelter Genauigkeit) aufweisen.
• In dieser Illustration sind nur die zwei höchstwertigen gepackten Datenelementpositionen der ersten und der zweiten vorzeichenbehafteten Quelle 801 und 803 und die höchstwertige gepackte Datenelementposition der dritten vorzeichenbehafteten Quelle 809 gezeigt. Natürlich würden die anderen gepackten Datenelementpositionen ebenfalls verarbeitet werden.
• Wie illustriert werden gepackte Datenelemente in Paaren verarbeitet. Die Daten der höchstwertigen Positionen der gepackten Datenelemente der ersten und der zweiten vorzeichenbehafteten Quelle 801 und 803 werden zum Beispiel unter Verwendung eines Multiplikationsschaltkreises 805 multipliziert und die Daten der nächsthöchstwertigen Positionen der gepackten Datenelemente der ersten und der zweiten vorzeichenbehafteten Quelle 801 und 803 werden unter Verwendung eines Multiplikationsschaltkreises 807 multipliziert. In einigen Ausführungsformen werden diese Multiplikationsschaltkreise 805 und 807 für andere Positionen der gepackten Datenelemente wiederverwendet. In anderen Ausführungsformen werden zusätzliche Multiplikationsschaltkreise verwendet, sodass die gepackten Datenelemente parallel verarbeitet werden. In einigen Kontexten erfolgt eine parallele Ausführung unter Verwendung von Bahnen, die die Größe der dritten vorzeichenbehafteten Quelle (des Anfangswerts oder des Ergebnisses der vorherigen Iteration) 809 haben. Die Ergebnisse jeder der Multiplikationen werden unter Verwendung von Additions-/Sättigungsverschaltung 813 zur vorzeichenbehafteten dritten Quelle 809 addiert.
• Die Additions-/Sättigungsverschaltung (Akkumulatorverschaltung) 813 bewahrt ein Vorzeichen eines Operanden, wenn die Addition einen Wert ergibt, der zu groß ist. Insbesondere tritt eine Sättigungsauswertung am Ergebnis mit unendlicher Genauigkeit zwischen der Mehrwegeaddition und dem Schreibvorgang in das Ziel oder der nächsten Iteration ein. Wenn der Akkumulator 813 vom Gleitkommatyp ist und die Eingabeterme ganzzahlig sind, werden die Produktsumme und der Eingabewert in den Gleitkommaakkumulator in Werte mit unendlicher Genauigkeit (Festkommazahlen aus Hunderten von Bits) umgewandelt, die Addition der Multiplikationsergebnisse und der dritten Eingabe wird durchgeführt und eine einzige Rundung auf den tatsächlichen Akkumulatortyp wird durchgeführt.
• Eine vorzeichenlose Sättigung bedeutet, dass die Ausgabewerte auf eine vorzeichenlose Maximalzahl für diese Elementbreite (alle 1) beschränkt sind. Eine vorzeichenbehaftete Sättigung bedeutet, dass ein Wert darauf beschränkt wird, dass er im Bereich zwischen einer negativen Minimalzahl und einer positiven Maximalzahl für diese Elementbreite liegt (zum Beispiel reicht der Bereich für Bytes von -128 (= -2^7) bis 127(= 2^7-1)).
• Das Ergebnis der Addition und der Sättigungsprüfung wird im vorzeichenbehafteten Ziel 815 in einer gepackten Datenelementposition gespeichert, die der gepackten Datenelementposition entspricht, die aus der vorzeichenbehafteten dritten Quelle 809 verwendet wurde, oder an die nächste Iteration weitergeleitet, falls es eine gibt. In einigen Ausführungsformen wird eine Schreibmaske auf diese Speicherung angewandt, sodass, falls eine entsprechende Schreibmaske (ein entsprechendes Bit) gesetzt ist, eine Speicherung erfolgt, und falls sie (es) nicht gesetzt ist, erfolgt keine Speicherung.
• 9 illustriert eine Ausführungsform einer Teilmenge der Ausführung einer Iteration einer verketteten Fused-Multiply-Accumulate-Anweisung. Insbesondere veranschaulicht dies eine Ausführungsverschaltung einer Iteration einer gepackten Datenelementposition des Ziels. In dieser Ausführungsform operiert die verkettete Fused-Multiply-Accumulate an einer vorzeichenbehafteten Quelle und an einer vorzeichenlosen Quelle, wobei der Akkumulator die 4-fache Größe der Eingabedaten aufweist.
• Eine erste vorzeichenbehaftete Quelle (Quelle 1 901) und eine zweite vorzeichenlose Quelle (Quelle 2 903) weisen jeweils vier gepackte Datenelemente auf. Jedes dieser gepackten Datenelemente weist Daten wie Gleitkomma- oder ganzzahlige Daten auf. Eine dritte vorzeichenbehaftete Quelle (Anfangswert oder Ergebnis 915) weist ein gepacktes Datenelement auf, das vorzeichenbehaftete Daten speichert. Die Größen der ersten und der zweiten Quelle 901 und 903 sind ein Viertel der dritten vorzeichenbehafteten Quelle 915. Die erste und die zweite Quelle 901 und 903 könnten zum Beispiel gepackte 16-Bit-Datenelemente (z. B. ein Wort) aufweisen und die dritte vorzeichenbehaftete Quelle 915 könnte gepackte 64-Bit-Datenelemente (z. B. Gleitkomma mit doppelter Genauigkeit oder ganzzahlige 64-Bit-Zahl) aufweisen.
• In dieser Illustration sind die vier höchstwertigen gepackten Datenelementpositionen der ersten und der zweiten Quelle 901 und 903 und die höchstwertige gepackte Datenelementposition der dritten vorzeichenbehafteten Quelle 915 gezeigt. Natürlich würden die anderen gepackten Datenelementpositionen ebenfalls verarbeitet werden, falls es sie gibt.
• Wie illustriert werden gepackte Datenelemente in Vierergruppen verarbeitet. Die Daten der höchstwertigen Positionen der gepackten Datenelemente der ersten und der zweiten Quelle 901 und 903 werden zum Beispiel unter Verwendung eines Multiplikationsschaltkreises 907 multipliziert, Daten der nächsthöchstwertigen Positionen der gepackten Datenelemente der ersten und der zweiten Quelle 901 und 903 werden unter Verwendung eines Multiplikationsschaltkreises 907 multipliziert, Daten der dritthöchstwertigen Positionen der gepackten Datenelemente der ersten und der zweiten Quelle 901 und 903 werden unter Verwendung eines Multiplikationsschaltkreises 909 multipliziert und Daten der niedrigstwertigen Positionen der gepackten Datenelemente der ersten und der zweiten Quelle 901 und 903 werden unter Verwendung eines Multiplikationsschaltkreises 911 multipliziert. In einigen Ausführungsformen werden die vorzeichenbehafteten Datenelemente der ersten Quelle 901 vor den Multiplikationen mit einem Vorzeichen erweitert und die vorzeichenlosen gepackten Datenelemente der zweiten Quelle 903 werden mit null erweitert.
• In einigen Ausführungsformen werden diese Multiplikationsschaltkreise 905-911 für andere Positionen der gepackten Datenelemente wiederverwendet. In anderen Ausführungsformen werden zusätzliche Multiplikationsschaltkreise verwendet, sodass die gepackten Datenelemente parallel verarbeitet werden. In einigen Kontexten erfolgt eine parallele Ausführung unter Verwendung von Bahnen, die die Größe der dritten vorzeichenbehafteten Quelle 915 haben. Die Ergebnisse jeder der Multiplikationen werden unter Verwendung von Additionsverschaltung 911 addiert.
• Das Ergebnis der Addition der Ergebnisse der Multiplikationen wird zu den Daten der höchstwertigen Position der gepackten Datenelemente der vorzeichenbehafteten Quelle 3 915 (unter Verwendung einer anderen Additionseinheit 913 oder der gleichen Additionseinheit 911) addiert.
• Schließlich wird das Ergebnis 919 der zweiten Addition entweder im vorzeichenbehafteten Ziel in einer gepackten Datenelementposition gespeichert, die der gepackten Datenelementposition entspricht, die aus der vorzeichenbehafteten dritten Quelle 915 verwendet wurde, oder an die nächste Iteration weitergeleitet. In einigen Ausführungsformen wird eine Schreibmaske auf diese Speicherung angewandt, sodass, falls eine entsprechende Schreibmaske (ein entsprechendes Bit) gesetzt ist, eine Speicherung erfolgt, und falls sie (es) nicht gesetzt ist, erfolgt keine Speicherung.
• 10 illustriert eine Ausführungsform einer Teilmenge der Ausführung einer Iteration einer verketteten Fused-Multiply-Accumulate-Anweisung. Insbesondere veranschaulicht dies eine Ausführungsverschaltung einer Iteration einer gepackten Datenelementposition des Ziels. In dieser Ausführungsform operiert die verkettete Fused-Multiply-Accumulate an einer vorzeichenbehafteten Quelle und an einer vorzeichenlosen Quelle, wobei der Akkumulator die 4-fache Größe der Eingabedaten aufweist.
• Eine erste vorzeichenbehaftete Quelle (Quelle 1 1001) und eine zweite vorzeichenlose Quelle (Quelle 2 1003) weisen jeweils vier gepackte Datenelemente auf. Jedes dieser gepackten Datenelemente speichert Daten wie Gleitkomma- oder ganzzahlige Daten. Eine dritte vorzeichenbehaftete Quelle (Anfangswert oder vorangehendes Ergebnis 1015) weist ein gepacktes Datenelement auf, das vorzeichenbehaftete Daten speichert. Die Größen der ersten und der zweiten Quelle 1001 und 1003 sind ein Viertel der dritten vorzeichenbehafteten Quelle 1015. Die erste und die zweite Quelle 1001 und 1003 könnten zum Beispiel gepackte 16-Bit-Datenelemente (z. B. ein Wort) aufweisen und die dritte vorzeichenbehaftete Quelle 1015 könnte gepackte 64-Bit-Datenelemente (z. B. Gleitkomma mit doppelter Genauigkeit oder ganzzahlige 64-Bit-Zahl) aufweisen.
• In dieser Illustration sind die vier höchstwertigen gepackten Datenelementpositionen der ersten und der zweiten Quelle 1001 und 1003 und die höchstwertige gepackte Datenelementposition der dritten vorzeichenbehafteten Quelle 1015 gezeigt. Natürlich würden die anderen gepackten Datenelementpositionen ebenfalls verarbeitet werden, falls es sie gibt.
• Wie illustriert werden gepackte Datenelemente in Vierergruppen verarbeitet. Die Daten der höchstwertigen Positionen der gepackten Datenelemente der ersten und der zweiten Quelle 1001 und 1003 werden zum Beispiel unter Verwendung eines Multiplikationsschaltkreises 1007 multipliziert, Daten der nächsthöchstwertigen Positionen der gepackten Datenelemente der ersten und der zweiten Quelle 1001 und 1003 werden unter Verwendung eines Multiplikationsschaltkreises 1007 multipliziert, Daten der dritthöchstwertigen Positionen der gepackten Datenelemente der ersten und der zweiten Quelle 1001 und 1003 werden unter Verwendung eines Multiplikationsschaltkreises 1009 multipliziert und Daten der niedrigstwertigen Positionen der gepackten Datenelemente der ersten und der zweiten Quelle 1001 und 1003 werden unter Verwendung eines Multiplikationsschaltkreises 1011 multipliziert. In einigen Ausführungsformen werden die vorzeichenbehafteten Datenelemente der ersten Quelle 1001 vor den Multiplikationen mit einem Vorzeichen erweitert und die vorzeichenlosen gepackten Datenelemente der zweiten Quelle 1003 werden mit null erweitert.
• In einigen Ausführungsformen werden diese Multiplikationsschaltkreise 1005-1011 für andere Positionen der gepackten Datenelemente wiederverwendet. In anderen Ausführungsformen werden zusätzliche Multiplikationsschaltkreise verwendet, sodass die gepackten Datenelemente parallel verarbeitet werden. In einigen Kontexten erfolgt eine parallele Ausführung unter Verwendung von Bahnen, die die Größe der dritten vorzeichenbehafteten Quelle 1015 haben. Das Ergebnis der Addition der Ergebnisse der Multiplikationen wird zu den Daten der höchstwertigen Position der gepackten Datenelemente der vorzeichenbehafteten Quelle 3 1015 unter Verwendung der Additions-/Sättigungsverschaltung 1013 addiert.
• Die Additions-/Sättigungsverschaltung (Akkumulatorverschaltung) 1013 bewahrt ein Vorzeichen eines Operanden, wenn die Addition einen Wert ergibt, der für eine vorzeichenbehaftete Sättigung zu groß oder zu klein ist. Insbesondere tritt eine Sättigungsauswertung am Ergebnis mit unendlicher Genauigkeit zwischen der Mehrwegeaddition und dem Schreibvorgang in das Ziel ein. Wenn der Akkumulator 1013 vom Gleitkommatyp ist und die Eingabeterme ganzzahlig sind, werden die Produktsumme und der Eingabewert in den Gleitkommaakkumulator in Werte mit unendlicher Genauigkeit (Festkommazahlen aus Hunderten von Bits) umgewandelt, die Addition der Multiplikationsergebnisse und der dritten Eingabe wird durchgeführt und eine einzige Rundung auf den tatsächlichen Akkumulatortyp wird durchgeführt.
• Das Ergebnis 1019 der Addition und der Sättigungsprüfung wird im vorzeichenbehafteten Ziel in einer gepackten Datenelementposition gespeichert, die der gepackten Datenelementposition entspricht, die aus der vorzeichenbehafteten dritten Quelle 1015 verwendet wurde, oder an die nächste Iteration weitergeleitet. In einigen Ausführungsformen wird eine Schreibmaske auf diese Speicherung angewandt, sodass, falls eine entsprechende Schreibmaske (ein entsprechendes Bit) gesetzt ist, eine Speicherung erfolgt, und falls sie (es) nicht gesetzt ist, erfolgt keine Speicherung.
• 11 illustriert SIMD-Implementierungen mit einer zu einer Zweierpotenz bemessenen Größe nach einer Ausführungsform, wobei die Akkumulatoren Eingabegrößen verwenden, die größer als die Eingaben in die Multiplikatoren sind. Es ist anzumerken, dass die Quelle (für die Multiplikatoren) und die Akkumulatorwerte vorzeichenbehaftete oder vorzeichenlose Werte sein können. Tabelle 1101 veranschaulicht verschiedene Konfigurationen für einen Akkumulator mit 2X-Eingabegrößen (anders ausgedrückt ist der Akkumulatoreingabewert das Doppelte der Größe der Größen der gepackten Datenelemente der Quellen). Für Quellen mit Bytegröße verwendet der Akkumulator Wort- oder Gleitkommawerte mit halber Genauigkeit (HPFP), die eine Größe von 16 Bit aufweisen. Für Quellen mit Wortgröße verwendet der Akkumulator ganzzahlige 32-Bit- oder Gleitkommawerte mit einfacher Genauigkeit (SPFP), die eine Größe von 32 Bit aufweisen. Für Quellen mit SPFP- oder 32-Bit-Ganzzahlgröße verwendet der Akkumulator 64-Ganzzahl- oder Gleitkommawerte mit doppelter Genauigkeit (DPFP), die eine Größe von 64 Bit aufweisen.
• Tabelle 1103 veranschaulicht verschiedene Konfigurationen für einen Akkumulator mit 4X-Eingabegrößen (anders ausgedrückt ist der Akkumulatoreingabewert das Vierfache der Größe der Größen der gepackten Datenelemente der Quellen). Für Quellen mit Bytegröße verwendet der Akkumulator ganzzahlige 32-Bit- oder Gleitkommawerte mit einfacher Genauigkeit (SPFP), die eine Größe von 32 Bit aufweisen. Für Quellen mit Wortgröße verwendet der Akkumulator ganzzahlige 64-Bit- oder Gleitkommawerte mit doppelter Genauigkeit (DPFP), die in einigen Ausführungsformen eine Größe von 64 Bit aufweisen.
• Tabelle 1105 veranschaulicht eine Konfiguration für einen Akkumulator mit 8X-Eingabegrößen (anders ausgedrückt ist der Akkumulatoreingabewert das Achtfache der Größe der Größen der gepackten Datenelemente der Quellen). Für Quellen mit Bytegröße verwendet der Akkumulator 64-Bit-Ganzzahlen.
• Wie oben erwähnt kann eine Matrixoperationsverschaltung in einem Kern oder als ein externer Beschleuniger enthalten sein. 12 illustriert eine Ausführungsform eines Systems, das eine Matrixoperationsverschaltung einsetzt. In dieser Illustration ist eine Vielzahl von Entitäten mit einer Ringverbindung 1245 gekoppelt.
• Eine Vielzahl von Kernen 1201, 1203, 1205 und 1207 bietet Unterstützung für nicht auf Kacheln basierende Anweisungen. In einigen Ausführungsformen ist die Matrixoperationsverschaltung in einem Kern 1203 vorgesehen und in anderen Ausführungsformen kann auf die Matrixoperationsverschaltungen 1211 und 1213 von der Ringverbindung 1245 zugegriffen werden.
• Zusätzlich sind ein oder mehrere Arbeitsspeichersteuerungen 1223-1225 vorgesehen, um im Auftrag der Kerne und/oder der Matrixoperationsverschaltung mit den Arbeitsspeichern 1233 und 1231 zu kommunizieren.
• 13 illustriert eine Ausführungsform einer Prozessorkern-Pipeline, die Matrixoperationen unter Verwendung von Kacheln unterstützt. Eine Verzweigungsvorhersage- und Decodierverschaltung 1303 führt eine Verzweigungsvorhersage von Anweisungen, Decodierung von Anweisungen und/oder beides von im Anweisungsspeicher 1301 gespeicherten Anweisungen durch. Hierin ausführlich besprochene Anweisungen können beispielsweise im Anweisungsspeicher gespeichert sein. In einigen Implementierungen wird eine getrennte Verschaltung für die Verzweigungsvorhersage verwendet und in einigen Ausführungsformen werden zumindest einige Anweisungen in eine oder mehrere Mikrooperationen, Mikrocode-Einstiegspunkte, Mikroanweisungen, andere Anweisungen oder andere Steuersignale unter Verwendung von Mikrocode 1305 verwendet. Die Verzweigungsvorhersage- und Decodierverschaltung 1303 kann unter Verwendung verschiedener unterschiedlicher Mechanismen implementiert werden. Beispiele geeigneter Mechanismen enthalten Nachschlagetabellen, Hardwareimplementierungen, programmierbare Logikarrays (PLAs), schreibgeschützte Mikrocode-Arbeitsspeicher (Mikrocode-ROMs) usw., sind jedoch nicht darauf beschränkt.
• Die Verzweigungsvorhersage- und Decodierverschaltung 1303 ist an eine Umbenennungs-/Zuteilungsverschaltung 1307 gekoppelt, die in einigen Ausführungsformen an eine Planungsverschaltung 1309 gekoppelt ist. In einigen Ausführungsformen stellen diese Schaltkreise eine Registerumbenennungs-, Registerzuteilungs- und/oder Planungsfunktionalität durch Durchführen eines oder mehrerer von Folgendem bereit: 1) Umbenennen von Werten logischer Operanden in Werte physischer Operanden (z. B. in einigen Ausführungsformen eine Registeraliastabelle), 2) Zuordnen von Statusbits und -flags zur decodierten Anweisung und 3) Planen der decodierten Anweisung zur Ausführung auf eine Ausführungsverschaltung aus einem Anweisungspool (z. B. in einigen Ausführungsformen unter Verwendung einer Reservierstation) .
• Die Planungsverschaltung 1309 repräsentiert eine beliebige Anzahl verschiedener Planer, einschließlich Reservierstationen, zentrale Anweisungsfenster usw. Die Planungseinheit(en)-Planungsverschaltung 1309 ist an (eine) physische Registerdatei(en) 1315 gekoppelt oder enthält eine solche. Jede der physischen Registerdatei(en) 1315 repräsentiert eine oder mehrere physische Registerdateien, von denen verschiedene einen oder mehrere verschiedene Datentypen speichern, wie skalare ganze Zahl, skalares Gleitkomma, gepackte ganze Zahl, gepacktes Gleitkomma, vektorielle ganze Zahl, vektorielles Gleitkomma, Status (z. B. einen Anweisungszeiger, der die Adresse der nächsten auszuführenden Anweisung ist), Kacheln usw. In einer Ausführungsform umfasst bzw. umfassen die physische(n) Registerdatei(en) 1315 Vektorregisterverschaltung, Schreibmaskenregisterverschaltung und Skalarregisterverschaltung. Diese Registerschaltkreise können architektonische Vektorregister, Vektormaskenregister und Universalregister bereitstellen. Die physische(n) Registerdatei(en) 1315 wird bzw. werden von einem Stilllegungsschaltkreis 1317 überlappt, um verschiedene Arten zu illustrieren, auf die eine Registerumbenennung und Out-of-Order-Ausführung implementiert werden können (z. B. unter Verwendung eines Umordnungspuffers bzw. von Umordnungspuffern und (einer) Stilllegungsregisterdatei(en); unter Verwendung einer bzw. von zukünftigen Datei(en), eines Verlaufspuffers bzw. von Verlaufspuffern und einer Stilllegungsregisterdatei bzw. von Stilllegungsregisterdateien; unter Verwendung einer Registerabbildung und eines Pools von Registern; usw.). Der Stilllegungsschaltkreis 1317 und die physische(n) Registerdatei(en) 1315 sind an den bzw. die Ausführungsschaltkreis(e) 1311 gekoppelt.
• Während Registerumbenennen im Kontext einer Out-of-Order-Ausführung beschrieben wird, sollte klar sein, dass das Registerumbenennen in einer In-Order-Architektur verwendet werden kann. Während die illustrierte Ausführungsform des Prozessors auch separate Anweisungs- und Datenzwischenspeichereinheiten und eine gemeinsam genutzte L2-Zwischenspeichereinheit enthalten kann, können alternative Ausführungsformen einen einzigen internen Zwischenspeicher für sowohl Anweisungen als auch Daten aufweisen, wie zum Beispiel einen internen Level-1(L1)-Zwischenspeicher oder mehrere Levels von internem Zwischenspeicher. In manchen Ausführungsformen kann das System eine Kombination eines internen Zwischenspeicher und eines externen Zwischenspeicher enthalten, der extern zum Kern und/oder zum Prozessor ist. Alternativ kann der gesamte Zwischenspeicher extern zum Kern und/oder zum Prozessor sein.
• Die Ausführungsverschaltung 1311 einen Satz von einem oder mehreren Ausführungsschaltkreisen 1321, 1323 und 1327 und einen Satz von einem oder mehreren Arbeitsspeicherzugriffsschaltkreisen 1325. Die Ausführungsschaltkreise 1321, 1323 und 1327 führen verschiedene Operationen (z. B. Verschiebungen, Addition, Subtraktion, Multiplikation) und an verschiedenen Datentypen (z. B. skalares Gleitkomma, gepackte ganze Zahl, gepacktes Gleitkomma, vektorielle ganze Zahl, vektorielles Gleitkomma) durch. Während manche Ausführungsformen eine Anzahl von Ausführungseinheiten enthalten können, die spezifischen Funktionen oder Funktionssätzen gewidmet sind, können andere Ausführungsformen nur eine Ausführungseinheit oder mehrere Ausführungseinheiten enthalten, die alle alle Funktionen durchführen. Die Skalarverschaltung 1321 führt skalare Operationen durch, die Vektor-/SIMD-Verschaltung 1323 führt Vektor-/SIMD-Operationen durch und die Matrixoperationsverschaltung 1327 führt die hierin ausführlich beschriebenen Matrixoperationen (Kacheloperationen) durch.
• Beispielsweise kann die beispielhaften Registerumbenennungs-, Out-of-Order-Ausgabe-/Ausführungskernarchitektur eine Pipeline folgendermaßen implementieren: 1) ein Anweisungsabrufschaltkreis führt Abruf- und Längendecodierphasen durch; 2) die Verzweigungs- und Decodierverschaltung 1303 führt eine Decodierphase durch; 3) die Umbenennungs-/Zuordnungsverschaltung 1307 führt eine Zuordnungsphase und eine Umbenennungsphase durch; 4) die Zeitplanungsverschaltung 1309 führt eine Zeitplanungsphase durch; 5) eine physische Registerdatei bzw. physische Registerdateien (die an die Planungsverschaltung 1307 und die Umbenennungs-/Zuordnungsverschaltung 1307 gekoppelt ist bzw. sind oder in diesen enthalten ist bzw. sind) und eine Arbeitsspeichereinheit führen eine Registerlese-/Arbeitsspeicherlesephase durch; die Ausführungsverschaltung 1311 führt eine Ausführungsphase durch; 6) eine Speichereinheit und die physische(n) Registerdateieinheit(en) führen eine Zurückschreib-/Speicherschreibphase durch; 7) verschiedene Einheiten können an der Ausnahmebehandlungsphase beteiligt sein; und 8) eine Stilllegungseinheit und die physische(n) Registerdateieinheit(en) führen eine Festschreibphase durch.
• Der Kern kann eine oder mehrere Anweisungssätze unterstützen (z. B. den x86-Anweisungssatz (mit einigen Erweiterungen, die mit neueren Versionen hinzugefügt wurden); den MIPS-Anweisungssatz von MIPS Technologies in Sunnyvale, CA; den ARM-Anweisungssatz (mit optionalen zusätzlichen Erweiterungen wie NEON) von ARM Holdings in Sunnyvale, CA), die die hierin beschriebene(n) Anweisung(en) enthalten. In einer Ausführungsform enthält der Kern 1390 Logik, um eine gepackte Datenanweisungssatzerweiterung (z. B. AVX1, AVX2) zu unterstützen, wodurch erlaubt wird, dass die von vielen Multimedia-Anwendungen verwendeten Operationen unter Verwendung von gepackten Daten durchgeführt werden.
• Es sollte klar sein, dass der Kern Multithreading (Ausführen von zwei oder mehr parallelen Sätzen von Operationen oder Threads) unterstützen kann und dies auf vielfältige Weise tun kann, einschließlich Sliced-Multithreading, simultanes Multithreading (wobei ein einziger physischer Kern jedem der Threads, die der physische Kern simultan nebenläufig ausführt, einen logischen Kern bereitstellt) oder eine Kombination davon (z. B. Zeitscheiben-Abruf und -Decodierung und danach simultanes Multithreading wie in der Intel®-Hyperthreading-Technologie).
• 14 illustriert eine Ausführungsform einer Prozessorkern-Pipeline, die Matrixoperationen unter Verwendung von Kacheln unterstützt. Eine Verzweigungsvorhersage- und Decodierverschaltung 1403 führt eine Verzweigungsvorhersage von Anweisungen, Decodierung von Anweisungen und/oder beides von im Anweisungsspeicher 1401 gespeicherten Anweisungen durch. Hierin ausführlich besprochene Anweisungen können beispielsweise im Anweisungsspeicher gespeichert sein. In einigen Implementierungen wird eine getrennte Verschaltung für die Verzweigungsvorhersage verwendet und in einigen Ausführungsformen werden zumindest einige Anweisungen in eine oder mehrere Mikrooperationen, Mikrocode-Einstiegspunkte, Mikroanweisungen, andere Anweisungen oder andere Steuersignale unter Verwendung von Mikrocode 1405 verwendet. Die Verzweigungsvorhersage- und Decodierverschaltung 1403 kann unter Verwendung verschiedener unterschiedlicher Mechanismen implementiert werden. Beispiele geeigneter Mechanismen enthalten Nachschlagetabellen, Hardwareimplementierungen, programmierbare Logikarrays (PLAs), schreibgeschützte Mikrocode-Arbeitsspeicher (Mikrocode-ROMs) usw., sind jedoch nicht darauf beschränkt.
• Die Verzweigungsvorhersage- und Decodierverschaltung 1403 ist an eine Umbenennungs-/Zuteilungsverschaltung 1407 gekoppelt, die in einigen Ausführungsformen an eine Planungsverschaltung 1409 gekoppelt ist. In einigen Ausführungsformen stellen diese Schaltkreise eine Registerumbenennungs-, Registerzuteilungs- und/oder Planungsfunktionalität durch Durchführen eines oder mehrerer von Folgendem bereit: 1) Umbenennen von Werten logischer Operanden in Werte physischer Operanden (z. B. in einigen Ausführungsformen eine Registeraliastabelle), 2) Zuordnen von Statusbits und - flags zur decodierten Anweisung und 3) Planen der decodierten Anweisung zur Ausführung auf eine Ausführungsverschaltung aus einem Anweisungspool (z. B. in einigen Ausführungsformen unter Verwendung einer Reservierstation) .
• Die Planungsverschaltung 1409 repräsentiert eine beliebige Anzahl verschiedener Planer, einschließlich Reservierstationen, zentrale Anweisungsfenster usw. Die Planungseinheit(en)-Planungsverschaltung 1409 ist an (eine) physische Registerdatei(en) 1415 gekoppelt oder enthält eine solche. Jede der physischen Registerdatei(en) 1415 repräsentiert eine oder mehrere physische Registerdateien, von denen verschiedene einen oder mehrere verschiedene Datentypen speichern, wie skalare ganze Zahl, skalares Gleitkomma, gepackte ganze Zahl, gepacktes Gleitkomma, vektorielle ganze Zahl, vektorielles Gleitkomma, Status (z. B. einen Anweisungszeiger, der die Adresse der nächsten auszuführenden Anweisung ist), Kacheln usw. In einer Ausführungsform umfasst bzw. umfassen die physische(n) Registerdatei(en) 1415 Vektorregisterverschaltung, Schreibmaskenregisterverschaltung und Skalarregisterverschaltung. Diese Registerschaltkreise können architektonische Vektorregister, Vektormaskenregister und Universalregister bereitstellen. Die physische(n) Registerdatei(en) 1415 wird bzw. werden von einem Stilllegungsschaltkreis 1417 überlappt, um verschiedene Arten zu illustrieren, auf die eine Registerumbenennung und Out-of-Order-Ausführung implementiert werden können (z. B. unter Verwendung eines Umordnungspuffers bzw. von Umordnungspuffern und (einer) Stilllegungsregisterdatei(en); unter Verwendung einer bzw. von zukünftigen Datei(en), eines Verlaufspuffers bzw. von Verlaufspuffern und einer Stilllegungsregisterdatei bzw. von Stilllegungsregisterdateien; unter Verwendung einer Registerabbildung und eines Pools von Registern; usw.). Der Stilllegungsschaltkreis 1417 und die physische(n) Registerdatei(en) 1415 sind an den bzw. die Ausführungsschaltkreis(e) 1411 gekoppelt.
• Während Registerumbenennen im Kontext einer Out-of-Order-Ausführung beschrieben wird, sollte klar sein, dass das Registerumbenennen in einer In-Order-Architektur verwendet werden kann. Während die illustrierte Ausführungsform des Prozessors auch separate Anweisungs- und Datenzwischenspeichereinheiten und eine gemeinsam genutzte L2-Zwischenspeichereinheit enthalten kann, können alternative Ausführungsformen einen einzigen internen Zwischenspeicher für sowohl Anweisungen als auch Daten aufweisen, wie zum Beispiel einen internen Level-1(L1)-Zwischenspeicher oder mehrere Levels von internem Zwischenspeicher. In manchen Ausführungsformen kann das System eine Kombination eines internen Zwischenspeicher und eines externen Zwischenspeicher enthalten, der extern zum Kern und/oder zum Prozessor ist. Alternativ kann der gesamte Zwischenspeicher extern zum Kern und/oder zum Prozessor sein.
• Die Ausführungsverschaltung 1411 einen Satz von einem oder mehreren Ausführungsschaltkreisen 1427 und einen Satz von einem oder mehreren Arbeitsspeicherzugriffsschaltkreisen 1425. Die Ausführungsschaltkreise 1427 führen hierin ausführlich beschriebene Matrixoperationen (Kacheloperationen) durch.
• Beispielsweise kann die beispielhaften Registerumbenennungs-, Out-of-Order-Ausgabe-/Ausführungskernarchitektur eine Pipeline folgendermaßen implementieren: 1) ein Anweisungsabrufschaltkreis führt Abruf- und Längendecodierphasen durch; 2) die Verzweigungs- und Decodierverschaltung 1403 führt eine Decodierphase durch; 3) die Umbenennungs-/Zuordnungsverschaltung 1407 führt eine Zuordnungsphase und eine Umbenennungsphase durch; 4) die Zeitplanungsverschaltung 1409 führt eine Zeitplanungsphase durch; 5) eine physische Registerdatei bzw. physische Registerdateien (die an die Planungsverschaltung 1407 und die Umbenennungs-/Zuordnungsverschaltung 1407 gekoppelt ist bzw. sind oder in diesen enthalten ist bzw. sind) und eine Arbeitsspeichereinheit führen eine Registerlese-/Arbeitsspeicherlesephase durch; die Ausführungsverschaltung 1411 führt eine Ausführungsphase durch; 6) eine Speichereinheit und die physische(n) Registerdateieinheit(en) führen eine Zurückschreib-/Speicherschreibphase durch; 7) verschiedene Einheiten können an der Ausnahmebehandlungsphase beteiligt sein; und 8) eine Stilllegungseinheit und die physische(n) Registerdateieinheit(en) führen eine Festschreibphase durch.
• Der Kern kann eine oder mehrere Anweisungssätze unterstützen (z. B. den x86-Anweisungssatz (mit einigen Erweiterungen, die mit neueren Versionen hinzugefügt wurden); den MIPS-Anweisungssatz von MIPS Technologies in Sunnyvale, CA; den ARM-Anweisungssatz (mit optionalen zusätzlichen Erweiterungen wie NEON) von ARM Holdings in Sunnyvale, CA), die die hierin beschriebene(n) Anweisung(en) enthalten. In einer Ausführungsform enthält der Kern 1490 Logik, um eine gepackte Datenanweisungssatzerweiterung (z. B. AVX1, AVX2) zu unterstützen, wodurch erlaubt wird, dass die von vielen Multimedia-Anwendungen verwendeten Operationen unter Verwendung von gepackten Daten durchgeführt werden.
• Es sollte klar sein, dass der Kern Multithreading (Ausführen von zwei oder mehr parallelen Sätzen von Operationen oder Threads) unterstützen kann und dies auf vielfältige Weise tun kann, einschließlich Sliced-Multithreading, simultanes Multithreading (wobei ein einziger physischer Kern jedem der Threads, die der physische Kern simultan nebenläufig ausführt, einen logischen Kern bereitstellt) oder eine Kombination davon (z. B. Zeitscheiben-Abruf und -Decodierung und danach simultanes Multithreading wie in der Intel®-Hyperthreading-Technologie).
• Layout
• In dieser gesamten Beschreibung werden Daten unter Verwendung eines zeilenweisen Datenlayouts ausgedrückt. Spaltenweise Nutzer sollten die Begriffe nach ihrer Ausrichtung übersetzen. 15 illustriert ein Beispiel einer Matrix, die in zeilenweisem Format und in spaltenweisem Format ausgedrückt ist. Wie gezeigt ist Matrix A eine 2x3-Matrix. Wenn diese Matrix in einem zeilenweisen Format gespeichert ist, sind die Datenelemente einer Zeile aufeinanderfolgend. Wenn diese Matrix in einem spaltenweisen Format gespeichert ist, sind die Datenelemente einer Spalte aufeinanderfolgend. Matrizen haben eine gut bekannte Eigenschaft, dass A^T * B^T = (BA)^T, wobei die Hochstellung T transponiert bedeutet. Ein Lesen von spaltenweisen Daten als zeilenweise Daten resultiert darin, dass die Matrix wie die transponierte Matrix aussieht.
• In einigen Ausführungsformen wird in Hardware eine zeilenweise Semantik verwendet und spaltenweise Daten müssen die Operandenreihenfolge umdrehen, wobei das Ergebnis eine Transponierte der Matrix ist, aber für nachfolgende spaltenweise Lesevorgänge aus dem Arbeitsspeicher ist es die korrekte, nicht transponierte Matrix.
• Falls zum Beispiel zwei spaltenweise Matrizen zu multiplizieren sind: $$\begin{array}{l}\begin{array}{lll}\text{a}\hfill & \text{b}\hfill & \hfill \\ \text{c}\hfill & \text{d}\hfill & *\hfill \\ \text{e}\hfill & \text{f}\hfill & \hfill \end{array}\begin{array}{llll}\text{g}\hfill & \text{i}\hfill & \text{k}\hfill & \hfill \\ \text{h}\hfill & \text{j}\hfill & \text{l}\hfill & =\hfill \\ \hfill & \hfill & \hfill & \hfill \end{array}\begin{array}{lll}\text{ag}+\text{bh}\hfill & \text{ai}+\text{bj}\hfill & \text{ak}+\text{bl}\hfill \\ \text{cg}+\text{dh}\hfill & \text{ci}+\text{dj}\hfill & \text{ck}+\text{dl}\hfill \\ \text{eg}+\text{fh}\hfill & \text{ei}+\text{fj}\hfill & \text{ek}+\text{fl}\hfill \end{array}\\ \begin{array}{lllllll}\left(\text{3}\times \text{2}\right)\hfill & \hfill & \left(\text{2}\times \text{3}\right)\hfill & \hfill & \left(\text{3}\times \text{3}\right)\hfill & \hfill & \hfill \end{array}\end{array}$$

  
• Die Eingabematrizen würden in linearem Arbeitsspeicher (spaltenweise) folgendermaßen gespeichert:
• a c e b d f und g h i j k l.
• Wenn diese Matrizen zeilenweise mit Dimensionen 2x3 und 3x2 gelesen werden, würden sie folgendermaßen aussehen:

  a	c	e	und	g	h
  b	d	f		i	j
  k	l

• Ein Umkehren der Reihenfolge und Matrix-Multiplizieren: $$\begin{array}{llllllllll}\text{g}\hfill & \text{h}\hfill & \hfill & \text{a}\hfill & \text{c}\hfill & \text{e}\hfill & \hfill & \text{ag}+\text{bh}\hfill & \text{cg}+\text{dh}\hfill & \text{eg}+\text{fh}\hfill \\ \text{i}\hfill & \text{j}\hfill & \text{*}\hfill & \text{b}\hfill & \text{d}\hfill & \text{f}\hfill & =\hfill & \text{ai}+\text{bj}\hfill & \text{ci}+\text{dj}\hfill & \text{ei}+\text{fj}\hfill \\ \text{k}\hfill & \text{l}\hfill & \hfill & \hfill & \hfill & \hfill & \hfill & \text{ak}+\text{bl}\hfill & \text{ck}+\text{dl}\hfill & \text{ek}+\text{fl}\hfill \end{array}$$

  
• Die transponierte Matrix wird ausgegeben und kann dann in zeilenweiser Reihenfolge gespeichert werden:
• ag+bh cg+dh eg+fh ai+bj ci+dj ei+fj ak+bl ck+dl ek+fl und wenn sie in nachfolgenden spaltenweisen Berechnungen verwendet wird, ist sie die korrekte,
• nicht transponierte Matrix: $$\begin{array}{ccc}\text{ag}+\text{bh}& \text{ai}+\text{bj}& \text{ak}+\text{bl}\end{array}$$
  
  $$\begin{array}{ccc}\text{cg}+\text{dh}& \text{ci}+\text{dj}& \text{ck}+\text{dl}\end{array}$$
  
  $$\begin{array}{ccc}\text{eg}+\text{fh}& \text{ei}+\text{fj}& \text{ek}+\text{fl}\end{array}$$
  
• III. Beispielhafte Verwendung
• 16 illustriert ein Beispiel einer Verwendung von Matrizen (Kacheln). In diesem Beispiel enthält Matrix C 1601 zwei Kacheln, Matrix A 1603 enthält eine Kachel und Matrix B 1605 enthält zwei Kacheln. Diese Figur zeigt ein Beispiel der inneren Schleife eines Algorithmus, um eine Matrixmultiplikation zu berechnen. In diesem Beispiel werden zwei Ergebniskacheln, tmm0 und tmm1, aus Matrix C 1601 verwendet, um die Zwischenergebnisse zu sammeln. Eine Kachel aus der Matrix B 1603 (tmm2) wird zweimal wiederverwendet, da sie mit zwei Kacheln der Matrix B 1605 multipliziert wird. Zeiger, um eine neue A-Kachel und zwei neue B-Kachel aus den Richtungen zu laden, werden von den Pfeilen angezeigt. Eine äußere Schleife, nicht gezeigt, passt die Zeiger für die C-Kacheln an.
• Der beispielhafte Code enthält wie gezeigt die Nutzung einer Kachelkonfigurationsanweisung und wird ausgeführt, um die Kachelnutzung zu konfigurieren, Kacheln zu laden, eine Schleife, um die Kacheln zu verarbeiten, Kacheln im Arbeitsspeicher zu speichern und die Kachelnutzung freizugeben.
• 17 illustriert ein Beispiel einer Verwendung von Matrizen (Kacheln). Bei 1701 wird die Kachelnutzung konfiguriert. Eine TILECONFIG-Anweisung wird zum Beispiel ausgeführt, um die Kachelnutzung zu konfigurieren, was ein Festlegen einer Anzahl von Zeilen und Spalten pro Kachel enthält. Üblicherweise wird mindestens eine Matrix (Kachel) bei 1703 aus dem Arbeitsspeicher geladen. Mindestens eine Matrixoperation (Kacheloperation) wir unter Verwendung der Matrizen (Kacheln) bei 1705 durchgeführt. Bei 1707 wird mindestens eine Matrix (Kachel) im Arbeitsspeicher gespeichert und ein Kontextwechsel kann bei 1709 eintreten.
• IV. Beispielhafte Konfiguration
• Kachelkonfigurations-Hardwareunterstützung
• Wie oben besprochen, muss die Kachelnutzung üblicherweise vor der Verwendung konfiguriert werden. Eine vollständige Nutzung aller Zeilen und Spalten kann beispielsweise nicht notwendig sein. Ein Konfigurieren dieser Zeilen und Spalten spart in einigen Ausführungsformen nicht nur Energie, die Konfiguration kann auch verwendet werden, um zu ermitteln, ob eine Operation einen Fehler generieren wird. Eine Matrixmultiplikation der Form (NxM)*(L*N) funktioniert zum Beispiel üblicherweise nicht, wenn M und L nicht gleich sind.
• Vor der Verwendung von Matrizen unter Verwendung von Kacheln muss in einigen Ausführungsformen eine Kachelunterstützung konfiguriert werden. Es wird zum Beispiel konfiguriert, wie viele Zeilen und Spalten pro Kachel zu verwenden sind, die Kacheln, die zu verwenden sind, usw. Eine TILECONFIG-Anweisung ist eine Verbesserung an einem Computer selbst, da sie eine Unterstützung bietet, um den Computer zu konfigurieren, einen Matrixbeschleuniger zu verwenden (entweder als Teil eines Prozessorkerns oder als eine externe Vorrichtung). Insbesondere bewirkt eine Ausführung der TILECONFIG-Anweisung, dass eine Konfiguration aus dem Arbeitsspeicher abgerufen wird und auf Matrixeinstellungen (Kacheleinstellungen) innerhalb eines Matrixbeschleunigers angewandt wird.
• Konfiguration der Kachelnutzung
• 18 illustriert eine Unterstützung zur Konfiguration der Verwendung von Kacheln nach einer Ausführungsform. Ein Arbeitsspeicher 1801 beinhaltet die Beschreibung der Matrizen (Kacheln), die zu unterstützen sind 1803.
• Die Ausführungsverschaltung 1811 eines Prozessors/Kerns 1805 speichert Gesichtspunkte einer Kachelbeschreibung 1803 in Kachelkonfigurationen 1817. Die Kachelkonfigurationen 1817 beschreiben ausführlich, welche Kacheln für eine Palette konfiguriert sind (die Anzahl der Zeilen und Spalten in jeder Kachel) und eine Markierung, dass eine Matrixunterstützung verwendet wird. Insbesondere sind Anweisungsausführungsressourcen 1811 konfiguriert, Kacheln wie durch die Kachelkonfiguration 1817 spezifiziert zu verwenden. Die Anweisungsausführungsressourcen können auch ein maschinenspezifisches Register oder ein Konfigurationsregister enthalten, um die Kachelnutzung anzuzeigen. Zusätzliche Werte wie in Verwendung und Anfangswerte sind ebenfalls festgelegt. Die Kachelkonfigurationen 1817 setzen ein oder mehrere Register 1819 ein, um die Kachelnutzung und Konfigurationsinformationen zu speichern.
• 19 illustriert eine Ausführungsform einer Beschreibung der zu unterstützenden Matrizen (Kacheln). Dies ist die Beschreibung, die nach einer Ausführung einer STTILECFG-Anweisung zu speichern ist. In diesem Beispiel ist jedes Feld ein Byte. In Byte[0] wird eine Paletten-ID 1901 gespeichert. Die Paletten-ID wird verwendet, um eine Palettentabelle 1813 zu indizieren, die pro Paletten-ID eine Anzahl von Bytes in einer Kachel und Bytes pro Zeile der Kacheln speichert, die mit dieser ID assoziiert sind, wie durch die Konfiguration definiert.
• Byte 1 speichert einen in einem „startRow“-Register 1903 zu speichernden Wert und Byte 2 speichert einen in einem „startP“-Register 1905 zu speichernden Wert. Um Neustartanweisungen nach diesen Ereignissen zu unterstützen, speichern die Anweisungen Informationen in den diesen Registern. Um Neustartanweisungen nach Unterbrechungsereignissen zu unterstützen, wie die oben ausführlich besprochenen, speichern die Anweisungen Informationen in diesen Registern. Der startRow-Wert zeigt die Zeile an, die für den Neustart verwendet werden soll. Der startP-Wert zeigt die Position innerhalb der Zeile für Speicheroperationen an, wenn Paare verwendet werden, und zeigt in einigen Ausführungsformen die untere Hälfte der Zeile (in der unteren Kachel eines Paars) oder die obere Hälfte der Zeile (in der höheren Kachel eines Paars) an. Im Allgemeinen wird die Position in der Zeile (die Spalte) nicht benötigt.
• Mit Ausnahme von TILECONFIG and STTILECFG, setzt ein erfolgreiches Ausführen von Matrixanweisungen (Kachelanweisungen) sowohl startRow als auch StartP auf null.
• Jedes Mal, wenn eine unterbrochene Matrixanweisung (Kachelanweisung) nicht neu gestartet wird, ist Software dafür verantwortlich, die startRow- und startP-Werte auf null zu setzen. Nicht maskierte Gleitkommaausnahmehandler können beispielsweise entscheiden, die Operation in Software zu beenden und den Programmzählerwert auf eine andere Anweisung ändern, üblicherweise die nächste Anweisung. In diesem Fall muss der Softwareausnahmehandler die startRow- und startP-Werte in der ihm vom Betriebssystem präsentierten Ausnahme vor Wiederaufnehmen des Programms auf null setzen. Das Betriebssystem lädt danach diese Werte unter Verwendung einer Wiederherstellungsanweisung neu.
• Byte 3 speichert einen Hinweis auf Paare (1 b pro Kachel) von Kacheln 1907.
• Bytes 16-17 speichern die Anzahl der Zeilen 1913 und Spalten 1915 für Kachel 0, Bytes 18-19 speichern die Anzahl der Zeilen und Spalten für Kachel 1 usw. Anders ausgedrückt gibt jede 2-Byte-Gruppe eine Anzahl von Zeilen und Spalten für eine Kachel an. Falls keine Gruppe von 2 Bytes verwendet wird, um Kachelparameter anzugeben, sollten sie den Wert null aufweisen. Das Angeben von Kachelparametern für mehr Kacheln als die Implementierungsgrenze oder die Palettengrenze ergibt einen Fehler. Nicht konfigurierte Kacheln werden auf einen Anfangszustand mit 0 Zeilen, 0 Spalten gesetzt.
• Schließlich endet die Konfiguration im Arbeitsspeicher üblicherweise mit einer Endabgrenzung, wie alle null für mehrere aufeinanderfolgende Bytes.
• ii. Beispielhafte Kachel und Kachelkonfigurationsspeicherung
• 20(A)-(D) illustrieren Beispiele eines Registers bzw. von Registern 1819. 20(A) illustriert eine Vielzahl von Registern 1819. Wie gezeigt, weist jede Kachel (TMM0 2001 ... TMMN 2003) ein separates Register auf, wobei jedes Register eine Zeilen- und Spaltengröße für diese bestimmte Kachel speichert. StartP und StartRow sind in separaten Registern 2011 und 2013 gespeichert. Ein oder mehrere Statusregister 2015 sind gesetzt (z. B. TILES_CONFIGURED = 1), um anzuzeigen, dass Kacheln zur Verwendung konfiguriert sind.
• 20(B) illustriert eine Vielzahl von Registern 1819. Wie gezeigt weist jede Kachel separate Register für ihre Zeilen und Spalten auf. Zum Beispiel, TMM0-Zeilenkonfiguration 2021, TMM0-Spaltenkonfiguration 2023, StartP und StartRow sind in separaten Registern 2011 und 2013 gespeichert. Ein oder mehrere Statusregister 2015 sind gesetzt (z. B. TILES_CONFIGURED = 1), um anzuzeigen, dass Kacheln zur Verwendung konfiguriert sind.
• 20(C) illustriert ein einzelnes Register 1819. Wie gezeigt speichert dieses Register Kachelkonfigurationen (Zeilen und Spalten pro Kachel) 2031, StartP 2011 und StartRow 2013 sind in einem einzigen Register als gepackte Datenregister gespeichert. Ein oder mehrere Statusregister 2015 sind gesetzt (z. B. TILES_CONFIGURED = 1), um anzuzeigen, dass Kacheln zur Verwendung konfiguriert sind.
• 20(D) illustriert eine Vielzahl von Registern 1819. Wie gezeigt speichert ein einziges Register Kachelkonfigurationen (Zeilen und Spalten pro Kachel) 2031. StartP und StartRow sind in separaten Registern 2011 und 2013 gespeichert. Ein oder mehrere Statusregister 2015 sind gesetzt (z. B. TILES_CONFIGURED = 1), um anzuzeigen, dass Kacheln zur Verwendung konfiguriert sind.
• Es werden andere Kombinationen in Erwägung gezogen, wie zum Beispiel ein Kombinieren der Start-Register in ein einziges Register dort, wo sie separat gezeigt sind, usw.
• Kachel-Skalarprodukt
• Es werden hier Ausführungsformen einer Anweisung für ein Matrix- bzw. Kachel-Skalarprodukt („TDPPAIR“) und ihre Ausführung dargelegt. Eine TDPPAIR-Anweisung ist eine Verbesserung eines Computers selbst, da sie Unterstützung zum Ausführen von Skalarproduktoperationen, an denen mindestens zwei Matrizen (Kacheln) von Datenwerten beteiligt sind, mit einer einzigen Anweisung bereitstellt. Insbesondere bewirkt die Ausführung einer TDPPAIR-Anweisung das Ausführen von Skalarproduktoperationen an Elementen aus zwei Quellenmatrizen (Quellenkacheln) von Datenwerten und Akkumulation des Ergebnisses in entsprechende Datenelementpositionen eines Zielmatrixpaars (Zielkachelpaars). Die Größe der Datenelemente in den Quellenmatrizen (Quellenkacheln) ist abhängig von der Anweisung und Kachelunterstützung unterschiedlich. Beispielhafte Größen der Datenelemente, die in den Quellenmatrizen (Quellenkacheln) enthalten sind, sind, aber ohne Beschränkung darauf, 4 Bit, 8 Bit, 16 Bit, 32 Bit, 64 Bit, 128 Bit, 256 Bit und so weiter. Die Datenelementgrößen für das Zielmatrixpaar (Zielkachelpaar) sind größer als die Datenelementgrößen der Quellenmatrizen (Quellenkacheln). Bei einigen Ausführungsformen werden Elemente von Zeilen und Spalten des Zielmatrixpaars (Zielkachelpaars), die keine entsprechenden Elemente in den Quellenmatrizen (Quellenkacheln) aufweisen, genullt.
• Beispielhafte Ausführung
• 21 illustriert eine beispielhafte Ausführung einer TDPPAIR-Anweisung. Das TDPPAIR-Anweisungsformat umfasst Felder für einen Opcode (in der Figur z.B. als „TDP“ gezeigt), einen Zielmatrixpaar- bzw. Zielkachelpaaroperanden (in der Figur z.B. als „ZIELMATRIXPAAR (KACHELPAAR)“ gezeigt) und zwei Quellenoperanden (in der Figur z.B. als „ERSTE QUELLENMATRIX (QUELLENKACHEL)“ und „ZWEITE QUELLENMATRIX (QUELLENKACHEL)“ gezeigt). In einer Ausführungsform wird der Zielmatrixpaar- bzw. Zielkachelpaaroperand verwendet, um die Daten zu akkumulieren, die sich aus dem Ausführen von Skalarproduktoperationen an Elementen des ersten und zweiten Quellenmatrixoperanden bzw. Quellenkacheloperanden ergeben. Ein beispielhafter Zielmatrixpaar- bzw. Zielkachelpaaroperand 2101 ist in 21 gezeigt, der anfänglich eine Matrix von Datenelementen mit Quadwortgröße speichert.
• In einigen Ausführungsformen umfasst ein Paar von Kacheln eine erste Kachel, die eine erste Hälfte der Spalten einer Matrix ist, und eine zweite Kachel, die eine zweite Hälfte der Spalten der Matrix ist, wobei die Spalten der Matrix aufeinanderfolgende Spalten jeder Kachel sind. Zum Beispiel bildet in einigen Ausführungsformen eine erste Matrix (Kachel) die untere Hälfte jeder Zeile des Zielmatrixpaar- bzw. Zielkachelpaaroperanden 2101, und eine zweite Matrix (Kachel) bildet die obere Hälfte jeder Zeile des Zielmatrixpaar- bzw. Zielkachelpaaroperanden 2101.
• In einigen Ausführungsformen umfasst ein Paar von Kacheln eine erste Kachel, die eine erste Hälfte der Zeilen einer Matrix ist, und eine zweite Kachel, die eine zweite Hälfte der Zeilen der Matrix ist, wobei die Spalten der Matrix aufeinanderfolgende Zeilen jeder Kachel sind. Zum Beispiel bildet in einigen Ausführungsformen eine erste Matrix (Kachel) die untere Hälfte der Spalten des Zielmatrixpaar- bzw. Zielkachelpaaroperanden 2101, und eine zweite Matrix (Kachel) bildet die obere Hälfte der Spalten des Zielmatrixpaar- bzw. Zielkachelpaaroperanden 2101.
• In einigen Ausführungsformen umfasst ein Paar von Kacheln eine erste Kachel, die eine erste Hälfte der Spalten einer Matrix ist, und eine zweite Kachel, die eine zweite Hälfte der Spalten der Matrix ist, wobei die Spalten der Matrix verschachtelte Spalten jeder Kachel sind. In einigen Ausführungsformen umfasst ein Paar von Kacheln eine erste Kachel, die eine erste Hälfte der Zeilen einer Matrix ist, und eine zweite Kachel, die eine zweite Hälfte der Zeilen der Matrix ist, wobei die Spalten der Matrix verschachtelte Zeilen jeder Kachel sind.
• Die zwei Quellenmatrix- bzw. Quellenkacheloperandenfelder repräsentieren einen ersten Quellenmatrix- bzw. Quellenkacheloperanden 2103 bzw. einen zweiten Quellenmatrix- bzw. Quellenkacheloperanden 2105. Wie bereits dargelegt wurde, kann eine Matrix (Kachel) in einer Ansammlung von Registern, Orten in Speicher (z.B. als Schrittzeilen) oder in Ausführungsschaltkreisen zugänglicher Speicherung gespeichert werden. In einigen Ausführungsformen sind die Datenelemente des ersten Quellenmatrix- bzw. Quellenkacheloperanden 2103 und des zweiten Quellenmatrix- bzw. Quellenkacheloperanden 2105 Doppelwörter, die zwei Wort-Subelemente umfassen.
• In 21 umfassen der Zielmatrixpaar- bzw. Zielkachelpaaroperand 2101, der erste Quellenmatrix- bzw. Quellenkacheloperand 2103 und der zweite Quellenmatrix- bzw. Quellenkacheloperand 2105 jeweils eine 2x2-Matrix von Datenelementen. Die Dimensionen der Matrizen in 21 werden lediglich für Anschauungszwecke verwendet; im Allgemeinen kann eine TDPIAR-Anweisung an zwei beliebigen Quellenmatrix- bzw. Quellenkacheloperanden operieren, wobei die Anzahl von Spalten, die einem ersten Matrix- bzw. Kacheloperanden zugeordnet ist, dieselbe wie die Anzahl von Zeilen eines zweiten Matrix- bzw. Kacheloperanden ist (das heißt, wobei die Dimensionen eines ersten Matrix- bzw. Kacheloperanden M Zeilen x K Spalten sind und die Dimensionen eines zweiten Matrix- bzw. Kacheloperanden K Zeilen x N Spalten sind, wie in 21 gezeigt). Der Zielmatrixpaar- bzw. Zielkachelpaaroperand hat in diesem Beispiel M Zeilen x N Spalten, so dass die Anzahl von Zeilen in dem Zielmatrixpaar bzw. - kachelpaar dieselbe wie die Anzahl der Zeilen in dem ersten Matrix- bzw. Kacheloperanden ist und die Anzahl von Spalten in dem Zielmatrixpaar bzw. -kachelpaar dieselbe wie die Anzahl von Spalten in dem zweiten Matrix- bzw. Kacheloperanden ist.
• Wie gezeigt verwenden die Ausführungsschaltkreise 2107 ein Gitter von fusionierten Multiplizier-Addierern (FMA) 2109 zur Ausführung einer decodierten TDPPAIR-Anweisung durch Ausführen von Skalarproduktoperationen an Elementen der zwei Quellenmatrix- bzw. Quellenkacheloperanden 2103 und 2105 und Akkumulieren des Ergebnisses in entsprechende Datenelementpositionen des Zielmatrixpaar- bzw. Zielkachelpaaroperanden 2101. Jedes Datenelement in den zwei Quellenmatrix- bzw. Quellenkacheloperanden 2103 und 2105 umfasst zwei Subelemente zur Verwendung in der Skalarproduktoperation. In einigen Ausführungsformen werden diese Subelemente jeweils vor der Skalarproduktoperation vorzeichenerweitert.
• Mit Bezug auf den beispielhaften Zielmatrixpaar- bzw. Zielkachelpaaroperanden 2101 und die Quellenmatrix- bzw. Quellenkacheloperanden 2103 und 2105 erzeugen die Ausführungsschaltkreise 2107 Skalarproduktwerte unter Verwendung der ersten Zeile des ersten Quellenmatrix- bzw. Quellenkacheloperanden 2103 und der ersten Spalte des zweiten Quellenmatrix- bzw. Quellenkacheloperanden 2105 und akkumulieren das Ergebnis in der Datenelementposition [0,0] des Zielmatrix- bzw. Zielkacheloperanden 2101. In 21 akkumuliert zum Beispiel die Datenelementposition [0,0] des Zielmatrix- bzw. Zielkacheloperanden 2101 den anfänglich gespeicherten Wert W mit Skalarproduktwerten, die unter Verwendung der ersten Zeile des ersten Quellenmatrix- bzw. Quellenkacheloperanden 2103 berechnet werden (die Subelemente [A,B] und [C,D] und die erste Spalte des zweiten Quellenmatrix- bzw. Quellenkacheloperanden 2105 (der Subelemente [I,J] und [M,N]), das heißt W+((A*I)+(B*J))+((C*M)+(D*N)), wobei W ein Quadwortwert ist und A, B, C, D, I, J, M und N 16-Bit-Werte sind).
• Die Ausführungsschaltkreise 2107 berechnen ferner Skalarproduktwerte unter Verwendung der ersten Zeile des ersten Quellenmatrix- bzw. Quellenkacheloperanden 2103 und der zweiten Spalte des zweiten Quellenmatrix- bzw. Quellenkacheloperanden 2105 und akkumulieren das Ergebnis in der Datenelementposition [0,1] des Zielmatrix- bzw. Zielkacheloperanden 2101. Die Ausführungsschaltkreise 2107 erzeugen ferner Skalarproduktwerte unter Verwendung der zweiten Zeile des ersten Quellenmatrix- bzw. Quellenkacheloperanden 2103 und der ersten Spalte des zweiten Matrix- bzw. Kacheloperanden 2105 und Akkumulieren das Ergebnis in der Datenelementposition [1,0] des Zielmatrix- bzw. Zielkacheloperanden 2101. Die ausführungsschaltkreise 2107 erzeugen ferner Skalarproduktwerte unter Verwendung der zweiten Zeile des ersten Quellenmatrix- bzw. Quellenkacheloperanden 2103 und der zweiten Spalte des zweiten Quellenmatrix- bzw. Quellenkacheloperanden 2105 und akkumulieren das Ergebnis in der Datenelementposition [1,1] des Zielmatrix- bzw. Zielkacheloperanden 2101.
• ii. Beispielhaftes Format bzw. beispielhafte Formate
• Eine Ausführungsform eines Formats für eine TDPPAIR-Anweisung ist TDPQWSSQPAIR TMM1[+1], TMM2, TMM3. In einigen Ausführungsformen ist TDPQWSSQPAIR die Opcode-Mnemonik der Anweisung, wobei der „TDP“-Teil der Mnemonik eine Kachel-Skalarproduktoperation angibt und der „QWSSQPAIR“-Teil der Mnemonik angibt, dass die Anweisung das Skalarprodukt von Quellenmatrix- bzw. Quellenkacheloperanden berechnet, die vorzeichenbehaftete Subelemente mit Wortgröße umfassen, und das Ergebnis in eine Zielmatrix (-kachel) akkumuliert, die Elemente mit Quadwortgröße umfassen. In diesem Anweisungsformat und den nachfolgenden Anweisungsformaten ist TMM1[+1] ein Feld zum Identifizieren des Zielmatrix- bzw. Zielkacheloperanden. TMM2 und TMM3 sind Felder zum Identifizieren des Matrix- bzw. Kachel-Quellenoperanden. Bei einigen Ausführungsformen ist das TMM2-Feld ein R/M-Wert (wie etwa 2546), ist das TMM1-Feld REG 2544 und ist TMM3 2522.
• In Ausführungsformen enthalten Codierungen der Anweisung einen Arbeitsspeicheradressenoperanden vom Skalen-Index-Basis(SIB)-Typ, das mehrere indizierte Zielpositionen im Arbeitsspeicher indirekt identifiziert. In einer Ausführungsform kann ein Arbeitsspeicheroperand vom SIB-Typ eine Codierung enthalten, die ein Basisadressregister identifiziert. Der Inhalt des Basisadressregisters kann eine Basisadresse im Arbeitsspeicher repräsentieren, aus der die Adressen der bestimmten Zielpositionen im Arbeitsspeicher berechnet werden. Die Basisadresse kann zum Beispiel die Adresse der ersten Position in einem Block möglicher Zielpositionen für eine erweiterte Vektoranweisung sein. In einer Ausführungsform kann ein Arbeitsspeicheroperand vom SIB-Typ eine Codierung enthalten, die ein Indexregister identifiziert. Jedes Element des Indexregisters kann einen Index oder Offsetwert angeben, der verwendet werden kann, um eine Adresse einer jeweiligen Zielposition innerhalb eines Blocks möglicher Zielpositionen aus der Basisadresse zu berechnen. In einer Ausführungsform kann ein Arbeitsspeicheroperand vom SIB-Typ eine Codierung enthalten, die einen Skalierungsfaktor angibt, der beim Berechnen einer jeweiligen Zieladresse auf jeden Indexwert anzuwenden ist. Falls zum Beispiel ein Skalierungsfaktor von vier im Arbeitsspeicheroperanden vom SIB-Typ codiert ist, kann jeder Indexwert, der aus einem Element des Indexregisters erhalten wird, mit vier multipliziert werden und danach zur Basisadresse addiert werden, um eine Zieladresse zu berechnen.
• In einer Ausführungsform kann ein Arbeitsspeicheroperand vom SIB-Typ der Form vm32{x, y, z} ein Vektorarray mit Arbeitsspeicheroperanden identifizieren, die unter einer Arbeitsspeicheradressierung vom SIB-Typ spezifiziert sind. In diesem Beispiel ist das Array der Arbeitsspeicheradressen unter Verwendung eines gemeinsamen Basisregisters, eines konstanten Skalierungsfaktors und eines Vektorindexregisters spezifiziert, das individuelle Elemente beinhaltet, von denen jedes ein 32-Bit-Indexwert ist. Das Vektorindexregister kann ein 128-Bit-Register (z. B. XMM) (vm32x), ein 256-Bit-Register (z. B. YMM) (vm32y) oder ein 512-Bit-Register (z. B. ZMM) (vm32z) sein. In einer anderen Ausführungsform kann ein Arbeitsspeicheroperand vom SIB-Typ der Form vm64{x, y, z} ein Vektorarray mit Arbeitsspeicheroperanden identifizieren, die unter einer Arbeitsspeicheradressierung vom SIB-Typ spezifiziert sind. In diesem Beispiel ist das Array der Arbeitsspeicheradressen unter Verwendung eines gemeinsamen Basisregisters, eines konstanten Skalierungsfaktors und eines Vektorindexregisters spezifiziert, das individuelle Elemente beinhaltet, von denen jedes ein 64-Bit-Indexwert ist. Das Vektorindexregister kann ein 128-Bit-Register (z. B. XMM) (vm64x), ein 256-Bit-Register (z. B. YMM) (vm64y) oder ein 512-Bit-Register (z. B. ZMM) (vm64z) sein.
• III. Beispielhafte(s) Ausführungsverfahren
• 22 illustriert eine Ausführungsform eines Verfahrens, das durch einen Prozessor ausgeführt wird, um eine Matrix- bzw. Kachel-Skalarproduktanweisung zu verarbeiten.
• Bei 2201 wird eine Anweisung abgerufen. Zum Beispiel wird eine TDPPAIR-Anweisung abgerufen. Die TDPPAIR-Anweisung enthält Felder für einen Opcode, einen ersten und einen zweiten Quellenmatrix- bzw. Quellenkacheloperanden und einen Zielmatrixpaar- bzw. Zielkachelpaaroperanden. In einigen Ausführungsformen enthält die Anweisung ferner ein Feld für eine Schreibmaske. In einigen Ausführungsformen wird die Anweisung auf einem Anweisungs-Cache abgerufen. Die Quellenoperanden und der Zieloperand bestehen aus gepackten Daten. Der Opcode der TDPPAIR-Anweisung gibt an, dass eine Skalarproduktoperation an den Quellenmatrix- bzw. Quellenkacheloperanden auszuführen ist. In einigen Ausführungsformen gibt der Opcode ferner an, ob der erste Quellenmatrix- bzw. Quellenkacheloperand und der zweite Quellenmatrix- bzw. Quellenkacheloperand jeweils aus vorzeichenbehafteten oder vorzeichenlosen Werten bestehen. In einigen Ausführungsformen gibt der Opcode ferner eine Größe (zum Beispiel eine spezifizierte Anzahl von Bit, Byte, Quadwörtern, Doppelwörtern und so weiter) der Matrix- bzw. Kacheldatenwerte an, die jeweils den ersten Quellenmatrix- bzw. Quellenkacheloperanden, den zweiten Quellenmatrix- bzw. Quellenkacheloperanden und den Zielmatrixpaar- bzw. Zielkachelpaaroperanden bilden.
• Die abgerufene Anweisung wird bei 2203 decodiert. Zum Beispiel wird die abgerufene TDPPAIR-Anweisung durch Decodierschaltkreise wie hier dargelegt decodiert.
• Datenwerte, die den Quellenmatrix- bzw. Quellenkacheloperanden der decodierten Anweisung zugeordnet sind, werden bei 2205 abgerufen, und die decodierte Anweisung wird (je nach Notwendigkeit) eingeplant. Wenn zum Beispiel ein oder mehrere der Quellenmatrix- bzw. Quellenkacheloperanden Speicheroperanden sind, werden die Daten aus dem angegebenen Speicherort abgerufen.
• Bei 2207 wird die decodierte Anweisung durch Ausführungsschaltkreise (Hardware) wie etwa die hier dargelegten ausgeführt. Für die TDPPAIR-Anweisung bewirkt die Ausführung, dass Ausführungsschaltkreise eine Skalarproduktoperation an Quellendaten ausführen. In einigen Ausführungsformen veranlasst die Ausführung einer decodierten Matrix-Skalarproduktanweisung eine Ausführungsschaltung zum Berechnen eines Ergebnisses durch Ausführen von Skalarproduktoperationen an Elementen aus dem ersten Quellenmatrix- und dem zweiten Quellenmatrixoperanden; und Akkumulieren des Ergebnisses in Elemente des Zielmatrixoperanden. In einigen Ausführungsformen umfasst jedes Element der ersten und zweiten Quellenmatrix zwei Subelemente, die Wortgröße aufweisen. In einigen Ausführungsformen werden Datenelemente des Zielmatrixpaars bzw. -Kachelpaars, die nicht geschrieben werden, genullt.
• In einigen Ausführungsformen wird ein Fehler erzeugt, wenn eine oder mehrere der folgenden Bedingungen wahr ist: eine Anzahl von Spalten, die dem ersten Quellenmatrixoperanden zugeordnet ist, ist anders als eine Anzahl von Zeilen, die dem zweiten Quellenmatrixoperanden zugeordnet ist; eine Anzahl von Zeilen, die dem Zielmatrixpaar- bzw. Zielkachelpaaroperanden zugeordnet ist, ist anders als eine Anzahl von Zeilen, die dem ersten Quellenmatrix- bzw. Quellenkacheloperanden zugeordnet ist; und eine Anzahl von Spalten, die dem Zielmatrixpaar- bzw. Zielkachelpaaroperanden zugeordnet ist, ist anders als eine Anzahl von Spalten, die dem zweiten Quellenmatrix- bzw. Quellenkacheloperanden zugeordnet ist.
• In einigen Ausführungsformen wird die Anweisung bei 2209 übergeben oder zurückgezogen.
• 23 illustriert zusätzliche Details in Bezug auf ein beispielhaftes Verfahren, das durch einen Prozessor ausgeführt wird, um eine TDPPAIR-Anweisung auszuführen, wobei die Anweisung Felder für einen ersten Quellenmatrix- bzw. -kacheloperanden, einen zweiten Quellenmatrix- bzw. -kacheloperanden und einen Zielmatrixpaar- bzw. -kachelpaaroperanden aufweist, nach einer Ausführungsform.
• Bei 2301 setzen Ausführungsschaltkreise einen ersten Zähler mit dem Wert 0. Bei 2302 wird bestimmt, ob der erste Zähler kleiner als eine Anzahl konfigurierter Zeilen des Zielmatrixpaar- bzw. Zielkachelpaaroperanden ist. Wenn der erste Zähler nicht kleiner als die Anzahl konfigurierter Zeilen des Zielmatrixpaar- bzw. Zielkachelpaaroperanden ist, endet der Prozess.
• Bei 2303 wird, wenn der erste Zähler kleiner als die Anzahl konfigurierter Zeilen des Zielmatrixpaar- bzw. Zielkachelpaaroperanden ist, ein zweiter Zähler mit dem Wert null gesetzt. Bei 2304 wird bestimmt, ob der zweite Zähler kleiner als eine Anzahl konfigurierter Spalten eines ersten Quellenmatrix- bzw. Quellenkacheloperanden ist. Wenn nicht, wird der erste Zähler bei 2312 inkrementiert, und der Prozess kehrt zu 2302 zurück.
• Wenn bei 2305 der zweite Zähler kleiner als eine Anzahl konfigurierter Spalten des ersten Quellenmatrix- bzw. Quellenkacheloperanden ist, wird eine Zeile aus dem Zielmatrixpaar- bzw. Zielkachelpaaroperanden, die durch den ersten Zähler identifiziert wird, in einen temporären Ort geschrieben. Wenn zum Beispiel der erste Zähler aktuell auf null gesetzt ist, dann identifiziert Zeile[erster Zähler] die erste Zeile des Zielmatrixpaar- bzw. Zielkachelpaaroperanden. Ähnlich identifiziert, wenn der erste Zähler aktuell auf eins gesetzt ist, Zeile[erster Zähler] die zweite Zeile des Zielmatrixpaar- bzw. Zielkachelpaaroperanden und so weiter. Bei 2306 wird ein dritter Zähler mit dem Wert null gesetzt.
• Bei 2307 wird bestimmt, ob der dritte Zähler kleiner als eine Anzahl konfigurierter Spalten des Zielmatrixoperanden ist. Wenn der dritte Zähler nicht kleiner als die Anzahl konfigurierter Spalten des Zielmatrixpaar- bzw. Zielkachelpaaroperanden ist, werden bei 2310 die an den temporären Ort gespeicherten Datenwerte in eine Zeile des Zielmatrixpaar- bzw. Zielkachelpaaroperanden geschrieben, die durch den ersten Zähler identifiziert wird (das heißt in die Zeile[erster Zähler] des Zielmatrixpaar- bzw. Zielkachelpaaroperanden). Bei 2311 wird der zweite Zähler inkrementiert, und der Prozess kehrt zu 2304 zurück.
• Wenn der dritte Zähler kleiner als die Anzahl konfigurierter Spalten des Zielmatrixpaar- bzw. Zielkachelpaarakkumulatoroperanden ist, führen bei 2308 die Ausführungsschaltkreise eine Skalarproduktoperation aus, an der Datenelemente des ersten Quellenmatrix- bzw. Quellenkacheloperanden an Position Zeile[erster Zähler, zweiter Zähler] und Datenelemente des zweiten Quellenmatrix- bzw. Quellenkacheloperanden an Position Zeile[zweiter Zähler, dritter Zähler] beteiligt sind, und akkumulieren das Ergebnis in der Elementposition[dritter Zähler] des temporären Orts. In Bezug auf 21 und unter der Annahme, dass der erste Zähler, der zweite Zähler und der dritte Zähler jeweils aktuell auf null gesetzt sind, wird bei 2308 eine Skalarproduktoperation ausgeführt, an der die Datenelemente des ersten Quellenmatrix- bzw. Quellenkacheloperanden 2102 an Position Zeile[0,0] (die Elementwerte [A,B]) und Datenelemente des zweiten Quellenmatrix- bzw. Quellenkacheloperanden 2103 an Position Zeile[0,0] (die Elementwerte [I,J]) beteiligt sind, und das Ergebnis wird an der Elementposition [0] des temporären Orts (der aktuell den Wert W aus Zeile[0,0] des Zielmatrixpaar- bzw. Zielkachelpaaroperanden 2101 speichert) akkumuliert.
• Bei 2309 wird der dritte Zähler inkrementiert, und der Prozess kehrt zu 2307 zurück. Das Ergebnis des in 23 beschriebenen Prozesses ist das Ausführen von Skalarproduktoperationen an Elementen des ersten Quellenmatrix- bzw. Quellenkacheloperanden und des zweiten Quellenmatrix- bzw. Quellenkacheloperanden und die Akkumulation der Ergebnisse in Elemente des Zielmatrixpaar- bzw. Zielkachelpaar-Akkumulatoroperanden, wie in dem Zielmatrix- bzw. Zielkacheloperanden 2101 von 21 illustriert.
• 24 illustriert ein Beispiel für Verfahren zum Ausführen von Kachel-Skalarproduktoperationen, wie oben beschrieben, gemäß einer Ausführungsform. Zum Beispiel illustrieren die in 2401 und 2403 gezeigten Schritte einen beispielhaften Prozess zum Ausführen einer Operation, an der Quellenmatrizen von vorzeichenbehafteten Elementen mit Wortgröße, akkumuliert in Elementen von Doppelwortgröße mit Sättigung (z.B. auf der Basis einer Anweisung des beispielhaften Formats TDPWSSDS TMM1[+1], TMM2, TMM3) beteiligt sind. Insbesondere illustriert 2401 einen beispielhaften Hilfsprozess DPWSSQPAIR(c, x, y), mit dem eine Multiplizier- und Additionsoperation an Doppelwort- und Quadwort-Argumenten ausgeführt wird. Wie in dem begleitenden Prozess 2403 gezeigt, wird die in 2401 illustrierte Multiplizier- und Additionsoperation als Teil der an den Zeilen und Spalten der Quellenmatrix- bzw. Quellenkacheloperanden ausgeführten Skalarproduktberechnungen verwendet.
• Der Prozessor von 2403 gibt an, wann ein Fehler erzeugt wird. Der Prozess von 2403 iteriert durch die Zeilen und Spalten des Zielmatrixpaars bzw. Zielkachelpaars und der Quellenmatrizen bzw. -kacheln. Insbesondere berechnet der beispielhafte Prozess ein Ergebnis durch Ausführen von Skalarproduktoperationen an Elementen aus einem ersten Quellenmatrix- bzw. Quellenkacheloperanden („tsrc1“) und einem zweiten Quellenmatrix- bzw. Quellenkacheloperanden („tsrc2“) und akkumuliert das Ergebnis in Elemente des Zielmatrixpaar- bzw. Zielkachelpaaroperanden („tsrcdest“) .
• iv. Beispiele
• Beispiel 1. Prozessor, umfassend: Decodiermittel zum Decodieren einer Anweisung mit Feldern zum Identifizieren eines ersten Quellenmatrixoperanden, eines zweiten Quellenmatrixoperanden und eines Zielmatrixpaaroperanden; und Ausführungsmittel zum Ausführen der decodierten Anweisung zum Berechnen eines Ergebnisses durch Ausführen von Skalarproduktoperationen an Datenelementen aus dem identifizierten ersten Quellenmatrixoperanden und dem identifizierten zweiten Quellenmatrixoperanden und Akkumulieren des Ergebnisses in Datenelementpositionen des Zielmatrixpaaroperanden, wobei Datenelementpositionen des Zielmatrixpaaroperanden größer als eine Größe der Datenelemente des identifizierten ersten Quellenmatrixoperanden und des identifizierten zweiten Quellenmatrixoperanden sind.
• Beispiel 2. Prozessor nach Beispiel 1, wobei die Elemente des identifizierten ersten Quellenmatrixoperanden und des identifizierten zweiten Quellenmatrixoperanden vorzeichenbehaftete Doppelwortelemente sind und wobei die Elemente des identifizierten Zielmatrixoperanden Quadwörter sind.
• Beispiel 3. Prozessor nach einem der Beispiele 1-2, wobei die Ausführungsschaltkreise mehrere Fusionierungs-Multiplikations-Addierer umfassen.
• Beispiel 4. Prozessor nach einem der Beispiele 1-3, wobei der identifizierte Zielmatrixpaaroperand ein Paar von Gruppen gepackter Datenregister umfasst.
• Beispiel 5. Prozessor nach Beispiel 4, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Spalten einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Spalten der Matrix dient.
• Beispiel 6. Prozessor nach Beispiel 4, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Zeilen einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Zeilen der Matrix dient.
• Beispiel 7. Prozessor nach Beispiel 4, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Spalten einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Spalten der Matrix dient.
• Beispiel 8. Prozessor nach Beispiel 4, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Zeilen einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Zeilen der Matrix dient.
• Beispiel 9. Prozessor nach einem der Beispiele 1-8, wobei ein Fehler erzeugt wird, wenn eine Anzahl von Zeilen des identifizierten Zielmatrixpaaroperanden anders als eine Anzahl von Zeilen des identifizierten ersten Quellenmatrixoperanden ist.
• Beispiel 10. Prozessor nach einem der Beispiele 1-9, wobei ein Fehler erzeugt wird, wenn eine Anzahl von Spalten des identifizierten Zielmatrixpaaroperanden anders als eine Anzahl von Spalten des identifizierten zweiten Quellenmatrixoperanden ist.
• Beispiel 11. Prozessor nach einem der Beispiele 1-10, wobei die Ausführungsschaltkreise ferner zum Nullen von Datenelementpositionen, die keinen akkumulierten Wert aufweisen, dienen.
• Beispiel 12. Verfahren, umfassend: Decodieren einer Anweisung mit Feldern zum Identifizieren eines ersten Quellenmatrixoperanden, eines zweiten Quellenmatrixoperanden und eines Zielmatrixpaaroperanden; und Ausführen der decodierten Anweisung zum Berechnen eines Ergebnisses durch Ausführen von Skalarproduktoperationen an Datenelementen aus dem identifizierten Quellenmatrixoperanden und dem identifizierten zweiten Quellenmatrixoperanden und Akkumulieren des Ergebnisses in Datenelementpositionen des Zielmatrixpaaroperanden, wobei Datenelementpositionen des Zielmatrixpaaroperanden größer als eine Größe der Datenelemente des identifizierten ersten Quellenmatrixoperanden und des identifizierten zweiten Quellenmatrixoperanden sind.
• Beispiel 13. Verfahren nach Beispiel 12, wobei die Elemente des identifizierten ersten Quellenmatrixoperanden und des identifizierten zweiten Quellenmatrixoperanden vorzeichenbehaftete Doppelwortelemente sind und wobei die Elemente des identifizierten Zielmatrixoperanden Quadwörter sind.
• Beispiel 14. Verfahren nach einem der Beispiele 12-13, wobei das Ausführen mehrere Fusionierungs-Multiplikations-Addierer verwendet.
• Beispiel 15. Verfahren nach einem der Beispiele 12-14, wobei der identifizierte Zielmatrixpaaroperand ein Paar von Gruppen gepackter Datenregister umfasst.
• Beispiel 16. Verfahren nach Beispiel 15, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Spalten einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Spalten der Matrix dient.
• Beispiel 17. Verfahren nach Beispiel 15, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Zeilen einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Zeilen der Matrix dient.
• Beispiel 18. Verfahren nach Beispiel 15, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Spalten einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Spalten der Matrix dient.
• Beispiel 19. Verfahren nach Beispiel 15, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Zeilen einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Zeilen der Matrix dient.
• Beispiel 20. Verfahren nach einem der Beispiele 12-19, wobei ein Fehler erzeugt wird, wenn eine Anzahl von Zeilen des identifizierten Zielmatrixpaaroperanden anders als eine Anzahl von Zeilen des identifizierten ersten Quellenmatrixoperanden ist.
• Beispiel 21. Verfahren nach einem der Beispiele 12-20, wobei ein Fehler erzeugt wird, wenn eine Anzahl von Spalten des identifizierten Zielmatrixpaaroperanden anders als eine Anzahl von Spalten des identifizierten zweiten Quellenmatrixoperanden ist.
• Beispiel 22. Verfahren nach einem der Beispiele 12-21, wobei das Ausführen ferner Nullen von Datenelementpositionen, die keinen akkumulierten Wert aufweisen, umfasst.
• Beispiel 23. Nichtflüchtiges maschinenlesbares Medium gemäß zum Ausführen des Verfahrens nach Beispiel 12-22.
• Beispiel 22. System nach Beispiel 1-11, das ferner Speicher zum Speichern der Anweisung enthält.
• Im Folgenden werden beispielhafte Anweisungsformate, Pipelines, Systeme, Prozessoren usw. zur Unterstützung einer Kachel-Skalarproduktanweisung dargelegt.
• Ein Anweisungssatz enthält eine oder mehrere Anweisungsformate. Ein bestimmtes Anweisungsformat definiert verschiedene Felder (Anzahl von Bits, Lage von Bits) definieren, um unter anderem die durchzuführende Operation (Opcode) und den Operand, auf den diese Operation durchzuführen ist zu spezifizieren. Manche Anweisungsformate sind ferner durch die Definition von Anweisungsvorlagen (oder Teilformaten) aufgegliedert. Zum Beispiel können die Anweisungsvorlagen eines bestimmten Anweisungsformats definiert sein, verschiedene Teilsätze der Felder des Anweisungsformats aufzuweisen (die enthaltenen Felder sind üblicherweise in der gleichen Reihenfolge, aber zumindest einige weisen verschiedene Bitpositionen auf, da weniger Felder enthalten sind), und/oder definiert sein, ein bestimmtes Feld unterschiedlich interpretiert aufzuweisen. Deshalb wird jede Anweisung einer ISA unter Verwendung eines bestimmten Anweisungsformats ausgedrückt (und, falls definiert, in einer bestimmten der Anweisungsvorlagen dieses Anweisungsformats) und enthält Felder zum Spezifizieren der Operation und der Operanden. Zum Beispiel weist eine beispielhafte ADD-Anweisung einen bestimmten Opcode und ein Anweisungsformat auf, das ein Opcode-Feld, um diesen Opcode zu spezifizieren, und Operanden-Felder enthält, um Operanden auszuwählen (Quelle 1/Ziel und Quelle 2); und ein Auftreten dieser ADD-Anweisung in einem Anweisungsstrom wird spezifische Inhalte in den Operanden-Feldern aufweisen, die spezifische Operanden auswählen.
• Beispielhafte Anweisungsformate
• Ausführungsformen der hierin beschriebenen Anweisung(en) können in verschiedenen Formaten ausgeführt werden. Zusätzlich werden unten beispielhafte Systeme, Architekturen und Pipelines ausführlich besprochen. Ausführungsformen der Anweisung(en) können auf derartigen Systemen, Architekturen und Pipelines ausgeführt werden, sind jedoch nicht auf die besprochenen beschränkt.
• VEX Anweisungsformat
• VEX-Codierung erlaubt, dass Anweisungen mehr als zwei Operanden aufweisen, und erlaubt, dass SIMD-Vektorregister länger als 258 Bit sind. Die Verwendung eines VEX-Präfix stellt Syntax mit drei Operanden (oder mehr) bereit. Bisherige zwei Operandenanweisungen führten zum Beispiel Operationen wie A = A + B aus, wodurch ein Quellenoperand überschrieben wird. Die Verwendung eines VEX-Präfix ermöglicht, dass Operanden nichtdestruktive Operationen wie A = B + C ausführen.
• 25A illustriert ein beispielhaftes Anweisungsformat mit einem VEX-Präfix 2502, Real-Opcode-Feld 2530, Mod-R/M-Byte 2540, SIB-Byte 2550, Verschiebungsfeld 2562 und IMM8 2572. 25B illustriert, welche Felder aus 25A ein volles Opcode-Feld 2574 und ein Basisoperationsfeld 2541 bilden. 25C illustriert, welche Felder aus 25A ein Registerindexfeld 2544 bilden.
• Das VEX-Präfix (Byte 0-2) 2502 wird in einer Drei-Byte-Form codiert. Das erste Byte ist das Formatfeld 2590 (VEX-Byte 0, Bit [7:0]), das einen expliziten C4-Bytewert enthält (den einzigartigen zum Unterscheiden des C4-Anweisungsformats verwendeten Wert). Die Zweit-Dritt-Byte (VEX-Byte 1-2) enthalten ein Anzahl-von-Bit-Feld zur Bereitstellung spezifischer Fähigkeit. Speziell besteht das REX-Feld 2505 (VEX-Byte 1, Bit [7-5]) aus einem VEX.R-Bitfeld (VEX-Byte 1, Bit [7] - R), einem VEX.X-Bitfeld (VEX-Byte 1, Bit [6]) - X) und einem VEX.B-Bitfeld (VEX-Byte 1, Bit[5] - B). Andere Felder der Anweisungen codieren die unteren drei Bit der Registerindizes wie in der Technik bekannt (rrr, xxx und bbb), so dass Rrrr, Xxxx und Bbbb durch Addieren von VEX.R, VEX.X und VEX.B gebildet werden können. Das Opcode-Abbildungsfeld 2515 (VEX-Byte 1, Bit [4:0] - mmmmm) enthält Inhalt zum Codieren eines implizierten vorderen Opcode-Byte. Das W-Feld 2564 (VEX-Byte 2, Bit [7] - W) - wird durch die Notation VEX.W repräsentiert und stellt abhängig von der Anweisung verschiedene Funktionen bereit. Die Rolle von VEX.vvvv 2520 (VEX-Byte 2, Bit [6:3]-vvvv) kann Folgendes umfassen: 1) VEX.vvvv codiert den ersten Quellenregisteroperanden, spezifiziert in invertierter (1er Komplement-)Form und ist für Anweisungen mit 2 oder mehr Quellenoperanden gültig; 2) VEX.vvvv codiert den Zielregisteroperanden, spezifiziert in 1er Komplementform für bestimmte Vektorverschiebungen; oder 3) VEX.vvvv codiert keinen Operanden, das Feld ist reserviert und sollte 1111b enthalten. Falls das VEX.L-2568-Größenfeld (VEX-Byte 2, Bit [2]-L) = 0 ist, gibt dies einen 258-Bit-Vektor an; falls VEX.L = 1 gibt dies einen 256-Bit-Vektor an. Das Präfixcodierungsfeld 2525 (VEX-Byte 2, Bit [1:0]-pp) stellt zusätzliche Bit für das Basisoperationsfeld 2541 bereit.
• Das Real-Opcode-Feld 2530 (Byte 3) ist auch als das Opcode-Byte bekannt. Ein Teil des Opcodes wird in diesem Feld spezifiziert.
• MOD-R/M-Feld 2540 (Byte 4) enthält MOD-Feld 2542 (Bits [7-6]), Reg-Feld 2544 (Bits [5-3]) und R/M-Feld 2546 (Bits [2-0]). Die Rolle des Reg-Felds 2544 kann Folgendes enthalten: Codieren entweder des Zielregisteroperanden oder eines Quellenregisteroperanden (das rrr von Rrrr) oder Behandlung als eine Opcode-Erweiterung und keine Verwendung zum Codieren irgendeines Anweisungsoperanden. Die Rolle des R/M-Felds 2546 kann Folgendes enthalten: Codieren des Anweisungsoperanden, der eine Arbeitsspeicheradresse referenziert, oder Codieren entweder des Zielregisteroperanden oder eines Quellenregisteroperanden.
• Skalierung-Index-Basis (SIB) - Der Inhalt des Skalierungsfelds 2550 (Byte 5) enthält SS2552 (Bits [7-6]), der zur Arbeitsspeicheradressengenerierung verwendet wird. Auf den Inhalt von SIB.xxx 2554 (Bits [5-3]) und SIB.bbb 2556 (Bits [2-0]) wurde bereits in Bezug auf die Registerindizes Xxxx und Bbbb Bezug genommen.
• Das Offsetfeld 2562 und das Direktfeld (IMM8) 2572 enthalten Daten.
• Beispielhafte Registerarchitektur
• 26 ist ein Blockdiagramm einer Registerarchitektur 2600 nach einer Ausführungsform der Erfindung ist. In der illustrierten Ausführungsform gibt es 32 Vektorregister 2610, die 512 Bits breit sind; auf diese Register wird mit zmm0 bis zmm31 verwiesen. Die 256 niederwertigen Bits der unteren 29 zmm-Register sind den Registern ymm0-15 überlagert. Die 128 niederwertigen Bits der unteren 29 zmm-Register (die 128 niederwertigen Bits der ymm Register) sind den Registern xmm0-15 überlagert.
• Register 2625 für Universalzwecke - In der veranschaulichten Ausführungsform gibt es sechzehn 64-Bit-Register für Universalzwecke, die zusammen mit den bestehenden x86-Adressiermodi verwendet werden, um Arbeitsspeicheroperanden zu adressieren. Auf diese Register wird mit den Namen RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP und R8 bis R15 Bezug genommen.
• Skalare Gleitkomma-Stapelregisterdatei (x87-Stapel) 2645, auf der der MMX-gepackte ganzzahlige flache Registerdatei 2650 ein Alias zugewiesen ist - In der veranschaulichten Ausführungsform ist der x87-Stapel ein Stapel mit acht Elementen, der verwendet wird, um unter Verwendung der x87-Anweisungssatzerweiterung skalare Gleitkommaoperationen an 32/64/80-Bit-Gleitkommadaten durchzuführen; während die MMX-Register verwendet werden, um Operationen an 64-Bit-gepackten ganzzahligen Daten durchzuführen, sowie um Operanden für einige Operationen zu halten, die zwischen den MMX- und XMM-Registern durchgeführt werden.
• Alternative Ausführungsformen der Erfindung können breitere oder schmälere Register verwenden. Zusätzlich können alternative Ausführungsformen der Erfindung mehr, weniger oder unterschiedliche Registerdateien und Register verwenden.
• Beispielhafte Kernarchitekturen, Prozessoren und Computer-Architekturen
• Prozessorkerne können auf verschiedene Arten, für verschiedene Zwecke und in verschiedenen Prozessoren implementiert werden. Zum Beispiel können Implementierungen solcher Kerne Folgendes enthalten: 1) einen Universal-In-Order-Kern, der für allgemeine Rechenzwecke gedacht ist; 2) einen Hochleistungs-Universal-Out-of-Order-Kern, der für allgemeine Rechenzwecke gedacht ist; 3) einen Kern für Sonderzwecke, der primär für Grafik- und/oder wissenschaftliches Rechnen (Durchsatzrechnen) gedacht ist. Implementierungen von verschiedenen Prozessoren können Folgendes enthalten: 1) eine CPU, die einen oder mehrere Universal-In-Order-Kerne, die für allgemeine Rechenzwecke gedacht sind, und/oder einen oder mehrere Universal-Out-of-Order-Kerne enthält, die für allgemeine Rechenzwecke gedacht sind; und 2) einen Coprozessor, der einen oder mehrere Kerne für Sonderzwecke enthält, die primär für Grafik und/oder Wissenschaft (Durchsatz) gedacht sind. Solche verschiedenen Prozessoren führen zu verschiedenen Computersystemarchitekturen, die Folgendes umfassen können: 1) den Coprozessor auf einem separaten Chip von der CPU; 2) den Coprozessor auf einem separaten Chip im gleichen Gehäuse wie eine CPU; 3) den Coprozessor auf dem gleichen Chip wie eine CPU (in diesem Fall wird ein solcher Coprozessor manchmal als Logik für Sonderzwecke bezeichnet, wie integrierte Grafik- und/oder wissenschaftliche Logik (Durchsatzlogik, oder als Kerne für Sonderzwecke); und 4) ein Ein-Chip-System, das die beschriebene CPU (manchmal als der Anwendungskern bzw. die Anwendungskerne oder der Anwendungsprozessor bzw. die Anwendungsprozessoren bezeichnet), den oben beschriebenen Coprozessor und zusätzliche Funktionalität auf dem gleichen Chip enthalten kann. Als Nächstes werden beispielhafte Kernarchitekturen beschrieben, gefolgt von Beschreibungen von beispielhaften Prozessoren und Computerarchitekturen. Ausführlich hierin beschrieben sind Schaltungen (Einheiten), die beispielhafte Kerne, Prozessoren, usw. enthalten.
• Beispielhafte Kernarchitekturen
• Blockdiagramm für In-Order- und Out-of-Order-Kerne
• 27A ist ein Blockdiagramm, das sowohl eine beispielhafte In-Order-Pipeline als auch eine beispielhafte Registerumbenennungs-, Out-of-Order-Ausgabe-/Ausführungs-Pipeline nach Ausführungsformen der Erfindung illustriert. 27B ist ein Blockdiagramm, das sowohl ein Ausführungsbeispiel eines Kerns mit In-Order-Architektur als auch eines Kerns mit Registerumbenennungs-, Out-of-Order-Ausgabe-/Ausführungsarchitektur illustriert, die in einem Prozessor nach Ausführungsformen der Erfindung enthalten sein sollen. Die durchgezogen umrandeten Kästchen in den 27A-B illustrieren die In-Order-Pipeline und den In-Order-Kern, während der optionale Zusatz der gestrichelt umrandeten Kästchen die Registerumbenennungs-, Out-of-Order-Ausgabe-/Ausführungs-Pipeline und den Registerumbenennungs-, Out-of-Order-Ausgabe-/Ausführungs-Kern illustrieren. Da der In-Order-Aspekt eine Teilmenge des Out-of-Order-Aspekts ist, wird der Out-of-Order-Aspekt beschrieben.
• In 27A enthält eine Prozessor-Pipeline 2700 eine Abrufphase 2702, eine Längendecodierphase 2704, eine Decodierphase 2706, eine Zuordnungsphase 2708, eine Umbenennungsphase 2710, eine Zeitplanungsphase (auch als Versand- oder Ausgabephase bekannt) 2712, eine Registerlese-/Speicherlesephase 2714, eine Ausführungsphase 2716, eine Zurückschreib-/Speicherschreibphase 2718, eine Ausnahmebehandlungsphase 2722 und eine Festschreibphase 2724.
• 27B zeigt einen Prozessorkern 2790, der eine Front-End-Einheit 2730 enthält, die an eine Ausführengineeinheit 2750 gekoppelt ist, und beide sind an eine Speichereinheit 2770 gekoppelt. Der Kern 2790 kann ein Reduced-Instruction-Set-Computing(RISC)-Kern, ein Complex-Instruction-Set-Computing(CISC)-Kern, ein Very-Long-Instruction-Word(VLIW)-Kern oder ein Hybrid- oder alternativer Kerntyp sein. Als noch eine weitere Option kann der Kern 2790 ein Kern für Sonderzwecke sein, wie zum Beispiel ein Netzwerk- oder Kommunikationskern, eine Komprimierungsengine, ein Coprozessorkern, einen Kern einer Grafikverarbeitungseinheit für allgemeine Rechenzwecke (GPGPU), ein Grafikkern oder Ähnliches.
• Die Front-End-Einheit 2730 enthält eine an eine Anweisungszwischenspeichereinheit 2734 gekoppelte Verzweigungsvorhersageeinheit 2732, die an einen Anweisungsübersetzungspuffer (Translation Lookaside Buffer, TLB) 2736 gekoppelt ist, der an eine Anweisungsabrufeinheit 2738 gekoppelt ist, die an eine Decodiereinheit 2740 gekoppelt ist. Die Decodiereinheit 2740 (oder Decoder) kann Anweisungen decodieren und als Ausgabe eine oder mehrere Mikro-Operationen, Mikrocode-Eingangspunkte, Mikroanweisungen, andere Anweisungen oder andere Steuersignale generieren, die von den ursprünglichen Anweisungen decodiert sind oder diese anderweitig widerspiegeln oder von diesen abgeleitet sind. Die Decodiereinheit 2740 kann unter Verwendung verschiedener unterschiedlicher Mechanismen implementiert werden. Beispiele geeigneter Mechanismen enthalten Nachschlagetabellen, Hardwareimplementierungen, programmierbare Logikarrays (PLAs), schreibgeschützte Mikrocode-Arbeitsspeicher (Mikrocode-ROMs) usw., sind jedoch nicht darauf beschränkt. In einer Ausführungsform enthält der Kern 2890 einen Mikrocode-ROM oder ein anderes Medium, das Mikrocode für bestimmte Makroanweisungen speichert (z. B. in der Decodiereinheit 2740 oder anderweitig innerhalb der Front-End-Einheit 2730). Die Decodiereinheit 2740 ist in der Ausführungsengineeinheit 2750 an eine Umbenennungs-/Zuordnungseinheit 2752 gekoppelt.
• Die Ausführungsengineeinheit 2750 enthält die an eine Stilllegungseinheit 2754 gekoppelte Umbenennungs-/Zuordnungseinheit 2752 und einen Satz von einer oder mehreren Planungseinheiten 2756. Die Planungseinheit(en) 2756 repräsentiert bzw. repräsentieren eine beliebige Anzahl verschiedener Planer, einschließlich Reservierstationen, zentrale Anweisungsfenster usw. Die Planungseinheit(en) 2756 ist bzw. sind an die physische(n) Registerdateieinheit(en) 2758 gekoppelt. Jede der physischen Registerdateieinheit(en) 2758 repräsentiert eine oder mehrere physische Registerdateien, von denen verschiedene einen oder mehrere verschiedene Datentypen speichern, wie skalare ganze Zahl, skalares Gleitkomma, gepackte ganze Zahl, gepacktes Gleitkomma, vektorielle ganze Zahl, vektorielles Gleitkomma, Status (z. B. einen Anweisungszeiger, der die Adresse der nächsten auszuführenden Anweisung ist) usw. In einer Ausführungsform umfasst die physische Registerdateieinheit 2758 eine Vektorregistereinheit und eine Skalarregistereinheit. Diese Registereinheiten können architektonische Vektorregister, Vektormaskenregister und Universalregister bereitstellen. Die physische(n) Registerdateieinheit(en) 2758 wird bzw. werden von der Stilllegungseinheit 2754 überlappt, um verschiedene Arten zu illustrieren, auf die eine Registerumbenennung und Out-of-Order-Ausführung implementiert werden können (z. B. unter Verwendung eines Umordnungspuffers bzw. von Umordnungspuffern und (einer) Stilllegungsregisterdatei(en); unter Verwendung einer bzw. von zukünftigen Datei(en), eines Verlaufspuffers bzw. von Verlaufspuffern und einer Stilllegungsregisterdatei bzw. von Stilllegungsregisterdateien; unter Verwendung einer Registerabbildung und eines Pools von Registern; usw.). Die Stilllegungseinheit 2754 und die physische(n) Registerdateieinheit(en) 2758 sind an das bzw. die Ausführungscluster 2760 gekoppelt. Das bzw. die Ausführungscluster 2760 enthält bzw. enthalten einen Satz einer oder mehrerer Ausführungseinheiten 2762 und einen Satz von einem oder mehreren Speicherzugriffseinheiten 2764. Die Ausführungseinheiten 2762 können verschiedene Operationen (z. B. Verschiebungen, Addition, Subtraktion, Multiplikation) und an verschiedenen Datentypen (z. B. skalares Gleitkomma, gepackte ganze Zahl, gepacktes Gleitkomma, vektorielle ganze Zahl, vektorielles Gleitkomma) durchführen. Während manche Ausführungsformen eine Anzahl von Ausführungseinheiten enthalten können, die spezifischen Funktionen oder Funktionssätzen gewidmet sind, können andere Ausführungsformen nur eine Ausführungseinheit oder mehrere Ausführungseinheiten enthalten, die alle alle Funktionen durchführen. Die Planungseinheit(en) 2756, physische(n) Registerdateieinheit(en) 2758 und Ausführungscluster 2760 sind als möglicherweise mehrzahlig gezeigt, da bestimmte Ausführungsformen separate Pipelines für bestimmte Arten von Daten/Operationen erstellen (z. B. eine Pipeline für skalare ganze Zahlen, eine Pipeline für skalares Gleitkomma/gepackte ganze Zahlen/gepacktes Gleitkomma/vektorielle ganze Zahlen/vektorielles Gleitkomma und/oder eine Speicherzugriffs-Pipeline, die jeweils ihre eigene Planungseinheit, physische Registerdateieinheit und/oder ihr eigenes Ausführungscluster aufweisen - und im Fall einer separaten Speicherzugriffs-Pipeline sind bestimmte Ausführungsformen implementiert, in denen nur das Ausführungscluster dieser Pipeline die Speicherzugriffseinheit(en) 2764 aufweist). Es sollte auch klar sein, dass, wo separate Pipelines verwendet werden, eine oder mehrere dieser Pipelines Out-of-Order-Ausgabe-/Ausführungs- und der Rest In-Order-Pipelines sein können.
• Der Satz von Speicherzugriffseinheiten 2764 ist an die Speichereinheit 2770 gekoppelt, die eine Daten-TLB-Einheit 2772 enthält, die an eine Datenzwischenspeichereinheit 2774 gekoppelt ist, die an eine Level-2(L2)-Zwischenspeichereinheit 2776 gekoppelt ist. In einem Ausführungsbeispiel können die Speicherzugriffseinheiten 2764 eine Ladeeinheit, eine Adressspeichereinheit und eine Datenspeichereinheit enthalten, von denen jede an die Daten-TLB-Einheit 2772 in der Speichereinheit 2770 gekoppelt ist. Die Anweisungszwischenspeichereinheit 2734 ist ferner an eine Level-2(L2)-Zwischenspeichereinheit 2776 in der Speichereinheit 2770 gekoppelt. Die L2-Zwischenspeichereinheit 2776 ist an eine oder mehrere andere Zwischenspeicher-Levels und letztendlich an einen Hauptspeicher gekoppelt.
• Beispielsweise kann die beispielhaften Registerumbenennungs-, Out-of-Order-Ausgabe-/Ausführungskernarchitektur die Pipeline 2700 folgendermaßen implementieren: 1) Der Anweisungsabruf 2738 führt den Abruf und die Längendecodierphasen 2702 und 2704 durch; 2) die Decodiereinheit 2740 führt die Decodierphase 2706 durch; 3) die Umbenennungs-/Zuordnungseinheit 2752 führt die Zuordnungsphase 2708 und die Umbenennungsphase 2710 durch; 4) die Zeitplangebereinheit(en) 2756 führt bzw. führen die Zeitplanungsphase 2712 durch; 5) die physische(n) Registerdateieinheit(en) 2758 und die Speichereinheit 2770 führen die Registerlese-/Speicherlesephase 2714 durch; das Ausführungscluster 2760 führt die Ausführungsphase 2716 durch; 6) die Speichereinheit 2770 und die physische(n) Registerdateieinheit(en) 2758 führen die Zurückschreib-/Speicherschreibphase 2718 durch; 7) verschiedene Einheiten können an der Ausnahmebehandlungsphase 2722 beteiligt sein; und 8) die Stilllegungseinheit 2754 und die physische(n) Registerdateieinheit(en) 2758 führen die Festschreibphase 2724 durch.
• Der Kern 2790 kann eine oder mehrere Anweisungssätze unterstützen (z. B. den x86-Anweisungssatz (mit einigen Erweiterungen, die mit neueren Versionen hinzugefügt wurden); den MIPS-Anweisungssatz von MIPS Technologies in Sunnyvale, CA; den ARM-Anweisungssatz (mit optionalen zusätzlichen Erweiterungen wie NEON) von ARM Holdings in Sunnyvale, CA), die die hierin beschriebene(n) Anweisung(en) enthalten. In einer Ausführungsform enthält der Kern 2790 Logik, um eine gepackte Datenanweisungssatzerweiterung (z. B. AVX1, AVX2) zu unterstützen, wodurch erlaubt wird, dass die von vielen Multimedia-Anwendungen verwendeten Operationen unter Verwendung von gepackten Daten durchgeführt werden.
• Es sollte klar sein, dass der Kern Multithreading (Ausführen von zwei oder mehr parallelen Sätzen von Operationen oder Threads) unterstützen kann und dies auf vielfältige Weise tun kann, einschließlich Sliced-Multithreading, simultanes Multithreading (wobei ein einziger physischer Kern jedem der Threads, die der physische Kern simultan nebenläufig ausführt, einen logischen Kern bereitstellt) oder eine Kombination davon (z. B. Zeitscheiben-Abruf und -Decodierung und danach simultanes Multithreading wie in der Intel®-Hyperthreading-Technologie).
• Während Registerumbenennen im Kontext einer Out-of-Order-Ausführung beschrieben wird, sollte klar sein, dass das Registerumbenennen in einer In-Order-Architektur verwendet werden kann. Während die illustrierte Ausführungsform des Prozessors auch separate Anweisungs- und Datenzwischenspeichereinheiten 2734/2774 und eine gemeinsam genutzte L2-Zwischenspeichereinheit 2776 enthält, können alternative Ausführungsformen einen einzigen internen Zwischenspeicher für sowohl Anweisungen als auch Daten aufweisen, wie zum Beispiel einen internen Level-1(L1)-Zwischenspeicher oder mehrere Levels von internem Zwischenspeicher. In manchen Ausführungsformen kann das System eine Kombination eines internen Zwischenspeicher und eines externen Zwischenspeicher enthalten, der extern zum Kern und/oder zum Prozessor ist. Alternativ kann der gesamte Zwischenspeicher extern zum Kern und/oder zum Prozessor sein.
• Eine spezifische beispielhafte In-Order-Kernarchitektur
• 28A-B ein Blockdiagramm einer spezifischeren beispielhaften In-Order-Kernarchitektur illustrieren, wobei der Kern einer von mehreren logischen Blöcken (die anderen Kerne des gleichen Typs und/oder anderer Typen enthalten) in einem Chip wäre. Die logischen Blöcke kommunizieren über ein Verbindungsnetzwerk hoher Bandbreite (z. B. ein Ringnetzwerk) mit einiger Logik mit festen Funktionen, Speicher-E/A-Schnittstellen und anderer notwendiger E/A-Logik, abhängig von der Anwendung.
• 28A ist ein Blockdiagramm eines einzelnen Prozessorkerns, zusammen mit seiner Verbindung an das chipinterne Verbindungsnetz 2802 und mit seinem lokalen Teilsatz des Level-2(L2)-Zwischenspeichers 2804, nach Ausführungsformen der Erfindung. In einer Ausführungsform unterstützt ein Anweisungsdecoder 2800 den x86-Anweisungssatz mit einer Erweiterung für gepackte Datenanweisungssätze. Ein L1-Zwischenspeicher 2806 erlaubt Zugriffe mit niedriger Latenzzeit auf Zwischenspeicherspeicher in die Skalar- und Vektoreinheiten. Während in einer Ausführungsform (um das Design zu vereinfachen) eine Skalareinheit 2808 und eine Vektoreinheit 2810 separate Registersätze (Skalarregister 2812 bzw. Vektorregister 2814) verwenden und zwischen ihnen transferierte Daten in einen Speicher geschrieben und danach wieder aus einem Level-1(L1)-Zwischenspeicher 2806 gelesen werden, können alternative Ausführungsformen der Erfindung einen anderen Ansatz verwenden (z. B. einen einzigen Registersatz verwenden oder einen Kommunikationspfad enthalten, der erlaubt, dass Daten zwischen den zwei Registerdateien ohne Schreiben und Wiedereinlesen transferiert werden).
• Der lokale Teilsatz des L2-Zwischenspeichers 2804 ist Teil eines globalen L2-Zwischenspeichers, der in separate lokale Teilsätze aufgeteilt ist, einen pro Prozessorkern. Jeder Prozessorkern weist einen direkten Zugriffspfad zu seinem eigenen lokalen Teilsatz des L2-Zwischenspeichers 2804 auf. Von einem Prozessorkern gelesene Daten werden in seinem L2-Zwischenspeicher-Teilsatz 2804 gespeichert und auf sie kann schnell zugegriffen werden, parallel zu anderen Prozessorkernen, die auf ihre eigenen lokalen L2-Zwischenspeicher-Teilsätze zugreifen. Von einem Prozessorkern geschriebene Daten werden in seinem eigenen L2-Zwischenspeicher-Teilsatz 2804 gespeichert und aus anderen Teilsätzen wenn nötig geleert. Das Ringnetzwerk stellt Kohärenz für gemeinsam genutzte Daten sicher. Das Ringnetzwerk ist bidirektional, um Agenten wie Prozessorkernen, L2-Zwischenspeichern und anderen Logikblöcken zu erlauben, miteinander innerhalb des Chips zu kommunizieren. In einigen Ausführungsformen ist jeder Ring-Datenpfad pro Richtung 1024 Bit breit.
• 28B ist eine erweiterte Ansicht eines Teils des Prozessorkerns in 28A nach Ausführungsformen der Erfindung. 28B enthält einen L1-Datenzwischenspeicher 2806A, einen Teil des L1-Zwischenspeicher 2804 sowie mehr Details in Bezug auf die Vektoreinheit 2810 und die Vektorregister 2814. Insbesondere ist die Vektoreinheit 2810 eine 29-breite Vektorverarbeitungseinheit (VPU) (siehe die 16-breite ALU 2828), die eine oder mehrere von folgenden Anweisungen ausführt: ganzzahlige, Gleitkommaanweisungen mit einfacher Genauigkeit und Gleitkommaanweisungen mit doppelter Genauigkeit. Die VPU unterstützt ein Swizzeln der Registereingänge mit Swizzleeinheit 2820, numerische Umwandlung mit numerischen Umwandlungseinheiten 2822A-B und Replizierung mit Replizierungseinheit 2824 am Speichereingang.
• Prozessor mit integriertem Speichercontroller und integrierter Graphik.
• 29 ist ein Blockdiagramm eines Prozessors 2900, der nach Ausführungsformen der Erfindung mehr als einen Kern aufweisen kann, einen integrierten Speichercontroller aufweisen kann und integrierte Grafik aufweisen kann. Die durchgezogen umrandeten Kästchen in 29 illustrieren einen Prozessor 2900 mit einem einzigen Kern 2902A, einem Systemagenten 2910, einen Satz von einem oder mehreren Buscontrollereinheiten 2916, während die optionale Hinzufügung der gestrichelt umrandeten Kästchen einen alternativen Prozessor 2900 mit mehreren Kernen 2902AN, einem Satz von einem oder mehreren integrierten Speichercontrollereinheiten 2914 in der Systemagenteinheit 2910 und Logik für Sonderzwecke 2908 illustriert.
• Deshalb können verschiedene Implementierungen des Prozessors 2900 enthalten: 1) eine CPU, wobei die Logik für Sonderzwecke 2908 integrierte Grafik- und/oder wissenschaftliche Logik (Durchsatzlogik) ist (die einen oder mehrere Kerne enthalten kann) und die Kerne 2902A-N ein oder mehrere Universalkerne sind (z. B. Universal-In-Order-Kerne, Universal-Out-of-Order-Kerne, eine Kombination der zwei); 2) einen Coprozessor, wobei die Kerne 2902A-N eine große Anzahl von Kernen für Sonderzwecke sind, die primär für Grafik und/oder Wissenschaft (Durchsatz) gedacht sind; und 3) einen Coprozessor, wobei die Kerne 2902A-N eine große Anzahl von Universal-In-Order-Kernen sind. Deshalb kann der Prozessor 2900 ein Universal-Prozessor, Coprozessor oder Prozessor für Sonderzwecke sein, wie zum Beispiel ein Netzwerk- oder Kommunikationsprozessor, eine Komprimierungsengine, ein Grafikprozessor, eine Grafikverarbeitungseinheit für allgemeine Rechenzwecke (GPGPU), ein Many-Integrated-Core(MIC)-Coprozessor mit hohem Durchsatz (der 30 oder mehr Kerne enthält), ein eingebetteter Prozessor oder Ähnliches. Der Prozessor kann auf einem oder mehreren Chips implementiert sein. Der Prozessor 2900 kann ein Teil eines oder mehrerer Substrate sein und/oder kann auf einem oder mehreren Substraten unter Verwendung einer Anzahl von Prozesstechniken wie zum Beispiel BiCMOS, CMOS oder NMOS implementiert sein.
• Die Speicherhierarchie enthält einen oder mehrere Level von Zwischenspeichern innerhalb der Kerne 2904A-N, einen Satz von einer oder mehreren gemeinsam genutzten Zwischenspeichereinheiten 2906 und externen Speicher (nicht gezeigt), die an den Satz der integrierten Speichercontrollereinheiten 2914 gekoppelt sind. Der Satz der gemeinsam genutzten Zwischenspeichereinheiten 2906 kann einen oder mehrere Zwischenspeicher mittlerer Levels enthalten, wie Level 2 (L2), Level 3 (L3), Level 4 (L4) oder andere Zwischenspeicherlevel, einen Last-Level-Zwischenspeicher (LLC) und/oder Kombinationen davon. Während in einer Ausführungsform eine ringbasierte Verbindungseinheit 2912 die integrierte Grafiklogik 2908, den Satz der gemeinsam genutzten Zwischenspeichereinheiten 2906 und die Systemagenteneinheit 2910/den bzw. die integrierten Speichercontrollereinheit(en) 2914 verbindet, können alternative Ausführungsformen eine beliebige Anzahl von gut bekannten Techniken zum Verbinden derartiger Einheiten verwenden. In einer Ausführungsform wird Kohärenz zwischen einem oder mehreren Zwischenspeichereinheiten 2906 und den Kernen 2902-A-N beibehalten.
• In manchen Ausführungsformen sind einer oder mehrere der Kerne 2902A-N multithreadingfähig. Der Systemagent 2910 enthält diese Komponenten, die die Kerne 2902A-N koordinieren und betreiben. Die Systemagenteneinheit 2910 kann zum Beispiel eine Energiesteuereinheit (PCU) und eine Anzeigeeinheit enthalten. Die PCU kann Logik und Komponenten enthalten, die zur Regulierung des Energiezustands der Kerne 2902A-N und der integrierten Grafiklogik 2908 benötigt werden. Die Anzeigeeinheit ist zum Ansteuern einer oder mehrerer extern angeschlossener Anzeigen.
• Die Kerne 2902A-N können in Bezug auf einen Architekturanweisungssatz homogen oder heterogen sein; das heißt, zwei oder mehr der Kerne 2902A-N können fähig sein, den gleichen Anweisungssatz auszuführen, während andere fähig sein können, nur einen Teilsatz dieses Anweisungssatzes oder einen anderen Anweisungssatz auszuführen.
• Beispielhafte Computerarchitekturen
• 30-33 sind Blockdiagramme von beispielhaften Computerarchitekturen. Andere Systemdesigns und -konfigurationen, die in der Technik für Laptops, Desktops, tragbare PCs, Organizer, Entwicklungs-Workstations, Server, Netzwerkeinrichtungen, Netzwerkhubs, Switches, eingebettete Prozessoren, digitale Signalprozessoren (DSPs), Grafikeinrichtungen, Videospieleinrichtungen, Set-Top-Boxen, Mikrocontroller, Mobiltelefone, tragbare Mediaplayer, tragbare Geräte und verschiedene andere Elektronikgeräte bekannt sind, sind ebenfalls geeignet. Im Allgemeinen ist eine enorm große Vielfalt von Systemen oder Elektronikeinrichtungen geeignet, die einen Prozessor und/oder eine andere Ausführungslogik, wie hierin offenbart, einbinden können.
• Nunmehr auf 30 Bezug nehmend, wird ein Blockdiagramm eines Systems 3000 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Das System 3000 kann einen oder mehrere Prozessoren 3010, 3015 enthalten, die an einen Controllerhub 3020 gekoppelt sind. In einer Ausführungsform enthält der Controllerhub 3020 einen Grafikspeicher-Controllerhub (GMCH) 3090 und einen Eingabe-/Ausgabe-Hub (IOH) 3050 (die auf separaten Chips sein können); der GMCH 3090 enthält Speicher- und Grafikcontroller, an die Speicher 3040 und ein Coprozessor 3045 gekoppelt sind; der IOH 3050 koppelt Eingabe-/Ausgabe(E/A)-Einrichtungen 3060 an den GMCH 3090. Alternativ sind einer der Speicher- und Grafikcontroller oder beide im Prozessor integriert (wie hierin beschrieben), der Speicher 3040 und der Coprozessor 3045 sind direkt an den Prozessor 3010 gekoppelt, und der Controllerhub 3020 in einem einzigen Chip mit dem IOH 3050.
• Der optionale Charakter der zusätzlichen Prozessoren 3015 wird in 30 durch unterbrochene Linien angezeigt. Jeder Prozessor 3010, 3015 kann einen oder mehrere der hierin beschriebenen Verarbeitungskerne enthalten und kann eine Version des Prozessors 2900 sein.
• Der Speicher 3040 kann zum Beispiel Dynamic Random Access Memory (DRAM), Phase-Change-Memory (PCM) oder eine Kombination der zwei sein. Für mindestens eine Ausführungsform kommuniziert der Controllerhub 3020 mit dem Prozessor bzw. den Prozessoren 3010, 3015 über einen Mehrpunktbus wie einem Frontside-Bus (FSB), einer Punkt-zu-Punkt-Schnittstelle oder einer ähnlichen Verbindung 3095.
• In einer Ausführungsform ist der Coprozessor 3045 ein Prozessor für Sonderzwecke, wie zum Beispiel ein MIC-Prozessor mit hohem Durchsatz, ein Netzwerk- oder Kommunikationsprozessor, eine Komprimierungsengine, ein Grafikprozessor, eine GPGPU, ein eingebetteter Prozessor oder Ähnliches. In einer Ausführungsform kann der Controllerhub 3020 einen integrierten Grafikbeschleuniger enthalten.
• Es kann eine Vielfalt von Unterschieden zwischen den physischen Ressourcen 3010, 3015 in Bezug auf ein Spektrum von Leistungsmetriken geben, einschließlich architektonisch, mikroarchitektonisch, thermal, Energieverbrauchsmerkmalen und Ähnlichem.
• In einer Ausführungsform führt der Prozessor 3010 Anweisungen aus, die Datenverarbeitungsoperationen eines allgemeinen Typs steuern. In den Anweisungen können Coprozessoranweisungen eingebettet sein. Der Prozessor 3010 erkennt, dass diese Coprozessoranweisungen von einem Typ sind, die vom angebundenen Coprozessor 3045 ausgeführt werden sollen. Dementsprechend gibt der Prozessor 3010 diese Coprozessoranweisungen (oder Steuersignale, die die Coprozessoranweisungen repräsentieren) auf einem Coprozessorbus oder einer anderen Verbindung an den Coprozessor 3045 aus. Der bzw. die Coprozessor(en) 3045 nimmt bzw. nehmen die empfangenen Coprozessoranweisungen an und führt bzw. führen diese aus.
• Nunmehr auf 31 Bezug nehmend, wird ein Blockdiagramm eines ersten spezifischeren beispielhaften Systems 3100 in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt. Wie in 31 gezeigt, ist das Multiprozessorsystem 3100 ein Punkt-zu-Punkt-Verbindungssystem und enthält einen ersten Prozessor 3170 und einen zweiten Prozessor 3180, die über eine Punkt-zu-Punkt-Verbindung 3150 gekoppelt sind. Jeder der Prozessoren 3170 und 3180 kann eine Version des Prozessors 2900 sein. In einer Ausführungsform der Erfindung sind die Prozessoren 3170 und 3180 die Prozessoren 3010 bzw. 3015, während der Coprozessor 3138 der Coprozessor 3045 ist. In einer anderen Ausführungsform sind die Prozessoren 3170 und 3180 der Prozessor 3010 bzw. der Coprozessor 3045.
• Die Prozessoren 3170 und 3180 sind integrierte Speichercontrollereinheiten (IMC) 3172 bzw. 3182 enthaltend gezeigt. Der Prozessor 3170 enthält auch als Teil seiner Bussteuerungseinheiten Punkt-zu-Punkt(P-P)-Schnittstellen 3176 und 3178; gleichermaßen enthält der zweite Prozessor 3180 P-P-Schnittstellen 3186 und 3188. Die Prozessoren 3170, 3180 können Informationen über eine Punkt-zu-Punkt(P-P)-Schnittstelle 3150 unter Verwendung der P-P-Schnittstellenschaltkreise 3178, 3188 austauschen. Wie in 31 gezeigt, koppeln die IMCs 3172 und 3182 die Prozessoren an jeweilige Speicher, nämlich einen Speicher 3132 und einen Speicher 3134, die Teile von Hauptspeicher sein können, die lokal an die jeweiligen Prozessoren angebunden sind.
• Die Prozessoren 3170, 3180 können jeweils Informationen mit einem Chipsatz 3190 über individuelle P-P-Schnittstellen 3152, 3154 unter Verwendung von Punkt-zu-Punkt-Schnittstellenschaltkreisen 3176, 3194, 3186, 3198 austauschen. Der Chipsatz 3190 kann optional Informationen mit dem Coprozessor 3138 über eine Hochleistungsschnittstelle 3192 austauschen. In einer Ausführungsform ist der Coprozessor 3138 ein Prozessor für Sonderzwecke, wie zum Beispiel ein MIC-Prozessor mit hohem Durchsatz, ein Netzwerk- oder Kommunikationsprozessor, eine Komprimierungsengine, ein Grafikprozessor, eine GPGPU, ein eingebetteter Prozessor oder Ähnliches.
• Ein gemeinsam genutzter Zwischenspeicher (nicht gezeigt) kann in einem der beiden Prozessoren oder außerhalb beider Prozessoren enthalten sein, jedoch mit den Prozessoren über eine P-P-Verbindung verbunden sein, sodass die lokalen Zwischenspeicher-Informationen von einem der beiden oder beiden Prozessoren im gemeinsam genutzten Zwischenspeicher gespeichert werden kann, wenn ein Prozessor in einen Niedrigenergiemodus versetzt wird.
• Der Chipsatz 3190 kann über eine Schnittstelle 3196 an einen ersten Bus 3116 gekoppelt sein. In einer Ausführungsform ist der erste Bus 3116 ein Peripheral-Component-Interconnect(PCI)-Bus oder ein Bus wie ein PCI-Express-Bus oder ein anderer E/A-Verbindungsbus sein, obwohl der Umfang der vorliegenden Erfindung dadurch nicht eingeschränkt ist.
• Wie in 31 gezeigt, können verschiedene E/A-Einrichtungen 3114 zusammen mit einer Busbrücke 3118, die den ersten Bus 3116 an einen zweiten Bus 3120 koppelt, an den ersten Bus 3116 gekoppelt sein. In einer Ausführungsform sind ein oder mehrere zusätzliche Prozessoren 3115 wie Coprozessoren, Hochdurchsatz-MIC-Prozessoren, GPGPUs, Beschleuniger (wie z. B. Grafikbeschleuniger oder digitale Signalverarbeitungseinheiten (DSP)), Field Programmable Gate Arrays oder beliebige andere Prozessoren an den ersten Bus 3116 gekoppelt. In einer Ausführungsform kann der zweite Bus 3120 ein Low-Pin-Count(LPC)-Bus sein. Verschiedene Einrichtungen können an einen zweiten Bus 3120 gekoppelt sein, die zum Beispiel eine Tastatur und/oder Maus 3122, Kommunikationseinrichtungen 3127 und eine Datenspeichereinheit 3128, wie ein Plattenlaufwerk oder eine andere Massenspeichereinrichtung enthält, das in einer Ausführungsform Anweisungen/Code und Daten 3130 enthalten kann. Ferner kann ein Audio-E/A 3124 an den zweiten Bus 3116 gekoppelt sein. Es ist zu beachten, dass andere Architekturen möglich sind. Zum Beispiel kann ein System statt der Punkt-zu-Punkt-Architektur von 31 einen Mehrpunktbus oder eine andere solche Architektur implementieren.
• Nunmehr auf 32 Bezug nehmend, wird ein Blockdiagramm eines zweiten spezifischeren beispielhaften Systems 3200 in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt. Gleiche Elemente in den 31 und 32 tragen gleiche Referenzziffern, und bestimmte Aspekte von 31 wurden von 32 weggelassen, um ein Verdecken anderer Aspekte von 32 zu vermeiden.
• 32 illustriert, dass die Prozessoren 3170, 3180 eine integrierte Speicher- und E/A-Steuerlogik („CL“) 3272 bzw. 3282 enthalten können. Deshalb enthalten die CL 3272, 3282 integrierte Speichercontrollereinheiten und enthalten E/A-Steuerlogik. 32 illustriert, dass nicht nur die Speicher 3132, 3134 an die CL 3172, 3182 gekoppelt sind, sondern auch, dass E/A-Einrichtungen 3214 ebenfalls an die Steuerlogik 3172, 3182 gekoppelt sind. Alt-E/A-Einrichtungen 3215 sind an den Chipsatz 3190 gekoppelt.
• Nunmehr auf 33 Bezug nehmend, wird ein Blockdiagramm eines SoC 3300 in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung gezeigt. Ähnliche Elemente in 29 tragen gleiche Referenzziffern. Gestrichelt umrandete Kästchen sind außerdem optionale Merkmale an hochentwickelteren SoCs. In 33 ist eine Verbindungseinheit bzw. sind Verbindungseinheiten 3302 gekoppelt an: einen Anwendungsprozessor 3310, der einen Satz von einem oder mehreren Kernen 332A-N, Zwischenspeichereinheiten 2904A-N, und (eine) gemeinsam genutzte Zwischenspeichereinheit(en) 2906 enthält; eine Systemagenteneinheit 2910; (eine) Buscontrollereinheit(en) 2916; (eine) integrierte Speichercontrollereinheit(en) 2914; einen Satz von einem oder mehreren Coprozessoren 3320, die integrierte Grafiklogik, einen Grafikprozessor, einen Audioprozessor und einen Videoprozessor enthalten können; eine statische Arbeitsspeichereinheit mit wahlfreiem Zugriff (SRAM-Einheit) 3330; eine direkte Speicherzugriffs(DMA)-Einheit 3332; und eine Anzeigeeinheit 3340 zum Koppeln an eine oder mehrere externe Anzeigen. In einer Ausführungsform enthält bzw. enthalten der bzw. die Coprozessor(en) 3320 einen Prozessor für Sonderzwecke, wie zum Beispiel einen Netzwerk- oder Kommunikationsprozessor, eine Komprimierungsengine, eine GPGPU, einen Hochdurchsatz-MIC-Prozessor, einen eingebetteten Prozessor oder Ähnliches.
• Hierin offenbarte Ausführungsformen der Mechanismen können in Hardware, Software, Firmware oder einer Kombination solcher Implementierungsansätze implementiert werden. Ausführungsformen der Erfindung können als Computerprogramme oder Programmcode implementiert werden, die auf programmierbaren Systemen ausgeführt werden, die mindestens einen Prozess, ein Speichersystem (das flüchtigen und nichtflüchtigen Speicher und/oder Speicherelemente enthält), mindestens eine Eingabeeinrichtung und mindestens eine Ausgabeeinrichtung umfassen.
• Programmcode, wie der in 31 illustrierte Code 3130 kann auf Eingabeanweisungen angewandt werden, um die hierin beschriebenen Funktionen durchzuführen und Ausgabeinformationen zu generieren. Die Ausgabeinformationen können auf eine oder mehrere Ausgabeeinrichtungen angewandt werden, auf bekannte Weise. Für Zwecke dieser Anmeldung enthält ein Verarbeitungssystem ein beliebiges System, das einen Prozessor aufweist, wie zum Beispiel: einen digitalen Signalprozessor (DSP), einen Mikrocontroller, eine anwendungsspezifische integrierte Schaltung (ASIC) oder einen Mikroprozessor.
• Der Programmcode kann in einer höheren verfahrens- oder objektorientierten Programmiersprache implementiert werden, um mit einem Verarbeitungssystem zu kommunizieren. Der Programmcode kann auch in Assembler- oder Maschinensprache implementiert werden, wenn gewünscht. Tatsächlich sind die hierin beschriebenen Mechanismen im Umfang nicht auf eine beliebige bestimmte Programmiersprache beschränkt. Auf jeden Fall kann die Sprache eine compilierte oder interpretierte Sprache sein.
• Ein oder mehrere Aspekte mindestens einer Ausführungsform können durch repräsentative Anweisungen implementiert werden, die auf einem maschinenlesbaren Medium gespeichert sind, das verschiedene Logik innerhalb des Prozessors repräsentiert, die, wenn sie von einer Maschine gelesen wird, bewirkt, dass die Maschine Logik erzeugt, um die hierin beschriebenen Techniken durchzuführen. Solche Repräsentationen, als „IP-Kerne“ bekannt, können auf einem greifbaren, maschinenlesbaren Medium gespeichert und an verschiedene Kunden oder Fertigungsanlagen geliefert werden, um in die Fertigungsmaschinen geladen zu werden, die die Logik oder den Prozessor tatsächlich herstellen.
• Derartige maschinenlesbaren Speichermedien können nicht-transitorische, greifbare Anordnungen von einer Maschine oder Einrichtung gefertigte oder gebildete Artikel enthalten, die Speichermedien wie Festplatten, irgendeinen anderen Typ von Platte einschließlich Disketten, optische Platten, Compact Disc Read-Only Memories (CD-ROMs), wiederbeschreibbare Compact Discs (CD-RWs) und magneto-optische Platten, Halbleiterbauelemente wie schreibgeschützte Arbeitsspeicher (ROMs), Arbeitsspeicher mit wahlfreiem Zugriff (RAMs) wie dynamische Arbeitsspeicher mit wahlfreiem Zugriff (DRAMs), statische Arbeitsspeicher mit wahlfreiem Zugriff (SRAMs), löschbare programmierbare schreibgeschützte Arbeitsspeicher (EPROMs), Flashspeicher, elektrisch löschbare programmierbare schreibgeschützte Arbeitsspeicher (EEPROMs), Phasenwechselspeicher (PCM), magnetische oder optische Karten oder irgendeinen anderen, zur Speicherung von elektronischen Anweisungen geeigneten Medientyp enthalten, sind jedoch nicht darauf beschränkt.
• Dementsprechend enthalten Ausführungsformen der Erfindung auch nicht-transitorische, greifbare maschinenlesbare Medien, die Anweisungen enthalten oder die Designdaten enthalten, wie Hardwarebeschreibungssprache (HDL), die hierin beschriebene Strukturen, Schaltkreise, Vorrichtungen, Prozessoren und/oder Systemmerkmale definiert. Solche Ausführungsformen können auch als Programmprodukte bezeichnet werden.
• Emulation (einschließlich binärer Übersetzung, Code-Morphing usw.)
• In einigen Fällen kann ein Anweisungswandler verwendet werden, um eine Anweisung von einem Quellanweisungssatz in einen Zielanweisungssatz umzuwandeln. Zum Beispiel kann der Anweisungswandler eine Anweisung in eine oder mehrere andere, vom Kern zu verarbeitende Anweisungen übersetzen (z. B. unter Verwendung von statischer binärer Übersetzung, dynamischer binärer Übersetzung einschließlich dynamischem Compilieren), verwandeln, emulieren oder anderweitig umwandeln. Der Anweisungswandler kann in Software, Hardware, Firmware oder einer Kombination davon implementiert werden. Der Anweisungswandler kann sich auf dem Prozessor, nicht auf dem Prozessor, oder teilweise auf und teilweise nicht auf dem Prozessor befinden.
• 34 ist ein Blockdiagramm, das die Verwendung eines Softwareanweisungswandlers gegenüberstellt, um binäre Anweisungen in einem Quellanweisungssatz in binäre Anweisungen in einem Zielanweisungssatz nach Ausführungsformen der Erfindung umzuwandeln. In der illustrierten Ausführungsform ist der Anweisungswandler ein Softwareanweisungswandler, obwohl alternativ der Anweisungswandler in Software, Firmware, Hardware oder verschiedenen Kombinationen davon implementiert werden kann. 34 zeigt, dass ein Programm in einer höheren Sprache 3402 unter Verwendung eines ersten Compilers 3404 compiliert werden kann, um einen ersten Binärcode (z.B. x86) 3406 zu generieren, der nativ von einem Prozessor mit mindestens einem ersten Anweisungssatzkern 3416 ausgeführt werden kann. In einigen Ausführungsformen repräsentiert der Prozessor mit mindestens einem ersten Anweisungssatzkern 3416 einen beliebigen Prozessor, der im Wesentlichen die gleichen Funktionen wie ein Intel-Prozessor mit mindestens einem x86-Anweisungssatzkern durchführen kann, indem er Folgendes kompatibel ausführt oder anderweitig verarbeitet: (1) einen wesentlichen Teil des Anweisungssatzes des Intel-x86-Anweisungssatzkerns oder (2) Objektcodeversionen von Anwendungen oder anderer Software, die auf einem Intel-Prozessor mit mindestens einem x86-Anweisungssatzkern laufen sollen, um im Wesentlichen das gleiche Ergebnis wie ein Intel-Prozessor mit mindestens einem x86-Anweisungssatzkern zu erreichen. Der erste Compiler 3404 repräsentiert einen Compiler, der betrieben werden kann, um Binärcode des ersten Anweisungssatzes 3406 (z. B. Objektcode) zu generieren, der ohne oder mit zusätzlicher Verlinkungsverarbeitung auf dem Prozessor mit mindestens einem ersten Anweisungssatzkern 3416 ausgeführt werden kann. Gleichermaßen zeigt 34, dass das Programm in der höheren Sprache 3402 unter Verwendung eines Compilers für einen alternativen Anweisungssatz 3408 compiliert werden kann, um Binärcode eines alternativen Anweisungssatzes 3410 zu generieren, der nativ von einem Prozessor ohne mindestens einen ersten Anweisungssatzkern 3414 ausgeführt werden kann (z. B. einem Prozessor mit Kernen, die den MIPS-Anweisungssatz von MIPS Technologies in Sunnyvale, CA und/oder die den ARM-Anweisungssatz von ARM Holdings in Sunnyvale, CA ausführen). Der Anweisungswandler 3412 wird verwendet, um den ersten Binärcode 3406 in Code umzuwandeln, der nativ vom Prozessor ohne einen ersten Anweisungssatzkern 3414 ausgeführt werden kann. Es ist unwahrscheinlich, dass dieser umgewandelte Code der gleiche wie der Binärcode eines alternativen Anweisungssatzes 3410, da ein Anweisungswandler, der dazu fähig ist, schwer herzustellen ist; dennoch wird der umgewandelte Code die allgemeine Operation erzielen und aus Anweisungen aus dem alternativen Anweisungssatz bestehen. Deshalb repräsentiert der Anweisungswandler 3412 Software, Firmware, Hardware oder eine Kombination davon, die durch Emulation, Simulation oder einen beliebigen anderen Prozess einem Prozessor oder einer anderen Elektronikeinrichtung erlaubt, der bzw. die keinen ersten Anweisungssatzprozessor oder -Kern aufweist, den ersten Binärcode 3406 auszuführen.
• Fig. 21
• Top:
• TDPPAIR-ZIELMATRIXPAAR (KACHELPAAR), ERSTE
• QUELLENMATRIX (KACHEL), ZWEITE QUELLENMATRIX (KACHEL)

2101

ZIELMATRIXPAAR (KACHELN)

cols

- Spalten

rows

- Zeilen

2103

ERSTE QUELLENMATRIX (KACHEL)

2105

ZWEITE QUELLENMATRIX (KACHEL)

2107

AUSFÜHRUNGSSCHALTKREISE

2109

FMAS-GITTER

2101

ZIELMATRIXPAAR (KACHELN)

• Fig. 22

2201

EINE ANWEISUNG MIT FELDERN FÜR EINEN OPCODE, EINEN ERSTEN QUELLENMATRIXOPERANDEN, EINEN ZWEITEN QUELLENMATRIXOPERANDEN UND EINEN ZIELMATRIXPAAROPERANDEN ABRUFEN

2203

DIE ANWEISUNG DECODIEREN

2205

DEM ERSTEN QUELLENMATRIXOPERANDEN UND DEM ZWEITEN QUELLENMATRIXOPERANDEN ZUGEORDNETE DATEN ABRUFEN

2207

AUSFÜHREN DER DECODIERTEN ANWEISUNG, UM FÜR JEDE ZEILE VON DATENELEMENTEN DES ERSTEN QUELLENMATRIXOPERANDEN EINE GETRENNTE SKALARPRODUKTOPERATION MIT JEDER SPALTE VON DATENELEMENTEN DES ZWEITEN QUELLENMATRIXOPERANDEN AUSZUFÜHREN UND ERGEBNISSE DER GETRENNTEN SKALARPRODUKTOPERATIONEN IN EINER ENTSPRECHENDEN ZEILE VON DATENELEMENTPOSITIONEN DES ZIELMATRIXPAAROPERANDEN ZU SPEICHERN

2209

EIN ERGEBNIS DER AUSGEFÜHRTEN ANWEISUNG ÜBERGEBEN

• Fig. 23

2301

IN EINEM ERSTEN ZÄHLER EINEN NULLWERT SETZEN DONE - FERTIG NO- NEIN YES - JA

2302

BESTIMMEN, OB DER ERSTE ZÄHLER KLEINER ALS EINE ANZAHL KONFIGURIERTER ZEILEN EINES ZIELMATRIXOPERANDEN IST

2303

IN EINEM ZWEITEN ZÄHLER EINEN NULLWERT SETZEN

2304

BESTIMMEN, OB DER ZWEITE ZÄHLER KLEINER ALS EINE ANZAHL KONFIGURIERTER SPALTEN EINES ERSTEN QUELLENMATRIXOPERANDEN IST

2305

SCHREIBEN EINER ZEILE [ERSTER ZÄHLER] AUS DEM ZIELMATRIXOPERANDEN IN EINEN TEMPORÄREN ORT

2306

IN EINEM DRITTEN ZÄHLER EINEN NULLWERT SETZEN

2307

BESTIMMEN, OB DER DRITTE ZÄHLER KLEINER ALS EINE ANZAHL KONFIGURIERTER SPALTEN DES ZIELMATRIXOPERANDEN IST

2308

AUSFÜHREN EINER SKALARPRODUKTOPERATION, AN DER DATENELEMENTE DES ERSTEN QUELLENMATRIXOPERANDEN AN POSITION ZEILE[ERSTER ZÄHLER, ZWEITER ZÄHLER] UND DATENELEMENTE DES ZWEITEN QUELLENMATRIXOPERANDEN AN POSITION ZEILE[ZWEITER ZÄHLER, DRITTER ZÄHLER] BETEILIGT SIND, UND AKKUMULIEREN DES ERGEBNISSES AN DER ELEMENTPOSITION[DRITTER ZÄHLER] DES TEMPORÄREN ORTS

2309

DEN DRITTEN ZÄHLER INKREMENTIEREN

2310

SCHREIBEN DES TEMPORÄREN ORTS IN DEN ZIELMATRIXOPERANDEN AN ZEILE[ERSTER ZÄHLER]

2311

DEN ZWEITEN ZÄHLER INKREMENTIEREN

2312

DEN ERSTEN ZÄHLER INKREMENTIEREN

• Fig. 24

2401

TDPWSSQPAIR-SKALARPRODUKT - Anweisungshilfsfunktion

c is

qword, x and y are dwords - c ist qWort, x und y sind dWörter

2403

TDPWSSQPAIR-SKALARPRODUKT - Operation

• Fig. 25A

2502

VEX-PRÄFIX

2564

W-FELD

2568

GRÖSSENFELD

2590

FORMATFELD

2515

OPCODE-ABBILDUNG

2520

VVVV-FELD

2525

PRÄFIX-CODIERUNGSFELD

MOD

R/M BYTE - MOD-R/M-BYTE

SIB

BYTE - SIB-BYTE

2562

VERSCHIEBUNGSFELD

2530

REAL-OPCODE-FELD

• Fig. 25B

2574

VOLLES OPCODE-FELD

2540

FORMATFELD

2515

OPCODE-ABBILDUNG

2564

DATENELEMENT-BREITENFELD

2525

PRÄFIX-CODIERUNGSFELD

2541

BASISOPERATIONSFELD

2530

REAL-OPCODE-FELD

• Fig. 25C

2544

REGISTERINDEXFELD

2520

VVVV-FELD

Claims (26)

1. Wir beanspruchen:
2. Prozessor, umfassend: Decodiermittel zum Decodieren einer Anweisung mit Feldern zum Identifizieren eines ersten Quellenmatrixoperanden, eines zweiten Quellenmatrixoperanden und eines Zielmatrixpaaroperanden; und Ausführungsmittel zum Ausführen der decodierten Anweisung zum Berechnen eines Ergebnisses durch Ausführen von Skalarproduktoperationen an Datenelementen aus dem identifizierten ersten Quellenmatrixoperanden und dem identifizierten zweiten Quellenmatrixoperanden und Akkumulieren des Ergebnisses in Datenelementpositionen des Zielmatrixpaaroperanden, wobei Datenelementpositionen des Zielmatrixpaaroperanden größer als eine Größe der Datenelemente des identifizierten ersten Quellenmatrixoperanden und des identifizierten zweiten Quellenmatrixoperanden sind.
3. Prozessor nach Anspruch 1, wobei die Datenelemente aus dem identifizierten ersten Quellenmatrixoperanden und dem identifizierten zweiten Quellenmatrixoperanden vorzeichenbehaftete Doppelwortelemente sind und wobei die Datenelemente aus dem identifizierten Zielmatrixoperanden Quadwörter sind.
4. Prozessor nach Anspruch 1, wobei die Ausführungsschaltkreise mehrere Fusionierungs-Multiplikations-Addierer umfassen.
5. Prozessor nach einem der Ansprüche 1-3, wobei der identifizierte Zielmatrixpaaroperand ein Paar von Gruppen gepackter Datenregister umfasst.
6. Prozessor nach Anspruch 4, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Spalten einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Spalten der Matrix dient.
7. Prozessor nach Anspruch 4, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Zeilen einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Zeilen der Matrix dient.
8. Prozessor nach Anspruch 4, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Spalten einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Spalten der Matrix dient.
9. Prozessor nach Anspruch 4, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Zeilen einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Zeilen der Matrix dient.
10. Prozessor nach Anspruch 1-8, wobei ein Fehler erzeugt wird, wenn eine Anzahl von Zeilen des identifizierten Zielmatrixpaaroperanden anders als eine Anzahl von Zeilen des identifizierten ersten Quellenmatrixoperanden ist.
11. Prozessor nach Anspruch 1-8, wobei ein Fehler erzeugt wird, wenn eine Anzahl von Spalten des identifizierten Zielmatrixpaaroperanden anders als eine Anzahl von Spalten des identifizierten zweiten Quellenmatrixoperanden ist.
12. Prozessor nach einem der Ansprüche 1-10, wobei die Ausführungsmittel ferner zum Nullen von Datenelementpositionen, die keinen akkumulierten Wert aufweisen, dienen.
13. Verfahren, umfassend: Decodieren einer Anweisung mit Feldern zum Identifizieren eines ersten Quellenmatrixoperanden, eines zweiten Quellenmatrixoperanden und eines Zielmatrixpaaroperanden; und Ausführen der decodierten Anweisung zum Berechnen eines Ergebnisses durch Ausführen von Skalarproduktoperationen an Datenelementen aus dem identifizierten ersten Quellenmatrixoperanden und dem identifizierten zweiten Quellenmatrixoperanden und Akkumulieren des Ergebnisses in Datenelementpositionen des Zielmatrixpaaroperanden, wobei Datenelementpositionen des Zielmatrixpaaroperanden größer als eine Größe der Datenelemente des identifizierten ersten Quellenmatrixoperanden und des identifizierten zweiten Quellenmatrixoperanden sind.
14. Verfahren nach Anspruch 12, wobei die Datenelemente aus dem identifizierten ersten Quellenmatrixoperanden und dem identifizierten zweiten Quellenmatrixoperanden vorzeichenbehaftete Doppelwortelemente sind und wobei die Datenelemente aus dem identifizierten Zielmatrixoperanden Quadwörter sind.
15. Verfahren nach einem der Ansprüche 12-13, wobei das Ausführen mehrere Fusionierungs-Multiplikations-Addierer verwendet.
16. Verfahren nach einem der Ansprüche 12-14, wobei der identifizierte Zielmatrixpaaroperand ein Paar von Gruppen gepackter Datenregister umfasst.
17. Verfahren nach Anspruch 15, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Spalten einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Spalten der Matrix dient.
18. Verfahren nach Anspruch 15, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Zeilen einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte aufeinanderfolgender Zeilen der Matrix dient.
19. Verfahren nach Anspruch 15, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Spalten einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Spalten der Matrix dient.
20. Verfahren nach Anspruch 15, wobei eine erste Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Zeilen einer Matrix dient und eine zweite Gruppe des Paars von Gruppen gepackter Datenregister zum Speichern einer ersten Hälfte verschachtelter Zeilen der Matrix dient.
21. Verfahren nach einem der Ansprüche 12-19, wobei ein Fehler erzeugt wird, wenn eine Anzahl von Zeilen des identifizierten Zielmatrixpaaroperanden anders als eine Anzahl von Zeilen des identifizierten ersten Quellenmatrixoperanden ist.
22. Verfahren nach einem der Ansprüche 12-19, wobei ein Fehler erzeugt wird, wenn eine Anzahl von Spalten des identifizierten Zielmatrixpaaroperanden anders als eine Anzahl von Spalten des identifizierten zweiten Quellenmatrixoperanden ist.
23. Verfahren nach einem der Ansprüche 12-21, das ferner Nullen von Datenelementpositionen, die keinen akkumulierten Wert aufweisen, umfasst.
24. Nichtflüchtiges maschinenlesbares Medium, das ein Auftreten einer Anweisung speichert, wobei beim Antreffen des Auftretens der Anweisung ein Prozessor ein Verfahren ausführen soll, umfassend: Decodieren der Anweisung mit Feldern zum Identifizieren eines ersten Quellenmatrixoperanden, eines zweiten Quellenmatrixoperanden und eines Zielmatrixpaaroperanden; und Ausführen der decodierten Anweisung zum Berechnen eines Ergebnisses durch Ausführen von Skalarproduktoperationen an Datenelementen aus dem identifizierten ersten Quellenmatrixoperanden und dem identifizierten zweiten Quellenmatrixoperanden und Akkumulieren des Ergebnisses in Datenelementpositionen des Zielmatrixpaaroperanden, wobei Datenelementpositionen des Zielmatrixpaaroperanden größer als eine Größe der Datenelemente des identifizierten ersten Quellenmatrixoperanden und des identifizierten zweiten Quellenmatrixoperanden sind.
25. Nichtflüchtiges maschinenlesbares Medium nach Anspruch 23, wobei die Datenelemente des identifizierten ersten Quellenmatrixoperanden und des identifizierten zweiten Quellenmatrixoperanden vorzeichen-behaftete Doppelwortelemente sind und wobei die Datenelemente des identifizierten Zielmatrixpaaroperanden Quadwörter sind.
26. Nichtflüchtiges maschinenlesbares Medium nach Anspruch 23, wobei der identifizierte Zielmatrixpaaroperand ein Paar von Gruppen gepackter Datenregister umfasst.

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