DE102018007025A1

DE102018007025A1 - System, Verfahren und Einrichtung zur SRIS-Modus-Auswahl für PCIe

Info

Publication number: DE102018007025A1
Application number: DE102018007025.6A
Authority: DE
Inventors: David J. Harriman; Debendra Das Sharma; Daniel S. Froelich; Sean O. Stalley
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2017-10-05
Filing date: 2018-09-05
Publication date: 2019-04-11
Also published as: CN112506844A; US11630480B2; CN109634899A; CN115543905A; US20190041898A1; US20230022948A1

Abstract

Aspekte der Ausführungsformen richten sich auf Systeme, Verfahren und Computerprogrammprodukte, die es einem Downstream-Port ermöglichen, in einem Separate Reference Clocks with Independent Spread Spectrum Clocking (SSC) (SRIS)-Modus zu arbeiten. Das System kann bestimmen, dass der Downstream-Port einen oder mehrere SRIS-Auswahlmechanismen unterstützt; eine Systemtaktkonfiguration von dem Downstream-Port zu einem entsprechenden Upstream-Port, der mit dem Downstream-Port durch die PCIe-konforme Verbindung verbunden ist, bestimmen; einen SRIS-Modus in dem Downstream-Port setzen und Daten von dem Downstream-Port über die Verbindung hinweg unter Verwendung der bestimmten Systemtaktkonfiguration übertragen.

Description

STAND DER TECHNIK
Verschaltungen können verwendet werden, um eine Kommunikation zwischen verschiedenen Vorrichtungen in einem System bereitzustellen, wobei eine Art von Verschaltungsmechanismus verwendet wird. Ein typisches Kommunikationsprotokoll für Kommunikationsverschaltungen zwischen Vorrichtungen in einem Computersystem ist ein Peripheral Component Interconnect Express(PCI Express™ (PCIe™))-Kommunikationsprotokoll. Dieses Kommunikationsprotokoll ist ein Beispiel von einem Eingabe/Ausgabe (E/A)-Verschaltungssystem zum Laden/Speichern. Die Kommunikation zwischen den Vorrichtungen wird üblicherweise seriell gemäß diesem Protokoll bei sehr hohen Geschwindigkeiten durchgeführt.
Vorrichtungen können über verschiedene Anzahlen von Datenverbindungen hinweg verbunden werden, wobei jede Datenverbindung mehrere Datenspuren einschließt. Upstream-Vorrichtungen und Downstream-Vorrichtungen durchlaufen bei der Initialisierung ein Verbindungstraining, um Datenübertragungen über die verschiedenen Verbindungen und Spuren hinweg zu optimieren.
Figurenliste

1 veranschaulicht eine Ausführungsform eines Blockdiagramms für ein Computersystem, das einen Multicore-Prozessor einschließt.
2 ist eine schematische Darstellung einer beispielhaften Peripheral Component Interconnect express(PCIe)-Verbindungsarchitektur gemäß Ausführungsformen der vorliegenden Offenbarung.
3 ist eine schematische Darstellung eines Verbindungsfähigkeitsregisters, das ein durch einen SRIS-Modus-Auswahlmechanismus unterstütztes Bit einschließt, gemäß Ausführungsformen der vorliegenden Offenbarung.
4 ist eine schematische Darstellung eines Verbindungssteuerungsregisters, das ein durch einen SRIS-Modus-Auswahlmechanismus unterstütztes Bit einschließt, gemäß Ausführungsformen der vorliegenden Offenbarung.
5 ist ein Prozessablaufdiagramm für einen PCIe-konformen Port zum Wirken basierend auf einem SRIS-Modus-Auswahlmechanismus gemäß Ausführungsformen der vorliegenden Offenbarung.
6 veranschaulicht eine Ausführungsform eines Rechensystems, das eine Verschaltungsarchitektur einschließt.
7 veranschaulicht eine Ausführungsform einer Verschaltungsarchitektur, die einen geschichteten Stapel einschließt.
8 veranschaulicht eine Ausführungsform einer Anforderung oder eines Pakets, die/das innerhalb einer Verschaltungsarchitektur erzeugt oder empfangen werden soll.
9 veranschaulicht eine Ausführungsform eines Sender-Empfänger-Paares für eine Verschaltungsarchitektur.
10 veranschaulicht eine andere Ausführungsform eines Blockdiagramms für ein Rechensystem, das einen Prozessor einschließt.
11 veranschaulicht eine Ausführungsform eines Blocks für ein Rechensystem, das mehrere Prozessorsockel einschließt.
12 veranschaulicht eine andere Ausführungsform eines Blockdiagramms für ein Rechensystem.

AUSFÜHRLICHE BESCHREIBUNG
In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt, wie etwa Beispiele spezifischer Prozessorarten und Systemkonfigurationen, spezifische Hardware-Strukturen, spezifische architekturelle und mikroarchitekturelle Details, spezifische Registerkonfigurationen, spezifische Befehlsarten, spezifische Systemkomponenten, spezifische Messungen/Höhen, spezifische(r) Prozessor-Pipeline-Stufen und -betrieb usw., um ein gründliches Verständnis der vorliegenden Erfindung bereitzustellen. Es wird allerdings für den Fachmann ersichtlich sein, dass diese spezifischen Details nicht eingesetzt werden müssen, um die vorliegende Erfindung umzusetzen. In anderen Fällen wurden hinlänglich bekannte Komponenten oder Verfahren, wie zum Beispiel spezifische und alternative Prozessorarchitekturen, spezifische(r) Logikschaltungen/-code für beschriebene Algorithmen, spezifischer Firmware-Code, spezifischer Verschaltungsbetrieb, spezifische Logikkonfigurationen, spezifische Herstellungstechniken und -materialien, spezifische Compiler-Implementierungen, spezifische Ausdrücke von Algorithmen in Code, spezifische Abschalt- und Gattertechniken/-Logik und andere spezifische Betriebsdetails von Computersystemen nicht detailliert beschrieben, um ein unnötiges Verunklaren der vorliegenden Erfindung zu vermeiden.
Obwohl die folgenden Ausführungsformen unter Bezugnahme auf Energieerhaltung und Energieeffizienz in spezifischen integrierten Schaltungen, wie zum Beispiel in Computerplattformen oder Mikroprozessoren, beschrieben sein können, sind andere Ausführungsformen auf andere Typen von integrierten Schaltungen und Logikvorrichtungen anwendbar. Ähnliche Techniken und Lehren hierin beschriebener Ausführungsformen können auf andere Typen von Schaltungen oder Halbleitervorrichtungen angewandt werden, die auch von besserer Energieeffizienz und Energieerhaltung profitieren können. Zum Beispiel sind die offenbarten Ausführungsformen nicht auf Desktop-Computersysteme oder Ultrabooks™ beschränkt. Und sie können auch in anderen Vorrichtungen, wie zum Beispiel handgehaltenen Vorrichtungen, Tablets, anderen dünnen Notebooks, System-on-a-Chip(SOC)-Vorrichtungen und anderen eingebetteten Anwendungen, verwendet werden. Manche Beispiele für handgehaltene Vorrichtungen schließen Mobiltelefone, Internetprotokollvorrichtungen, Digitalkameras, Personal Digital Assistants (PDAs) und handgehaltene PCs ein. Eingebettete Anwendungen schließen üblicherweise einen Mikrocontroller, einen Digitalsignalprozessor (DSP), ein System-on-a-Chip, Network-Computer (NetPC), Set-Top-Boxen, Network-Hubs, Wide-Area-Network(WAN)-Schalter oder jegliches andere System, das die unten gelehrten Funktionen und Operationen durchführen kann, ein. Darüber hinaus sind die hier beschriebenen Einrichtungen, Verfahren und Systeme nicht auf physische Rechenvorrichtungen beschränkt, sondern können auch Softwareoptimierungen für Energieerhaltung und -effizienz betreffen. Wie in der nachfolgenden Beschreibung leicht ersichtlich ist, sind die hier beschriebenen Verfahren, Einrichtungen und Systeme (ob mit Bezug auf Hardware, Firmware, Software oder eine Kombination davon) für eine mit Leistungsfähigkeitserwägungen austarierte „grüne Technologie“-Zukunft unverzichtbar.
Mit der Weiterentwicklung von Rechensystemen werden die Komponenten darin komplexer. Als Ergebnis davon erfährt die Verschaltungsarchitektur zum Koppeln und Kommunizieren zwischen den Komponenten ebenfalls zunehmende Komplexität, um sicherzustellen, dass Bandbreitenanforderungen für einen optimalen Komponentenbetrieb erfüllt werden. Ferner verlangen unterschiedliche Marktsegmente unterschiedliche Aspekte von Verschaltungsarchitekturen, um sich für die Marktbedürfnisse zu eignen. Beispielsweise erfordern Server eine höhere Leistungsfähigkeit, obgleich das mobile Ökosystem manchmal in der Lage ist, eine Gesamtleistungsfähigkeit für Stromeinsparungen zu opfern. Dennoch ist es eine singuläre Aufgabe der meisten Strukturen, höchstmögliche Leistungsfähigkeit mit maximaler Stromeinsparung bereitzustellen. Im Folgenden wird eine Anzahl von Verschaltungen erörtert, die potenziell von Aspekten der hierin beschriebenen Erfindung profitieren würden.
Unter Bezugnahme auf 1 ist eine Ausführungsform eines Blockdiagramms für ein Rechensystem mit einem Multicore-Prozessor dargestellt. Ein Prozessor 100 schließt einen beliebigen Prozessor oder eine beliebige Verarbeitungsvorrichtung ein, wie einen Mikroprozessor, einen eingebetteten Prozessor, einen Digitalsignalprozessor (DSP), einen Netzwerkprozessor, einen handgehaltenen Prozessor, einen Anwendungsprozessor, einen Coprozessor, ein System-on-a-Chip (SOC) oder eine andere Vorrichtung zum Ausführen von Code. Der Prozessor 100 schließt in einer Ausführungsform zumindest zwei Kerne, nämlich Kern 101 und 102, ein, die asymmetrische Kerne oder symmetrische Kerne (die veranschaulichte Ausführungsform) einschließen können. Jedoch kann der Prozessor 100 jegliche Anzahl von Verarbeitungselementen, die symmetrisch oder asymmetrisch sein können, einschließen.
In einer Ausführungsform bezieht sich ein Verarbeitungselement auf Hardware oder Logik zum Unterstützen eines Software-Threads. Beispiele für Hardware-Verarbeitungselemente schließen Folgendes ein: eine Thread-Einheit, einen Thread-Steckplatz, einen Thread, eine Prozesseinheit, einen Kontext, eine Kontexteinheit, einen logischen Prozessor, einen Hardware-Thread, einen Kern und/oder jegliches andere Element, das dazu in der Lage ist, einen Zustand für einen Prozessor, wie etwa einen Ausführungszustand oder einen Architekturzustand, zu halten. Anders ausgedrückt bezieht sich ein Verarbeitungselement in einer Ausführungsform auf jegliche Hardware, die dazu in der Lage ist, einem Code, wie etwa einem Software-Thread, einem Betriebssystem, einer Anwendung oder anderem Code, unabhängig zugeordnet zu werden. Ein physikalischer Prozessor (oder Prozessorsockel) bezieht sich üblicherweise auf eine integrierte Schaltung, die potenziell jegliche Anzahl anderer Verarbeitungselemente, wie zum Beispiel Kerne oder Hardware-Threads, einschließt.
Ein Kern bezieht sich oft auf Logik, die auf einer integrierten Schaltung angeordnet ist, die dazu in der Lage ist, einen unabhängigen Architekturzustand aufrechtzuerhalten, wobei jeder unabhängig aufrechterhaltene Architekturzustand zumindest einigen dedizierten Ausführungsressourcen zugeordnet ist. Im Gegensatz zu Kernen bezieht sich ein Hardware-Thread üblicherweise auf jegliche Logik, die auf einer integrierten Schaltung angeordnet ist, die dazu in der Lage ist, einen unabhängigen Architekturzustand aufrechtzuerhalten, wobei die unabhängig aufrechterhaltenen Architekturzustände den Zugriff auf Ausführungsressourcen teilen. Wie ersichtlich ist, überlappt die Grenze zwischen der Nomenklatur eines Hardware-Threads und eines Kerns, wenn bestimmte Ressourcen geteilt werden und andere für einen Architekturzustand vorgesehen sind. Dennoch werden ein Kern und ein Hardware-Thread durch ein Betriebssystem häufig als einzelne logische Prozessoren angesehen, wobei das Betriebssystem dazu in der Lage ist, Operationen auf jedem logischer Prozessor einzeln zu planen.
Der physikalische Prozessor 100, wie in 1 veranschaulicht, schließt zwei Kerne, nämlich Kern 101 und 102, ein. Hier werden Kern 101 und 102 als symmetrische Kerne, das heißt Kerne mit denselben Konfigurationen und Funktionseinheiten und/oder derselben Logik, betrachtet. In einer anderen Ausführungsform schließt der Kern 101 einen Out-of-Order-Prozessorkern ein, während der Kern 102 einen In-Order-Prozessorkern einschließt. Die Kerne 101 und 102 können jedoch individuell aus jeglichem Kerntyp, wie zum Beispiel einem nativen Kern, einem softwareverwalteten Kern, einem Kern, der zum Ausführen einer nativen Befehlssatzarchitektur (Instruction Set Architecture, ISA) angepasst ist, einem Kern, der zum Ausführen einer übersetzten Befehlssatzarchitektur (Instruction Set Architecture, ISA) angepasst ist, einem mitentwickelten Kern oder einem anderen bekannten Kern, ausgewählt werden. In einer heterogenen Kernumgebung (das heißt asymmetrische Kerne) kann eine Form von Übersetzung, wie eine binäre Übersetzung, eingesetzt werden, um Code auf einem oder beiden Kernen zu planen oder auszuführen. Zur weiteren Erörterung sind jedoch die Funktionseinheiten, die in dem Kern 101 veranschaulicht sind, unten ausführlicher beschrieben, da die Einheiten in dem Kern 102 auf eine ähnliche Art wie in der dargestellten Ausführungsform arbeiten.
Wie dargestellt, schließt der Kern 101 zwei Hardware-Threads 101a und 101b ein, die auch Hardware-Thread-Slots 101a und 101b genannt werden können. Software-Entitäten, wie ein Betriebssystem, sehen folglich den Prozessor 100 in einer Ausführungsform potenziell als vier separate Prozessoren, das heißt vier logische Prozessoren oder Verarbeitungselemente, die fähig sind, vier Software-Threads gleichzeitig auszuführen. Wie oben erwähnt, ist ein erster Thread Architekturzustandsregistern 101a zugeordnet, ist ein zweiter Thread Architekturzustandsregistern 101b zugeordnet, kann ein dritter Thread Architekturzustandsregistern 102a zugeordnet sein und kann ein vierter Thread Architekturzustandsregistern 102b zugeordnet sein. Hier kann jedes der Architekturzustandsregister (101a, 101b, 102a und 102b) Verarbeitungselemente, Thread-Slots oder Thread-Einheiten, wie oben beschrieben, genannt werden. Wie veranschaulicht, werden die Architekturzustandsregister 101a in Architekturzustandsregistern 101b derart repliziert, dass individuelle Architekturzustände/Kontexte für den logischen Prozessor 101a und den logischen Prozessor 101b gespeichert werden können. In dem Kern 101 können andere kleinere Ressourcen, wie Befehlszeiger und Umbenennungslogik in einem Zuweiser- und Umbenennerblock 130, auch für die Threads 101a und 101b repliziert werden. Einige Ressourcen, wie zum Beispiel Neuordnungspuffer in einer Neuordnungs-/Rückstellungseinheit 135, ILTB 120, Lade-/Speicher-Puffer und Warteschlangen, können durch Partitionieren geteilt werden. Andere Ressourcen, wie zum Beispiel interne Universalregister, Seitentabellenbasisregister, Low-Level-Datencache und Daten-TLB 115, Ausführungseinheit(en) 140 und Abschnitte der Out-of-Order-Einheit 135 werden potenziell vollständig geteilt.
Der Prozessor 100 schließt oft andere Ressourcen ein, die vollständig geteilt, durch Partitionierung geteilt oder durch/für Verarbeitungselemente(n) vorgesehen werden können. In 1 ist eine Ausführungsform eines rein beispielhaften Prozessors mit veranschaulichenden logischen Einheiten/Ressourcen eines Prozessors veranschaulicht. Es ist zu beachten, dass ein Prozessor jegliche dieser Funktionseinheiten einschließen oder weglassen kann sowie andere nicht dargestellte bekannte Funktionseinheiten, Logik oder Firmware einschließen kann. Wie veranschaulicht, schließt der Kern 101 einen vereinfachten, repräsentativen Out-of-Order(OOO)-Prozessorkern ein. Ein In-Order-Prozessor kann jedoch in verschiedenen Ausführungsformen verwendet werden. Der OOO-Kern schließt einen Sprungzielpuffer 120, um auszuführende/zu nehmende Sprünge vorherzusagen, und einen Befehlsübersetzungspuffer (Instruction-Translation Buffer, I-TLB) 120, um Adressenübersetzungseinträge für Befehle zu speichern, ein.
Der Kern 101 schließt ferner ein Decodiermodul 125 ein, das mit der Abrufeinheit 120 gekoppelt ist, um abgerufene Elemente zu decodieren. Abruflogik schließt in einer Ausführungsform individuelle Sequenzierer ein, die jeweils den Thread-Slots 101a, 101b zugeordnet sind. Üblicherweise ist der Kern 101 einer ersten ISA zugeordnet, die Befehle, die auf dem Prozessor 100 ausführbar sind, definiert/spezifiziert. Oft schließen Maschinencodebefehle, die zu der ersten ISA gehören, einen Abschnitt des Befehls (ein Opcode genannt) ein, der einen durchzuführenden Befehl oder eine durchzuführende Operation referenziert/spezifiziert. Die Decodierlogik 125 schließt Schaltungen ein, die diese Befehle ausgehend von ihren Opcodes erkennen und die decodierten Befehle in der Pipeline zum Verarbeiten, wie von der ersten ISA definiert, weitergeben. Wie unten ausführlicher erörtert, schließen die Decoder 125 in einer Ausführungsform Logik ein, die ausgelegt oder angepasst ist, um spezifische Befehle, wie einen Transaktionsbefehl, zu erkennen. Als ein Resultat des Erkennens durch die Decoder 125 führt die Architektur oder der Kern 101 spezifische, vordefinierte Aktionen aus, um Aufgaben, die dem geeigneten Befehl zugeordnet sind, durchzuführen. Es ist wichtig, zu beachten, dass jegliche der hierin beschriebenen Aufgaben, Blöcke, Operationen und Verfahren als Reaktion auf einen einzelnen oder mehrere Befehle durchgeführt werden können; einige davon können neue oder alte Befehle sein. Hinweisdecoder 126 erkennen in einer Ausführungsform die gleiche ISA (oder einen Untersatz davon). Alternativ erkennen die Decoder 126 in einer heterogenen Kernumgebung eine zweite ISA (entweder einen Untersatz der ersten ISA oder eine unterschiedliche ISA).
In einem Beispiel enthält der Zuweiser- und Umbenennerblock 130 einen Zuweiser zum Reservieren von Ressourcen, wie zum Beispiel Registerdateien zum Speichern von Befehlsverarbeitungsergebnissen. Die Threads 101a und 101b sind jedoch potenziell zu einer Out-of-Order-Ausführung fähig, wobei der Zuweiser- und Umbenennerblock 130 auch andere Ressourcen, wie zum Beispiel Neuordnungspuffer, reserviert, um Befehlsergebnisse zu verfolgen. Die Einheit 130 kann auch einen Registerumbenenner einschließen, um Programm-/Befehlsreferenzregister in andere Register in dem Prozessor 100 umzubenennen. Die Neuordnungs-/Rückzugseinheit 135 schließt Komponenten, wie die oben erwähnten Neuordnungspuffer, Ladepuffer und Speicherpuffer ein, um eine Out-of-Order-Ausführung und später einen In-Order-Rückzug von Befehlen, die außerhalb der Reihenfolge ausgeführt wurden, zu unterstützen.
Ein Planer- und Ausführungseinheit(en)-Block 140 schließt in einer Ausführungsform eine Planereinheit ein, um Befehle/eine Operation bei Ausführungseinheiten zu planen. Zum Beispiel wird ein Gleitkommabefehl an einem Port einer Ausführungseinheit, die eine verfügbare Gleitkommaausführungseinheit aufweist, geplant. Registerdateien, die den Ausführungseinheiten zugeordnet sind, sind ebenfalls enthalten, um Informationsbefehlsverarbeitungsergebnisse zu speichern. Beispielhafte Ausführungseinheiten schließen eine Gleitkommaausführungseinheit, eine Ganzzahlausführungseinheit, eine Sprungausführungseinheit, eine Ladeausführungseinheit, eine Speicherausführungseinheit und andere bekannte Ausführungseinheiten ein.
Lower-Level-Datencache und Datenübersetzungspuffer (Data Translation Buffer, D-TLB) 150 sind mit der/den Ausführungseinheit(en) 140 gekoppelt. Der Datencache soll kürzlich verwendete/betriebene Elemente, wie zum Beispiel Datenoperanden, die potenziell in Speicherkohärenzzuständen gehalten werden, speichern. Der D-TLB soll kürzliche virtuelle/lineare zu physikalischen Adressübersetzungen speichern. Als ein spezifisches Beispiel kann ein Prozessor eine Seitentabellenstruktur einschließen, um physikalischen Speicher in mehrere virtuelle Seiten zu zerteilen.
Hier teilen die Kerne 101 und 102 den Zugriff auf einen Higher-Level- oder Further-Out-Cache, wie zum Beispiel einen Cache der zweiten Ebene, der einer On-Chip-Schnittstelle 110 zugeordnet ist. Es ist zu beachten, dass sich Higher-Level oder Further-Out auf Cache-Ebenen bezieht, die von ausgehend von der/den Ausführungseinheit(en) zunehmen oder sich weiter von diesen entfernen. In einer Ausführungsform ist der Higher-Level-Cache ein Last-Level-Datencache - letzter Cache in der Speicherhierarchie auf dem Prozessor 100 - wie zum Beispiel ein Datencache der zweiten oder dritten Ebene. Der Higher-Level-Cache ist jedoch nicht hierauf beschränkt, da er einem Befehlscache zugeordnet sein oder einen solchen einschließen kann. Ein Trace-Cache - ein Typ von Befehlscache - kann stattdessen nach dem Decoder 125 gekoppelt werden, um kürzlich decodierte Spuren zu speichern. Hier bezieht sich eine Befehl potenziell auf einen Makrobefehl (das heißt eine von den Decodern erkannten allgemeinen Befehl), der in eine Anzahl von Mikrobefehlen (Mikrooperationen) decodieren kann.
In der dargestellten Konfiguration schließt der Prozessor 100 auch das On-Chip-Schnittstellenmodul 110 ein. Historisch wurde ein Speicher-Controller, der unten detaillierter beschrieben wird, in ein Rechensystem außerhalb des Prozessors 100 eingeschlossen. In diesem Szenario soll die On-Chip-Schnittstelle 11 mit Vorrichtungen außerhalb des Prozessors 100, wie zum Beispiel einem Systemspeicher 175, einem Chipsatz (oft einschließlich eines Speicher-Controller-Hub zum Verbinden mit dem Speicher 175 und eines E/A-Controller-Hub zum Verbinden von Peripherievorrichtungen), einem Speicher-Controller-Hub, einer Northbridge oder einer anderen integrierten Schaltung kommunizieren. Und in diesem Szenario kann der Bus 105 eine bekannte Verschaltung einschließen, wie einen Multi-Drop-Bus, eine Punkt-zu-Punkt-Verschaltung, eine serielle Verschaltung, einen parallelen Bus, einen kohärenten (zum Beispiel Cache-kohärenten) Bus, eine geschichtete Protokollarchitektur, einen differenziellen Bus und einen GTL-Bus.
Der Speicher 175 kann für den Prozessor 100 vorgesehen sein oder gemeinsam mit anderen Vorrichtungen in einem System genutzt werden. Herkömmliche Beispiele dieser Typen von Speicher 175 schließen DRAM, SRAM, nichtflüchtigen Speicher (NV-Speicher) und andere bekannte Speichervorrichtungen ein. Zu bemerken ist, dass die Vorrichtung 180 einen Grafikbeschleuniger, einen Prozessor oder eine Karte, der/die mit einem Speicher-Controller-Hub gekoppelt ist, Datenspeicher, der mit einem E/A-Controller-Hub gekoppelt ist, einen drahtlosen Transceiver, eine Flash-Vorrichtung, einen Audio-Controller, einen Netzwerkcontroller oder eine andere bekannte Vorrichtung einschließen kann.
Da mehr Logik und Vorrichtungen auf einem einzigen Die, wie einem SOC, integriert werden, kann jedoch jede dieser Vorrichtungen neuerdings auf dem Prozessor 100 integriert werden. In einer Ausführungsform befindet sich zum Beispiel ein Speicher-Controller-Hub auf demselben Package und/oder Die mit dem Prozessor 100. Hier schließt ein Abschnitt des Kerns (ein „On-Core“-Abschnitt) 110 einen oder mehrere Controller zur Schnittstellenbildung mit anderen Vorrichtungen, wie dem Speicher 175 oder einer Grafikvorrichtung 180, ein. Die Konfiguration, die eine Verschaltung und Controller zur Schnittstellenbildung mit solchen Vorrichtungen einschließt, wird oft ein „On-Core“ (oder eine „Un-Core“-Konfiguration) genannt. Als ein Beispiel schließt eine On-Chip-Schnittstelle 110 eine Ringverschaltung zur On-Chip-Kommunikation und eine serielle Hochgeschwindigkeits-Punkt-zu-Punkt-Verbindung 105 zur Off-Chip-Kommunikation ein. In der SOC-Umgebung können jedoch sogar noch mehr Vorrichtungen, wie die Netzwerkschnittstelle, Co-Prozessoren, Speicher 175, Grafikprozessor 180 und beliebige andere bekannte Computervorrichtungen/-schnittstellen auf einem einzigen Die oder einer einzigen integrierten Schaltung integriert werden, um einen kleinen Formfaktor mit hoher Funktionalität und geringem Stromverbrauch bereitzustellen.
In einer Ausführungsform ist der Prozessor 100 fähig, einen Compiler-, Optimierungs- und/oder Übersetzercode 177 auszuführen, um Anwendungscode 176 zu kompilieren, übersetzen und/oder optimieren, um die Einrichtung und die Verfahren, die hier beschrieben sind, zu unterstützen oder eine Schnittstelle damit zu bilden. Ein Compiler schließt oft ein Programm oder einen Satz von Programmen zum Übersetzen von Quelltext/Code in Zieltext/Code ein. Gewöhnlich erfolgt eine Kompilation von Programm-/Anwendungscode mit einem Compiler in mehreren Phasen und Durchgängen, um Hi-Level-Programmiersprachencode in Low-Level-Maschinen- oder Assemblersprachencode umzuwandeln. Compiler mit einem einzigen Durchgang können jedoch noch für eine einfache Kompilation eingesetzt werden. Ein Compiler kann beliebige bekannte Kompilationstechniken einsetzen und beliebige bekannte Compiler-Operationen durchführen, wie lexikalische Analyse, Vorverarbeitung, Parsen, semantische Analyse, Code-Erzeugung, Code-Umwandlung und Code-Optimierung.
Größere Compiler schließen oft mehrfache Phasen eine, diese Phasen sind jedoch meistens innerhalb von zwei Hauptphasen enthalten: (1) ein Frontend, das heißt im Allgemeinen, wo syntaktische Verarbeitung, semantische Verarbeitung und ein Teil der Umwandlung/Optimierung stattfinden können, und (2) ein Backend, das heißt im Allgemeinen, wo Analyse, Umwandlungen, Optimierungen und Code-Erzeugung stattfinden. Einige Compiler verweisen auf ein „Middle“, das das Verwischen einer klaren Trennung zwischen einem Frontend und einem Backend eines Compilers veranschaulicht. Daraus resultiert, dass ein Verweis auf Einfügen, Zuordnung, Erzeugung oder eine andere Operation eines Compilers in einer beliebigen der oben erwähnten Phasen oder Durchgänge sowie in beliebigen anderen bekannten Phasen oder Durchgängen eines Compilers stattfinden kann. Als ein veranschaulichendes Beispiel fügt ein Compiler potenziell Operationen, Abrufe, Funktionen usw. in eine oder mehrere Kompilationsphasen ein, wie ein Einfügen von Abrufen/Operationen in einer Frontendphase der Kompilation, und dann ein Umwandeln der Abrufe/Operationen in Lower-Level-Code während einer Umwandlungsphase. Zu bemerken ist, dass während einer dynamischen Kompilation Compiler-Code oder dynamischer Optimierungscode solche Operationen/Abrufe einfügen sowie den Code zur Ausführung während der Laufzeit optimieren kann. Als ein spezifisches veranschaulichendes Beispiel kann Binärcode (bereits kompilierter Code) dynamisch während der Laufzeit optimiert werden. Hier kann der Programmcode den dynamischen Optimierungscode, den Binärcode oder eine Kombination davon einschließen.
Ähnlich wie ein Compiler übersetzt ein Übersetzer, wie ein binärer Übersetzer, Code entweder statisch oder dynamisch, um Code zu optimieren und/oder übersetzen. Der Verweis auf eine Ausführung von Code, Anwendungscode, Programmcode oder eine andere Softwareumgebung kann sich daher auf Folgendes beziehen: (1) Ausführung von Compilerprogramm(en), einem Optimierungscodeoptimierer oder einem Übersetzer, dynamisch oder statisch, um Programmcode zu kompilieren, Softwarestrukturen zu warten, andere Operationen durchzuführen, Code zu optimieren oder Code zu übersetzen; (2) Ausführung eines Hauptprogrammcodes, der Operationen/Abrufe einschließt, wie Anwendungscode, der optimiert/kompiliert wurde; (3) Ausführung eines anderen Programmcodes, wie von Bibliotheken, die dem Hauptprogrammcode zugeordnet sind, um Softwarestrukturen zu warten, andere softwarebezogene Operationen durchzuführen oder Code zu optimieren, oder (4) eine Kombination davon.
PCI Express (PCIe) unterstützt mehrere Taktarchitekturen, wobei ein wesentlicher Unterschied zwischen diesen darin besteht, dass entweder derselbe Referenztakt zu beiden Komponenten auf der Verbindung geliefert wird („gemeinsame“ Taktung), wobei es in diesem Fall allgemein egal ist, ob dieser Takt „verteilt“ ist, oder keine geteilte Referenz vorhanden ist, wobei es in diesem Fall sehr wichtig ist, ob die Takte verteilt sind - dieser Modus wird als Separate Reference Clocks with Independent Spread Spectrum Clocking (SSC) (SRIS) bezeichnet. Wenn SRIS anfänglich definiert wurde, wurde die Auswahl des Betriebs im SRIS- oder Nicht-SRIS-Modus implementierungsspezifisch belassen. Es hat sich jedoch herausgestellt, dass dies mit den Arten, in denen Plattform- und Siliziumanbieter SRIS implementieren möchten, nicht gut zusammenpasst. Diese Offenbarung stellt eine Technik bereit, mit der Systemsoftware dazu in der Lage ist, den Betriebsmodus eines Downstream-Port zu ändern.
Silizium von verschiedenen Anbietern implementiert verschiedene Ansätze, und für Plattformanbieter ist es deshalb schwierig, Systeme zu erstellen, bei denen zum Beispiel einige PCIe-Verbinder direkt mit dem Root Complex verbunden sind und andere Verbinder mit einem Schalter verbunden sind, potenziell auch mit Retimern.
Diese Offenbarung definiert eine Registerschnittstelle für Systemsoftware, um den Betrieb einer PCIe-Verbindung zu bestimmen und zu steuern und um es zu ermöglichen, den Taktungsmodus bei Bedarf zur Laufzeit zu ändern, zum Beispiel, wenn eine Zusatzvorrichtung während des Betriebs entfernt und durch eine Einheit eines anderen Typs ersetzt wird.
Vorteile der vorliegenden Offenbarung sind dem Fachmann leicht ersichtlich. Zu den Vorteilen zählt ein Mechanismus zur Hardwarerekonfiguration. Die hierin beschriebenen Techniken können in die PCIe-Spezifikation integriert werden.
2 ist eine schematische Darstellung einer beispielhaften Peripheral Component Interconnect express(PCIe)-Verbindungsarchitektur 200 gemäß Ausführungsformen der vorliegenden Offenbarung. Die PCIe-Verbindungsarchitektur 200 schließt eine erste Komponente 202 ein, die eine Upstream-Komponente, ein Root Complex oder einen Schalter, die/der mit dem PCIe-Protokoll konform ist, sein kann. Die erste Komponente 202 kann einen Downstream-Port 210 einschließen, der Kommunikationen mit Upstream-Komponenten über eine Verbindung 222 hinweg, wie eine mit dem PCIe-Protokoll konforme Verbindung, unterstützt. Die erste Komponente 202 kann an eine zweite Komponente 208 gekoppelt werden, die eine Downstream-Komponente, ein Endpunkt oder ein Schalter, die/der mit dem PCIe-Protokoll konform ist, sein kann. In einigen Ausführungsformen kann die erste Komponente mit einer oder mehreren Zwischenkomponenten, wie zum Beispiel einem ersten Retimer 204 und einem zweiten Retimer 206, verbunden sein.
In Ausführungsformen kann die erste Komponente 202 einen Downstream-Port 210 einschließen, um Downstream-Kommunikationen (z. B. zu der zweiten Komponente 208) mit der zweiten Komponente 208 (wenn direkt verbunden) oder mit dem Upstream(Pseudo)-Port 212 des Retimer 204 zu unterstützen. Die zweite Komponente 208 kann einen Upstream-Port 220 einschließen, um Upstream-Kommunikationen (z. B. zu der ersten Komponente 202) mit der ersten Komponente 202 (wenn direkt verbunden) oder mit dem Downstream(Pseudo)-Port 212 des Retimer 204 zu unterstützen.
In dem in 2 gezeigten Beispiel kann die erste Komponente 202 durch ein erstes Verbindungssegment 224 mit einem ersten Retimer 204 verbunden sein. Gleichermaßen kann der erste Retimer 204 durch ein zweites Verbindungssegment 226 mit einem zweiten Retimer 206 verbunden sein. Der zweite Retimer 206 kann durch ein Verbindungssegment 228 mit der zweiten Komponente 208 verbunden sein. Die Verbindungssegmente 224, 226 und 228 können die gesamte oder einen Abschnitt der Verbindung 222 bilden.
Die Verbindung 222 kann Upstream- und Downstream-Kommunikationen zwischen der ersten Komponente 202 und der zweiten Komponente 208 unterstützen. In Ausführungsformen beziehen sich Upstream-Kommunikationen auf Daten- und Steuerungsinformationen, die von der zweiten Komponente 208 zu der ersten Komponente 202 übertragen werden; und beziehen sich Downstream-Kommunikationen auf Daten- und Steuerungsinformationen, die von der ersten Komponente 202 zu der zweiten Komponente 208 übertragen werden. Wie weiter oben angegeben, können ein oder mehrere Retimer (z. B. die Retimer 204 und 206) verwendet werden, um die Reichweite der Verbindung 222 zwischen der ersten Komponente 202 und der zweiten Komponente 208 zu vergrößern.
Eine Verbindung 222, die einen oder mehrere Retimer (z. B. die Retimer 204 und 206) enthält, kann zwei oder mehrere separate elektrische Unterverbindungen mit Datenraten bilden, die mit Datenraten vergleichbar sind, die durch Verbindungen realisiert werden, die ähnliche Protokolle, jedoch ohne Retimer, einsetzen. Wenn beispielsweise die Verbindung 222 einen einzelnen Retimer enthält, kann die Verbindung 222 eine Verbindung mit zwei getrennten Unterverbindungen bilden, von denen jede bei 8,0 GT/s oder höher arbeitet. Wie in 2 gezeigt, können mehrere Retimer 204, 206 verwendet werden, um die Verbindung 222 zu erweitern. Drei Unterverbindungen 222, 224 und 226 können durch die zwei Retimer 204, 206 definiert werden, wobei eine erste Unterverbindung 222a die erste Komponente 202 mit dem ersten Retimer 204 verbindet, eine zweite Unterverbindung 224 den ersten Retimer 204 mit dem zweiten Retimer 206 verbindet und die dritte Unterverbindung 226 den zweiten Retimer 206 mit der zweiten Komponente 208 verbindet.
Wie in dem Beispiel von 2 gezeigt, kann in einigen Implementierungen ein Retimer zwei Ports (oder Pseudo-Ports) einschließen und können die Ports ihre jeweilige Downstream-/Upstream-Ausrichtung dynamisch bestimmen. In Ausführungsformen kann der Retimer 204 einen Upstream-Port 212 und einen Downstream-Port 214 einschließen. Gleichermaßen kann der Retimer 206 einen Upstream-Port 216 und einen Downstream-Port 218 einschließen. Jeder Retimer 204, 206 kann einen Upstream-Pfad und einen Downstream-Pfad aufweisen. Ferner können die Retimer 204, 206 Betriebsmodi unterstützen, die einen Weiterleitungsmodus und einen Ausführungsmodus einschließen. Ein Retimer 204, 206 kann in einigen Fällen auf der Unterverbindung empfangene Daten decodieren und die Daten, die er downstream auf seiner anderen Unterverbindung weiterleiten soll, neu kodieren. Deshalb können Retimer den empfangenen Bitstrom vor dem Regenerieren und erneuten Übertragen des Bitstroms zu einer anderen Vorrichtung oder sogar einem anderen Retimer (oder Redriver oder Repeater) erfassen. In einigen Fällen kann der Retimer einige Werte in den Daten, die er empfängt, ändern, zum Beispiel beim Verarbeiten und Weiterleiten geordneter Satzdaten. Zusätzlich kann ein Retimer potenziell jegliche Breitenoption als seine maximale Breite unterstützen, wie zum Beispiel einen Satz von Breitenoptionen, die durch eine Spezifikation, wie zum Beispiel PCIe, definiert werden.
Wenn sich die Datenraten serieller Verschaltungen (zum Beispiel PCIe, UPI, USB usw.) erhöhen, werden Retimer zunehmend verwendet, um die Kanalreichweite zu vergrößern. Mehrere Retimer können für eine noch längere Kanalreichweite kaskadiert werden. Es wird erwartet, dass die Kanalreichweite mit zunehmenden Signalgeschwindigkeiten üblicherweise allgemein abnehmen wird. Entsprechend kann die Verwendung von Retimern mit beschleunigten Verschaltungstechnologien weiter verbreitet werden. Als Beispiel kann mit der Übernahme von PCIe Gen-4 mit seinen 16 GT/s für PCIe Gen-3 (8 GT/s) die Verwendung von Retimern in PCIe-Verschaltungen zunehmen, wie es auch in anderen Verschaltungen der Fall sein kann, wenn Geschwindigkeiten zunehmen.
Der Downstream-Port 210 (z. B. in der ersten Komponente 202, die eine Upstream-Komponente, wie ein Root Complex oder Schalter sein kann) ist für Systemsoftware vor einem Verbindungsaufbau zugänglich oder wenn die Verbindung 222 nicht zu einer ordnungsgemäßen Funktionsweise in der Lage ist. In Ausführungsformen können Register, wie das Verbindungsfähigkeitsregister, eingestellt werden, um eine Taktmodusauswahl in dem Downstream-Port 210 durchzuführen. System-Firmware/-Software kann den Downstream-Port 210 in den erwarteten Modus konfigurieren, und wenn eine Änderung erforderlich ist, wird diese durch System-Firmware/-Software und nicht durch Hardware vorgenommen.
Wie weiter oben angegeben, gibt es im Wesentlichen zwei Kategorien von Taktarchitekturen für PCIe: In einem ersten Szenario gibt es keine geteilte Taktreferenz zwischen den Komponenten. In diesem ersten Szenario werden Takte zur Abschwächung von elektromagnetischen Störungen (Electromagnetic Interference, EMI) verteilt - dieser erste Modus wird als Separate Reference Clocks with Independent SSC (SRIS) bezeichnet. In einem zweiten Szenario wird derselbe Referenztakt zu jeder Komponente auf der Verbindung 222 (gelegentlich als „gemeinsame“ Taktung bezeichnet) geliefert, wobei es in diesem Fall allgemein egal ist, ob dieser Takt „verteilt“ ist (Nicht-SRIS).
Die PCISIG hat versuchsweise bestimmt, dass für Komponenten, die „Gen 5“ (auch als 5.0 bekannt, auch als 32GT/s bekannt) unterstützen, sowohl die SRIS- als auch die Nicht-SRIS-Betriebsmodi unterstützt werden müssen. Die hierin beschriebenen Systeme, Verfahren und Funktionen werden zur Aufnahme in die PCIe 5.0-Basisspezifikation zum Unterstützen von sowohl einer SRIS- als auch einer Nicht-SRIS-Taktung vorgeschlagen. Bestimme Elemente werden Folgendes einschließen:
Downstream-Ports, die einen Betrieb im 32G-Modus unterstützen, und andere können eine Unterstützung für den „SRIS-Modus-Auswahlmechanismus“ angeben.
Downstream-Ports, die eine solche Unterstützung angeben, sind zu Folgendem in der Lage:
Unterstützen sowohl der SRIS- als auch der SRNS(„Nicht-SRIS“)-Betriebsmodi, und dies auf symmetrische Weise, sodass sich sowohl der Rx als auch der Tx des Ports immer im selben Modus befindet;
Implementieren der Konfigurationsmechanismen (weiter unten definiert), um den Betriebsmodus des Downstream-Ports auszuwählen;
Unterstützen des Änderns des Betriebsmodus des Downstream-Ports, wenn die Verbindung (z. B. die Verbindung 222) deaktiviert ist (und nicht zu anderen Zeiten); und
Ports bei Retimern (z. B. Pseudo-Ports) und Upstream-Ports wird basierend auf Trainingssätzen (TS) oder geordneten Sätze (Ordered Sets, OS), die durch den Downstream-Port (z. B. den Downstream-Port 210) übertragen werden, angegeben, welcher Modus zu verwenden ist.
3 ist eine schematische Darstellung eines Verbindungsfähigkeitsregisters 300, das ein durch einen SRIS-Modus-Auswahlmechanismus unterstütztes Bit einschließt, gemäß Ausführungsformen der vorliegenden Offenbarung. Das Verbindungsfähigkeitsregister 300 identifiziert spezifische Fähigkeiten einer PCI-Express-Verbindung. Die Zuordnung der Registerfelder in dem Verbindungsfähigkeitsregister 300 ist in 3 gezeigt. Tabelle 1 stellt die jeweiligen Bitdefinitionen bereit.

In dem Verbindungsfähigkeitsregister 300 kann mehrere Bits einschließen, die für verschiedene Fähigkeitsmechanismen verwendet werden. Unter den Bits in dem Verbindungsfähigkeitsregister 300 befindet sich ein reserviertes Bit (z. B. Bit 23), das als ein gesetztes Bit verwendet werden kann, das angibt, dass ein SRIS-Modus-Auswahlmechanismus unterstützt wird. Das Folgende kann zu der Definition der Fähigkeiten von Bit 23 hinzugefügt werden: Tabelle 1. Verbindungsfähigkeitsregister mit Definitionen für Bit 23

23	SRIS-Modus-Auswahlmechanismus unterstützt - wenn gesetzt, gibt dies für einen Downstream-Port an, dass der Port den in Abschnitt TBD definierten SRIS-Modus-Auswahlmechanismus unterstützt.	HwInit/RO

	Für Downstream-Ports, die einen Betrieb bei 32,0 GT/s unterstützen, muss dieses Bit gesetzt sein.

	Für Upstream-Ports und Ports, die diesen Mechanismus nicht unterstützen, muss dieses Bit auf 0b festverdrahtet sein.

4 ist eine schematische Darstellung eines Verbindungssteuerungsregisters 400, das ein durch einen SRIS-Modus-Auswahlmechanismus unterstütztes Bit einschließt, gemäß Ausführungsformen der vorliegenden Offenbarung. In dem Verbindungssteuerungsregister 400 kann mehrere Bits einschließen, die für verschiedene Fähigkeitsmechanismen verwendet werden. Unter den Bits in dem Verbindungssteuerungsregister 400 befindet sich ein reserviertes Bit (z. B. Bit 12), das als ein gesetztes Bit verwendet werden kann, das angibt, dass ein SRIS-Modus-Auswahlmechanismus unterstützt wird. Das Folgende kann zu der Definition der Fähigkeiten von Bit 12 von Tabelle 2 hinzugefügt werden: Tabelle 2. Verbindungssteuerungsregister mit Definitionen für Bit 12

12	SRIS-Modus-Auswahl - wenn das durch einen SRIS-Modus-Auswahlmechanismus unterstützte Bit in dem Verbindungssteuerungsregister gesetzt ist, dann gibt dieses Bit für einen Downstream-Port an, dass der Port nach dem nächsten Verlassen des LTSSM-Erkennungszustands in dem ausgewählten Modus betrieben werden muss:			RW/RsvdP

		0b	Nicht-SRIS
		1b	SRIS

	Systemsoftware muss den Port in den deaktivierten Zustand schalten, bevor der Wert dieses Bits geändert wird.
	Hardware muss sicherstellen, dass sich Schreibvorgänge bei diesem Bit in jedem LSTTM-Zustand außer „Erkennen“ oder „Deaktiviert“ nicht auf den Betriebsmodus des Ports auswirken.

	Der Standardwert dieses Bits ist formfaktor- und/oder plattformspezifisch.

	Für Upstream-Ports und Ports, die den SRIS-Modus-Auswahlmechanismus nicht unterstützen, muss dieses Bit auf 0b festverdrahtet sein.

In Ausführungsformen kann das SRIS-Modus-Auswahl-Bit ein Multi-Bit-Feld sein. Zum Beispiel kann das Multi-Bit-Feld verwendet werden, um aus einem Menü von PPM/SKP-Richtlinien, z. B. 1000 ppm, über das hinaus auszuwählen, was durch die aktuellen SRIS/Nicht-SRIS-Modi definiert ist. In Ausführungsformen kann das SRIS-Modus-Auswahl-Bit auch verwendet werden, um zu ermöglichen, dass der SRIS-Modus-Auswahl auch in Upstream-Ports implementiert wird.

Die Felder des Registers für die Verbindungsfähigkeiten 2 können wie folgt neu definiert werden:

Bitposition	Registerbeschreibung		Attribute
15:9	Durch untere SKP-OS-Erzeugung unterstützter Geschwindigkeitsvektor - wenn dieses Feld nicht null ist, gibt dies an, dass der Port beim Betrieb mit den angegebenen Geschwindigkeit(en) SRIS unterstützt und auch eine Softwaresteuerung der Übertragungsplanungsrate des SKPgeordneten Satzes unterstützt.		HwInit/RsvdP

	Bitdefinitionen in diesem Feld sind wie folgt:
	Bit 0	2,5 GT/s
	Bit 1	5,0 GT/s
	Bit 2	8,0 GT/s
	Bit 3	16,0 GT/s
	Bit 4	32,0 GT/s
	Bits 6:5	RsvdP

	Ports, die einen Betriebsmodus mit 32,0 GT/s unterstützen, müssen zumindest alle definierten Bits setzen und dürfen alle Bits in diesem Feld setzen.

	Multifunktionsvorrichtungen in Verbindung mit einem Upstream-Port müssen denselben Wert in diesem Feld für alle Funktionen berichten.

	Das Verhalten ist undefiniert, wenn ein Bit in diesem Feld gesetzt ist und das entsprechende Bit in dem unterstützten Verbindungsgeschwindigkeitsvektor nicht gesetzt ist.
22:16	Durch untere SKP-OS-Erzeugung unterstützter Geschwindigkeitsvektor - wenn dieses Feld nicht null ist, gibt dies an, dass der Port beim Betrieb mit den angegebenen Geschwindigkeit(en) SRIS unterstützt und auch ein Empfangen von SKP-OS mit der für SRNS definierten Rate während der Ausführung in SRIS unterstützt.		HwInit/RsvdP

	Bitdefinitionen in diesem Feld sind wie folgt:

	Bit 0	2,5 GT/s
	Bit 1	5,0 GT/s
	Bit 2	8,0 GT/s
	Bit 3	16,0 GT/s
	Bit 4	32,0 GT/s
	Bits 6:5	RsvdP

	Ports, die einen Betriebsmodus mit 32,0 GT/s unterstützen, müssen zumindest alle definierten Bits setzen und dürfen alle Bits in diesem Feld setzen.

	Multifunktionsvorrichtungen in Verbindung mit einem Upstream-Port müssen denselben Wert in diesem Feld für alle Funktionen berichten.

	Das Verhalten ist undefiniert, wenn ein Bit in diesem Feld gesetzt ist und das entsprechende Bit in dem unterstützten Verbindungsgeschwindigkeitsvektor nicht gesetzt ist.

Das Register für die Verbindungssteuerung 3 kann wie folgt neu definiert werden:

Bitposition	Registerbeschreibung		Attribute
15:9	Vektor für unteren SKP-OS-Erzeuger aktivieren - wenn das SRIS-Modus-Auswahl-Bit in dem Verbindungssteuerungsregister frei ist, dann gilt, wenn [[Wenn]] sich die Verbindung in L0 befindet und das Bit in diesem Feld entsprechend der aktuellen Verbindungsgeschwindigkeit gesetzt ist, werden SKPgeordnete Sätze mit der für SRNS definierten Rate geplant, wobei die basierend auf der Takttoleranzarchitektur erforderliche Rate überschrieben wird. Siehe Abschnitt 4.2.7 für zusätzliche Anforderungen.

	Wenn das SRIS-Modus-Auswahl-Bit in dem Verbindungsfähigkeitsregister gesetzt ist, dann müssen SKPgeordnete Sätze für einen Downstream-Port mit der für SRIS definierten Rate geplant werden, und der Wert in diesem Feld darf keine Auswirkung haben. In diesem Fall wird dringend empfohlen, dass Systemsoftware alle Nullen in dieses Feld schreibt.

	Wenn Systemsoftware das SRIS-Modus-Auswahl-Bit in dem Verbindungsfähigkeitsregister setzt, während sich die Verbindung in dem DL_Up-Zustand befindet, wird empfohlen, dass Systemsoftware auch alle Nullen in dieses
	Feld in dem entsprechenden Downstream-Port auf der Verbindung schreibt.

	Bitdefinitionen in dem Feld sind wie folgt:
	Bit 0	2,5 GT/s
	Bit 1	5,0 GT/s
	Bit 2	8,0 GT/s
	Bit 3	16,0 GT/s
	Bit 4	32,0 GT/s
	Bits 6:5	RsvdP

L1-PM-Unterzustände
Die Ll-Leistungsverwaltungs(Power Management, PM)-Unterzustände richten ein Verbindungsleistungsverwaltungssystem ein, das Unterzustände mit niedrigerer Leistung des L1-Verbindungszustand und zugehörige Mechanismen zum Verwenden dieser Unterzustände erstellt.
Ports, die L1-PM-Unterzustände unterstützen, dürfen keinen Referenztakt erfordern, während sie sich in anderen L1-PM-Unterzuständen als L1.0 befinden.
Ports, die L1-PM-Unterzustände unterstützen und auch den SRIS-Modus unterstützen, müssen während des Betriebs im SRIS-Modus L1-PM-Unterzustände unterstützen. In diesen Fällen wird das CLKREQ#-Signal durch das Protokoll der L1-PM-Unterzustände verwendet, weist jedoch keine definierte Beziehung zu lokalen Takten auf, die von einem der Ports auf der Verbindung verwendet werden, und die Verwaltung dieser Takte ist implementierungsspezifisch.
Formfaktoranforderungen für RefClock-Architekturen
Jede Formfaktorspezifikation muss die folgende Tabelle einschließen, die eine klare Zusammenfassung der Taktungsarchitekturanforderungen für Vorrichtungen, die die Formfaktorspezifikation unterstützen, bereitstellt. Für jede Taktungsarchitektur gibt die Tabelle an, ob diese Architektur für diesen Formfaktor erforderlich, optional oder nicht zulässig ist. Es sei darauf hingewiesen, dass sich dies auf den Betrieb der Vorrichtung bezieht - nicht auf die zugrunde liegenden Siliziumfähigkeiten. Die zugrunde liegenden Siliziumfähigkeiten werden unter Verwendung des weiter oben beschriebenen SRIS-Modus-Auswahlmechanismus ermittelt und gesteuert.
5 ist ein Prozessablaufdiagramm 500 für einen PCIe-konformen Port zum Wirken basierend auf einem SRIS-Modus-Auswahlmechanismus gemäß Ausführungsformen der vorliegenden Offenbarung. Am Anfang kann die Software oder Firmware, die den Downstream-Port einer Upstream-Komponente steuert, wie ein Root Complex oder Schalter, bestimmen, ob (oder dass) der Downstream-Port einen SRIS-Modus-Auswahlmechanismus (502) unterstützt. Die Software/Firmware kann diese Bestimmung basierend auf einem Bitsatz in einem oder mehreren Registern, wie dem Verbindungsfähigkeitsregister und/oder dem Verbindungssteuerungsregister, treffen. Wenn der Downstream-Port SRIS-Modus-Auswahlmechanismen nicht unterstützt, dann kann die Software/Firmware auf andere Schritte betreffend die SRIS-Modus-Auswahl verzichten. Das Bit in dem Verbindungsfähigkeits- und/oder Verbindungssteuerungsregister kann beim Start, Neustart, Heissstart usw. oder beim Verbinden einer neuen Vorrichtung mit einem bestehenden Host- oder Root-Controller gesetzt werden.
Die Software/Firmware kann eine Systemtaktkonfiguration von dem Downstream-Port zu einem entsprechenden Upstream-Port (oder Pseudo-Port eines Retimer) zumindest teilweise basierend auf dem gesetzten Bit von einem oder beidem von dem Verbindungsfähigkeitsregister oder dem Verbindungssteuerungsregister (oder einem anderen Register) bestimmen (504). Die Software/Firmware kann die Systemtaktkonfiguration, z. B. unter Verwendung einer Out-of-Band-Verwaltungsschnittstelle, wie des Systemverwaltungs(System Management, SM)-Busses, um die Vorrichtung/den Schalter abzufragen, und/oder unter Verwendung von Systemebenenelementen, wie Riser-Karten oder Backplanes, bestimmen.
Die Software/Firmware kann die SRIS-Modus-Auswahl in dem Downstream-Port basierend auf der Bestimmung der Systemtaktkonfiguration auf einen geeigneten Modus setzen (506). In einigen Ausführungsformen kann die Software/Firmware den SRIS-Modus zu einem oder mehreren Upstream-Ports, einschließlich Pseudo-Ports von verbundenen Retimer(n), über eine PCIe-konforme Verbindung hinweg kommunizieren. Der Downstream-Port kann Downstream-Kommunikationen von Daten- und Steuerungsinformationen über die Verbindung hinweg unter Verwendung des ausgewählten SRIS-Modus durchführen (510). Das heißt, die Upstream-Komponente und die Downstream-Komponenten können im SRIS-Modus jeweils einen unabhängigen Takt mit Frequenzspreizung für Daten- und Steuerungsübertragungen verwenden.
Eine Verschaltungsstrukturarchitektur schließt die Peripheral Component Interconnect(PCI)-Express(PCIe)-Architektur ein. Ein Hauptziel von PCIe ist es, es Komponenten und Vorrichtungen verschiedener Hersteller zu ermöglichen, in einer offenen Architektur, die mehrere Marktsegmente; Clients (Desktops und Mobile), Server (Standard und Enterprise) sowie eingebettete und Kommunikationsvorrichtungen umspannt, zu interagieren. PCI Express ist eine universelle Hochleistungs-E/A-Verschaltung, die für eine große Vielfalt von zukünftigen Rechen- und Kommunikationsplattformen definiert ist. Einige PCI-Attribute, wie zum Beispiel das Nutzungsmodell, die Ladespeicherarchitektur und Softwareschnittstellen, wurden durch ihre Überarbeitungen beibehalten, während frühere parallele Bus-Implementierungen durch eine hoch skalierbare, vollkommen serielle Schnittstelle ersetzt wurden. Die neueren Versionen von PCI Express nutzen die Vorteile von Fortschritten bei Punkt-zu-Punkt-Verschaltungen, der schalterbasierten Technologie und des paketierten Protokolls, um neue Leistungs- und Merkmalniveaus zu liefern. Leistungsverwaltung, Qualityof-Service (QoS), Hot-Plug-/Hot-Swap-Unterstützung, Datenintegrität und Fehlerbehandlung gehören zu den erweiterten Merkmalen, die von PCI Express unterstützt werden.
Unter Bezugnahme auf 6 ist eine Ausführungsform einer Struktur veranschaulicht, die aus Punkt-zu-Punkt-Verbindungen besteht, die einen Satz von Komponenten verschalten. Ein System 600 schließt einen Prozessor 605 und einen Systemspeicher 610 ein, die mit einem Controller-Hub 615 gekoppelt sind. Der Prozessor 605 schließt ein beliebiges Verarbeitungselement, wie zum Beispiel einen Mikroprozessor, einen Host-Prozessor, einen eingebetteten Prozessor, einen Co-Prozessor oder einen anderen Prozessor ein. Der Prozessor 605 ist durch einen Front-Side-Bus (FSB) 606 mit dem Controller-Hub 615 gekoppelt. In einer Ausführungsform ist der FSB 606 eine serielle Punkt-zu-Punkt-Verschaltung, wie unten beschrieben. In einer anderen Ausführungsform schließt die Verbindung 606 eine serielle, differentielle Verschaltungsarchitektur, die mit unterschiedlichen Verschaltungsstandards übereinstimmt, ein.
Der Systemspeicher 610 schließt eine beliebige Speichervorrichtung, wie zum Beispiel Random-Access-Memory (RAM), nichtflüchtigen Speicher (NV-Speicher) oder anderen Speicher, auf den Vorrichtungen in dem System 600 zugreifen können, ein. Der Systemspeicher 610 ist durch eine Speicherschnittstelle 616 mit dem Controller-Hub 615 gekoppelt. Beispiele einer Speicherschnittstelle schließen eine Double-Data-Rate(DDR)-Speicherschnittstelle, eine Dual-Channel-DDR-Speicherschnittstelle und eine Dynamic-RAM (DRAM)-Speicherschnittstelle ein.
In einer Ausführungsform ist der Controller-Hub 615 ein Root-Hub, Root Complex oder Root-Controller in einer Peripheral Component Interconnect Express(PCIe oder PCIE)-Verschaltungshierarchie. Beispiele des Controller-Hub 615 schließen einen Chipsatz, einen Memory-Controller-Hub (MCH), eine Northbridge, einen Interconnect-Controller-Hub (ICH), eine Southbridge und einen Root-Port-Controller/-Hub ein. Oft bezieht sich der Begriff Chipsatz auf zwei physisch getrennte Controller-Hubs, das heißt einen Memory-Controller-Hub (MCH), der mit einem Interconnect-Controller-Hub (ICH) gekoppelt ist. Es ist zu beachten, dass aktuelle Systeme oft den in dem Prozessor 605 integrierten MCH einschließen, während der Controller 615 auf ähnliche Weise wie unten beschrieben mit E/A-Vorrichtungen kommunizieren soll. In manchen Ausführungsformen wird Peer-to-Peer-Routing optional durch den Root-Complex 615 unterstützt.
Hier ist der Controller-Hub 615 durch eine serielle Verbindung 619 mit einem Schalter/einer Brücke 620 gekoppelt. Eingabe-/Ausgabemodule 617 und 621, die auch Schnittstellen/Ports 617 und 621 genannt werden können, schließen einen geschichteten Protokollstapel ein bzw. implementieren diesen, um eine Kommunikation zwischen dem Controller-Hub 615 und dem Schalter 620 bereitzustellen. In einer Ausführungsform können mehrere Vorrichtungen mit dem Schalter 620 gekoppelt sein.
Der Schalter/die Brücke 620 leitet Pakete/Nachrichten von Vorrichtung 625 upstream, das heißt eine Hierarchie aufwärts in Richtung eines Root-Complex zum Controller-Hub 615, und downstream, das heißt eine Hierarchie nach unten weg von einem Root-Port-Controller von dem Prozessor 605 oder dem Systemspeicher 610 zu der Vorrichtung 625. Der Schalter 620 wird in einer Ausführungsform eine logische Anordnung mehrerer virtueller PCIzu-PCI-Brückenvorrichtungen genannt. Die Vorrichtung 625 schließt eine beliebige interne oder externe Vorrichtung oder Komponente ein, die mit einem elektronischen System, wie zum Beispiel einer E/A-Vorrichtung, einem Network-Interface-Controller (NIC), einer Erweiterungskarte, einem Audioprozessor, einem Netzwerkprozessor, einer Festplatte, einer Speichervorrichtung, einer CD/DVD-ROM, einem Monitor, einem Drucker, einer Maus, einer Tastatur, einem Router, einer tragbaren Speichervorrichtung, einer Firewire-Vorrichtung, einer Universal-Serial-Bus(USB)-Vorrichtung, einem Scanner und anderen Eingabe-/Ausgabevorrichtungen, gekoppelt werden sollen. Oft wird in der PCIe-Umgangssprache, wie zum Beispiel Vorrichtung, ein Endpunkt genannt. Obwohl nicht speziell gezeigt, kann die Vorrichtung 625 eine PCIe-zu-PCI/PCI-X-Brücke einschließen, um ältere PCI-Vorrichtungen oder PCI-Vorrichtungen anderer Versionen zu unterstützen. Endpunktvorrichtungen in PCIe werden häufig als ältere, PCIe- oder Root Complex-integrierte Endpunkte klassifiziert.
Ein Grafikbeschleuniger 630 ist über eine serielle Verbindung 632 auch mit dem Controller-Hub 615 gekoppelt. In einer Ausführungsform ist der Grafikbeschleuniger 630 mit einem MCH gekoppelt, der mit einem ICH gekoppelt ist. Der Schalter 620 und dementsprechend die E/A-Vorrichtung 625 wird dann mit dem ICH gekoppelt. E/A-Module 631 und 618 sollen auch einen geschichteten Protokollstapel implementieren, um zwischen dem Grafikbeschleuniger 630 und dem Controller-Hub 615 zu kommunizieren. Ähnlich wie bei der MCH-Erörterung oben kann ein Grafik-Controller oder der Grafikbeschleuniger 630 selbst in den Prozessor 605 integriert sein.
Unter Bezugnahme auf 7 ist eine Ausführungsform eines geschichteten Protokollstapels veranschaulicht. Ein geschichteter Protokollstapel 700 schließt jegliche Form eines geschichteten Kommunikationsstapels, wie zum Beispiel einen Quick-Path-Interconnect(QPI)-Stapel, einen PCIe-Stapel, einen Hochleistungsrechenverschaltungsstapel der nächsten Generation oder einen anderen geschichteten Stapel ein. Obwohl die Erörterung unmittelbar unten unter Bezugnahme auf 6-9 in Bezug zu einem PCIe-Stapel steht, können die gleichen Konzepte auf andere Verschaltungsstapel angewendet werden. In einer Ausführungsform ist der Protokollstapel 700 ein PCIe-Protokollstapel, der eine Transaktionsschicht 705, eine Verbindungsschicht 710 und eine physische Schicht 720 einschließt. Eine Schnittstelle, wie zum Beispiel Schnittstellen 617, 618, 621, 622, 626 und 631 in 1, kann als Kommunikationsprotokollstapel 700 dargestellt sein. Die Darstellung als ein Kommunikationsprotokollstapel kann auch als ein Modul oder eine Schnittstelle bezeichnet werden, die einen Protokollstapel implementiert/einschließt.
PCI-Express verwendet Pakete, um Informationen zwischen Komponenten zu kommunizieren. Pakete werden in der Transaktionsschicht 705 und der Datenverbindungsschicht 710 gebildet, um die Informationen von der übertragenden Komponente zu der empfangenden Komponente zu tragen. Wenn die übertragenen Pakete durch die anderen Schichten fließen, werden sie mit zusätzlichen Informationen, die notwendig sind, um Pakete in diesen Schichten handzuhaben, erweitert. Auf der empfangenden Seite tritt der umgekehrte Prozess auf, und Pakete werden von ihrer Darstellung der physischen Schicht 720 in die Darstellung der Datenverbindungsschicht 710 und schließlich (für Transaktionsschichtpakete) in die Form, die von der Transaktionsschicht 705 der empfangenden Vorrichtung verarbeitet werden kann, umgewandelt.
Transaktionsschicht
In einer Ausführungsform soll die Transaktionsschicht 705 eine Schnittstelle zwischen einem Verarbeitungskern einer Vorrichtung und der Verschaltungsarchitektur, wie zum Beispiel der Datenverbindungsschicht 710 und der physischen Schicht 720, bereitstellen. In diesem Hinblick sind eine Hauptverantwortung der Transaktionsschicht 705 das Assemblieren und Deassemblieren von Paketen (das heißt von Transaktionsschichtpaketen oder TLPs). Die Translationsschicht 705 verwaltet typischerweise eine Credit-basierte Flusssteuerung für TLPs. Eine PCIe setzt geteilte Transaktionen um, das heißt Transaktionen mit Anforderung und Antwort getrennt durch Zeit, was es einer Verbindung erlaubt, anderen Verkehr zu tragen, während die Zielvorrichtung Daten für die Antwort sammelt.
Außerdem verwendet PCIe eine Credit-basierte Flusssteuerung. In diesem Schema sagt eine Vorrichtung eine anfängliche Credit-Menge für jeden der Empfangspuffer in der Transaktionsschicht 705 an. Eine externe Vorrichtung am entgegengesetzten Ende der Verbindung, wie zum Beispiel der Controller-Hub 115 in 1, zählt die Anzahl der von jedem TLP verbrauchten Credits. Eine Transaktion kann übertragen werden, wenn die Transaktion ein Credit-Limit nicht übersteigt. Nach Empfangen einer Antwort wird eine Credit-Menge wiederhergestellt. Ein Vorteil eines Credit-Systems ist es, dass die Latenz der Credit-Rückgabe die Leistung nicht beeinträchtigt, vorausgesetzt, dass das Credit-Limit nicht erreicht wird.
In einer Ausführungsform schließen vier Transaktionsadressräume einen Konfigurationsadressraum, einen Speicheradressraum, einen Eingabe-/Ausgabe-Adressraum und einen Nachrichtenadressraum ein. Speicherraumtransaktionen schließen eine oder mehrere Leseanforderungen und Schreibanforderungen ein, um Daten zu/von einem Speicherabbildungsort zu übertragen. In einer Ausführungsform sind Speicherraumtransaktionen zum Verwenden von zwei unterschiedlichen Adressformaten, zum Beispiel eines kurzen Adressformats, wie zum Beispiel einer 32-Bit-Adresse, oder eines langen Adressformats, wie zum Beispiel einer 64-Bit-Adresse, in der Lage. Konfigurationsraumtransaktionen werden verwendet, um auf den Konfigurationsraum der PCIe-Vorrichtungen zuzugreifen. Transaktionen zu dem Konfigurationsraum schließen Leseanforderungen und Schreibanforderungen ein. Nachrichtenraumtransaktionen (oder einfach Nachrichten) sind dazu definiert, die In-Band-Kommunikation zwischen PCIe-Agenten zu unterstützen.
Deshalb assembliert die Transaktionsschicht 705 in einer Ausführungsform eine Paketkopfzeile/Nutzlast 706. Das Format für aktuelle Paketkopfzeilen/Nutzlasten kann in der PCIe-Spezifikation auf der PCIe-Spezifikations-Website gefunden werden.
Unter rascher Bezugnahme auf 8 ist eine Ausführungsform eines PCIe-Transaktionsdeskriptors veranschaulicht. In einer Ausführungsform ist der Transaktionsdeskriptor 800 ein Mechanismus zum Tragen von Transaktionsinformationen. In diesem Hinblick unterstützt der Transaktionsdeskriptor 800 die Identifikation von Transaktionen in einem System. Andere potenzielle Nutzungen schließen das Verfolgen von Änderungen der Standardtransaktionsabfolge und eine Zuordnung von Transaktionen zu Kanälen ein.
Der Transaktionsdeskriptor 800 schließt ein globales Identifikatorfeld 802, ein Attributfeld 804 und ein Kanalidentifikatorfeld 806 ein. In dem veranschaulichten Beispiel ist das globale Identifikatorfeld 802 dargestellt, das ein lokales Transaktionsidentifikatorfeld 808 und ein Quellidentifikatorfeld 810 umfasst. In einer Ausführungsform ist der globale Transaktionsidentifikator 802 für alle ausstehenden Anforderungen eindeutig.
Gemäß einer Umsetzung ist das lokale Transaktionsidentifikatorfeld 808 ein Feld, das von einem anfordernden Agenten erzeugt wird, und es ist für alle ausstehenden Anforderungen eindeutig, die einen Abschluss für diesen anfordernden Agenten erfordern. Des Weiteren identifiziert in diesem Beispiel der Quellidentifikator 810 den anfordernden Agenten innerhalb einer PCIe-Hierarchie eindeutig. Gemeinsam mit der Quell-ID 810 stellt das lokale Transaktionsidentifikatorfeld 808 entsprechend eine globale Identifikation einer Transaktion innerhalb einer Hierarchiedomäne bereit.
Das Attributfeld 804 spezifiziert Eigenschaften und Beziehungen der Transaktion. In diesem Hinblick wird das Attributfeld 804 potenziell verwendet, um zusätzliche Informationen bereitzustellen, die eine Änderung der Standardverarbeitung von Transaktionen erlaubt. In einer Ausführungsform schließt das Attributfeld 804 ein Prioritätsfeld 812, ein reserviertes Feld 814, ein Ordnungsfeld 816 und ein No-Snoop-Feld 818 ein. Hier kann das Prioritätsunterfeld 812 durch einen Initiator geändert werden, um der Transaktion eine Priorität zuzuweisen. Ein reserviertes Attributfeld 814 bleibt für eine zukünftige oder anbieterdefinierte Nutzung reserviert. Mögliche Nutzungsmodelle, die Prioritäts- oder Sicherheitsattribute verwenden, können unter Verwendung des reservierten Attributfelds umgesetzt werden.
In diesem Beispiel wird das Ordnungsattributfeld 816 verwendet, um optionale Informationen zu liefern, die den Ordnungstyp vermitteln, der Standardordnungsregeln modifizieren kann. Gemäß einer beispielhaften Umsetzung bedeutet ein Ordnungsattribut „0“, dass Standardordnungsregeln anzuwenden sind, wobei ein Ordnungsattribut „1“ gelockertes Ordnen bezeichnet, wobei Schreibvorgänge Schreibvorgänge in dieselbe Richtung weitergeben können und Leseabschlüsse Schreibvorgänge in dieselbe Richtung weitergeben können. Das Snoop-Attributfeld 818 wird verwendet, um zu bestimmen, ob Transaktionen gesnoopt werden. Wie gezeigt, identifiziert das Kanal-ID-Feld 806 einen Kanal, dem eine Transaktion zugeordnet ist.
Verbindungsschicht
Eine Verbindungsschicht 710, auch Datenverbindungsschicht 710 genannt, wirkt als eine Zwischenstufe zwischen der Transaktionsschicht 705 und der physischen Schicht 720. In einer Ausführungsform ist eine Verantwortung der Datenverbindungsschicht 710 das Bereitstellen eines zuverlässigen Mechanismus zum Austauschen von Transaktionsschichtpaketen (TLPs) zwischen zwei Komponenten einer Verbindung. Eine Seite der Datenverbindungsschicht 710 akzeptiert TLPs, die von der Transaktionsschicht 705 assembliert werden, wendet einen Paketsequenzidentifikator 711 an, das heißt eine Identifikationsnummer oder Paketnummer, berechnet einen Fehlererfassungscode und wendet ihn an, das heißt CRC 712, und sendet die modifizierten TLPs zu der physischen Schicht 720 zur Übertragung über eine physische zu einer externen Vorrichtung.
Physische Schicht
In einer Ausführungsform schließt die physische Schicht 720 einen logischen Unterblock 721 und einen elektrischen Unterblock 722 ein, um ein Paket physisch zu einer externen Vorrichtung zu übertragen. Hier ist der logische Unterblock 721 für die „digitalen“ Funktionen der physischen Schicht 721 zuständig. In diesem Hinblick schließt der logische Unterblock einen Übertragungsabschnitt, um ausgehende Informationen zur Übertragung durch den physischen Unterblock 722 vorzubereiten, und einen Empfängerabschnitt, um empfangene Informationen zu identifizieren und vorzubereiten, bevor sie zu der Verbindungsschicht 710 weitergegeben werden, ein.
Der physische Block 722 schließt einen Sender und einen Empfänger ein. Der Sender wird von dem logischen Unterblock 721 mit Symbolen versorgt, die der Sender serialisiert und auf eine externe Vorrichtung überträgt. Der Empfänger wird mit serialisierten Symbolen von einer externen Vorrichtung versorgt und wandelt die empfangenen Signale in einen Bitstrom um. Der Bitstrom wird de-serialisiert und zu dem logischen Unterblock 721 geliefert. In einer Ausführungsform wird ein 8b/10b-Übertragungscode eingesetzt, bei dem Zehn-Bit-Symbole übertragen/empfangen werden. Hier werden spezielle Symbole für das Framing eines Pakets mit Frames 723 verwendet. Zusätzlich stellt der Empfänger in einem Beispiel auch einen Symboltaktgeber bereit, der aus dem eingehenden seriellen Strom zurückgewonnen wird.
Wie oben angegeben, ist, obwohl die Transaktionsschicht 705, die Verbindungsschicht 710 und die physikalische Schicht 720 in Bezug auf eine spezifische Ausführungsform eines PCIe-Protokollstapels erörtert werden, ein geschichteter Protokollstapel nicht hierauf beschränkt. Tatsächlich kann jedes geschichtete Protokoll eingeschlossen/implementiert werden. Als ein Beispiel schließt ein Port/eine Schnittstelle, die als ein geschichtetes Protokoll dargestellt wird, Folgendes ein: (1) eine erste Schicht, um Pakete zu assemblieren, das heißt eine Transaktionsschicht; eine zweite Schicht, um Pakete zu sequenzieren, das heißt eine Verbindungsschicht; und eine dritte Schicht, um Pakete zu übertragen, das heißt eine physikalische Schicht. Als ein spezifisches Beispiel wird ein Common Standard Interface(CSI)-Schichtprotokoll verwendet.
Als Nächstes Bezug nehmend auf 9 ist eine Ausführungsform einer seriellen PCIe-Punkt-zu-Punkt-Struktur veranschaulicht. Obwohl eine Ausführungsform einer seriellen PCIe-Punkt-zu-Punkt-Verbindung veranschaulicht ist, ist eine serielle Punkt-zu-Punkt-Verbindung nicht hierauf beschränkt, da sie jeglichen Übertragungspfad zum Übertragen serieller Daten einschließt. In der gezeigten Ausführungsform schließt eine Basis-PCIe-Verbindung zwei differenziell betriebene Niedrigspannungssignalpaare: ein Übertragungspaar 906/911 und ein Empfangspaar 912/907. Dementsprechend schließt eine Vorrichtung 905 eine Übertragungslogik 906, um Daten zu einer Vorrichtung 910 zu übertragen, und eine Empfangslogik 907, um Daten von der Vorrichtung 910 zu empfangen, ein. Mit anderen Worten sind zwei Übertragungspfade, das heißt Pfade 916 und 917, und zwei Empfangspfade, das heißt Pfade 918 und 919, in einer PCIe-Verbindung enthalten.
Ein Übertragungspfad bezieht sich auf jeglichen Pfad zum Übertragen von Daten, wie zum Beispiel eine Übertragungsleitung, eine Kupferleitung, eine optische Leitung, einen drahtlosen Kommunikationskanal, eine Infrarotkommunikationsverbindung oder einen anderen Kommunikationspfad. Eine Verbindung zwischen zwei Vorrichtungen, wie zum Beispiel der Vorrichtung 905 und der Vorrichtung 910, wird als eine Verbindung bezeichnet, wie etwa Verbindung 415. Eine Verbindung kann eine Spur unterstützen - wobei jede Spur einen Satz von differenziellen Signalpaaren (ein Paar zur Übertragung, ein Paar zum Empfang) repräsentiert. Zum Skalieren der Bandbreite kann eine Verbindung mehrere Spuren aggregieren, die mit xN benannt sind, wobei N eine beliebige unterstützte Verbindungsbreite ist, wie 1, 2, 4, 8, 12, 16, 32, 64 oder breiter.
Ein Differenzialpaar betrifft zwei Übertragungspfade, wie Leitungen 416 und 417, um Differenzsignale zu übertragen. Als ein Beispiel, wenn die Leitung 416 von einem Niederspannungspegel zu einem Hochspannungspegel übergeht, das heißt einer steigenden Flanke, steuert die Leitung 417 von einem hohen Logikpegel zu einem niedrigen Logikpegel, das heißt einer sinkenden Flanke. Differenzsignale demonstrieren potenziell bessere elektrische Eigenschaften, wie zum Beispiel eine bessere Signalintegrität, das heißt Kreuzkopplung, Spannungsüberschwingen/-unterschwingen, Schallen usw. Dies erlaubt ein besseres Zeitfenster, das schnellere Übertragungsfrequenzen ermöglicht.
Es sei angemerkt, dass die oben beschriebenen Einrichtungen, Verfahren und Systeme in einer beliebigen elektronischen Vorrichtung oder einem beliebigen System, wie oben erwähnt, implementiert werden können. Als spezifische Darstellungen stellen die nachfolgenden Figuren beispielhafte Systeme für den Einsatz der Erfindung, wie sie hier beschrieben ist, bereit. Da die nachfolgenden Systeme detaillierter beschrieben werden, wird eine Anzahl unterschiedlicher Verschaltungen offenbart, beschrieben und aus der vorstehenden Erörterung wieder aufgegriffen. Und wie ohne Weiteres ersichtlich ist, können die oben beschriebenen Fortschritte auf beliebige jener Verschaltungen, Strukturen oder Architekturen angewandt werden.
Bezug nehmend auf 10 ist ein Blockdiagramm eines beispielhaften Computersystems veranschaulicht, das mit einem Prozessor ausgebildet ist, der Ausführungseinheiten zum Ausführen eines Befehls einschließt, wobei eine oder mehrere der Verschaltungen ein oder mehrere Merkmale gemäß einer Ausführungsform der vorliegenden Erfindung implementieren. System 1000 schließt eine Komponente, wie zum Beispiel einen Prozessor 1002, ein, um Ausführungseinheiten einzusetzen, die Logik einschließen, um Algorithmen für Prozessdaten gemäß der vorliegenden Erfindung, wie zum Beispiel in der hierin beschriebenen Ausführungsform, auszuführen. Das System 1000 ist repräsentativ für Verarbeitungssysteme, die auf den PENTIUM III™-, PENTIUM 4™-, Xeon™-, Itanium-, XScale™- und/oder StrongARM™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, basieren, obwohl andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, Engineering-Workstations, Set-Top-Boxen und dergleichen) ebenfalls verwendet werden können. In einer Ausführungsform führt das beispielhafte System 1000 eine Version des WINDOWS™-Betriebssystems aus, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl andere Betriebssysteme (UNIX und Linux zum Beispiel), eingebettete Software und/oder grafische Benutzerschnittstellen ebenfalls verwendet werden können. Somit sind Ausführungsformen der vorliegenden Erfindung nicht auf jegliche spezifische Kombination von Hardwareschaltungen und Software beschränkt.
Ausführungsformen sind nicht auf Computersysteme beschränkt. Alternative Ausführungsformen der vorliegenden Erfindung können in anderen Vorrichtungen, wie zum Beispiel handgehaltenen Vorrichtungen und eingebetteten Anwendungen, verwendet werden. Einige Beispiele für handgehaltene Vorrichtungen schließen Mobiltelefone, Internetprotokollvorrichtungen, Digitalkameras, Personal Digital Assistants (PDA) und handgehaltene PCs ein. Eingebettete Anwendungen können einen Mikrocontroller, einen Digitalsignalprozessor (DSP), ein System-on-a-Chip, Netzwerkcomputer (NetPC), Set-Top-Boxen, Network-Hubs, Wide Area Network(WAN)-Schalter oder jegliches andere System, das einen oder mehrere Befehle gemäß zumindest einer Ausführungsform ausführen kann, einschließen.
In dieser veranschaulichten Ausführungsform schließt der Prozessor 1002 eine oder mehrere Ausführungseinheiten 1008 ein, um einen Algorithmus zu implementieren, der zumindest einen Befehl ausführen soll. Eine Ausführungsform kann im Kontext eines Desktop- oder Serversystems mit einem einzelnen Prozessor beschrieben werden, aber alternative Ausführungsformen können in einem Multiprozessorsystem enthalten sein. Das System 1000 ist ein Beispiel für eine „Hub“-Systemarchitektur. Das Computersystem 1000 schließt einen Prozessor 1002 zum Verarbeiten von Datensignalen ein. Der Prozessor 1002 schließt als ein veranschaulichendes Beispiel einen Complex Instruction Set Computer(CISC)-Mikroprozessor, einen Reduced Instruction Set Computing(RISC)-Mikroprozessor, einen Very Long Instruction Word(VLIW)-Mikroprozessor, einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder jegliche andere Prozessorvorrichtung, wie zum Beispiel einen Digitalsignalprozessor, ein. Der Prozessor 1002 ist mit einem Prozessorbus 1010 gekoppelt, der Datensignale zwischen dem Prozessor 1002 und anderen Komponenten in dem System 1000 überträgt. Die Elemente des Systems 1000 (zum Beispiel Grafikbeschleuniger 1012, Speicher-Controller-Hub 1016, Speicher 1020, E/A-Controller-Hub 1024, drahtloser Transceiver 1026, Flash-BIOS 1028, Netzwerk-Controller 1034, Audio-Controller 1036, serieller Erweiterungsport 1038, E/A-Controller 1040 usw.) führen ihre herkömmlichen Funktionen durch, die dem Fachmann hinlänglich bekannt sind.
In einer Ausführungsform schließt der Prozessor 1002 einen internen Cache-Speicher 1004 der Ebene 1 (L1) ein. Abhängig von der Architektur kann der Prozessor 1002 einen einzelnen internen Cache oder mehrere Ebenen interner Caches aufweisen. Andere Ausführungsformen schließen abhängig von der bestimmten Implementierung und den bestimmten Anforderungen eine Kombination von sowohl internen als auch externen Caches ein. Eine Registerdatei 1006 soll unterschiedliche Typen von Daten in verschiedenen Registern speichern, einschließlich Ganzzahlregistern, Gleitkommaregistern, Vektorregistern, eingelagerten Registern, Schattenregistern, Checkpoint-Registern, Statusregistern und Befehlszeigerregistern.
Die Ausführungseinheit 1008, die eine Logik zum Ausführen von Ganzzahl- und Gleitkommaoperationen einschließt, befindet sich ebenfalls in dem Prozessor 1002. Der Prozessor 1002 schließt in einer Ausführungsform einen Mikrocode(ucode)-ROM zum Speichern von Mikrocode, der, wenn ausgeführt, Algorithmen für bestimmte Makrobefehle ausführen oder komplexe Szenarios handhaben soll. Hier ist Mikrocode potenziell aktualisierbar, um logische Bugs/Fixes für den Prozessor 1002 handzuhaben. Für eine Ausführungsform schließt die Ausführungseinheit 1008 Logik ein, um einen gepackten Befehlssatz 1009 handzuhaben. Durch Einschließen des gepackten Befehlssatzes 1009 in den Befehlssatz eines Universalprozessors 1002 zusammen mit zugeordneten Schaltungen zum Ausführen der Befehle können die von vielen Multimedia-Anwendungen verwendeten Operationen durch Verwenden gepackter Daten in einem Universalprozessor 1002 durchgeführt werden. Somit werden viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt, indem die volle Breite des Datenbusses eines Prozessors zum Durchführen von Operationen bei gepackten Daten verwendet wird. Dies beseitigt potenziell die Notwendigkeit, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen, ein Datenelement nach dem anderen, durchzuführen.
Alternative Ausführungsformen einer Ausführungseinheit 1008 können auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikvorrichtungen, DSPs und anderen Typen von Logikschaltungen verwendet werden. Das System 1000 schließt einen Speicher 1020 ein. Der Speicher 1020 schließt eine Dynamic Random Access Memory(DRAM)-Vorrichtung, eine Static Random Access Memory(SRAM)-Vorrichtung, eine Flash-Speicher-Vorrichtung oder eine andere Speichervorrichtung ein. Der Speicher 1020 speichert durch Datensignale dargestellte Befehlen und/oder Daten, die von dem Prozessor 1002 ausgeführt werden sollen.
Es ist zu beachten, dass jegliches bzw. jeglicher der oben genannten Merkmale oder Aspekte der Erfindung auf einer oder mehreren in 10 veranschaulichten Verschaltungen verwendet werden kann. Zum Beispiel implementiert eine On-Die-Verschaltung (ODI), die nicht gezeigt ist, zum Koppeln interner Einheiten des Prozessors 1002 einen oder mehrere Aspekte der oben beschriebenen Erfindung. Oder die Erfindung ist einem Prozessorbus 1010 (zum Beispiel Intel Quick Path Interconnect (QPI) oder einer anderen bekannten Hochleistungsrechenverschaltung), einem Speicherpfad mit hoher Bandbreite 1018 zu dem Speicher 1020, einer Punkt-zu-Punkt-Verbindung mit dem Grafikbeschleuniger 1012 (zum Beispiel einer Peripheral Component Interconnect express(PCIe)-kompatiblen Struktur), einer Controller-Hub-Verschaltung 1022, einer E/A- oder anderen Verschaltung (zum Beispiel USB, PCI, PCIe) zum Koppeln der anderen veranschaulichten Komponenten zugeordnet. Einige Beispiele für solche Komponenten schließen den Audio-Controller 1036, den Firmware-Hub (Flash-BIOS) 1028, den drahtlosen Transceiver 1026, den Datenspeicher 1024, den Legacy-E/A-Controller 1010 mit Benutzereingabe- und Tastaturschnittstellen 1042, einen seriellen Erweiterungsport 1038, wie zum Beispiel Universal-Serial-Bus (USB) und einen Netzwerk-Controller 1034 ein. Die Datenspeichervorrichtung 1024 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Vorrichtung, eine Flash-Speicher-Vorrichtung oder eine andere Massenspeichervorrichtung umfassen.
Nun unter Bezugnahme auf 11 ist ein Blockdiagramm eines zweiten Systems 1100 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 11 gezeigt, ist das Multiprozessorsystem 1100 ein Punkt-zu-Punkt-Verschaltungssystem und schließt einen ersten Prozessor 1170 und einen zweiten Prozessor 1180 ein, die über eine Punkt-zu-Punkt-Verschaltung 1150 gekoppelt sind. Jeder der Prozessoren 1170 und 1180 kann eine Version eines Prozessors sein. In einer Ausführungsform sind 1152 und 1154 Teil einer kohärenten seriellen Punkt-zu-Punkt-Verschaltungsstruktur, wie die Quick Path Interconnect(QPI)-Architektur von Intel. Als ein Ergebnis kann die Erfindung innerhalb der QPI-Architektur implementiert werden.
Obwohl sie nur mit zwei Prozessoren 1170, 1180 gezeigt ist, sei klargestellt, dass der Umfang der vorliegenden Erfindung nicht darauf beschränkt ist. In anderen Ausführungsformen können in einem gegebenen Prozessor ein oder mehrere zusätzliche Prozessoren vorhanden sein.
Die Prozessoren 1170 und 1180 sind jeweils integrierte Speicher-Controller-Einheiten 1172 und 1182 aufweisend gezeigt. Der Prozessor 1170 schließt als Teil seiner Bus-Controller-Einheiten die Punkt-zu-Punkt(P-P)-Schnittstellen 1176 und 1178 ein; der zweite Prozessor 1180 schließt in ähnlicher Weise die P-P-Schnittstellen 1186 und 1188 ein. Die Prozessoren 1170 und 1180 können Informationen über eine Punkt-zu-Punkt(P-P)-Schnittstelle 1150 unter Verwendung der P-P-Schnittstellenschaltungen 1178, 1188 austauschen. Wie in 11 gezeigt, koppeln die IMCs 1172 und 1182 die Prozessoren mit jeweiligen Speichern, nämlich einem Speicher 1132 und einem Speicher 1134, die Abschnitte eines Hauptspeichers sein können, die lokal an den jeweiligen Prozessoren angebracht sind.
Die Prozessoren 1170, 1180 tauschen jeweils Informationen über individuelle P-P-Schnittstellen 1152, 1154 mit einem Chipsatz 1190 unter Verwendung der Punkt-zu-Punkt-Schnittstellenschaltungen 1176, 1194, 1186, 1198 aus. Der Chipsatz 1190 tauscht auch Informationen mit einer Hochleistungsgrafikschaltung 1138 über eine Schnittstellenschaltung 1192 entlang einer Hochleistungsgrafikverschaltung 1139 aus.
Ein gemeinsamer Cache (nicht gezeigt) kann in beiden Prozessoren oder außerhalb von beiden Prozessoren enthalten sein, aber mit den Prozessoren derart über eine P-P-Verschaltung verbunden sein, dass die lokalen Cache-Informationen von einem oder beiden Prozessoren in dem gemeinsamen Cache gespeichert werden können, wenn ein Prozessor in einen Modus mit niedrigem Stromverbrauch gebracht wird.
Der Chipsatz 1190 kann an einen ersten Bus 1116 über eine Schnittstelle 1196 gekoppelt sein. In einer Ausführungsform kann der erste Bus 1116 ein Peripheral Component Interconnect(PCI)-Bus oder ein Bus, wie beispielsweise ein PCI Express-Bus oder ein anderer E/A-Verschaltungs-Bus der dritten Generation, sein, obwohl der Umfang der vorliegenden Erfindung nicht hierauf beschränkt ist.
Wie in 11 gezeigt, sind verschiedene E/A-Vorrichtungen 1114 zusammen mit einer Busbrücke 1118, die den ersten Bus 1116 mit einem zweiten Bus 1120 koppelt, mit dem ersten Bus 1116 gekoppelt. In einer Ausführungsform schließt der zweite Bus 1120 einen Low Pin Count(LPC)-Bus ein. Verschiedene Vorrichtungen sind in einer Ausführungsform mit einem zweiten Bus 1120 gekoppelt, der zum Beispiel eine Tastatur und/oder Maus 1122, Kommunikationsvorrichtungen 1127 und eine Speichereinheit 1128, wie ein Plattenlaufwerk oder eine andere Massenspeichervorrichtung, die oft Befehle/Code und Daten 1130 einschließt, gekoppelt. Ferner ist eine Audio-E/A 1124 mit dem zweiten Bus 1120 gekoppelt gezeigt. Es ist zu beachten, dass andere Architekturen möglich sind, wobei die enthaltenen Komponenten und Verschaltungsarchitekturen variieren. Zum Beispiel kann ein System statt der Punkt-zu-Punkt-Architektur von 11 einen Multi-Drop-Bus oder eine andere solche Architektur implementieren.
Unter Verwendung der in einer Plattform vorhandenen verschiedenen Inertial- und Umweltsensoren können viele verschiedene Anwendungsfälle realisiert werden. Diese Anwendungsfälle ermöglichen fortgeschrittene Rechenoperationen, einschließlich Wahrnehmungscomputing, und erlauben ebenfalls Verbesserungen hinsichtlich Leistungsverwaltung/Batterielebensdauer, Sicherheit und Systemreaktionsfähigkeit.
Beispielsweise werden hinsichtlich Fragen der Leistungsverwaltung/Batterielebensdauer die Umgebungslichtbedingungen, zumindest teilweise basierend auf Informationen von einem Umgebungslichtsensor, an einem Ort der Plattform bestimmt und die Intensität der Anzeige entsprechend gesteuert. Somit ist der Stromverbrauch beim Betrieb der Anzeige unter gewissen Lichtbedingungen verringert.
Hinsichtlich Sicherheitsoperationen kann, basierend auf Kontextinformationen, die von den Sensoren erhalten werden, wie etwa Ortsinformationen, bestimmt werden, ob es einem Benutzer erlaubt ist, auf gewisse sichere Dokumente zuzugreifen. Beispielsweise kann es einem Benutzer erlaubt sein, auf solche Dokumente an einem Arbeitsplatz oder zuhause zuzugreifen. Allerdings wird der Benutzer am Zugriff auf solche Dokumente gehindert, wenn sich die Plattform an einem öffentlichen Ort befindet. Diese Bestimmung basiert in einer Ausführungsform auf Ortsinformationen, z. B. über einen GPS-Sensor oder Kameraerkennung von Orientierungspunkten bestimmt. Andere Sicherheitsoperationen können ein Bereitstellen zum Paaren von Vorrichtungen innerhalb kurzer Entfernungen voneinander einschließen, z. B. eine tragbare Plattform, wie sie hier beschrieben ist, und einen Desktop-Computer, ein Mobiltelefon usw. eines Benutzers. Gewisses Teilen wird in manchen Implementierungen über eine Nahfeldkommunikation realisiert, wenn diese Vorrichtungen so gepaart sind. Wenn die Vorrichtungen allerdings eine gewisse Entfernung überschreiten, kann solches Teilen deaktiviert werden. Weiterhin kann, wenn eine hier beschriebene Plattform und ein Smartphone gepaart werden, eine Warnung konfiguriert sein, die ausgelöst wird, wenn sich die Vorrichtungen weiter als einen vorbestimmten Abstand voneinander weg bewegen, wenn an einem öffentlichen Ort befindlich. Im Gegensatz dazu können die Vorrichtungen, wenn diese gepaarten Vorrichtungen sich an einem sicheren Ort befinden, z. B. ein Arbeitsplatz oder zuhause, diese vorherbestimmte Grenze überschreiten, ohne eine solche Warnung auszulösen.
Die Reaktionsfähigkeit kann auch unter Verwendung der Sensorinformationen verbessert werden. Beispielsweise können die Sensoren selbst dann, wenn sich eine Plattform in einem Niederstromzustand befindet, dazu befähigt sein, bei einer relativ geringen Frequenz betrieben zu werden. Demgemäß werden jegliche Änderungen eines Ortes der Plattform, z. B. wie durch Inertialsensoren, einen GPS-Sensor oder dergleichen bestimmt. Falls keine derartigen Änderungen registriert wurden, tritt eine schnellere Verbindung mit einem früheren drahtlosen Hub, wie einem Wi-Fi™-Zugangspunkt oder einem ähnlichen drahtlosen Befähiger auf, da es in diesem Fall nicht nötig ist, nach verfügbaren drahtlosen Netzwerkressourcen zu scannen. Somit wird ein höheres Niveau an Reaktionsfähigkeit erreicht, wenn aus einem Niedrigenergiezustand in einen Bereitschaftszustand gewechselt wird.
Es versteht sich, dass viele andere Anwendungsfälle unter Verwendung von Sensorinformationen ermöglicht werden können, die über die integrierten Sensoren innerhalb einer hier beschriebenen Plattform erhalten werden, und die obigen Beispiele dienen lediglich Zwecken der Veranschaulichung. Unter Verwendung eines wie hier beschriebenen Systems kann ein Wahrnehmungscomputingsystem ein Hinzufügen von alternativen Eingabemodalitäten erlauben, einschließlich Gestenerkennung, und es dem System ermöglichen, Benutzeroperationen und -absichten zu erfassen.
In einigen Ausführungsformen können ein oder mehrere Infrarot- oder andere Wärmeerfassungselemente oder beliebige andere Elemente zum Erfassen des Vorhandenseins oder einer Bewegung eines Benutzers vorhanden sein. Derartige Erfassungselemente können mehrere verschiedene Elemente einschließen, die zusammenarbeiten, nacheinander arbeiten oder beides. Beispielsweise schließen Erfassungselemente Elemente ein, die eine Initialerfassung, wie etwa eine Licht- oder Schallprojektion, gefolgt von einer Erfassung zur Gestenerkennung beispielsweise durch eine Ultraschall-Laufzeitkamera oder eine Strukturlichtkamera bereitstellen.
Auch schließt das System in einigen Ausführungsformen einen Lichterzeuger ein, um eine Beleuchtungslinie zu erzeugen. In einigen Ausführungsformen liefert diese Linie einen visuellen Hinweis hinsichtlich einer virtuellen Grenze, nämlich einen imaginären oder virtuellen Ort im Raum, wobei eine Aktion des Benutzers, die virtuelle Grenze oder Ebene zu durchqueren oder zu durchbrechen, als eine Absicht zum Interagieren mit dem Rechensystem interpretiert wird. In einigen Ausführungsformen kann die Beleuchtungslinie die Farben wechseln, wenn das Rechensystem hinsichtlich dem Benutzer in verschiedene Zustände übergeht. Die Beleuchtungslinie kann verwendet werden zum Bereitstellen eines visuellen Hinweises für den Benutzer über eine virtuelle Grenze im Raum und kann durch das System verwendet werden zum Bestimmen von Zustandsübergängen des Computers hinsichtlich dem Benutzer, einschließlich des Bestimmens, wann der Benutzer mit dem Computer interagieren möchte.
In einigen Ausführungsformen erfasst der Computer die Benutzerposition und arbeitet, um die die Bewegung einer Hand des Benutzers durch die virtuelle Grenze als eine Geste zu interpretieren, die eine Absicht des Benutzers anzeigt, mit dem Computer zu interagieren. In einigen Ausführungsformen kann sich beim Durchqueren durch die virtuelle Linie oder Ebene das Licht, das durch den Lichtgenerator erzeugt wurde, ändern, wodurch eine visuelle Rückmeldung an den Benutzer gegeben wird, dass der Benutzer in einen Bereich zum Bereitstellen von Gesten eingetreten ist, um Eingaben für den Computer bereitzustellen.
Anzeigebildschirme können visuelle Anzeigen von Zustandsübergängen des Rechensystems hinsichtlich eines Benutzers anzeigen. In einigen Ausführungsformen ist ein erster Bildschirm in einem ersten Zustand vorgesehen, in dem das Vorhandensein eines Benutzers durch das System erfasst wird, wie etwa durch Verwendung eines oder mehrerer der Erfassungselemente.
In einigen Implementierungen wirkt das System, um eine Benutzeridentität zu erfassen, wie etwa durch Gesichtserkennung. Hier kann ein Übergang zu einem zweiten Bildschirm in einem zweiten Zustand vorgesehen sein, in dem das Rechensystem die Benutzeridentität erkannt hat, wobei dieser zweite Bildschirm eine visuelle Rückmeldung an den Benutzer liefert, dass der Benutzer in einen neuen Zustand übergegangen ist. Ein Übergang zu einem dritten Bildschirm kann in einem dritten Zustand stattfinden, in dem der Benutzer die Erkennung des Benutzers bestätigt hat.
In einigen Ausführungsformen kann das Rechensystem einen Übergangsmechanismus verwenden zum Bestimmen eines Orts einer virtuellen Grenze für einen Benutzer, wobei sich der Ort der virtuellen Grenze mit Benutzer und Kontext ändern kann. Das Rechensystem kann ein Licht erzeugen, wie etwa eine Beleuchtungslinie, um die virtuelle Grenze zum Interagieren mit dem System anzuzeigen. In einigen Ausführungsformen kann sich das Rechensystem in einem Wartezustand befinden und kann das Licht in einer ersten Farbe erzeugt sein. Das Rechensystem kann erfassen, ob der Benutzer die virtuelle Grenze überschritten hat, wie etwa durch Erfassen des Vorhandenseins und von Bewegung des Benutzers unter Verwendung von Erfassungselementen.
In einigen Ausführungsformen, falls erfasst wird, dass der Benutzer die virtuelle Grenze überschritten hat (wie etwa, dass sich die Hände des Benutzers näher am Rechensystem befinden als zur virtuellen Grenzlinie), kann das Rechensystem in einen Zustand zum Empfangen von Gesteneingaben vom Benutzer übergehen, wobei ein Mechanismus zum Anzeigen des Übergangs einschließen kann, dass das die virtuelle Grenze anzeigende Licht zu einer zweiten Farbe wechselt.
In einigen Ausführungsformen kann das Rechensystem dann bestimmen, ob eine Gestenbewegung erfasst wurde. Falls eine Gestenbewegung erfasst wird, kann das Rechensystem mit einem Gestenerkennungsprozess fortfahren, welcher die Verwendung von Daten aus einer Gestendatenbibliothek einschließen kann, welche sich im Speicher in der Rechenvorrichtung befinden kann oder auf die anderweitig durch die Rechenvorrichtung zugegriffen werden kann.
Wenn eine Geste des Benutzers erkannt wird, kann das Rechensystem, als Reaktion auf die Eingabe, eine Funktion durchführen und zum Empfangen zusätzlicher Gesten zurückkehren, falls sich der Benutzer innerhalb der virtuellen Grenze befindet. In einigen Ausführungsformen, falls die Geste nicht erkannt wird, kann das Rechensystem in einen Fehlerzustand übergehen, bei dem ein Mechanismus zum Anzeigen des Fehlerzustands einschließen kann, dass das die virtuelle Grenze anzeigende Licht zu einer dritten Farbe wechselt, wobei das System zum Empfangen zusätzlicher Gesten zurückkehrt, wenn sich der Benutzer innerhalb der virtuellen Grenze zum Interagieren mit dem Rechensystem befindet.
Wie oben erwähnt wurde, kann das System in anderen Ausführungsformen als ein konvertierbares Tablet-System konfiguriert sein, das in zumindest zwei verschiedenen Modi verwendet werden kann, einem Tablet-Modus und einem Notebook-Modus. Das konvertiebare System kann zwei Felder aufweisen, nämlich ein Anzeigefeld und ein Basisfeld, so dass die zwei Felder im Tablet-Modus in einem Stapel übereinander angeordnet sind. Im Tablet-Modus weist das Anzeigefeld nach außen und kann Touchscreen-Funktionalität bereitstellen, wie sie in herkömmlichen Tablets zu finden ist. Im Notebook-Modus können die zwei Felder in einer offenen Muschelkonfiguration angeordnet sein.
In verschiedenen Ausführungsformen kann der Beschleunigungsmesser ein 3-Achsen-Beschleunigungsmesser sein, der Datenraten von zumindest 50 Hz aufweist. Ein Gyroskop kann ebenfalls enthalten sein, welches ein 3-Achsen-Gyroskop sein kann. Zusätzlich kann ein E-Kompass/Magnetometer vorhanden sein. Auch können ein oder mehrere Näherungssensoren vorgesehen sein (z. B. für Deckel offen zum Erfassen, wenn sich eine Person in der Nähe des Systems befindet (oder nicht) und Anpassen der Leistung/Leistungsfähigkeit, um die Batterielebensdauer zu verlängern). Für die Sensorfusionsfähigkeit einiger OS kann das Aufnehmen des Beschleunigungsmessers, des Gyroskops und des Kompasses verbesserte Merkmale bereitstellen. Zusätzlich kann über einen Sensorhub mit einer Echtzeituhr (RTC) ein Aufwecken von Sensormechanismen realisiert sein, um Sensoreingaben zu empfangen, wenn sich ein Rest des Systems in einem Niederstromzustand befindet.
In einigen Ausführungsformen kann ein interner Deckel/Anzeige-offen-Schalter oder -Sensor zum Anzeigen, wenn der Deckel geschlossen/offen ist, vorhanden sein und kann verwendet werden zum Versetzen des Systems in einen Connected Standby-Zustand oder zum automatischen Aufwecken aus dem Connected Standby-Zustand. Andere Systemsensoren können ACPI-Sensoren zur internen Prozessor-, Speicher- und Hauttemperaturüberwachung einschließen, um, basierend auf erfassten Parametern, Änderungen an Prozessor- und Systembetriebszuständen zu ermöglichen.
In einer Ausführungsform kann das OS ein Microsoft® Windows® 8-OS sein, das Connected Standby (hier auch als Win8 CS bezeichnet) implementiert. Windows 8 Connected Standby oder ein anderes OS, das einen ähnlichen Zustand aufweist, kann über eine wie hier beschriebene Plattform eine sehr geringe Ultraleerlaufleistung bereitstellen, um es Anwendungen zu ermöglichen, bei sehr niedrigem Stromverbrauch verbunden zu bleiben, z. B. mit einem cloudbasierten Ort. Die Plattform kann 3 Leistungszustände unterstützen, nämlich Bildschirm an (normal); Connected Standby (als ein Standard-„Aus“-Zustand) und Heruntergefahren (null Watt Leistungsaufnahme). Somit ist die Plattform im Connected Standby-Zustand logisch ein (bei minimalen Leistungspegeln), selbst dann, wenn der Bildschirm aus ist. In einer solchen Plattform kann die Leistungsverwaltung für Anwendungen transparent gemacht werden und eine konstante Verbindung beibehalten, teilweise aufgrund von Abladetechnologie zum Ermöglichen, dass die Komponente mit der niedrigsten Leistungsaufnahme eine Operation durchführt.
Nun Bezug nehmend auf 12 ist ein Blockdiagramm von in einem Computersystem vorhandenen Komponenten gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Wie in 12 gezeigt, schließt das System 1200 jegliche Kombination von Komponenten ein. Diese Komponenten können als ICs, Abschnitte davon, diskrete elektronische Vorrichtungen oder andere Module, Logik, Hardware, Software, Firmware oder eine in einem Computersystem angepasste Kombination davon oder als Komponenten, die anderweitig innerhalb eines Gehäuses des Computersystems integriert sind, implementiert sein. Auch sei angemerkt, dass das Blockdiagramm von 12 dafür beabsichtigt ist, eine übersichtsartige Ansicht vieler Komponenten des Computersystems zu zeigen. Es versteht sich allerdings, dass einige der gezeigten Komponenten weggelassen werden können, zusätzliche Komponenten vorhanden sein können und unterschiedliche Anordnungen der gezeigten Komponenten in anderen Implementierungen auftreten können. Als Ergebnis kann die oben beschriebene Erfindung in einem beliebigen Abschnitt von einer oder mehreren der nachfolgend veranschaulichten oder beschriebenen Verschaltungen implementiert werden.
Wie in 12 gezeigt, schließt ein Prozessor 1210 in einer Ausführungsform einen Mikroprozessor, einen Mehrkernprozessor, einen Multithread-Prozessor, einen Ultraniedrigspannungsprozessor, einen eingebetteten Prozessor oder ein anderes bekanntes Verarbeitungselement ein. In der veranschaulichten Implementierung wirkt der Prozessor 1210 als eine Hauptverarbeitungseinheit und als zentraler Hub zur Kommunikation mit vielen der verschiedenen Komponenten des Systems 1200. Als ein Beispiel ist der Prozessor 1200 als ein System-on-a-Chip (SOC) implementiert. Als ein spezifisches veranschaulichendes Beispiel schließt der Prozessor 1210 einen Intel® Architecture Core™-basierten Prozessor, wie etwa einen i3, i5, i7 oder einen anderen derartigen von der Intel Corporation, Santa Clara, CA, erhältlichen Prozessor ein. Es versteht sich allerdings, dass stattdessen in anderen Ausführungsformen andere Prozessoren mit geringer Stromaufnahme, wie sie etwa erhältlich sind von Advanced Micro Devices, Inc. (AMD) in Sunnyvale, CA, ein MIPS-basiertes Design von MIPS Technologies, Inc. in Sunnyvale, CA, ein ARM-basiertes Design, das von ARM Holdings, Ltd. oder deren Kunden oder deren Lizenznehmern oder Einsetzenden, vorhanden sein können, wie etwa ein Apple A5/A6-Prozessor, ein Qualcomm Snapdragon-Prozessor oder ein TI OMAP-Prozessor. Es sei angemerkt, dass viele Kundenversionen derartiger Prozessoren modifiziert und variiert sind; wobei sie allerdings einen spezifischen Befehlssatz unterstützen oder erkennen können, der definierte Algorithmen durchführt, wie sie durch den Prozessorlizenzgeber dargelegt sind. Hier kann die mikroarchitekturelle Implementierung variieren, wobei allerdings die architekturelle Funktion des Prozessors üblicherweise konsistent ist. Gewisse Details hinsichtlich der Architektur und des Betriebs des Prozessors 1210 in einer Implementierung werden weiter unten erörtert, um ein veranschaulichendes Beispiel bereitzustellen.
Der Prozessor 1210 kommuniziert in einer Ausführungsform mit einem Systemspeicher 1215. Ein veranschaulichendes Beispiel, welches in einer Ausführungsform über mehrere Speichervorrichtungen implementiert werden kann, zum Bereitstellen einer vorgegebenen Menge an Systemspeicher. Beispielsweise kann der Speicher gemäß einem Joint Electron Devices Engineering Council (JEDEC) Low Power Double Data Rate(LPDDR)-basierten Design erfolgen, wie etwa dem aktuellen LPDDR2-Standard gemäß JEDEC JESD 209-2E (veröffentlicht im April 2009), oder einem LPDDR-Standard der nächsten Generation, der als LPDDR3 oder LPDDR4 bezeichnet wird, der Erweiterungen zum LPDDR2 bieten wird, um die Bandbreite zu erhöhen. In verschiedenen Implementationen können die einzelnen Speichervorrichtungen von unterschiedlichen Package-Arten sein, wie etwa ein Single Die Package (SDP), ein Dual Die Package (DDP) oder ein Quad Die Package (67P). Diese Vorrichtungen werden in manchen Ausführungsformen direkt auf ein Motherboard gelötet, um eine Lösung mit einem flacheren Profil zu ergeben, wohingegen die Vorrichtungen in anderen Ausführungsformen als ein oder mehrere Speichermodule ausgelegt sind, die wiederum durch einen vorgegebenen Verbinder mit dem Motherboard koppeln. Und natürlich sind andere Speicherimplementierungen möglich, wie etwa andere Arten von Speichermodulen, z. B. Dual Inline Memory Modules (DIMMs) verschiedener Varietäten, einschließlich unter anderem microDIMMs, MiniDIMMs. In einer bestimmten veranschaulichenden Ausführungsform ist der Speicher zwischen 2 GB und 16 GB bemessen und kann als ein DDR3LM-Package oder als ein LPDDR2- oder LPDDR3-Speicher ausgelegt sein, der über ein Ball Grid Array (BGA) auf ein Motherboard gelötet ist.
Um eine dauerhafte Speicherung von Informationen, wie etwa Daten, Anwendungen, einem oder mehreren Betriebssystemen und so weiter, zu unterstützen, kann auch ein Massenspeicher 1220 mit dem Prozessor 1210 koppeln. In verschiedenen Ausführungsformen kann dieser Massenspeicher mittels einer SSD implementiert sein, um ein dünneres und leichteres Systemdesign zu ermöglichen sowie die Systemreaktionsfähigkeit zu verbessern. Allerdings kann der Massenspeicher in anderen Ausführungsformen primär unter Verwendung eines Festplattenlaufwerks (HDD) mit einer kleineren Menge an SSD-Speicher implementiert sein, um als ein SSD-Cache zu wirken, um eine nichtflüchtige Speicherung von Kontextzustands- und anderen derartigen Informationen während eines Herunterfahrens zu ermöglichen, so dass ein schnelleres Hochfahren bei einer Neuinitiierung von Systemaktivitäten stattfinden kann. Ebenfalls in 12 gezeigt ist eine Flash-Vorrichtung 1222, die mit dem Prozessor 1210 gekoppelt sein kann, z. B. über eine serielle Peripherieschnittstelle (SPI - Serial Peripheral Interface). Diese Flash-Vorrichtung kann eine nichtflüchtige Speicherung von Systemsoftware unterstützen, einschließlich einer Basic Input/Output Software (BIOS) sowie anderer Firmware des Systems.
In verschiedenen Ausführungsformen ist der Massenspeicher des Systems durch eine SSD allein oder als eine Platte, ein optisches oder anderes Laufwerk mit einem SSD-Cache implementiert. In einigen Ausführungsformen ist der Massenspeicher als eine SSD oder als eine HDD zusammen mit einem Restore(RST)-Cachemodul implementiert. In verschiedenen Implementierungen unterstützt die HDD eine Speicherung zwischen 320 GB und 4 Terabyte (TB) und höher, wohingegen der RST-Cache mit einer SSD einer Kapazität von 24 GB bis 256 GB implementiert ist. Es sei angemerkt, dass ein derartiger SSD-Cache als eine Single Level Cache(SLC)- oder eine Multi Level Cache(MLC)-Option ausgelegt sein kann, um ein geeignetes Reaktionsfähigkeitsniveau zu liefern. In einer Nur-SSD-Option kann das Modul an verschiedenen Orten untergebracht sein, wie etwa in einem mSATA- oder NGFF-Steckplatz. Beispielsweise weist eine SSD eine Kapazität auf, die von 120 GB bis 1 TB reicht.
Verschiedene Eingabe-/Ausgabe(E/A)-Vorrichtungen können innerhalb des Systems 1200 vorhanden sein. Insbesondere ist in der Ausführungsform von 12 eine Anzeige 1224 gezeigt, die ein Hochdefinitions-LCD- oder LED-Feld sein kann, das innerhalb eines Deckelabschnitts des Gehäuses konfiguriert ist. Dieses Anzeigefeld kann auch einen Touchscreen 1225 vorsehen, z. B. extern über dem Anzeigefeld eingerichtet, so dass dem System über eine Benutzerinteraktion mit diesem Touchscreen Benutzereingaben zugeführt werden können, um gewünschte Operationen zu ermöglichen, z. B. hinsichtlich der Anzeige von Informationen, Zugriff auf Informationen und dergleichen. In einer Ausführungsform kann die Anzeige 1224 mit einem Prozessor 1210 über eine Anzeigeverschaltung gekoppelt sein, die als eine Hochleistungsgrafikverschaltung implementiert sein kann. Der Touchscreen 1225 kann über eine weitere Verschaltung mit dem Prozessor 1210 gekoppelt sein, die in einer Ausführungsform eine I2C-Verschaltung sein kann. Wie weiter in 12 zusätzlich zum Touchscreen 1225 gezeigt, kann eine Benutzereingabe durch Berührung auch durch ein Touchpad 1230 stattfinden, welches innerhalb des Gehäuses konfiguriert sein kann und auch mit derselben I2C-Verschaltung wie der Touchscreen 1225 gekoppelt sein kann.
Das Anzeigefeld kann in mehreren Modi arbeiten. In einem ersten Modus kann das Anzeigefeld in einem transparenten Zustand angeordnet sein, in dem das Anzeigefeld für sichtbares Licht transparent ist. In verschiedenen Ausführungsformen kann der Großteil des Anzeigefelds eine Anzeige sein, mit Ausnahme einer Umrandung um den Umfang herum. Wenn das System in einem Notebook-Modus betrieben wird und das Anzeigefeld in einem transparenten Zustand betrieben wird, kann ein Benutzer Informationen anzeigen, die auf dem Anzeigefeld präsentiert werden, während er auch in der Lage ist, Objekte hinter der Anzeige anzuzeigen. Zusätzlich können auf dem Anzeigefeld angezeigte Informationen durch einen hinter der Anzeige befindlichen Benutzer angezeigt werden. Oder der Betriebszustand des Anzeigefelds kann ein opaker Zustand sein, in dem sichtbares Licht nicht durch das Anzeigefeld hindurchgeht.
In einem Tablet-Modus ist das System zugeklappt, sodass die Anzeigenrückoberfläche des Anzeigefelds in einer Position verbleibt, die einem Benutzer nach außen zugewandt ist, wenn die Unterseite des Basisfelds auf einer Oberfläche aufliegt oder durch den Benutzer gehalten wird. Im Tablet-Betriebsmodus übernimmt die Anzeigenrückoberfläche die Rolle einer Anzeige und einer Benutzerschnittstelle, da diese Oberfläche eine Touchscreen-Funktionalität aufweisen kann und andere bekannte Funktionen einer herkömmlichen Touchscreen-Vorrichtung, wie etwa einer Tablet-Vorrichtung, durchführen kann. Um dies zu erreichen, kann das Anzeigefeld eine Transparenzanpassungsschicht einschließen, die zwischen einer Touchscreen-Schicht und einer Anzeigenvorderoberfläche angeordnet ist. In einigen Ausführungsformen kann die Transparenzanpassungsschicht eine elektrochrome (EC) Schicht, eine LCD-Schicht oder eine Kombination von EC- und LCD-Schichten sein.
In verschiedenen Ausführungsformen kann die Anzeige von verschiedenen Größen sein, z. B. ein 11,6“- oder ein 13,3“-Bildschirm, und kann ein Seitenverhältnis von 16:9 und zumindest eine Helligkeit von 300 nits aufweisen. Auch kann die Anzeige von voller Hochdefinitionsauflösung (HD) (zumindest 1920 × 1080p), kompatibel mit einem eingebetteten Display Port (eDP) und ein Feld mit geringer Leistungsaufnahme mit Feldselbstauffrischung sein.
Hinsichtlich der Touchscreen-Fähigkeiten kann das System ein Anzeige-Multitouch-Feld vorsehen, das multitouchkapazitiv und zumindest 5-Finger-fähig ist. Und in manchen Ausführungsformen kann die Anzeige 10-Finger-fähig sein. In einer Ausführungsform ist der Touchscreen innerhalb eines beschädigungs- und kratzresistenten Glases und einer Beschichtung (z. B. Gorilla GlassTM oder Gorilla Glass 2TM) für geringe Reibung aufgenommen, um „Fingerbrennen“ zu verringern und „Fingerhüpfen“ zu vermeiden. Um ein verbessertes Touch-Erlebnis und eine verbesserte Reaktionsfähigkeit bereitzustellen, weist das Touchpanel in einigen Implementierungen eine Multitouch-Funktionalität, wie etwa weniger als 2 Frames (30 Hz) pro statischer Ansicht während eines Pinchzooms, und eine Singletouch-Funktionalität von weniger als 1 cm pro Frame (30 Hz) mit 200 ms (Verzögerung von Finger zu Zeiger) auf. In einigen Ausführungsformen unterstützt die Anzeige Rand-zu-Rand-Glas mit einer minimalen Bildschirmumrandung, die auch bündig mit der Feldoberfläche abschließt, sowie eine begrenzte EA-Störung beim Verwenden von Multitouch.
Für Wahrnehmungscomputing und andere Zwecke können verschiedene Sensoren innerhalb des Systems vorhanden sein und können mit dem Prozessor 1210 auf verschiedene Weisen gekoppelt sein. Gewisse Inertial- und Umweltsensoren können mit dem Prozessor 1210 über einen Sensorhub 1240, z. B. über eine I2C-Verschaltung, gekoppelt sein. In der in 12 gezeigten Ausführungsform können diese Sensoren einen Beschleunigungsmesser 1241, einen Umgebungslichtsensor (ALS) 1242, einen Kompass 1243 und ein Gyroskop 1244 einschließen. Andere Umweltsensoren können einen oder mehrere thermische Sensoren 1246 einschließen, die in manchen Ausführungsformen über einen Systemmanagementbus (SMBus) mit dem Prozessor 1210 koppeln.
Unter Verwendung der in einer Plattform vorhandenen verschiedenen Inertial- und Umweltsensoren können viele verschiedene Anwendungsfälle realisiert werden. Diese Anwendungsfälle ermöglichen fortgeschrittene Rechenoperationen, einschließlich Wahrnehmungscomputing, und erlauben ebenfalls Verbesserungen hinsichtlich Leistungsverwaltung/Batterielebensdauer, Sicherheit und Systemreaktionsfähigkeit.
Beispielsweise werden hinsichtlich Fragen der Leistungsverwaltung/Batterielebensdauer die Umgebungslichtbedingungen, zumindest teilweise basierend auf Informationen von einem Umgebungslichtsensor, an einem Ort der Plattform bestimmt und die Intensität der Anzeige entsprechend gesteuert. Somit ist der Stromverbrauch beim Betrieb der Anzeige unter gewissen Lichtbedingungen verringert.
Hinsichtlich Sicherheitsoperationen kann, basierend auf Kontextinformationen, die von den Sensoren erhalten werden, wie etwa Ortsinformationen, bestimmt werden, ob es einem Benutzer erlaubt ist, auf gewisse sichere Dokumente zuzugreifen. Beispielsweise kann es einem Benutzer erlaubt sein, auf solche Dokumente an einem Arbeitsplatz oder zuhause zuzugreifen. Allerdings wird der Benutzer am Zugriff auf solche Dokumente gehindert, wenn sich die Plattform an einem öffentlichen Ort befindet. Diese Bestimmung basiert in einer Ausführungsform auf Ortsinformationen, z. B. über einen GPS-Sensor oder Kameraerkennung von Orientierungspunkten bestimmt. Andere Sicherheitsoperationen können ein Bereitstellen zum Paaren von Vorrichtungen innerhalb kurzer Entfernungen voneinander einschließen, z. B. eine tragbare Plattform, wie sie hier beschrieben ist, und einen Desktop-Computer, ein Mobiltelefon usw. eines Benutzers. Gewisses Teilen wird in manchen Implementierungen über eine Nahfeldkommunikation realisiert, wenn diese Vorrichtungen so gepaart sind. Wenn die Vorrichtungen allerdings eine gewisse Entfernung überschreiten, kann solches Teilen deaktiviert werden. Weiterhin kann, wenn eine hier beschriebene Plattform und ein Smartphone gepaart werden, eine Warnung konfiguriert sein, die ausgelöst wird, wenn sich die Vorrichtungen weiter als einen vorbestimmten Abstand voneinander weg bewegen, wenn an einem öffentlichen Ort befindlich. Im Gegensatz dazu können die Vorrichtungen, wenn diese gepaarten Vorrichtungen sich an einem sicheren Ort befinden, z. B. ein Arbeitsplatz oder zuhause, diese vorherbestimmte Grenze überschreiten, ohne eine solche Warnung auszulösen.
Die Reaktionsfähigkeit kann auch unter Verwendung der Sensorinformationen verbessert werden. Beispielsweise können die Sensoren selbst dann, wenn sich eine Plattform in einem Niederstromzustand befindet, dazu befähigt sein, bei einer relativ geringen Frequenz betrieben zu werden. Demgemäß werden jegliche Änderungen eines Ortes der Plattform, z. B. wie durch Inertialsensoren, einen GPS-Sensor oder dergleichen bestimmt. Falls keine derartigen Änderungen registriert wurden, tritt eine schnellere Verbindung mit einem früheren drahtlosen Hub, wie einem Wi-Fi™-Zugangspunkt oder einem ähnlichen drahtlosen Befähiger auf, da es in diesem Fall nicht nötig ist, nach verfügbaren drahtlosen Netzwerkressourcen zu scannen. Somit wird ein höheres Niveau an Reaktionsfähigkeit erreicht, wenn aus einem Niedrigenergiezustand in einen Bereitschaftszustand gewechselt wird.
Es versteht sich, dass viele andere Anwendungsfälle unter Verwendung von Sensorinformationen ermöglicht werden können, die über die integrierten Sensoren innerhalb einer hier beschriebenen Plattform erhalten werden, und die obigen Beispiele dienen lediglich Zwecken der Veranschaulichung. Unter Verwendung eines wie hier beschriebenen Systems kann ein Wahrnehmungscomputingsystem ein Hinzufügen von alternativen Eingabemodalitäten erlauben, einschließlich Gestenerkennung, und es dem System ermöglichen, Benutzeroperationen und -absichten zu erfassen.
In einigen Ausführungsformen können ein oder mehrere Infrarot- oder andere Wärmeerfassungselemente oder beliebige andere Elemente zum Erfassen des Vorhandenseins oder einer Bewegung eines Benutzers vorhanden sein. Derartige Erfassungselemente können mehrere verschiedene Elemente einschließen, die zusammenarbeiten, nacheinander arbeiten oder beides. Beispielsweise schließen Erfassungselemente Elemente ein, die eine Initialerfassung, wie etwa eine Licht- oder Schallprojektion, gefolgt von einer Erfassung zur Gestenerkennung beispielsweise durch eine Ultraschall-Laufzeitkamera oder eine Strukturlichtkamera bereitstellen.
Auch schließt das System in einigen Ausführungsformen einen Lichterzeuger ein, um eine Beleuchtungslinie zu erzeugen. In einigen Ausführungsformen liefert diese Linie einen visuellen Hinweis hinsichtlich einer virtuellen Grenze, nämlich einen imaginären oder virtuellen Ort im Raum, wobei eine Aktion des Benutzers, die virtuelle Grenze oder Ebene zu durchqueren oder zu durchbrechen, als eine Absicht zum Interagieren mit dem Rechensystem interpretiert wird. In einigen Ausführungsformen kann die Beleuchtungslinie die Farben wechseln, wenn das Rechensystem hinsichtlich dem Benutzer in verschiedene Zustände übergeht. Die Beleuchtungslinie kann verwendet werden zum Bereitstellen eines visuellen Hinweises für den Benutzer über eine virtuelle Grenze im Raum und kann durch das System verwendet werden zum Bestimmen von Zustandsübergängen des Computers hinsichtlich dem Benutzer, einschließlich des Bestimmens, wann der Benutzer mit dem Computer interagieren möchte.
In einigen Ausführungsformen erfasst der Computer die Benutzerposition und arbeitet, um die die Bewegung einer Hand des Benutzers durch die virtuelle Grenze als eine Geste zu interpretieren, die eine Absicht des Benutzers anzeigt, mit dem Computer zu interagieren. In einigen Ausführungsformen kann sich beim Durchqueren durch die virtuelle Linie oder Ebene das Licht, das durch den Lichtgenerator erzeugt wurde, ändern, wodurch eine visuelle Rückmeldung an den Benutzer gegeben wird, dass der Benutzer in einen Bereich zum Bereitstellen von Gesten eingetreten ist, um Eingaben für den Computer bereitzustellen.
Anzeigebildschirme können visuelle Anzeigen von Zustandsübergängen des Rechensystems hinsichtlich eines Benutzers anzeigen. In einigen Ausführungsformen ist ein erster Bildschirm in einem ersten Zustand vorgesehen, in dem das Vorhandensein eines Benutzers durch das System erfasst wird, wie etwa durch Verwendung eines oder mehrerer der Erfassungselemente.
In einigen Implementierungen wirkt das System, um eine Benutzeridentität zu erfassen, wie etwa durch Gesichtserkennung. Hier kann ein Übergang zu einem zweiten Bildschirm in einem zweiten Zustand vorgesehen sein, in dem das Rechensystem die Benutzeridentität erkannt hat, wobei dieser zweite Bildschirm eine visuelle Rückmeldung an den Benutzer liefert, dass der Benutzer in einen neuen Zustand übergegangen ist. Ein Übergang zu einem dritten Bildschirm kann in einem dritten Zustand stattfinden, in dem der Benutzer die Erkennung des Benutzers bestätigt hat.
In einigen Ausführungsformen kann das Rechensystem einen Übergangsmechanismus verwenden zum Bestimmen eines Orts einer virtuellen Grenze für einen Benutzer, wobei sich der Ort der virtuellen Grenze mit Benutzer und Kontext ändern kann. Das Rechensystem kann ein Licht erzeugen, wie etwa eine Beleuchtungslinie, um die virtuelle Grenze zum Interagieren mit dem System anzuzeigen. In einigen Ausführungsformen kann sich das Rechensystem in einem Wartezustand befinden und kann das Licht in einer ersten Farbe erzeugt sein. Das Rechensystem kann erfassen, ob der Benutzer die virtuelle Grenze überschritten hat, wie etwa durch Erfassen des Vorhandenseins und von Bewegung des Benutzers unter Verwendung von Erfassungselementen.
In einigen Ausführungsformen, falls erfasst wird, dass der Benutzer die virtuelle Grenze überschritten hat (wie etwa, dass sich die Hände des Benutzers näher am Rechensystem befinden als zur virtuellen Grenzlinie), kann das Rechensystem in einen Zustand zum Empfangen von Gesteneingaben vom Benutzer übergehen, wobei ein Mechanismus zum Anzeigen des Übergangs einschließen kann, dass das die virtuelle Grenze anzeigende Licht zu einer zweiten Farbe wechselt.
In einigen Ausführungsformen kann das Rechensystem dann bestimmen, ob eine Gestenbewegung erfasst wurde. Falls eine Gestenbewegung erfasst wird, kann das Rechensystem mit einem Gestenerkennungsprozess fortfahren, welcher die Verwendung von Daten aus einer Gestendatenbibliothek einschließen kann, welche sich im Speicher in der Rechenvorrichtung befinden kann oder auf die anderweitig durch die Rechenvorrichtung zugegriffen werden kann.
Wenn eine Geste des Benutzers erkannt wird, kann das Rechensystem, als Reaktion auf die Eingabe, eine Funktion durchführen und zum Empfangen zusätzlicher Gesten zurückkehren, falls sich der Benutzer innerhalb der virtuellen Grenze befindet. In einigen Ausführungsformen, falls die Geste nicht erkannt wird, kann das Rechensystem in einen Fehlerzustand übergehen, bei dem ein Mechanismus zum Anzeigen des Fehlerzustands einschließen kann, dass das die virtuelle Grenze anzeigende Licht zu einer dritten Farbe wechselt, wobei das System zum Empfangen zusätzlicher Gesten zurückkehrt, wenn sich der Benutzer innerhalb der virtuellen Grenze zum Interagieren mit dem Rechensystem befindet.
Wie oben erwähnt wurde, kann das System in anderen Ausführungsformen als ein konvertierbares Tablet-System konfiguriert sein, das in zumindest zwei verschiedenen Modi verwendet werden kann, einem Tablet-Modus und einem Notebook-Modus. Das konvertiebare System kann zwei Felder aufweisen, nämlich ein Anzeigefeld und ein Basisfeld, so dass die zwei Felder im Tablet-Modus in einem Stapel übereinander angeordnet sind. Im Tablet-Modus weist das Anzeigefeld nach außen und kann Touchscreen-Funktionalität bereitstellen, wie sie in herkömmlichen Tablets zu finden ist. Im Notebook-Modus können die zwei Felder in einer offenen Muschelkonfiguration angeordnet sein.
In verschiedenen Ausführungsformen kann der Beschleunigungsmesser ein 3-Achsen-Beschleunigungsmesser sein, der Datenraten von zumindest 50 Hz aufweist. Ein Gyroskop kann ebenfalls enthalten sein, welches ein 3-Achsen-Gyroskop sein kann. Zusätzlich kann ein E-Kompass/Magnetometer vorhanden sein. Auch können ein oder mehrere Näherungssensoren vorgesehen sein (z. B. für Deckel offen zum Erfassen, wenn sich eine Person in der Nähe des Systems befindet (oder nicht) und Anpassen der Leistung/Leistungsfähigkeit, um die Batterielebensdauer zu verlängern). Für die Sensorfusionsfähigkeit einiger OS kann das Aufnehmen des Beschleunigungsmessers, des Gyroskops und des Kompasses verbesserte Merkmale bereitstellen. Zusätzlich kann über einen Sensorhub mit einer Echtzeituhr (RTC) ein Aufwecken von Sensormechanismen realisiert sein, um Sensoreingaben zu empfangen, wenn sich ein Rest des Systems in einem Niederstromzustand befindet.
In einigen Ausführungsformen kann ein interner Deckel/Anzeige-offen-Schalter oder -Sensor zum Anzeigen, wenn der Deckel geschlossen/offen ist, vorhanden sein und kann verwendet werden zum Versetzen des Systems in einen Connected Standby-Zustand oder zum automatischen Aufwecken aus dem Connected Standby-Zustand. Andere Systemsensoren können ACPI-Sensoren zur internen Prozessor-, Speicher- und Hauttemperaturüberwachung einschließen, um, basierend auf erfassten Parametern, Änderungen an Prozessor- und Systembetriebszuständen zu ermöglichen.
In einer Ausführungsform kann das OS ein Microsoft® Windows® 8-OS sein, das Connected Standby (hier auch als Win8 CS bezeichnet) implementiert. Windows 8 Connected Standby oder ein anderes OS, das einen ähnlichen Zustand aufweist, kann über eine wie hier beschriebene Plattform eine sehr geringe Ultraleerlaufleistung bereitstellen, um es Anwendungen zu ermöglichen, bei sehr niedrigem Stromverbrauch verbunden zu bleiben, z. B. mit einem cloudbasierten Ort. Die Plattform kann 3 Leistungszustände unterstützen, nämlich Bildschirm an (normal); Connected Standby (als ein Standard-„Aus“-Zustand) und Heruntergefahren (null Watt Leistungsaufnahme). Somit ist die Plattform im Connected Standby-Zustand logisch ein (bei minimalen Leistungspegeln), selbst dann, wenn der Bildschirm aus ist. In einer solchen Plattform kann die Leistungsverwaltung für Anwendungen transparent gemacht werden und eine konstante Verbindung beibehalten, teilweise aufgrund von Abladetechnologie zum Ermöglichen, dass die Komponente mit der niedrigsten Leistungsaufnahme eine Operation durchführt.
Ebenfalls ist in 12 erkennbar, dass verschiedene Peripherievorrichtungen über eine Low Pin Count(LPC)-Verschaltung mit dem Prozessor 1210 koppeln. In der gezeigten Ausführungsform können verschiedene Komponenten durch einen eingebetteten Controller 1235 gekoppelt sein. Solche Komponenten können eine Tastatur 1236 (z. B. über eine PS2-Schnittstelle gekoppelt), einen Lüfter 1237 und einen thermischen Sensor 1239 einschließen. In einigen Ausführungsformen kann das Touchpad 1230 ebenfalls über eine PS2-Schnittstelle an den EC 1235 koppeln. Zusätzlich kann ein Sicherheitsprozessor, wie etwa ein Trusted Platform Module (TPM) 1238 gemäß der Trusted Computing Group (TCG) TPM-Spezifikation, Version 1.2, vom 2. Okt. 2003, über diese LPC-Verschaltung mit dem Prozessor 1210 koppeln. Es versteht sich allerdings, dass der Umfang der vorliegenden Erfindung in dieser Hinsicht nicht eingeschränkt ist und dass sich eine sichere Verarbeitung und Speicherung sicherer Informationen an einem anderen geschützten Ort befinden können, wie etwa ein statischer Nurlesespeicher (SRAM) in einem Sicherheits-Coprozessor, oder als verschlüsselte Datenblobs, die nur dann entschlüsselt werden, wenn sie durch einen Secure Enclave(SE)-Prozessormodus geschützt sind.
In einer bestimmten Implementierung können Peripherieports Folgendes einschließen: einen Hochdefinitionsmedienschnittstellen(HDMI)-Verbinder (der verschiedene Formfaktoren aufweisen kann, wie etwa normalgroß, mini oder mikro); einen oder mehrere USB-Ports, wie etwa normalgroße externe Ports gemäß der Universal Serial Bus Revision 3.0-Spezifikation (November 2008) mit zumindest einem mit Stromversorgung zum Laden von USB-Vorrichtungen (wie etwa Smartphones), wenn sich das System im Connected Standby-Zustand befindet und in eine Wandsteckdose eingesteckt ist. Zusätzlich können ein oder mehrere ThunderboltTM-Ports bereitgestellt sein. Andere Ports können einen extern zugänglichen Kartenleser einschließen, wie etwa einen normalgroßen SD-XC-Kartenleser und/oder einen SIM-Kartenleser für WWAN (z. B. einen 8-Pin-Kartenleser). Für Audio kann eine 3,5-mm-Buchse mit Stereosound- und Mikrofonfähigkeit (z. B. Kombinationsfunktionalität) vorhanden sein, mit Unterstützung für eine Buchsenerkennung (z. B. Nur-Kopfhörer-Unterstützung unter Verwendung des Mikrofons im Deckel oder Kopfhörer mit Mikrofon im Kabel). In einigen Ausführungsformen kann diese Buchse zwischen Stereo-Kopfhörer- und Stereo-Mikrofoneingang umweisbar sein. Auch kann ein Stromstecker zum Koppeln an eine Wechselstromhalterung vorgesehen sein.
Das System 1200 kann mit externen Vorrichtungen auf verschiedenste Weisen kommunizieren, einschließlich drahtlos. In der in 12 gezeigten Ausführungsform sind verschiedene Drahtlosmodule vorhanden, von denen jedes einer Funkvorrichtung entsprechen kann, die für ein bestimmtes drahtloses Kommunikationsprotokoll konfiguriert ist. Eine Weise für eine drahtlose Kommunikation auf kurze Entfernung, wie etwa einem Nahfeld, kann über eine Nahfeldkommunikations(NFC)-Einheit 1245 erfolgen, die in einer Ausführungsform mit dem Prozessor 1210 über einen SMBus kommunizieren kann. Es sei angemerkt, dass über diese NFC-Einheit 1245 Vorrichtungen in direkter Nähe zueinander kommunizieren können. Beispielsweise kann ein Benutzer es dem System 1200 ermöglichen, mit einer anderen (z. B.) tragbaren Vorrichtung, wie etwa einem Smartphone des Benutzers, über ein enges Zusammenbringen der zwei Vorrichtungen und ein Ermöglichen einer Übertragung von Informationen, wie etwa von Identifikationsinformationen, Zahlungsinformationen, Daten, wie etwa Bilddaten, oder dergleichen zu kommunizieren. Eine drahtlose Leistungsübertragung kann ebenfalls unter Verwendung eines NFC-Systems durchgeführt werden.
Unter Verwendung der hier beschriebenen NFC-Einheit können Benutzer Vorrichtungen Seit-an-Seit auf Anschlag positionieren und Vorrichtungen Seit-an-Seit für Nahfeldkopplungsfunktionen (wie etwa eine Nahfeldkommunikation und drahtlose Leistungsübertragung (WPT - Wireless Power Transfer)) durch Nutzen der Kopplung zwischen Spulen von einer oder mehreren dieser Vorrichtungen anordnen. Insbesondere stellen Ausführungsformen Vorrichtungen mit strategisch geformten und platzierten Ferritmaterialien bereit, um eine bessere Kopplung der Spulen zu erreichen. Jede Spule weist eine dieser zugeordnete Induktivität auf, welche zusammen mit den resistiven, kapazitiven und anderen Merkmalen des Systems ausgewählt werden kann, um eine gemeinsame Resonanzfrequenz für das System zu ermöglichen.
Wie in 12 ferner gezeigt, können zusätzliche drahtlose Einheiten andere drahtlose Nahbereichs-Engines einschließen, einschließlich einer WLAN-Einheit 1250 und einer Bluetooth-Einheit 1252. Unter Verwendung der WLAN-Einheit 1250 können Wi-Fi™-Kommunikationen gemäß einem vorgegebenen 802.11-Standard des Institute of Electrical and Electronics Engineers (IEEE) realisiert sein, wohingegen über die Bluetooth-Einheit 1252 Nahbereichskommunikationen über ein Bluetooth-Protokoll stattfinden können. Diese Einheiten können mit dem Prozessor 1210 beispielsweise über eine USB-Verbindung oder eine Universal Asynchronous Receiver Transmitter(UART)-Verbindung kommunizieren. Oder diese Einheiten können über eine Verschaltung gemäß einem Peripheral Component Interconnect Express™(PCIe™)-Protokoll, z. B. gemäß der PCI ExpressTM-Spezifikation-Basisspezifikation, Version 3.0 (veröffentlicht am 17. Januar 2007), oder einem anderen derartigen Protokoll, wie etwa einem Serial Data Input/Output(SDIO)-Standard, an den Prozessor 1210 koppeln. Natürlich kann die tatsächliche physische Verbindung zwischen diesen Peripherievorrichtungen, welche auf einer oder mehreren Zusatzkarten konfiguriert sein kann, mittels der auf einem Motherboard eingerichteten NGFF-Verbinder erfolgen.
Zusätzlich können drahtlose Weitbereichskommunikationen, z. B. gemäß einem Mobilfunk- oder einem anderen drahtlosen Weitbereichsprotokoll, über eine WWAN-Einheit 1256 erfolgen, die wiederum an ein Subscriber Identity Module (SIM) 1257 koppeln kann. Zusätzlich kann auch ein GPS-Modul 1255 vorhanden sein, um einen Empfang und eine Verwendung von Ortsinformationen zu ermöglichen. Es sei angemerkt, dass in der in 12 gezeigten Ausführungsform die WWAN-Einheit 1256 und eine integrierte Erfassungseinheit, wie etwa ein Kameramodul 1254, über ein gegebenes USB-Protokoll, wie etwa eine 2.0- oder 3.0-Verbindung oder ein UART- oder I2C-Protokoll kommunizieren können. Auch hier kann die tatsächliche physische Verbindung dieser Einheiten über eine Anpassung einer NGFF-Zusatzkarte an einen auf dem Motherboard konfigurierten NGFF-Verbinder erfolgen.
In einer bestimmten Ausführungsform kann Drahtlosfunktionalität modular vorgesehen sein, z. B. mit einer Lösung gemäß WiFiTM 802.1 lac (z. B. eine Zusatzkarte, die mit IEEE 802.11abgn abwärtskompatibel ist) mit Unterstützung für Windows 8 CS. Diese Karte kann in einem internen Steckplatz konfiguriert sein (z. B. über einen NGFF-Adapter). Ein zusätzliches Modul kann Bluetooth-Fähigkeit (z. B. Bluetooth 4.0 mit Abwärtskompatibilität) sowie Intel® Wireless Display-Funktionalität vorsehen. Zusätzlich kann NFC-Unterstützung über eine separate Vorrichtung oder eine Multifunktions-Vorrichtung bereitgestellt werden und kann als ein Beispiel für einen leichten Zugang in einem rechten Vorderabschnitt des Gehäuses angeordnet sein. Noch ein weiteres Zusatzmodul kann eine WWAN-Vorrichtung sein, die Unterstützung für 3G/4G/LTE und GPS bereitstellen kann. Dieses Modul kann in einem internen Steckplatz implementiert sein (z. B. einem NGFF-Steckplatz). Integrierte Antennenunterstützung kann vorgesehen sein für WiFi™, Bluetooth, WWAN, NFC und GPS, was einen nahtlosen Übergang von WiFi™- zu WWAN-Funkvorrichtungen ermöglicht, drahtloses Gigabit (WiGig) gemäß der Wireless Gigabit-Spezifikation (Juli 2010) und umgekehrt.
Wie oben beschrieben kann eine integrierte Kamera im Deckel integriert sein. Beispielsweise kann diese Kamera eine hochauflösende Kamera sein, die z. B. eine Auflösung von zumindest 2,0 Megapixel (MP) aufweist und bis über 6,0 MP hinausgehen kann.
Um Audio-Eingänge und -Ausgänge vorzusehen, kann ein Audioprozessor über einen Digitalsignalprozessor (DSP) 1260 implementiert sein, der mit dem Prozessor 1210 über eine High Definition Audio(HDA)-Verbindung gekoppelt sein kann. Gleichermaßen kann der DSP 1260 mit einem integrierten Coder/Decoder (CODEC) und Verstärker 1262 kommunizieren, der wiederum an Ausgangslautsprecher 1263 koppeln kann, welche innerhalb des Gehäuses implementiert sein können. Gleichermaßen kann der Verstärker und CODEC 1262 gekoppelt sein, um Audioeingaben von einem Mikrofon 1265 zu empfangen, welches in einer Ausführungsform über Dual-Array-Mikrofone (wie etwa ein digitales Mikrofon-Array) implementiert sein kann, um qualitativ hochwertige Audioeingaben zu unterstützen, um eine sprachaktivierte Steuerung von verschiedenen Operationen innerhalb des Systems zu ermöglichen. Es sei angemerkt, dass Audioausgaben vom Verstärker/CODEC 1262 zu einer Kopfhörerbuchse 1264 zugeführt werden können. Obgleich in der Ausführungsform von 12 mit diesen bestimmten Komponenten gezeigt, versteht sich, dass der Schutzumfang der vorliegenden Erfindung in dieser Hinsicht nicht eingeschränkt ist.
Bei einer bestimmten Ausführungsform sind der digitale Audio-Codec und der Verstärker in der Lage zum Treiben der Stereo-Kopfhörerbuchse, der Stereo-Mikrofonbuchse, eines internen Mikrofon-Arrays und von Stereo-Lautsprechern. In verschiedenen Implementierungen kann der Codec in einen Audio-DSP integriert sein oder über einen HD-Audiopfad an ein Peripherie-Controller-Hub (PCH) gekoppelt sein. In einigen Implementierungen können zusätzlich zu integrierten Stereolautsprechern ein oder mehrere Basslautsprecher vorgesehen sein und kann die Lautsprecherlösung DTS-Audio unterstützen.
In einigen Ausführungsformen kann der Prozessor 1210 durch einen externen Spannungsregler (VR) und mehrere interne Spannungsregler, die innerhalb des Prozessor-Die integriert sind, die als Fully Integrated Voltage Regulators (FIVRs) bezeichnet werden, mit Strom versorgt werden. Die Verwendung mehrerer FIVRs im Prozessor ermöglicht das Gruppieren von Komponenten in separate Stromebenen, so dass Strom durch den FIVR geregelt und nur an jene Komponenten in der Gruppe geliefert wird. Während der Leistungsverwaltung kann eine gegebene Stromebene von einem FIVR heruntergefahren oder aus sein, wenn der Prozessor in einen gewissen Niederstromzustand versetzt wird, während eine andere Stromebene eines anderen FIVR aktiv oder unter Vollleistung verbleibt.
In einer Ausführungsform kann eine Stromhalteebene während mancher Tiefschlafzustände verwendet werden, um die E/A-Pins für einige E/A-Signale hochzufahren, wie etwa die Schnittstelle zwischen dem Prozessor und einem PCH, die Schnittstelle mit dem externen VR und die Schnittstelle mit dem EC 1235. Diese Stromhalteebene versorgt auch einen On-Die-Spannungsregler, der den Onboard-SRAM oder anderen Cache-Speicher, in dem der Prozessorkontext während des Schlafzustands gespeichert wird, unterstützt, mit Strom. Die Stromhalteebene wird auch verwendet zum Hochfahren der Aufwachlogik des Prozessors, die die verschiedenen Aufwachquellsignale überwacht und verarbeitet.
Während der Leistungsverwaltung verbleibt die Stromhalteebene unter Strom, um die obengenannten Komponenten zu unterstützen, während andere Stromebenen heruntergefahren oder aus sind, wenn der Prozessor in gewisse Tiefschlafzustände eintritt. Allerdings kann dies zu unnötigem Leistungsverbrauch oder -verlust führen, wenn diese Komponenten nicht benötigt werden. Um dies zu erreichen, können Ausführungsformen einen Connected Standby-Schlafzustand bereitstellen, um Prozessorkontext unter Verwendung einer dedizierten Stromebene aufrechtzuerhalten. In einer Ausführungsform ermöglicht der Connected Standby-Schlafzustand ein Prozessoraufwachen unter Verwendung von Ressourcen eines PCH, welches selbst in einem Package mit dem Prozessor vorhanden sein kann. In einer Ausführungsform ermöglicht der Connected Standby-Schlafzustand das Unterhalten von Prozessorarchitekturfunktionen im PCH bis zum Prozessoraufwachen, wobei dies das Ausschalten aller der unnötigen Prozessorkomponenten, die zuvor während Tiefschlafzuständen hochgefahren geblieben waren, einschließlich des Ausschaltens aller Taktgeber, ermöglicht. In einer Ausführungsform enthält das PCH einen Zeitstempelzähler (TSC - Time Stamp Counter) und Connected Standby-Logik zur Steuerung des Systems während des Connected Standby-Zustands. Der integrierte Spannungsregler für die Stromhalteebene kann sich ebenfalls auf dem PCH befinden.
In einer Ausführungsform kann ein integrierter Spannungsregler, während des Connected Standby-Zustands, als eine dedizierte Stromebene funktionieren, die hochgefahren bleibt, um den dedizierten Cache-Speicher zu unterstützen, in dem der Prozessorkontext gespeichert wird, wie etwa Variablen für kritische Zustände, wenn der Prozessor in die Tiefschlafzustände und den Connected Standby-Zustand eintritt. Dieser kritische Zustand kann Zustandsvariablen, die dem architekturellen, mikroarchitekturellen, Debugzustand zugeordnet sind, und/oder ähnliche dem Prozessor zugeordnete Zustandvariablen einschließen.
Die Aufwachquellsignale vom EC 1235 können während des Connected Standby-Zustands statt zum Prozessor zum PCH gesendet werden, so dass der PCH anstelle des Prozessors das Aufwachverarbeiten verwalten kann. Zusätzlich wird der TSC in dem PCH beibehalten, um das Unterhalten von Prozessorarchitekturfunktionen zu ermöglichen. Obgleich in der Ausführungsform von 12 mit diesen bestimmten Komponenten gezeigt, versteht sich, dass der Schutzumfang der vorliegenden Erfindung in dieser Hinsicht nicht eingeschränkt ist.
Leistungssteuerung im Prozessor kann zu erhöhter Stromersparnis führen. Beispielsweise kann Leistung dynamisch zwischen Kernen zugeordnet werden, einzelne Kerne können die Frequenz/Spannung ändern und mehrere Tiefschlafzustände können vorgesehen sein, um einen sehr geringen Leistungsverbrauch zu ermöglichen. Zusätzlich kann eine dynamische Steuerung der Kerne oder von unabhängigen Kernabschnitten einen verringerten Leistungsverbrauch durch Herunterfahren von Komponenten, wenn sie nicht verwendet werden, unterstützen.
Manche Implementierungen können eine spezifische Power Management IC (PMIC) zum Steuern von Plattformleistung vorsehen. Unter Verwendung dieser Lösung kann ein System eine sehr geringe (z. B. weniger als 5 %) Batterieverschlechterung über eine ausgedehnte Dauer (z. B. 16 Stunden) erfahren, wenn es sich in einem gegebenen Standby-Zustand befindet, wie wenn es sich in einem Win8 Connected Standby-Zustand befindet. In einem Win8-Ruhezustand kann eine Batterielebensdauer, die z. B. 9 Stunden übersteigt, realisiert werden (z. B. bei 150 nits). Im Hinblick auf eine Videowiedergabe kann eine lange Batterielebensdauer realisiert werden, z. B. kann eine Full HD-Videowiedergabe für ein Minimum von 6 Stunden stattfinden. Eine Plattform kann in einer Implementierung eine Energiekapazität von z. B. 35 Wattstunden (Wh) für einen Win8 CS unter Verwendung einer SSD und (z. B.) von 40 - 44 Wh für Win8 CS unter Verwendung einer HDD mit einer RST-Cache-Konfiguration aufweisen.
Eine bestimmte Implementierung kann Unterstützung für eine CPU mit einer thermischen Designleistung (TDP - Thermal Design Power) von 15 W Nennleistung vorsehen, mit einer konfigurierbaren CPU-TDP von bis zu einem TDP-Designpunkt von ungefähr 25 W. Die Plattform kann aufgrund der oben beschriebenen thermischen Merkmale minimale Lüftungsöffnungen aufweisen. Zusätzlich ist die Plattform kissenfreundlich (indem keine heiße Luft zum Benutzer geblasen wird). Verschiedene maximale Temperaturpunkte können in Abhängigkeit vom Gehäusematerial realisiert werden. In einer Implementierung eines Kunststoffgehäuses (das zumindest zu Deckel- oder Basisabschnitt aus Kunststoff aufweist) kann die maximale Betriebstemperatur 52 Grad Celsius (C) betragen. Und in einer Implementierung eines Metallgehäuses kann die maximale Betriebstemperatur 46 °C betragen.
In verschiedenen Implementierungen kann ein Sicherheitsmodul, wie ein TPM, in einem Prozessor integriert sein oder kann eine diskrete Vorrichtung sein, wie etwa eine TPM 2.0-Vorrichtung. Mit einem integrierten Sicherheitsmodul, auch als Platform Trust Technology (PTT) bezeichnet, kann es BIOS/Firmware ermöglicht werden, gewisse Hardware-Merkmale für gewisse Sicherheitsmerkmale, einschließlich sichererer Befehle, sicherem Booten, Intel® Anti-Theft Technology, Intel® Identity Protection Technology, Intel® Trusted Execution Technology (TXT) und Intel® Manageability Engine Technology zusammen mit sicheren Benutzerschnittstellen, wie etwa einer sicheren Tastatur und einer sicheren Anzeige, verfügbar zu machen.
Obwohl die vorliegende Erfindung mit Bezug auf eine begrenzte Anzahl von Ausführungsformen beschrieben wurde, wird der Fachmann zahlreiche Modifikationen und Variationen davon erkennen. Es wird beabsichtigt, dass die beigefügten Ansprüche alle diese Modifikationen und Variationen, die innerhalb des wahren Wesens und Umfangs dieser vorliegenden Erfindung liegen, abdecken.
Ein Design kann durch verschiedene Stufen gehen, von der Gestaltung zur Simulation zur Herstellung. Daten, die ein Design repräsentieren, können das Design in einer Anzahl von Weisen repräsentieren. Zunächst kann die Hardware, was in Simulationen sinnvoll ist, unter Verwendung einer Hardwarebeschreibungssprache oder einer anderen funktionalen Beschreibungssprache repräsentiert werden. Zusätzlich kann in manchen Stufen des Designprozesses ein Schaltungsebenenmodell mit Logik und/oder Transistor-Gates erstellt werden. Darüber hinaus erreichen die meisten Designs zu einem Zeitpunkt ein Datenniveau, das die physikalische Platzierung verschiedener Vorrichtungen in dem Hardwaremodell repräsentiert. In dem Fall, in dem herkömmliche Halbleiterherstellungstechniken verwendet werden, können die Daten, die das Hardwaremodell repräsentieren, die Daten sein, die das Vorhandensein oder das Nichtvorhandensein verschiedener Merkmale auf unterschiedlichen Maskenschichten für Masken, die zum Herstellen der integrierten Schaltung verwendet werden, spezifizieren. In jeglicher Repräsentation des Designs können die Daten in jeglicher Form eines maschinenlesbaren Mediums gespeichert werden. Ein Speicher oder eine magnetische oder optische Speicherung, wie eine Platte, kann das maschinenlesbare Medium zum Speichern von Informationen sein, die über optische oder elektrische Wellen übertragen werden, die moduliert oder anderweitig erzeugt werden, um solche Informationen zu übertragen. Wenn eine elektrische Trägerwelle, die den Code oder das Design anzeigt oder trägt, insoweit als ein Kopieren, Puffern oder Neuübertragen des elektrischen Signals durchgeführt wird, übertragen wird, wird eine neue Kopie erstellt. Somit kann ein Kommunikationsanbieter oder ein Netzanbieter auf einem greifbaren, maschinenlesbaren Medium, zumindest zeitweise einen Artikel, wie zum Beispiel in eine Trägerwelle codierte Informationen, unter Ausführung von Techniken von Ausführungsformen der vorliegenden Erfindung speichern.
Ein Modul, so wie es hier verwendet wird, bezieht sich auf jegliche Kombination von Hardware, Software und/oder Firmware. Ein Modul weist beispielsweise Hardware, wie einen Mikrocontroller, auf, der einem nichtflüchtigen Medium zugeordnet ist, um Code zu speichern, der dafür ausgelegt ist, durch den Mikrocontroller ausgeführt zu werden. Eine Bezugnahme auf ein Modul betrifft folglich in einer Ausführungsform die Hardware, die insbesondere dazu konfiguriert ist, den Code, der auf einem nichtflüchtigen Medium zu halten ist, zu erkennen und/oder auszuführen. Des Weiteren betrifft die Verwendung eines Moduls in einer anderen Ausführungsform das nichtflüchtige Medium, das den Code einschließt, der spezifisch angepasst ist, um von dem Mikrocontroller ausgeführt zu werden, um vorbestimmte Operationen durchzuführen. Wie zu erkennen ist, kann sich der Begriff Modul (in diesem Beispiel) in noch einer weiteren Ausführungsform auf die Kombination des Mikrocontrollers und des nichtflüchtigen Mediums beziehen. Häufig variieren Modulgrenzen, die als separat dargestellt sind, allgemein und überlappen sich potenziell. Zum Beispiel können ein erstes und ein zweites Modul Hardware, Software, Firmware oder eine Kombination davon teilen, während potenziell eine unabhängige Hardware, Software oder Firmware beibehalten wird. In einer Ausführungsform schließt die Verwendung des Begriffs „Logik“ Hardware, wie etwa Transistoren, Register oder andere Hardware, wie etwa programmierbare Logikvorrichtungen, ein.
Die Verwendung des Ausdrucks „zum“ oder „ausgelegt zum“ in einer Ausführungsform betrifft das Anordnen, Zusammenstellen, Herstellen, Anbieten zum Verkauf, Importieren und/oder Konzipieren einer Einrichtung, von Hardware, Logik oder eines Elements, um eine designierte oder bestimmte Aufgabe durchzuführen. In diesem Beispiel ist eine Einrichtung oder ein Element davon, die/das nicht arbeitet, immer noch „ausgelegt“, um eine designierte Aufgabe durchzuführen, wenn es konzipiert, gekoppelt und/oder verschaltet ist, um die designierte Aufgabe durchzuführen. Als rein veranschaulichendes Beispiel kann ein Logik-Gate während des Betriebs eine 0 oder eine 1 bereitstellen. Aber ein Logik-Gate, das „ausgelegt ist“, um ein Freigabesignal zu einem Taktgeber bereitzustellen, schließt nicht jedes potenzielle Logik-Gate ein, das möglicherweise eine 1 oder 0 bereitstellt. Stattdessen ist das Logik-Gatter eines, das auf irgendeine Weise gekoppelt ist, bei der während des Betriebs die ausgegebene 1 oder 0 den Taktgeber freigeben soll. Es sei noch einmal angemerkt, dass die Verwendung des Begriffs „ausgelegt zum“ keinen Betrieb erfordert, sondern sich stattdessen auf den latenten Zustand einer Einrichtung, von Hardware und/oder eines Elements konzentriert, wobei der latente Zustand der Einrichtung, der Hardware und/oder des Elements ausgelegt ist, um eine besondere Aufgabe durchzuführen, wenn die Einrichtung, die Hardware und/oder das Element in Betrieb ist.
Ferner betrifft der Gebrauch der Ausdrücke „fähig zum“ und/oder „betreibbar zum“ in einer Ausführungsform irgendeine Einrichtung, Logik, Hardware und/oder ein Element, die derart ausgelegt sind, dass sie die Verwendung der Einrichtung, der Logik, der Hardware und/oder des Elements auf eine spezifizierte Art ermöglichen. Es sei wie oben angemerkt, dass sich die Verwendung von „fähig zum“ oder „betreibbar zum“ in einer Ausführungsform auf den latenten Zustand einer Einrichtung, Logik, Hardware und/oder eines Elements bezieht, wobei die Einrichtung, Logik, Hardware und/oder das Element nicht in Betrieb ist, aber auf eine solche Weise ausgelegt ist, dass die Verwendung einer Einrichtung auf eine spezifizierte Art ermöglicht wird.
Wie hier verwendet, weist ein Wert eine beliebige bekannte Darstellung einer Zahl, eines Zustands, eines logischen Zustands oder eines binären logischen Zustands auf. Häufig wird die Verwendung von Logikpegeln, Logikwerten oder von logischen Werten auch als Einsen und Nullen bezeichnet, was einfach binäre Logikzustände darstellt. Beispielsweise bezieht sich 1 auf einen hohen Logikpegel und bezieht sich 0 auf einen niedrigen Logikpegel. In einer Ausführungsform kann eine Speicherzelle, wie etwa eine Transistor- oder Flash-Zelle, in der Lage sein, einen einzigen logischen Wert oder mehrere logische Werte zu halten. Allerdings wurden andere Darstellungen von Werten in Computersystemen verwendet. Zum Beispiel kann die Dezimalzahl zehn auch als ein Binärwert von 1010 und ein hexadezimaler Buchstabe A dargestellt werden. Deshalb schließt ein Wert jegliche Darstellung von Information, die in einem Computersystem gehalten werden kann, ein.
Darüber hinaus können Zustände durch Werte oder Abschnitte von Werten repräsentiert werden. Beispielsweise kann ein erster Wert, wie etwa eine logische Eins, einen Standard- oder Anfangszustand repräsentieren, wohingegen ein zweiter Wert, wie etwa eine logische Null, einen Nichtstandardzustand repräsentieren kann. Zusätzlich beziehen sich die Ausdrücke „Reset“ und „Set“ in einer Ausführungsform jeweils auf einen Standard- bzw. einen aktualisierten Wert oder Zustand. Beispielsweise schließt ein Standardwert potenziell einen hohen logischen Wert, das heißt Reset, ein, wohingegen ein aktualisierter Wert potenziell einen niedrigen logischen Wert, das heißt Set, einschließt. Es ist zu beachten, dass jegliche Kombination von Werten verwendet werden kann, um jegliche Anzahl von Zuständen zu repräsentieren.
Die oben dargelegten Ausführungsformen von Verfahren, Hardware, Software, Firmware oder Code können über auf einem maschinenzugreifbaren, maschinenlesbaren, computerzugreifbaren oder computerlesbaren Medium gespeicherte Befehle oder gespeicherten Code implementiert sein, welche durch ein Verarbeitungselement ausführbar sind. Ein nichtflüchtiges maschinenzugreifbares/-lesbares Medium schließt jeglichen Mechanismus ein, der Informationen in einer durch eine Maschine, wie zum Beispiel einen Computer oder ein elektronisches System, lesbaren Form bereitstellt (das heißt speichert und/oder überträgt). Beispielsweise schließt ein nichtflüchtiges, maschinenzugreifbares Medium Direktzugriffsspeicher (RAM - Random Access Memory), wie etwa statischen RAM (SRAM) oder dynamischen RAM (DRAM); ROM; ein magnetisches oder optisches Speicherungsmedium; Flash-Speicher-Vorrichtungen; elektrische Speicherungsvorrichtungen; optische Speicherungsvorrichtungen; akustische Speicherungsvorrichtungen; andere Formen von Speicherungsvorrichtungen zum Halten von Informationen, die von transitorischen (propagierten) Signalen (zum Beispiel Trägerwellen, Infrarotsignale, Digitalsignale) empfangen werden; usw. ein, die von den nichtflüchtigen Medien unterschieden werden müssen, die Informationen davon empfangen können.
Befehlen, die zum Programmieren von Logik verwendet werden, um Ausführungsformen der Erfindung durchzuführen, können innerhalb eines Speichers in dem System, wie einem DRAM, Cache, Flash-Speicher oder einer anderen Speicherung, gespeichert werden. Darüber hinaus können die Befehle über ein Netzwerk oder mittels anderer computerlesbarer Medien verteilt werden. Somit kann ein maschinenlesbares Medium unter anderem jeglichen Mechanismus zum Speichern oder Übertragen von Informationen in einer Form, die durch eine Maschine (zum Beispiel einen Computer) gelesen werden kann, einschließen, wie etwa Floppy-Disketten, optische Platten, Compact Disc-Nurlesespeicher (CD-ROMs) und magneto-optische Platten, Nurlesespeicher (ROMs), Direktzugriffsspeicher (RAM), löschbaren programmierbaren Nurlesespeicher (EPROM), elektrisch löschbaren programmierbaren Nurlesespeicher (EEPROM), magnetische oder optische Karten, Flash-Speicher oder eine greifbare, maschinenlesbare Speicherung, die bei der Informationsübermittlung über das Internet über elektrische, optische, akustische oder andere Formen von propagierten Signalen (zum Beispiel Trägerwellen, Infrarotsignale, Digitalsignale usw.) verwendet werden. Das computerlesbare Medium schließt folglich jegliche Art von greifbarem maschinenlesbarem Medium ein, das geeignet ist, um elektronische Befehle und Informationen in einer Form, die durch eine Maschine (zum Beispiel einen Computer) lesbar ist, zu speichern oder zu übertragen.
Durchgehend bedeutet in dieser Spezifikation eine Bezugnahme auf „eine Ausführungsform“, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, das bzw. die in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer Ausführungsform der vorliegenden Erfindung enthalten ist. Das Vorkommen des Ausdrucks „in einer Ausführungsform“ an verschiedenen Stellen über die gesamte Spezifikation hinweg bezieht sich also nicht immer notwendigerweise auf dieselbe Ausführungsform. Darüber hinaus können die bestimmten Merkmale, Strukturen oder Eigenschaften in einer oder mehreren Ausführungsformen auf jegliche geeignete Weise kombiniert werden.
In der vorhergehenden Spezifikation wurde unter Bezugnahme auf spezifische beispielhafte Ausführungsformen eine detaillierte Beschreibung gegeben. Es ist jedoch offensichtlich, dass verschiedene Modifikationen und Änderungen daran vorgenommen werden können, ohne vom breiteren Wesen und Umfang der Erfindung, wie sie in den beigefügten Ansprüchen dargelegt ist, abzuweichen. Die Spezifikation und die Zeichnungen sind demnach eher in einem veranschaulichenden Sinne als in einem einschränkenden Sinne zu betrachten. Darüber hinaus betrifft die vorhergehende Verwendung von Ausführungsform und anderer beispielhafter Sprache nicht notwendigerweise dieselbe Ausführungsform oder dasselbe Beispiel, sondern kann andere und unterschiedliche Ausführungsformen sowie potenziell dieselbe Ausführungsform betreffen.
Die Systeme, Verfahren und Einrichtungen können eines der folgenden Beispiele oder eine Kombination davon einschließen:
Beispiel 1 ist ein Verfahren zum Betreiben eines Ports einer Upstream-Komponente, die mit einer oder mehreren Downstream-Komponenten über eine Peripheral Component Interconnect Express (PCIe)-konforme Verbindung verbunden ist, das Verfahren einschließlich eines Bestimmens, dass der Downstream-Port einen oder mehrere Modusauswahlmechanismen für Separate Reference Clocks with Independent Spread Spectrum Clocking (SSC) (SRIS) unterstützt; Bestimmens einer Systemtaktkonfiguration von dem Downstream-Port zu einem entsprechenden Upstream-Port, der mit dem Downstream-Port durch die PCIe-konforme Verbindung verbunden ist; Setzens eines SRIS-Modus in dem Downstream-Port und Übertragens von Daten von dem Downstream-Port über die Verbindung hinweg unter Verwendung der bestimmten Systemtaktkonfiguration.
Beispiel 2 kann den Gegenstand von Beispiel 1 einschließen, wobei das Setzen des SRIS-Modus in dem Downstream-Port ein Setzen des SRIS-Modus zumindest teilweise basierend auf der Bestimmung der Systemtaktkonfiguration umfasst.
Beispiel 3 kann den Gegenstand von jedem der Beispiele 1 oder 2 einschließen und kann auch ein Kommunizieren des SRIS-Modus zu einem oder mehreren Upstream-Ports, die mit dem Downstream-Port verbunden sind, über die PCIe-konforme Verbindung einschließen.
Beispiel 4 kann den Gegenstand von Beispiel 3 einschließen, wobei der eine oder die mehreren Upstream-Ports einen Pseudo-Port eines Retimer umfassen.
Beispiel 5 kann den Gegenstand von jedem der Beispiele 1-4 einschließen, wobei das Bestimmen, dass der Downstream-Port einen oder mehrere SRIS-Modusauswahlmechanismen unterstützt, ein Bestimmen, dass ein SRIS-Modus-Auswahlmechanismus-Bit in einem verbindungszugeordneten Register gesetzt ist, umfasst.
Beispiel 6 kann den Gegenstand von Beispiel 5 einschließen, wobei das verbindungszugeordnete Register ein Verbindungsfähigkeitsregister umfasst.
Beispiel 7 kann den Gegenstand von Beispiel 6 einschließen, wobei der Bitsatz in dem Verbindungsfähigkeitsregister einen 23-Bit-Satz umfasst, um anzuzeigen, dass die SRIS-Modus-Auswahl-Fähigkeit vorhanden ist.
Beispiel 8 kann den Gegenstand von Beispiel 5 einschließen, wobei das verbindungszugeordnete Register ein Verbindungssteuerungsregister umfasst.
Beispiel 9 kann den Gegenstand von Beispiel 8 einschließen, wobei der Bitsatz in dem Verbindungssteuerungsregister einen 12-Bit-Satz umfasst, um eine SRIS-Modus-Auswahl anzuzeigen.
Beispiel 10 kann den Gegenstand von jedem der Beispiele 1-9 einschließen, wobei das Bestimmen einer Systemtaktkonfiguration ein Bestimmen der Systemtaktkonfiguration unter Verwendung einer Out-of-Band-Verwaltungsschnittstelle umfasst, wobei die Out-of-Band-Verwaltungsschnittstelle einen Systemmanagementbus umfasst.
Beispiel 11 ist ein Computerprogrammprodukt, das greifbar auf nichtflüchtigen computerlesbaren Medien ausgeführt ist, das Computerprogrammprodukt umfassend Befehle, die bei Ausführung eine Logik, die auf einem Root-Port-Controller ausgeführt ist, der mit dem Peripheral Component Interconnect Express (PCIe)-Protokoll konform ist, dazu veranlassen, zu bestimmen, dass der Downstream-Port einen oder mehrere Modusauswahlmechanismen für Separate Reference Clocks with Independent Spread Spectrum Clocking (SSC) (SRIS) unterstützt; eine Systemtaktkonfiguration von dem Downstream-Port zu einem entsprechenden Upstream-Port, der mit dem Downstream-Port durch die PCIe-konforme Verbindung verbunden ist, zu bestimmen; einen SRIS-Modus in dem Downstream-Port zu setzen und Daten von dem Downstream-Port über die Verbindung hinweg unter Verwendung der bestimmten Systemtaktkonfiguration zu übertragen.
Beispiel 12 kann den Gegenstand von Beispiel 11 einschließen, wobei das Setzen des SRIS-Modus in dem Downstream-Port ein Setzen des SRIS-Modus zumindest teilweise basierend auf der Bestimmung der Systemtaktkonfiguration umfasst.
Beispiel 13 kann den Gegenstand von jedem der Beispiele 11-12 einschließen, wobei die Befehle den SRIS-Modus zu einem oder mehreren Upstream-Ports, die mit dem Downstream-Port verbunden sind, über die PCIe-konforme Verbindung kommunizieren sollen.
Beispiel 14 kann den Gegenstand von Beispiel 13 einschließen, wobei der eine oder die mehreren Upstream-Ports einen Pseudo-Port eines Retimer umfassen.
Beispiel 15 kann den Gegenstand von jedem der Beispiele 11-14 einschließen, wobei das Bestimmen, dass der Downstream-Port einen oder mehrere SRIS-Modusauswahlmechanismen unterstützt, ein Bestimmen, dass ein SRIS-Modus-Auswahlmechanismus-Bit in einem verbindungszugeordneten Register gesetzt ist, umfasst.
Beispiel 16 kann den Gegenstand von Beispiel 15 einschließen, wobei das verbindungszugeordnete Register ein Verbindungsfähigkeitsregister umfasst.
Beispiel 17 kann den Gegenstand von Beispiel 16 einschließen, wobei der Bitsatz in dem Verbindungsfähigkeitsregister einen 23-Bit-Satz umfasst, um anzuzeigen, dass die SRIS-Modus-Auswahl-Fähigkeit vorhanden ist.
Beispiel 18 kann den Gegenstand der Beispiele 11-17 einschließen, wobei das verbindungszugeordnete Register ein Verbindungssteuerungsregister umfasst.
Beispiel 19 kann den Gegenstand von Beispiel 18 einschließen, wobei der Bitsatz in dem Verbindungssteuerungsregister einen 12-Bit-Satz umfasst, um eine SRIS-Modus-Auswahl anzuzeigen.
Beispiel 20 kann den Gegenstand der Beispiele 11-19 einschließen, wobei das Bestimmen einer Systemtaktkonfiguration ein Bestimmen der Systemtaktkonfiguration unter Verwendung einer Out-of-Band-Verwaltungsschnittstelle umfasst, wobei die Out-of-Band-Verwaltungsschnittstelle einen Systemmanagementbus umfasst.
Beispiel 21 ein Rechensystem, einschließlich eines Root-Port-Controllers, der mit einem Peripheral Component Interconnect Express (PCIe)-Protokoll konform ist, der Root-Port umfassend einen Downstream-Port; der Downstream-Port umfassend eine Logik, die zumindest teilweise in Hardware implementiert ist, wobei die Logik bestimmen soll, dass der Downstream-Port einen oder mehrere Modusauswahlmechanismen für Separate Reference Clocks with Independent Spread Spectrum Clocking (SSC) (SRIS) unterstützt; eine Systemtaktkonfiguration von dem Downstream-Port zu einem entsprechenden Upstream-Port, der mit dem Downstream-Port durch die PCIe-konforme Verbindung verbunden ist, bestimmen soll; einen SRIS-Modus in dem Downstream-Port setzen soll und Daten von dem Downstream-Port über die Verbindung hinweg unter Verwendung der bestimmten Systemtaktkonfiguration übertragen soll.
Beispiel 22 kann den Gegenstand von Beispiel 21 einschließen, wobei das Setzen des SRIS-Modus in dem Downstream-Port ein Setzen des SRIS-Modus zumindest teilweise basierend auf der Bestimmung der Systemtaktkonfiguration umfasst.
Beispiel 23 kann den Gegenstand der Beispiele 21-22 einschließen, wobei die Befehle den SRIS-Modus zu einem oder mehreren Upstream-Ports, die mit dem Downstream-Port verbunden sind, über die PCIe-konforme Verbindung kommunizieren sollen.
Beispiel 24 kann den Gegenstand von Beispiel 23 einschließen, wobei der eine oder die mehreren Upstream-Ports einen Pseudo-Port eines Retimer umfassen.
Beispiel 25 kann den Gegenstand von jedem der Beispiele 21-24 einschließen, wobei das Bestimmen, dass der Downstream-Port einen oder mehrere SRIS-Modusauswahlmechanismen unterstützt, ein Bestimmen, dass ein SRIS-Modus-Auswahlmechanismus-Bit in einem verbindungszugeordneten Register gesetzt ist, umfasst.
Beispiel 26 kann den Gegenstand von Beispiel 25 einschließen, wobei das verbindungszugeordnete Register ein Verbindungsfähigkeitsregister umfasst.
Beispiel 27 kann den Gegenstand von Beispiel 26 einschließen, wobei der Bitsatz in dem Verbindungsfähigkeitsregister einen 23-Bit-Satz umfasst, um anzuzeigen, dass die SRIS-Modus-Auswahl-Fähigkeit vorhanden ist.
Beispiel 28 kann den Gegenstand von jedem der Beispiele 21-27 einschließen, wobei das verbindungszugeordnete Register ein Verbindungssteuerungsregister umfasst.
Beispiel 29 kann den Gegenstand von Beispiel 28 einschließen, wobei der Bitsatz in dem Verbindungssteuerungsregister einen 12-Bit-Satz umfasst, um eine SRIS-Modus-Auswahl anzuzeigen.
Beispiel 30 kann den Gegenstand von jedem der Beispiele 21-29 einschließen, wobei das Bestimmen einer Systemtaktkonfiguration ein Bestimmen der Systemtaktkonfiguration unter Verwendung einer Out-of-Band-Verwaltungsschnittstelle umfasst, wobei die Out-of-Band-Verwaltungsschnittstelle einen Systemmanagementbus umfasst.

Claims

Verfahren zum Betreiben eines Downstream-Ports einer Upstream-Komponente, die mit einer oder mehreren Downstream-Komponenten über eine Peripheral Component Interconnect Express (PCIe)-konforme Verbindung verbunden ist, das Verfahren umfassend: Bestimmen, dass der Downstream-Port einen oder mehrere Modusauswahlmechanismen für Separate Reference Clocks with Independent Spread Spectrum Clocking (SSC) (SRIS) unterstützt; Bestimmen einer Systemtaktkonfiguration von dem Downstream-Port zu einem entsprechenden Upstream-Port, der mit dem Downstream-Port durch die PCIe-konforme Verbindung verbunden ist; Setzen eines SRIS-Modus in dem Downstream-Port; und Übertragen von Daten von dem Downstream-Port über die Verbindung hinweg unter Verwendung der bestimmten Systemtaktkonfiguration.
Verfahren nach Anspruch 1, wobei das Setzen des SRIS-Modus in dem Downstream-Port ein Setzen des SRIS-Modus zumindest teilweise basierend auf der Bestimmung der Systemtaktkonfiguration umfasst.
Verfahren nach Anspruch 1, ferner umfassend ein Kommunizieren des SRIS-Modus zu einem oder mehreren Upstream-Ports, die mit dem Downstream-Port verbunden sind, über die PCIe-konforme Verbindung hinweg.
Verfahren nach Anspruch 3, wobei der eine oder die mehreren Upstream-Ports einen Pseudo-Port eines Retimer umfassen.
Verfahren nach Anspruch 1, wobei das Bestimmen, dass der Downstream-Port einen oder mehrere SRIS-Modusauswahlmechanismen unterstützt, ein Bestimmen, dass ein SRIS-Modus-Auswahlmechanismus-Bit in einem verbindungszugeordneten Register gesetzt ist, umfasst.
Verfahren nach Anspruch 5, wobei das verbindungszugeordnete Register ein Verbindungsfähigkeitsregister umfasst.
Verfahren nach Anspruch 6, wobei der Bitsatz in dem Verbindungsfähigkeitsregister einen 23-Bit-Satz umfasst, um anzuzeigen, dass die SRIS-Modus-Auswahl-Fähigkeit vorhanden ist.
Verfahren nach Anspruch 5, wobei das verbindungszugeordnete Register ein Verbindungssteuerungsregister umfasst.
Verfahren nach Anspruch 8, wobei der Bitsatz in dem Verbindungssteuerungsregister einen 12-Bit-Satz umfasst, um eine SRIS-Modus-Auswahl anzuzeigen.
Verfahren nach Anspruch 1, wobei das Bestimmen einer Systemtaktkonfiguration ein Bestimmen der Systemtaktkonfiguration unter Verwendung einer Out-of-Band-Verwaltungsschnittstelle umfasst, wobei die Out-of-Band-Verwaltungsschnittstelle einen Systemmanagementbus umfasst.
Computerprogrammprodukt, das greifbar auf nichtflüchtigen computerlesbaren Medien ausgeführt ist, das Computerprogrammprodukt umfassend Befehle, die bei Ausführung eine Logik, die auf einem Root-Port-Controller ausgeführt ist, der mit dem Peripheral Component Interconnect Express (PCIe)-Protokoll konform ist, zu Folgendem veranlassen: Bestimmen, dass ein Downstream-Port, der einer Upstream-Komponente zugeordnet ist, die mit dem Root-Port-Controller in Kommunikation ist, einen oder mehrere Modusauswahlmechanismen für Separate Reference Clocks with Independent Spread Spectrum Clocking (SSC) (SRIS) unterstützt; Bestimmen einer Systemtaktkonfiguration von dem Downstream-Port zu einem entsprechenden Upstream-Port, der mit dem Downstream-Port durch die PCIe-konforme Verbindung verbunden ist; Setzen eines SRIS-Modus in dem Downstream-Port; und Übertragen von Daten von dem Downstream-Port über die Verbindung hinweg unter Verwendung der bestimmten Systemtaktkonfiguration.
Computerprogrammprodukt nach Anspruch 11, wobei das Setzen des SRIS-Modus in dem Downstream-Port ein Setzen des SRIS-Modus zumindest teilweise basierend auf der Bestimmung der Systemtaktkonfiguration umfasst.
Computerprogrammprodukt nach Anspruch 11, wobei die Befehle den SRIS-Modus zu einem oder mehreren Upstream-Ports, die mit dem Downstream-Port verbunden sind, über die PCIe-konforme Verbindung hinweg kommunizieren sollen.
Computerprogrammprodukt nach Anspruch 13, wobei der eine oder die mehreren Upstream-Ports einen Pseudo-Port eines Retimer umfassen.
Computerprogrammprodukt nach Anspruch 11, wobei das Bestimmen, dass der Downstream-Port einen oder mehrere SRIS-Modusauswahlmechanismen unterstützt, ein Bestimmen, dass ein SRIS-Modus-Auswahlmechanismus-Bit in einem verbindungszugeordneten Register gesetzt ist, umfasst.
Computerprogrammprodukt nach Anspruch 15, wobei das verbindungszugeordnete Register ein Verbindungsfähigkeitsregister umfasst.
Computerprogrammprodukt nach Anspruch 16, wobei der Bitsatz in dem Verbindungsfähigkeitsregister einen 23-Bit-Satz umfasst, um anzuzeigen, dass die SRIS-Modus-Auswahl-Fähigkeit vorhanden ist.
Computerprogrammprodukt nach Anspruch 15, wobei das verbindungszugeordnete Register ein Verbindungssteuerungsregister umfasst.
Computerprogrammprodukt nach Anspruch 18, wobei der Bitsatz in dem Verbindungssteuerungsregister einen 12-Bit-Satz umfasst, um eine SRIS-Modus-Auswahl anzuzeigen.
Computerprogrammprodukt nach Anspruch 11, wobei das Bestimmen einer Systemtaktkonfiguration ein Bestimmen der Systemtaktkonfiguration unter Verwendung einer Out-of-Band-Verwaltungsschnittstelle umfasst, wobei die Out-of-Band-Verwaltungsschnittstelle einen Systemmanagementbus umfasst.
Rechensystem, umfassend: einen Root-Port-Controller, der mit einem Peripheral Component Interconnect Express (PCIe)-Protokoll konform ist, der Root-Port umfassend einen Downstream-Port; der Downstream-Port umfassend eine Logik, die zumindest teilweise in Hardware implementiert ist, wobei die Logik Folgendes ausführen soll: Bestimmen, dass der Downstream-Port einen oder mehrere Modusauswahlmechanismen für Separate Reference Clocks with Independent Spread Spectrum Clocking (SSC) (SRIS) unterstützt; Bestimmen einer Systemtaktkonfiguration von dem Downstream-Port zu einem entsprechenden Upstream-Port, der mit dem Downstream-Port durch die PCIe-konforme Verbindung verbunden ist; Setzen eines SRIS-Modus in dem Downstream-Port; und Übertragen von Daten von dem Downstream-Port über die Verbindung hinweg unter Verwendung der bestimmten Systemtaktkonfiguration.
Computerprogrammprodukt nach Anspruch 21, wobei das Bestimmen, dass der Downstream-Port einen oder mehrere SRIS-Modusauswahlmechanismen unterstützt, ein Bestimmen, dass ein SRIS-Modus-Auswahlmechanismus-Bit in einem verbindungszugeordneten Register gesetzt ist, umfasst.
Computerprogrammprodukt nach Anspruch 22, wobei das verbindungszugeordnete Register ein Verbindungsfähigkeitsregister umfasst.
Computerprogrammprodukt nach Anspruch 23, wobei der Bitsatz in dem Verbindungsfähigkeitsregister einen 23-Bit-Satz umfasst, um anzuzeigen, dass die SRIS-Modus-Auswahl-Fähigkeit vorhanden ist.
Computerprogrammprodukt nach Anspruch 22, wobei das verbindungszugeordnete Register ein Verbindungssteuerungsregister umfasst.
Computerprogrammprodukt nach Anspruch 25, wobei der Bitsatz in dem Verbindungssteuerungsregister einen 12-Bit-Satz umfasst, um eine SRIS-Modus-Auswahl anzuzeigen.