DE102016207448A1 - Device with a plurality of digital gate circuits and method for operating the same - Google Patents

Abstract

Bei einer Vorrichtung (1) mit einer Oszillatoreinrichtung (100) zum Erzeugen eines steigende und fallende Signalflanken (SF) aufweisenden Oszillationssignals (OS) und mit einer Verzögerungsanordnung (30), welche einen Signalpfad (SP) zum Propagieren einer Signalflanke (SF) des Oszillationssignals (OS) aufweist, sind in dem Signalpfad (SP) mehrere Verzögerungseinrichtungen (31–3m) vorgesehen, die eingerichtet sind, die jeweilige durchlaufende Signalflanke (SF) um eine jeweilige Verzögerungszeit (VZ1–VZm) zu verzögern. Dabei weist mindestens eine Verzögerungseinrichtung (3i) mehrere wahlweise in den Signalpfad (SP) schaltbare unterschiedliche Verzögerungselemente (3i1–3iQ) auf. Die Erfassung der potenziell mit einem Jitter beaufschlagten Signalflanke (SF) mit Hilfe einer Abtastung von Leitungsknoten in dem Signalpfad (SP) wird erleichtert. Beim Betrieb der Vorrichtung können Zufallsbits mit erhöhter Entropie erzeugt werden.In a device (1) having an oscillator device (100) for generating an rising and falling signal edges (SF) having oscillation signal (OS) and with a delay device (30) which a signal path (SP) for propagating a signal edge (SF) of the oscillation signal (OS), in the signal path (SP) a plurality of delay means (31-3m) are provided, which are adapted to delay the respective continuous signal edge (SF) by a respective delay time (VZ1-VZm). At least one delay device (3i) has a plurality of different delay elements (3i1-3iQ) which can optionally be switched into the signal path (SP). The detection of the potentially jittered signal edge (SF) by means of a scan of line nodes in the signal path (SP) is facilitated. During operation of the device, random bits with increased entropy can be generated.

Description

Verkettete digitale Gatterschaltungen können zeitlich veränderliche Zustandswechsel erzeugen, die auf logische Bitwerte abgebildet werden können und zum Beispiel zur Zufallszahlenerzeugung weiterverarbeitet werden. In der Vergangenheit sind insbesondere digitale Verzögerungsketten aus digitalen Gatterschaltungen aufgebaut worden, die zur Erzeugung von physikalischen Zufallszahlen eingesetzt werden können. Chained digital gate circuits can generate time-varying state changes, which can be mapped to logical bit values and, for example, further processed for random number generation. In the past, in particular, digital delay chains have been constructed from digital gate circuits which can be used to generate physical random numbers.

Die vorgeschlagenen Verfahren und Vorrichtungen dienen insbesondere der Erzeugung von Zufallsbits oder Zufallsbitfolgen, die gute zufällige Eigenschaften haben, also eine möglichst hohe Entropie aufweisen. Zufallsdaten werden beispielsweise bei Sicherheitsanwendungen benötigt, wobei aus erzeugten Zufallsbits beispielsweise kryptographische Schlüssel oder dergleichen abgeleitet werden. The proposed methods and devices are used in particular to generate random bits or random bit sequences which have good random properties, that is to say have the highest possible entropy. Random data is needed, for example, in security applications, where, for example, cryptographic keys or the like are derived from random bits generated.

In sicherheitsrelevanten Anwendungen, beispielsweise bei asymmetrischen Authentifikationsverfahren, sind Zufallsbitfolgen als binäre Zufallszahlen notwendig. Dabei ist es gewünscht, insbesondere bei mobilen Anwendungen einen möglichst geringen Hardwareaufwand zu betreiben. Bekannte Maßnahmen, um Zufallszahlen zu erzeugen, sind beispielsweise Pseudozufallszahlengeneratoren, analoge Zufallsquellen, Ringoszillatoren und deren Abwandlungen. In security-relevant applications, for example in asymmetric authentication methods, random bit sequences are necessary as binary random numbers. It is desired, in particular for mobile applications to operate as little hardware as possible. Known measures for generating random numbers are, for example, pseudo-random number generators, analog random sources, ring oscillators and their modifications.

Bei Ringoszillatoren, die aus hintereinander geschalteten Invertern aufgebaut sind, ergeben sich zufällige Jitter aus schwankenden Durchlaufzeiten der Signale durch die Inverter. Diese Jitter, also eine unregelmäßige zeitliche Schwankung in Zustandsänderungen der durch die Inverter geschickten Signale, können bei mehrfachen Durchläufen durch die Ringoszillatorschaltung akkumuliert werden, so dass letztlich ein zufälliges analoges Signal entsteht. Nachteilig bei Ringoszillatoren ist häufig die notwendige lange Zeit vom Start der Schwingung bis ein brauchbar zufälliges Signal aufgrund der Jitterakkumulierung entsteht. Daher ergeben sich meist niedrige Datenerzeugungsraten bei Ringoszillatoren. Ferner ist möglich, dass die sich addierenden Jitterbeiträge sich auch selbst wieder aufheben, so dass im Mittel zufällige kurze Gatterlaufzeiten durch zufällige längere Gatterlaufzeiten kompensiert werden. In ring oscillators, which are constructed of series-connected inverters, random jitter resulting from fluctuating throughput times of the signals through the inverter. These jitter, that is, an irregular variation with time in state changes of the signals sent by the inverters, can be accumulated in the case of multiple passes through the ring oscillator circuit, so that ultimately a random analog signal is produced. A disadvantage of ring oscillators is often the necessary long time from the start of the oscillation until a usable random signal due to the Jitterakkumulierung arises. Therefore, low data generation rates usually occur with ring oscillators. Furthermore, it is possible that the adding jitter contributions cancel each other out, so that on average random short gate delays are compensated by random longer gate delays.

Wünschenswert ist es beispielsweise, mit Hilfe einfacher Maßnahmen, die an sich vorliegende Entropie von aus Ringoszillatoren abgeleiteten Zufallsbitwerten weiter zu erhöhen und höhere Erzeugungsraten zu erzielen. It is desirable, for example, to further increase the inherent entropy of random bit values derived from ring oscillators with the aid of simple measures and to achieve higher production rates.

Insofern ist es eine Aufgabe der vorliegenden Erfindung, ein verbesserte Vorrichtung und/oder ein verbessertes Verfahren zum Erzeugen von Zufallsbits bereitzustellen. Thus, it is an object of the present invention to provide an improved apparatus and / or method for generating random bits.

Demgemäß wird eine Vorrichtung mit einer Oszillatoreinrichtung zum Erzeugen eines steigende und fallende Signalflanken aufweisenden Oszillationssignals und mit einer Verzögerungsanordnung vorgeschlagen. Die Verzögerungsanordnung hat einen Signalpfad zum Propagieren einer Signalflanke des Oszillationssignals, und in dem Signalpfad sind mehrere Verzögerungseinrichtungen vorgesehen, die eingerichtet sind, die jeweilige durchlaufende Signalflanke um eine jeweilige Verzögerungszeit zu verzögern. Mindestens eine Verzögerungseinrichtung weist dabei mehrere wahlweise in den Signalpfad schaltbare unterschiedliche Verzögerungselemente auf. Accordingly, an apparatus is proposed with an oscillator device for generating an oscillating signal having rising and falling signal edges and with a delay arrangement. The delay arrangement has a signal path for propagating a signal edge of the oscillation signal, and in the signal path there are provided a plurality of delay devices, which are set up to delay the respective passing signal edge by a respective delay time. At least one delay device has a plurality of optionally switchable in the signal path different delay elements.

Bevorzugt hat die Vorrichtung in dem Signalpfad mehrere Verzögerungseinrichtungen, die jeweils mehrere wahlweise in den Signalpfad schaltbare unterschiedliche Verzögerungselemente aufweisen. The device preferably has a plurality of delay devices in the signal path, each of which has a plurality of different delay elements optionally switchable into the signal path.

Es können auch mehrere – steigende und fallende – Signalflanken in dem Signalpfad propagieren. It can also propagate several - rising and falling - signal edges in the signal path.

Durch die Möglichkeit der Umschaltung zwischen verschiedenen Verzögerungselementen erfährt eine durch den Signalpfad durchlaufende Signalflanke abhängig von den zugeschalteten Verzögerungselementen unterschiedliche Verzögerungen. Dies ermöglicht beispielsweise bei einem Abgreifen eines Signalpegels an bestimmten Leitungsknoten im Signalpfad, zum Beispiel an den Ausgängen der Verzögerungseinrichtungen, den Abgriffs- oder Abtastzeitpunkt so zu wählen, dass die Signalflanke an wenigstens einem der Abgriffspunkte bzw. Leitungsknoten vorliegt. Due to the possibility of switching between different delay elements, a signal edge passing through the signal path undergoes different delays depending on the connected delay elements. This makes it possible, for example, when picking up a signal level at certain line nodes in the signal path, for example at the outputs of the delay devices, to select the tapping or sampling time such that the signal edge is present at at least one of the tapping points or line nodes.

Insbesondere bei der Einrichtung der Vorrichtung als Zufallszahlen- oder Zufallsbitgenerator ist es günstig, wenn die mit einem Jitter beaufschlagte Signalflanke zu einem jeweiligen Abtastzeitpunkt nicht genau zwischen den Leitungsknoten, an denen abgetastet wird, vorliegt, sondern möglichst an einem entsprechenden Leitungsknoten. Dadurch wird die Entropie der von dem erfassten logischen Pegel abgeleiteten Bitwerte erhöht. In particular, in the device of the device as a random number or random bit generator, it is advantageous if the signal edge acted upon by a jitter at a respective sampling instant is not exactly present between the line nodes at which it is sampled, but preferably at a corresponding line node. This increases the entropy of the bit values derived from the detected logic level.

Einem Jitter einer Signalflanke kann eine Jitterbreite zugeordnet werden, die einen Zeitraum angibt, in dem die Signalflanke eines Oszillationssignals abweichend von Ihrem nominellen Zeitpunkt vorliegt. In dem geschlossen Pfad eines Ringoszillatorschaltkreises tritt die Signalflanke bei einem nicht Jitter-behafteten Oszillationssignal an einem ausgewählten Leitungsknoten im Pfad immer zeitlich gleich beabstandet zu bestimmten Zeitpunkten auf. Ist das Oszillationssignal Jitterbehaftet tritt die Signalflanke innerhalb der Jitterbreite um den bestimmten Zeitpunkt auf. Da Jitter akkumuliert werden kann, steigt diese Jitterbreite in der Regel an. A jitter of a signal edge can be assigned a jitter width which indicates a time period in which the signal edge of an oscillation signal is different from its nominal point in time. In the closed path of a ring oscillator circuit, the signal edge occurs at a non-jittered oscillation signal at a selected line node in the path, always equidistant at certain times. If the oscillation signal is jittery, the signal edge occurs within the jitter width at the given time. Since jitter can be accumulated, this jitter width usually increases.

Der nominelle Zeitpunkt ist insbesondere der Erwartungswert des Zeitpunktes für das Auftreten der jeweiligen Signalflanke, und die Jitterbreite kann als Standardabweichung angegeben werden. Specifically, the nominal point in time is the expected value of the time of occurrence of the respective signal edge, and the jitter width can be expressed as a standard deviation.

In Ausführungsformen unterliegt eine jeweilige Signalflanke des Oszillationssignals einem jeweiligen Jitter mit einer Jitterbreite, und die Vorrichtung ist vorzugsweise eingerichtet, die jeweiligen Verzögerungselemente derart in den Signalpfad zu schalten, dass bei einem gleichzeigen Erfassen von an mehreren Leitungsknoten in dem Signalpfad abgegriffenen Signalpegeln zu einem Erfassungszeitpunkt wenigstens um einen bestimmten Leitungsknoten eine der Signalflanken nicht stärker als die Jitterbreite beabstandet von dem bestimmten Leitungsknoten vorliegt. In embodiments, a respective signal edge of the oscillation signal is subject to a respective jitter having a jitter width, and the device is preferably arranged to switch the respective delay elements into the signal path such that at equal detection of signal levels picked up at a plurality of line nodes in the signal path at a detection time around a particular line node, one of the signal edges is no more than the jitter width spaced from the particular line node.

Man kann insofern durch die Auswahl der in den Signalpfad geschalteten Verzögerungselemente erreichen, dass im Mittel, bei mehrfacher Erfassung nacheinander, eine Abtastung des/der Signalflanke/n mit Jitter erfolgt. Der erfasste Signalpegel hängt dann zufällig vom Jitter ab. In this way, by selecting the delay elements connected in the signal path, it can be achieved that, on average, multiple detection successively, a sampling of the signal edge (s) with jitter takes place. The detected signal level then depends on the jitter at random.

In Ausführungsformen ist mindestens eine der Verzögerungseinrichtungen als eine Einrichtung zum Invertieren der Signalflanke oder eines Signalpegels eingerichtet. Grundsätzlich kann eine Verzögerungseinrichtung auch durch eine einzelne Inverter-Einrichtung ausgebildet sein. In embodiments, at least one of the delay devices is configured as means for inverting the signal edge or signal level. In principle, a delay device can also be formed by a single inverter device.

Vorzugsweise sind die unterschiedlichen Verzögerungselemente einer Verzögerungseinrichtung eingerichtet, eine durchlaufende Signalflanke um eine unterschiedliche Verzögerungszeit zu verzögern. Das heißt, durch ein wahlweises Umschalten von einem zum anderen Verzögerungselement im Signalpfad ergibt sich beim Abtasten mehrerer Signalpegel eine Phasenverschiebung der propagierenden Signalflanke. Preferably, the different delay elements of a delay device are set up to delay a continuous signal edge by a different delay time. That is, by selectively switching from one to the other delay element in the signal path results in the sampling of multiple signal level, a phase shift of the propagating signal edge.

Das jeweilige Verzögerungselement kann beispielsweise durch ein getrennt hardwareimplementiertes Bauteil implementiert werden. Zum Beispiel kann durch herstellungsbedingte Schwankungen der eingesetzten Halbleiterbauelemente ein erster Inverter eine von einem zweiten Inverter unterschiedliche Verzögerungszeit aufweisen. The respective delay element can be implemented, for example, by a separate hardware-implemented component. For example, due to production-related fluctuations in the semiconductor components used, a first inverter may have a different delay time from a second inverter.

In der Vorrichtung ist in Ausführungsformen die Oszillatoreinrichtung mit Hilfe wenigstens einer logischen Gatterschaltung in der Art eines Ringoszillatorschaltkreises ausgebildet. Zum Beispiel ist eine ungerade Anzahl von Einrichtungen zum Invertieren in einem Pfad zur Ausbildung eines Ringoszillatorschaltkreises vorgesehen. In the apparatus, in embodiments, the oscillator means is formed by means of at least one logic gate circuit in the manner of a ring oscillator circuit. For example, an odd number of inverting means are provided in a path for forming a ring oscillator circuit.

In weiteren Ausführungsformen ist mindestens eine der Verzögerungseinrichtungen als eine Latch-Einrichtung eingerichtet. In further embodiments, at least one of the delay devices is configured as a latch device.

Eine entsprechende Latch-Einrichtung gibt zum Beispiel einen an einem Dateneingang der Latch-Einrichtungen eingekoppelten logischen Pegel als Eingangssignal an einem Datenausgang der Latch-Einrichtung als Ausgangssignal aus. Alternativ kann in Abhängigkeit von einem logischen Pegel eines Steuer- oder Enable-Signals der Signalpegel des Ausgangssignals an dem Datenausgang abgreifbar festgehalten werden. Latch-Einrichtungen können insofern transparent oder als Zwischenspeicherelemente fungieren. A corresponding latch device outputs, for example, a logic level coupled to a data input of the latch devices as an input signal at a data output of the latch device as an output signal. Alternatively, depending on a logic level of a control or enable signal, the signal level of the output signal can be tapped at the data output. Latch devices can act as transparent or as buffer elements.

Die in der Latch-Einrichtung vorgesehenen logischen Gatter führen zu einer Laufzeitverzögerung. Insofern kann eine Verzögerungseinrichtung mehrere Latch-Einrichtungen als Verzögerungselemente aufweisen. The logic gates provided in the latch cause a propagation delay. In this respect, a delay device can have a plurality of latch devices as delay elements.

Ein weiterer Vorteil der Implementierung eines logischen Gatters oder einer Verzögerungseinrichtung mit Latch-Einrichtungen besteht darin, dass zusätzliche Abtasteinrichtungen, wie Sample- und Halteglieder oder Flip-Flops zum Erfassen von logischen Pegeln, beispielsweise an den Ausgängen der Verzögerungseinrichtungen, entfallen können. Another advantage of implementing a logic gate or latch with latches is that additional samplers, such as sample and hold circuits or flip-flops, can be omitted to sense logic levels at, for example, the outputs of the delay devices.

In Ausführungsformen wird ferner eine Speichereinrichtung zum Abspeichern eines Einstellbitmusters, welches die in den Signalpfad zu schaltenden Verzögerungselemente festlegt, vorgesehen. In embodiments, a memory device is also provided for storing an adjustment bit pattern, which defines the delay elements to be switched into the signal path.

Vorzugsweise sind alle Verzögerungseinrichtungen mit wahlweise schaltbaren unterschiedlichen Verzögerungselementen ausgestattet. Dabei sind vorzugsweise jeweils mindestens zwei Verzögerungselemente, zum Beispiel als Inverter-Einrichtungen vorgesehen, die durch einen jeweiligen Bitwert einer Position in dem Einstell-Bitmuster bestimmt, in den Signalpfad eingekoppelt ist oder nicht. Preferably, all delay devices are equipped with optionally switchable different delay elements. In this case, preferably at least two delay elements, for example, provided as inverter devices, which is determined by a respective bit value of a position in the setting bit pattern, is coupled into the signal path or not.

In Ausführungsformen der Vorrichtung ist ferner eine Erfassungsvorrichtung vorgesehen, welche an mehreren Leitungsknoten in dem Signalpfad gekoppelt ist, und die eingerichtet ist, zu einem Erfassungszeitpunkt gleichzeitig jeweilige Signalpegel an den mehreren Leitungsknoten abzugreifen und daraus jeweilige Bitwerte bereitzustellen. Vorzugsweise ist jedem der mehreren Leitungsknoten ein Bitwert mit jeweils einem ersten und einem zweiten logischen Pegel zugeordnet. In embodiments of the apparatus, there is further provided a detection device coupled to a plurality of line nodes in the signal path and configured to simultaneously tap respective signal levels at the plurality of line nodes at a detection time to provide respective bit values therefrom. Preferably, each of the plurality of line nodes is assigned a bit value, each having a first and a second logic level.

Beispielsweise ist ein jeweiliger Leitungsknoten einer jeweiligen Verzögerungseinrichtung zugeordnet. Dann gibt es so viele Leitungsknoten zum Abgreifen eines Signalpegels wie Verzögerungseinrichtungen. For example, a respective line node of a respective delay device assigned. Then there are so many line nodes for picking up a signal level as delay devices.

Bei den vorzugsweise als physisch unterschiedliche Verzögerungselemente ausgestalteten Verzögerungselementen kann beispielsweise die Fertigungsschwankung ausgenutzt werden oder auch gezielt eine Veränderungen beispielsweise an den eingesetzten Transistoren in den logischen Gattern vorgesehen werden. In the case of the delay elements, which are preferably designed as physically different delay elements, it is possible, for example, to make use of the production fluctuation or to selectively provide for changes, for example, to the transistors used in the logic gates.

Es wird ferner ein Verfahren zum Betreiben einer wie zuvor und im Folgenden beschriebenen Vorrichtung vorgeschlagen. A method for operating a device as described above and below is also proposed.

Das Verfahren umfasst wenigstens einen der Schritte:
Starten eines Ringoszillatorschaltkreises aus einem festgelegten Anfangszustand zum Einkoppeln des Oszillationssignals in den Signalpfad zu einem vorgegebenen Startzeitpunkt;
Festlegen eines Startzustands für logische Pegel an mehreren Leitungsknoten in einemgeschlossenen Signalpfad eines Ringoszillatorschaltkreises vor oder zu einem Startzeitpunkt;
gleichzeitiges Erfassen von Signalpegeln an den mehreren Leitungsknoten in dem Signalpfad zu einem Erfassungszeitpunkt und Zuordnen eines Bitmusters zu den erfassten Signalpegeln;
Bestimmen eines Entropiemaß für eine Mehrzahl von einem jeweils gleichen Startzustand, Startzeitpunkt und Erfassungszeitpunkt erfasster Signalpegel und zugeordneter Bitmuster; und
Auswählen der in den Signalpfad zu schaltenden Verzögerungselemente derart, dass das Entropiemaß eine vorgegebene Schwelle übersteigt. The method comprises at least one of the steps:
Starting a ring oscillator circuit from a predetermined initial state for coupling the oscillation signal into the signal path at a predetermined start time;
Determining a start state of logic levels at a plurality of line nodes in a closed signal path of a ring oscillator circuit before or at a start time;
simultaneously detecting signal levels at the plurality of line nodes in the signal path at a detection time and assigning a bit pattern to the detected signal levels;
Determining an entropy amount for a plurality of signal levels and associated bit patterns acquired from a respective same start state, start time, and detection time point; and
Selecting the delay elements to be switched in the signal path such that the entropy dimension exceeds a predetermined threshold.

Das Einkoppeln kann ständig erfolgen, zum Beispiel wenn der Ringoszillator fest an die Verzögerungsanordnung geschaltet wird, aber auch nur zeitweise zum Zwecke des Einkoppelns von Signalflanken. Man kann sagen, das Oszillationssignal des Ringoszillatorschaltkreises ist an die Verzögerungsanordnung wahlweise schaltbar. The coupling can be done continuously, for example when the ring oscillator is permanently connected to the delay arrangement, but also only temporarily for the purpose of coupling signal edges. It can be said that the oscillation signal of the ring oscillator circuit is selectively switchable to the delay arrangement.

In Ausführungsformen der Vorrichtung kann in einem vorbereiteten Initialisierungsverfahren die jeweilige Zuschalt- oder Umschaltkonfiguration für die Verzögerungselemente im Signalpfad so festgelegt werden, dass beim Betrieb als Zufallszahlengenerator oder Zufallsbiterzeuger die Entropie möglichst hoch ist. In embodiments of the device, in a prepared initialization method, the respective connection or switching configuration for the delay elements in the signal path can be set so that the entropy is as high as possible when operating as a random number generator or random bit generator.

Man erhält insbesondere dann eine erhöhte Entropie, wenn der Abtastzeitpunkt so gewählt ist, dass die Signalflanke an einem der Leitungsknoten vorliegt, denn dann ist der Einfluss des Jitters, also die zeitliche Schwankung der Signalflanke bzw. des Pegelwechsels bezogen auf einen nominellen Zeitpunkt, mit besonders hohem Einfluss für den davon abgeleiteten Bitwert. Der nominelle Zeitpunkt kann zum Beispiel auf eine nominelle mittlere halben Periode eines als Oszillatoreinrichtung eingesetzten Ringoszillators bezogen sein. In particular, an increased entropy is obtained if the sampling time is chosen such that the signal edge is present at one of the line nodes, because then the influence of the jitter, that is to say the temporal fluctuation of the signal edge or of the level change with respect to a nominal instant, is particular high influence for the derived bit value. The nominal time may, for example, be related to a nominal average half-period of a ring oscillator used as an oscillator device.

Bei einer Ausführungsform des Verfahrens werden daher zunächst alle möglichen Kombinationen von zuschaltbaren Verzögerungselementen in dem Signalpfad getestet. Die Konfiguration, bei der beispielsweise durch mehrfaches Testen eine hohe Entropie im Vergleich zu anderen Konfigurationen oder Kombinationen von zuschaltbaren Verzögerungselementen erzielt wird, wird dann als ein Einstellbitmuster in einer Speichereinrichtung festgelegt. Nach Auslieferung der Vorrichtung kann dann durch Kombination des festgelegten Erfassungszeitpunktes und des Einstellbitmusters eine aufwandsgünstige und gute Zufallsbiterzeugung mit hoher Datenrate erfolgen. In one embodiment of the method, therefore, first all possible combinations of switchable delay elements in the signal path are tested. The configuration in which, for example, multiple testing achieves high entropy compared to other configurations or combinations of switchable delay elements is then defined as an adjustment bit pattern in a memory device. After delivery of the device can then be done by combining the fixed detection time and the Einstellbitmusters a low-cost and good Randiesbiterzeugung with high data rate.

Gegenüber konventionellen Ansätzen ist keine Regelung einer Verzögerungsschaltung auf eine passende Verzögerungszeit derart notwendig, dass immer die zu erfassende Signalflanke immer auch von einem Erfassungsglied abgetastet wird. In contrast to conventional approaches, no regulation of a delay circuit to a suitable delay time is necessary in such a way that always the signal edge to be detected is always sampled by a detection element.

Die vorgeschlagene Vorrichtung und das Verfahren zum Betreiben derselben kann auch die Zeit reduzieren, die zwischen einem Start- und einem Erfassungszeitpunkt vergeht, weil üblicherweise gewartet werden muss, dass ausreichend Jitter akkumuliert wurde. Allein durch die Umkonfiguration oder die optimierte Auswahl der Verzögerungsglieder kann ein verbesserter Entropiegehalt der erfassten Bitwerte erreicht werden. The proposed apparatus and method for operating the same can also reduce the time that elapses between a start and a capture time because it is usually necessary to wait for sufficient jitter to accumulate. Alone through the reconfiguration or the optimized selection of the delay elements, an improved entropy content of the detected bit values can be achieved.

In den Ausführungsformen kann die Verzögerungseinrichtung selbst in dem geschlossenen Signalpfad eines Ringoszillatorschaltkreises vorgesehen sein, jedoch auch an einem Leitungsknoten vorgesehen sein, an dem das jeweilige Oszillatorsignal mit einer jitternden Signalflanke abgegriffen werden kann. In the embodiments, the delay device may itself be provided in the closed signal path of a ring oscillator circuit, but may also be provided at a line node at which the respective oscillator signal can be tapped with a jittering signal edge.

In Ausführungsformen kann die Vorrichtung eine Steuereinrichtung umfassen, welche vorzugsweise eingerichtet ist, die Durchführung eines zuvor und im Folgenden beschriebenen Verfahrens zum Erzeugen von, insbesondere zufälligen, Bitmustern zu veranlassen. In embodiments, the device may comprise a control device, which is preferably arranged to cause the implementation of a previously and subsequently described method for generating, in particular random, bit patterns.

Die Vorrichtung ist vorzugsweise in einer Vorrichtung zum Erzeugen von Zufallsbits eingesetzt, welche wiederum Teil einer Verschlüsselungsvorrichtung sein kann. Insofern wird ferner eine Verschlüsselungsvorrichtung vorgeschlagen, die eine Recheneinrichtung zur Durchführung eines Verschlüsselungsalgorithmus an Eingangsdaten umfasst und eine Vorrichtung zum Erzeugen von Zufallsbits. The device is preferably used in a device for generating random bits, which in turn may be part of an encryption device. In this respect, an encryption device is furthermore proposed which comprises a computing device for carrying out an encryption algorithm on input data and a device for generating random bits.

In Abhängigkeit von einem oder mehreren mit Hilfe der Vorrichtung zum Erzeugen von Zufallsbits erzeugten Zufallsbits werden so verschlüsselte Daten erzeugt. Depending on one or more random bits generated by means of the random bit generator, encrypted data is generated.

Insofern ermöglichen die Vorrichtung und das Verfahren zum Erzeugen und Erfassen von Bitmustern mit Zufallsbits eine besonders sichere Verschlüsselung, da zuverlässig zufällige Bitwerte erzeugt werden können. In this respect, the apparatus and the method for generating and detecting bit patterns with random bits enable particularly secure encryption since reliable random bit values can be generated reliably.

In Ausführungsformen ist die Vorrichtung Teil einer FPGA-Einrichtung oder einer ASIC-Einrichtung. In embodiments, the device is part of an FPGA device or an ASIC device.

Das Verfahren kann insbesondere über geeignete Beschreibungssprachen, beispielsweise VHDL oder Verilog, auf oder in einer FPGA- oder ASIC-Vorrichtung implementiert werden. The method can in particular be implemented on or in an FPGA or ASIC device via suitable description languages, for example VHDL or Verilog.

Weiterhin wird ein Computerprogrammprodukt vorgeschlagen, welches auf einer programmgesteuerten Einrichtung die Durchführung eines wie oben erläuterten Verfahrens veranlasst. Furthermore, a computer program product is proposed, which causes the execution of a method as explained above on a program-controlled device.

Ein Computerprogrammprodukt, wie z.B. ein Computerprogramm-Mittel, kann beispielsweise als Speichermedium, wie z.B. Speicherkarte, USB-Stick, CD-ROM, DVD, oder auch in Form einer herunterladbaren Datei von einem Server in einem Netzwerk bereitgestellt oder geliefert werden. Dies kann zum Beispiel in einem drahtlosen Kommunikationsnetzwerk durch die Übertragung einer entsprechenden Datei mit dem Computerprogrammprodukt oder dem Computerprogramm-Mittel erfolgen. Als programmgesteuerte Einrichtung kommt insbesondere eine Steuereinrichtung, wie zum Beispiel ein Mikroprozessor für eine Smartcard oder dergleichen in Frage. Das Verfahren oder die Vorrichtung kann auch festverdrahtet oder in konfigurierbaren FPGAs oder ASICSs implementiert werden. A computer program product, such as a computer program means may, for example, be used as a storage medium, e.g. Memory card, USB stick, CD-ROM, DVD, or even in the form of a downloadable file provided by a server in a network or delivered. This can be done, for example, in a wireless communication network by the transmission of a corresponding file with the computer program product or the computer program means. As a program-controlled device is in particular a control device, such as a microprocessor for a smart card or the like in question. The method or device may also be hardwired or implemented in configurable FPGAs or ASICSs.

Die für die vorgeschlagene Vorrichtung beschriebenen Ausführungsformen und Merkmale gelten für das vorgeschlagene Verfahren und umgekehrt. The embodiments and features described for the proposed device apply to the proposed method and vice versa.

Weitere mögliche Implementierungen der Erfindung umfassen auch nicht explizit genannte Kombinationen von zuvor oder im Folgenden bezüglich der Ausführungsbeispiele beschriebenen Merkmalen oder Ausführungsformen. Dabei wird der Fachmann auch Einzelaspekte als Verbesserungen oder Ergänzungen zu der jeweiligen Grundform der Erfindung hinzufügen. Further possible implementations of the invention also include not explicitly mentioned combinations of features or embodiments described above or below with regard to the exemplary embodiments. The skilled person will also add individual aspects as improvements or additions to the respective basic form of the invention.

Weitere vorteilhafte Ausgestaltungen und Aspekte der Erfindung sind Gegenstand der Unteransprüche sowie der im Folgenden beschriebenen Ausführungsbeispiele der Erfindung. Im Weiteren wird die Erfindung anhand von bevorzugten Ausführungsformen unter Bezugnahme auf die beigelegten Figuren näher erläutert. Further advantageous embodiments and aspects of the invention are the subject of the dependent claims and the embodiments of the invention described below. Furthermore, the invention will be explained in more detail by means of preferred embodiments with reference to the attached figures.

1 zeigt eine schematische Darstellung eines ersten Ausführungsbeispiels für eine Vorrichtung mit einer Oszillatoreinrichtung und einer Verzögerungsanordnung; 1 shows a schematic representation of a first embodiment of a device having an oscillator device and a delay device;

2 zeigt eine schematische Darstellung eines zweiten Ausführungsbeispiels für eine Vorrichtung mit einer Oszillatoreinrichtung und einer Verzögerungsanordnung; 2 shows a schematic representation of a second embodiment of a device having an oscillator device and a delay device;

3 zeigt eine schematische Darstellung eines Ausführungsbeispiels für eine Latch-Einrichtung, welche in der Vorrichtung gemäß 1 oder 2 als Verzögerungseinrichtung eingesetzt werden kann; 3 shows a schematic representation of an embodiment of a latch device, which in the apparatus according to 1 or 2 can be used as a delay device;

4 zeigt eine schematische Darstellung eines Ausführungsbeispiels für eine Verzögerungseinrichtung, welche in der Vorrichtung gemäß 1 oder 2 eingesetzt werden kann; 4 shows a schematic representation of an embodiment of a delay device, which in the device according to 1 or 2 can be used;

5 zeigt beispielhafte Signalformen für Signalflanken in dem Signalpfad aus den 1 oder 2 zur Erläuterung eines Jitters; 5 shows exemplary waveforms for signal edges in the signal path from the 1 or 2 to explain a jitter;

6 zeigt eine schematische Darstellung eines dritten Ausführungsbeispiels für eine Vorrichtung mit einer Oszillatoreinrichtung und einer Verzögerungsanordnung zur Erläuterung eines Betriebsverfahrens für die Vorrichtung; 6 shows a schematic representation of a third embodiment of an apparatus having an oscillator device and a delay arrangement for explaining an operating method for the device;

7–38 zeigen Wahrscheinlichkeiten für das Auftreten bestimmter Bitwerte für verschiedene Kombinationen von in den Signalpfad geschalteten Verzögerungselementen in dem dritten Ausführungsbeispiel. 7 - 38 show probabilities for occurrence of certain bit values for various combinations of delay elements connected in the signal path in the third embodiment.

In den Figuren sind gleiche oder funktionsgleiche Elemente mit denselben Bezugszeichen versehen worden, sofern nichts anderes angegeben ist. In the figures, the same or functionally identical elements have been given the same reference numerals, unless stated otherwise.

Die 1 zeigt eine schematische Darstellung eines ersten Ausführungsbeispiels für eine Vorrichtung mit einer Oszillatoreinrichtung 2 und einer Verzögerungsanordnung 5, die insbesondere zum Erzeugen von physikalischen Zufallszahlen verwendet werden kann. Die Vorrichtung 1 umfasst eine als Ringoszillator ausgestaltete Oszillatoreinrichtung 2, die ein Oszillationssignal OS liefert, und eine Verzögerungsanordnung 5, der das Oszillationssignal OS zugeführt ist. Signalflanken SF des Oszillationssignals OS werden entlang eines Signalpfades SP der Verzögerungsanordnung 5 propagiert. The 1 shows a schematic representation of a first embodiment of a device with an oscillator device 2 and a delay arrangement 5 , which can be used in particular for generating physical random numbers. The device 1 comprises an oscillator device designed as a ring oscillator 2 which provides an oscillation signal OS, and a delay arrangement 5 of which the oscillation signal OS is supplied. Signal edges SF of the oscillation signal OS are along a signal path SP of the delay device 5 propagated.

Die Verzögerungsanordnung 5 umfasst mehrere Verzögerungseinrichtungen 3 ₁–3 _N, die jeweils ein Eingangssignal E₁–E_N in ein (verzögertes) Ausgangssignal A₁–A_N ausgeben und miteinander verkettet geschaltet sind. Dadurch ergibt sich der Signalpfad SP, an den durch einen steuerbaren Schalter 4 Signalflanken SF des Oszillationssignals OS eingekoppelt werden können. The delay arrangement 5 includes several delay devices 3 ₁ - 3 _N , each having an input signal E ₁ -E _N in a (delayed) Output output signal A ₁ -A _N and are connected to each other concatenated. This results in the signal path SP, to which by a controllable switch 4 Signal edges SF of the oscillation signal OS can be coupled.

In dem Ausführungsbeispiel der 1 hat die Verzögerungsanordnung 5 wenigstens eine Verzögerungseinrichtung 3 _i, welche selbst mehrere verschiedene Verzögerungselemente 3 _i1–3 _iQ umfasst. Jedes Verzögerungselement 3 _i1–3 _iQ verzögert ein zwischen dem Eingangssignal E_p und dem Ausgangssignal A_p propagierendes Signal um eine unterschiedliche Verzögerungszeit. Die Verzögerungselemente 3 _i1–3 _iQ sind wahlweise in den Signalpfad SP schaltbar. Das heißt, in Abhängigkeit von einem in der 1 mit B_p bezeichneten Einstellsignal wird eines der Verzögerungselemente 3 _i1–3 _iQ in den Signalpfad SP eingeschaltet. In the embodiment of 1 has the delay arrangement 5 at least one delay device 3 _i , which itself several different delay elements 3 _i1 - 3 _iQ includes. Each delay element 3 _i1 - 3 _iQ delays a signal propagating between the input signal E _p and the output signal A _p by a different delay time. The delay elements 3 _i1 - 3 _iQ can optionally be switched into the signal path SP. That is, depending on one in the 1 B _p designated setting signal becomes one of the delay elements 3 _i1 - 3 _{iQ turned on} in the signal path SP.

In weiteren Ausführungsformen können auch die anderen oder eine Auswahl der Verzögerungseinrichtungen 3 ₁–3 _N entsprechend ausgestaltet sein und schaltbare Verzögerungselemente aufweisen. Die Schaltung 1 gemäß der 1 ermöglicht insofern unterschiedliche Konfigurationen von Verzögerungs- oder Laufzeiten durch die Verzögerungseinrichtungen 3 _i. Man erhält dadurch jeweils eine von der Zu- oder Umschaltkonfiguration verschiedene Phasenverschiebung des Pegelwechsels bzw. der Signalflanke SF in Bezug auf einen zum Beispiel festen Abtast- oder Erfassungszeitpunkt T_A. In other embodiments, the others or a selection of the delay devices may also be used 3 ₁ - 3 _N be designed accordingly and have switchable delay elements. The circuit 1 according to the 1 allows different configurations of delay or transit times by the delay devices 3 _i . In each case one obtains a phase shift of the level change or the signal edge SF different from the supply or changeover configuration with respect to a fixed sampling or detection time T _A, for example.

In der 2 ist ein zweites Ausführungsbeispiel für eine Vorrichtung mit einer Mehrzahl von digitalen Gatterschaltungen dargestellt. Die Vorrichtung 10 gemäß der 2 umfasst miteinander verkettete Verzögerungseinrichtungen 3 ₁–3 _m. Dabei ist, wie in der 2 angedeutet, einer jeweiligen Verzögerungseinrichtung 3 ₁–3 _m ein Eingangssignal E₁–E_m eingekoppelt, welches als Ausgangssignal A₁–A_m abgreifbar ist. Die Ausgangssignale A₁–A_m sind an Leitungsknoten, die den jeweiligen Ausgängen der Verzögerungseinrichtungen 3 ₁–3 _m zugeordnet sind, abgreifbar. Das Oszillationssignal OS der Oszillatoreinrichtung 2 wird als Eingangssignal E₁ der ersten Verzögerungseinrichtung 3 ₁ zugeführt. In the 2 a second embodiment of a device with a plurality of digital gate circuits is shown. The device 10 according to the 2 includes concatenated delay devices 3 ₁ - 3 _m . It is, as in the 2 indicated, a respective delay device 3 ₁ - 3 _m an input signal E ₁ -E _m coupled, which can be tapped off as the output signal A ₁ -A _m . The output signals A ₁ -A _m are at line nodes corresponding to the respective outputs of the delay devices 3 ₁ - 3 _{m are} assigned, can be tapped. The oscillation signal OS of the oscillator device 2 is the input signal E _{1 of} the first delay device 3 ₁ supplied.

Die Vorrichtung 10 umfasst eine Steuereinrichtung 6, welche beispielsweise ein Steuersignal CT2 zum Steuern der Oszillatoreinrichtung 2 erzeugt. Ferner ist die Steuereinrichtung 6 eingerichtet, ein entsprechendes Betriebsverfahren für die Vorrichtung 10 durchzuführen. Die Ausgangssignale A₁–A_m werden einer Erfassungsvorrichtung 7 zugeführt. Die Erfassungsvorrichtung 7 hat M Erfassungseinrichtungen, wie Abtast- und Halteglieder 7 ₁–7 _m, welche aus dem eingekoppelten jeweiligen Signalpegel der Ausgangssignale A₁–A_m einen logischen Pegel H (High) oder L (Low) erzeugen. Dies erfolgt in Abhängigkeit von einem gemeinsamen Abtast- oder Steuersignal CT1, das ebenfalls von der Steuereinrichtung 6 geliefert wird. The device 10 comprises a control device 6 which, for example, a control signal CT2 for controlling the oscillator device 2 generated. Furthermore, the control device 6 set up a corresponding operating method for the device 10 perform. The output signals A ₁ -A _m become a detection device 7 fed. The detection device 7 has M detectors, such as sample and hold members 7 ₁ - 7 _m , which generate a logic level H (high) or L (low) from the coupled-in respective signal level of the output signals A ₁ -A _m . This is done in response to a common scan or control signal CT1, also from the controller 6 is delivered.

Je nachdem, welcher jeweilige Pegel A₁–A_m dem Ausgangssignal A₁–A_m entnommen wird, ergibt sich ein Bitwert BW₁–BW_m, der von den Erfassungseinrichtungen 7 ₁–7 _m geliefert wird. Die Erfassungsvorrichtung 7 ist an eine Speichereinrichtung 8 gekoppelt, die die erfassten Bitwerte BW₁–BW_m als Bitmuster BM abspeichert und der Steuereinrichtung 6 bereitstellt. Depending on which respective level A ₁ -A _{m is taken from} the output signal A ₁ -A _m , there results a bit value BW ₁ -BW _m , that of the detection devices 7 ₁ - 7 _{m is} delivered. The detection device 7 is to a storage device 8th coupled, which stores the detected bit values BW ₁ -BW _m as a bit pattern BM and the control device 6 provides.

Die Verzögerungseinrichtungen 3 ₁–3 _m umfassen wahlweise zuschaltbare Verzögerungselemente. In Abhängigkeit von jeweils einem Einstellsignal B₁–B_m erfolgt ein Zuschalten des jeweils ausgewählten Verzögerungselements in den Signalpfad SP. Beispielsweise kann bei einer Ausführung von Verzögerungseinrichtungen 3 ₁–3 _m, bei dem jeweils aus zwei Verzögerungselementen gewählt werden kann, ein jeweiliges Einstellbit B₁–B_m zur Konfiguration der Verzögerungskette aus Verzögerungseinrichtungen 3 ₁–3 _m erfolgen. Dazu ist ein Konfigurationsspeicher 9 mit einem entsprechenden Einstellbitmuster CONF vorgesehen, wobei die Steuereinrichtung 6 die jeweiligen Bitwerte B₁–B_m für das Einstellbitmuster CONF definiert. The delay devices 3 ₁ - 3 _m optionally include switchable delay elements. Depending on a respective setting signal B ₁ -B _m , the respectively selected delay element is connected to the signal path SP. For example, in an embodiment of delay devices 3 ₁ - 3 _m , in each of which two delay elements can be selected, a respective setting bit B ₁ -B _m for the configuration of the delay chain from delay means 3 ₁ - 3 _m done. This is a configuration memory 9 provided with a corresponding Einstellbitmuster CONF, wherein the control means 6 the respective bit values B ₁ -B _{m are defined} for the setting bit pattern CONF.

In der 3 ist eine mögliche Ausgestaltung eines Verzögerungselementes für eine oder die Verzögerungseinrichtungen 3 ₁– 3 _m gezeigt. Als Verzögerungselement 3 _j1 eignet sich beispielsweise eine Latch-Einrichtung mit einem Dateneingang D, einem Datenausgang Q und einem Steuereingang E. In der Ausgestaltung als D-Latch-Einrichtung ist das Latch 3 _j1 bei einem Steuersignal CT1 oder Enable-Signal CT1 auf logisch H in einem transparenten Modus. Das heißt, der logische Pegel des Eingangssignals E_j am Dateneingang D wird als Ausgangssignal A_j mit demselben logischen Pegel am Ausgang Q bereitgestellt. Insofern erfolgt eine Verzögerung eines Pegelwechsels, wenn der Dateneingang D und der Datenausgang Q im Signalpfad vorliegen, aufgrund der die Latch-Einrichtung 3 _j1 ausbildenden Schaltelemente. Eine Latch-Einrichtung 3 _j1 kann ferner eine invertierenden Datenausgang (nicht dargestellt) haben, sodass im Transparenzmodus eine Inverterfunktion vorliegt. In the 3 is a possible embodiment of a delay element for one or the delay devices 3 ₁ - 3 _m shown. As a delay element 3 _j1 is suitable, for example, a latch with a data input D, a data output Q and a control input E. In the embodiment as a D-latch device is the latch 3 _j1 at a control signal CT1 or enable signal CT1 at logical H in a transparent mode. That is, the logic level of the input signal E _j at the data input D is provided as an output signal A _j having the same logic level at the output Q. In this respect, there is a delay of a level change when the data input D and the data output Q are present in the signal path, due to the latch means 3 _j1 forming switching elements. A latch facility 3 _j1 may further have an inverting data output (not shown) _such that an inverter function is present in the transparency _mode .

Sofern das Enable-Signal CT1 auf logisch L liegt, wird am Datenausgang Q immer der aktuelle logische Pegel festgehalten und ausgegeben. Das Latch funktioniert dann als Zwischenspeicherelement. Das bedeutet, beim Einsatz eines entsprechenden D-Latches 3 _j1 als Verzögerungselement kann auf die Erfassungseinrichtungen 7 ₁–7 _m (vgl. 2) verzichtet werden, da die entsprechenden Latches als Verzögerungselemente die Funktion als transparentes Verzögerungselement sowie als Abtastelement vollziehen können. Es können demzufolge mehrere Latch-Einrichtungen 3 _ji schaltbar in einer jeweiligen Verzögerungseinrichtung 3 _j vorgesehen werden. If the enable signal CT1 is at logical L, the current logical level is always recorded and output at the data output Q. The latch then works as a buffer element. This means when using a corresponding D-Latches 3 _j1 as a delay _element can be applied to the detection _devices 7 ₁ - 7 _m (cf. 2 ) are omitted, since the corresponding latches as delay elements, the function as a transparent delay element and as Scanning element can perform. It can therefore several latch devices 3 _ji switchable in a respective delay device 3 _{j be} provided.

Die 4 zeigt eine weitere Möglichkeit der Ausgestaltung einer Verzögerungseinrichtung. Die Verzögerungseinrichtung 3 _k umfasst zwei Inverter 3 _k1, 3 _k2, die wahlweise über das steuerbare Schalterpaar 12, 13 in den Signalpfad eingekoppelt werden können. Dazu hat die Verzögerungseinrichtung 3 _k einen Umschalteingang 14 zum Empfang eines entsprechenden Einstellsignals B_k. Insofern kann zwischen den Verzögerungszeiten, die aufgrund des Inverters 3 _k1 bzw. des Inverters 3 _k2 hervorgerufen werden, ausgewählt werden. The 4 shows a further possibility of the embodiment of a delay device. The delay device 3 _k includes two inverters 3 _k1 , 3 _k2 , which optionally via the controllable switch _pair 12 . 13 can be coupled into the signal path. The delay device has to do this 3 _k a switching input 14 for receiving a corresponding adjustment signal B _k . In that respect, between the delay times, due to the inverter 3 _k1 or the inverter 3 _k2 be selected.

Um beim Einsatz als Zufallsbitgenerator eine möglichst hohe Entropie der Bitwerte BW₁–BW_m zu erreichen (vgl. 2), ist es wünschenswert, den Abtastzeitpunkt bzw. Erfassungszeitpunkt so zu wählen, dass die propagierende Signalflanke SF gerade eine der Verzögerungseinrichtungen 3 ₁–3 _m durchlaufen hat und an den Leitungsknoten zur Abtastung vorliegt bzw. möglichst eines der zu erfassenden Ausgangssignale A₁–A_m mit dem Jitter beaufschlagt ist. In order to achieve the highest possible entropy of the bit values BW ₁ -BW _m when used as a random bit generator (cf. 2 ), it is desirable to select the sampling time or detection time such that the propagating signal edge SF just one of the delay means 3 ₁ - 3 _{m has} passed through and is present at the line node for scanning or if possible one of the output signals to be detected A ₁ -A _{m is applied} to the jitter.

Zur Erläuterung möglicher Signalformen sind in der 5 mögliche Signalverläufe mit Jitteranteilen für das als Zufallssignal verwendbare Oszillationssignal OS dargestellt. In der 5 ist horizontal der zeitliche Verlauf in Einheiten der nominellen Periode T des eingesetzten Ringoszillators als Oszillatoreinrichtung dargestellt. Man erkennt anhand der durchgezogenen Linie, dass nominell steigende und fallende Signalflanken zwischen den logischen H- und L-Pegeln periodisch entstehen. Aufgrund von physikalischen Einflüssen, beispielsweise der Durchlaufzeit durch die Inverter oder durch andere schwankend signalverzögernd wirkende Bauelemente im geschlossenen Pfad des Ringoszillators, entstehen in realen Signalformen Abweichungen von den nominellen Zeitpunkten, an denen an einer festgelegten Stelle im Signalpfad die jeweilige umlaufende Signalflanke auftreten müsste. Gegenüber diesen nominellen Zeitpunkten schwankt das Auftreten der Signalflanke aufgrund des Jitters. Es ergeben sich also zeitlich versetzte Signalflanken SF. Dies ist durch die vertikalen Striche angedeutet. To explain possible waveforms are in the 5 possible signal profiles with jitter proportions for the usable as a random signal oscillation signal OS. In the 5 is horizontally the time course in units of the nominal period T of the ring oscillator used as an oscillator device shown. The solid line shows that nominally rising and falling signal edges occur periodically between the logical H and L levels. Due to physical influences, for example the passage time through the inverters or other fluctuating signal delay elements in the closed path of the ring oscillator, arise in real waveforms deviations from the nominal times at which the respective circulating signal edge would occur at a specific location in the signal path. Compared to these nominal times, the occurrence of the signal edge due to the jitter fluctuates. This results in time-offset signal edges SF. This is indicated by the vertical bars.

Man kann eine statistische Jitterbreite dJ definieren, die den Bereich um einen nominellen Zeitpunkt, der definiert wird durch den Erwartungswert für den Zeitpunkt des Auftretens der Signalflanke für das Auftreten einer Signalflanke mit einer vorgegebenen Wahrscheinlichkeit angibt, einschließt. Z. B. liegt die Signalflanke bei einem jeweiligen Jitter dann mit der entsprechenden Wahrscheinlichkeit nicht weiter als dJ von dem nominellen Zeitpunkt entfernt vor. Der Zeitpunkt des Auftretens der Signalflanke wird dabei relativ zum Zeitpunkt des Startens des Oszillators aus einem definierten Anfangszustand betrachtet. One may define a statistical jitter width dJ that indicates the range by a nominal time defined by the expected value for the time of occurrence of the signal edge for the occurrence of a signal edge with a given probability. For example, with a given jitter, the signal edge is then no further than dJ from the nominal time with the corresponding probability. The time of occurrence of the signal edge is considered relative to the time of starting the oscillator from a defined initial state.

Man kann die Jitterbreite zum Beispiel statistisch als Standardabweichung der um den Erwartungswert auftretenden Signalflanken annehmen. For example, one can statistically assume the jitter width as the standard deviation of the signal edges occurring around the expected value.

Durch unterschiedliche Konfigurationen der Verzögerungszeiten aufgrund der Verzögerungseinrichtungen 3 ₁–3 _m können nun die Zeitpunkte T/2, T, 3/2 T und/oder 2T gegenüber einem Abtastzeitpunkt leicht verschoben werden, sodass möglichst in dem Jitterbereich dJ eine Abtastung erfolgt. By different configurations of the delay times due to the delay devices 3 ₁ - 3 _m can now use the points in time T / 2, T, 3/2 T and / or slightly offset 2T with respect to a sampling time, so that a scanning is performed in the Jitterbereich dJ possible.

Die Anmelderin hat nun Untersuchungen anhand einer dritten Ausführungsform einer Vorrichtung 11 durchgeführt. Die 6 zeigt eine schematische Darstellung eines dritten Ausführungsbeispiels für eine entsprechende Vorrichtung 11. Die 6 zeigt nur schematisch eine Verschaltung von 31 Verzögerungseinrichtungen 3 ₁–3 ₃₁, die hintereinander geschaltet sind. An den Ausgängen der Verzögerungseinrichtungen 3 ₁–3 ₃₁ können 31 Ausgangssignale A₁–A₃₁ abgegriffen werden. Mit Hilfe eines steuerbaren Schalters 4, der über ein Steuersignal CT angesteuert und geschlossen oder geöffnet wird, eine Signalflanke eines Oszillationssignal OS dem Signalpfad SP eingekoppelt. The Applicant now has investigations on a third embodiment of a device 11 carried out. The 6 shows a schematic representation of a third embodiment of a corresponding device 11 , The 6 only schematically shows an interconnection of 31 delay devices 3 ₁ - 3 ₃₁ , which are connected in series. At the outputs of the delay devices 3 ₁ - 3 ₃₁ 31 output signals A ₁ -A _{31 can be} tapped. With the help of a controllable switch 4 , which is controlled via a control signal CT and closed or opened, a signal edge of an oscillation signal OS coupled to the signal path SP.

Die elf ersten Verzögerungseinrichtungen 3 ₁–3 ₁₁ sind, wie in der 4 dargestellt ist, ausgestaltet. Das heißt, es kann zwischen zwei Invertern in Abhängigkeit von dem Bitmuster B₁–B₁₁ ausgewählt werden. Die Verzögerungseinrichtungen 3 ₁₂–3 ₃₁ sind zum Beispiel als einfache Inverter-Einrichtungen ausgestaltet. Insofern erhält man einen Ringoszillatorschaltkreis 11, bei dem durch Konfiguration der Verzögerungselemente in den Verzögerungseinrichtungen 3 ₁–3 ₁₁ verschiedene Phasenlagen der propagierenden Signalflanke SF erzielt werden können. The eleven first delay devices 3 ₁ - 3 ₁₁ are, as in the 4 is shown, designed. That is, it can be selected between two inverters in response to the bit pattern B ₁ -B ₁₁ . The delay devices 3 ₁₂ - 3 For example, ₃₁ are configured as simple inverter devices. In this respect one obtains a ring oscillator circuit 11 in which by configuring the delay elements in the delay devices 3 ₁ - 3 ₁₁ different phase angles of the propagating signal edge SF can be achieved.

Da elf der Verzögerungseinrichtungen 3 ₁–3 ₁₁ schaltbar mit wahlweise zuschaltbaren Invertern ausgeführt sind, können 2084 verschiedene Konfigurationen von Verzögerungselementen erzielt werden. Die Anmelderin hat nun für jede dieser 2084 Umschaltzustände die Ausgangssignalpegel A₁–A₃₁ untersucht. Dazu wurde der Ringoszillator 11 zunächst für zwei Mikrosekunden angehalten, und in einen deterministischen Startzustand gebracht. Zu einem Startzeitpunkt TS zwei Mikrosekunden nach dem Anhalten des Ringoszillator wurde er, und zu einem Erfassungszeitpunkt T_A = 100 ns nach T_S sind die Ausgangssignale 1–31 erfasst worden. Für jeden der 2048 Umschalt- oder Verzögerungszustände ist dies 100-mal wiederholt worden. Die jeweiligen logischen Pegel der Ausgangssignale A₁–A₃₁ entsprechen dann den Bitpositionen eines Bitmusters BM mit 31 Stellen. There are eleven of the delay devices 3 ₁ - 3 _{11 are} switchable with optional switchable inverters, 2084 different configurations of delay elements can be achieved. Applicant has now examined the output signal levels A ₁ -A ₃₁ for each of these 2084 switching states. This was the ring oscillator 11 initially stopped for two microseconds, and brought into a deterministic starting state. At a start time TS two microseconds after the stop of the ring oscillator it became, and at a detection time T _A = 100 ns after T _S , the output signals 1-31 have been detected. For each of the 2048 switching or deceleration states this has been repeated 100 times. The respective logic levels of the output signals A ₁ -A ₃₁ then correspond to the bit positions of a bit pattern BM with 31 digits.

Die 7 bis 38 zeigen die Wahrscheinlichkeiten für das Auftreten des Bitwerts 1 für die Bitwerte BW₁–BW₃₁. Die 7 entspricht dem Bitwert BW₁, die 8 entspricht dem Bitwert BW₂ und die 38 dem Bitwert BW₃₁. Man sieht zum Beispiel anhand der 7, dass das Ausgangssignal A₁ immer mit dem Bitwert H = 1 erfasst wurde. Betrachtet man allerdings die 12 für die Bitposition bzw. den Bitwert BW₅, erhält man eine Verteilung für die Wahrscheinlichkeit des Erfassens von logischem H- bzw. logischem L-Pegel für das Ausgangssignal A₅. Insofern hängt eine „Zufälligkeit“ Bitwert von der Umschalt- bzw. Verzögerungskonfiguration ab. The 7 to 38 show the probabilities for the occurrence of the bit value 1 for the bit values BW ₁ -BW ₃₁ . The 7 corresponds to the bit value BW ₁ , the 8th corresponds to the bit value BW ₂ and the 38 the bit value BW ₃₁ . One sees for example by means of the 7 in that the output signal A _{1 has} always been detected with the bit value H = 1. However, if you look at the 12 for the bit position or the bit value BW ₅ , one obtains a distribution for the probability of detecting logical H or logic L level for the output signal A ₅ . As such, a "randomness" bit value depends on the switch or delay configuration.

An der Bitposition BW₈, die in der 15 angedeutet ist, erkennt man eine stärkere Verteilung für die erfassten logischen Pegel. Es sind Schaltkonfigurationen vorhanden, an denen praktisch ausschließlich H-Pegel oder praktisch ausschließlich L-Pegel erfasst werden. Ferner scheinen periodisch in der Konfigurationsachse gleich beabstandete Umschaltkonfigurationen vorzuliegen, bei denen H- oder L-Pegel erfasst werden. Bei 225 Umschaltkonfigurationen wurden an der Bitposition BW₈ sowohl H- als auch L-Pegel gefunden. Eine der 8 ähnliche Wahrscheinlichkeitsverteilung zeigt die Bitpositionen BW₁₁ (18), BW₂₉ (vgl. 36) und BW₃₁ (vgl. 38). At the bit position BW ₈ , which is in the 15 is indicated, one recognizes a stronger distribution for the detected logic levels. There are switching configurations in which almost exclusively H-level or almost exclusively L-level are detected. Furthermore, equally spaced switching configurations appear periodically in the configuration axis where H or L levels are detected. For 225 switching configurations, both H and L levels were found at bit position BW ₈ . One of the 8th similar probability distribution shows the bit positions BW ₁₁ ( 18 ), BW ₂₉ (cf. 36 ) and BW ₃₁ (cf. 38 ).

Die Anmelderin hat ferner Untersuchungen an der Schaltung durchgeführt, bei der keine Umschaltungen der Verzögerungselemente vorgenommen wurden. Die hier nicht dargestellten Wahrscheinlichkeiten zeigen, dass die Bitposition, an der eine Signalflanke erfasst werden kann, eher unregelmäßig streut. Das heißt, im Umkehrschluss ist durch eine geschickt ausgewählte Konfiguration, d.h. eine Auswahl des Einstellbitmusters B₁–B₁₁ derart, dass eine möglichst gleiche Verteilung zwischen H- und L-Pegeln an einer oder mehreren bestimmten Bitposition auftritt, günstig und führt zu einer erhöhten Entropie in den Bitwerten BW₁–BW₃₁. The Applicant has also carried out investigations on the circuit in which no switching of the delay elements have been made. The probabilities not shown here show that the bit position at which a signal edge can be detected tends to scatter irregularly. In other words, by a cleverly selected configuration, ie a selection of the Einstellbitmusters B ₁ -B ₁₁ such that a very equal distribution between H and L levels at one or more specific bit position occurs, low and leads to an increased Entropy in bit values BW ₁ -BW ₃₁ .

Bei einem Betriebsverfahren für eine Vorrichtung, beispielsweise gemäß der 6, werden die Einstellbits B₁–B₁₁ so gewählt, dass eine möglichst hohe Entropie in dem erfassten Bitmuster BM auftritt. In an operating method for a device, for example according to the 6 , the setting bits B ₁ -B ₁₁ are selected such that the highest possible entropy occurs in the detected bit pattern BM.

Die vorgeschlagenen Verfahren und Vorrichtungen erhöhen die Entropieausbeute bei der Zufallszahlenerzeugung mit Hilfe von rückgekoppelten digitalen Gattern. Dadurch ist auch eine erhöhte Datenerzeugungsrate bei der Zufallszahlerzeugung möglich. Die umschaltbaren Verzögerungselemente können leicht auf FPGAs oder ASICs implementiert werden und führen nur zu einem geringen und vertretbaren Hardware-Mehraufwand. The proposed methods and apparatus increase the entropy yield in random number generation by means of feedback digital gates. As a result, an increased data generation rate in the random number generation is possible. The switchable delay elements can be easily implemented on FPGAs or ASICs, resulting in low and reasonable hardware overhead.

Obwohl die vorliegende Erfindung anhand von Ausführungsbeispielen beschrieben wurde, ist sie vielfältig modifizierbar. Zum Beispiel können andere Maße für die Jitterbreite als die Standardabweichung angegeben werden. Denkbar sind Vielfache der Standardabweichung, eine Varianz oder auch andere statistische Größen. Although the present invention has been described with reference to embodiments, it is variously modifiable. For example, other measures of jitter width than the standard deviation may be given. Conceivable are multiples of the standard deviation, a variance or other statistical quantities.

Obwohl die Erfindung im Detail durch die bevorzugten Ausführungsbeispiele näher illustriert und beschrieben wurde, so ist die Erfindung nicht durch die offenbarten Beispiele eingeschränkt und andere Variationen können vom Fachmann hieraus abgeleitet werden, ohne den Schutzumfang der Erfindung zu verlassen. While the invention has been further illustrated and described in detail by the preferred embodiments, the invention is not limited by the disclosed examples, and other variations can be derived therefrom by those skilled in the art without departing from the scope of the invention.

Claims (10)

Vorrichtung (1) mit einer Oszillatoreinrichtung (2) zum Erzeugen eines steigende und fallende Signalflanken (SF) aufweisenden Oszillationssignals (OS) und einer Verzögerungsanordnung (5), welche einen Signalpfad (SP) zum Propagieren einer Signalflanke (SF) des Oszillationssignals (OS) aufweist, wobei in dem Signalpfad (SP) mehrere Verzögerungseinrichtungen (3 ₁–3 _m) vorgesehen sind, die eingerichtet sind, die jeweilige durchlaufende Signalflanke (SF) um eine jeweilige Verzögerungszeit (VZ₁–VZ_m) zu verzögern; und wobei mindestens eine Verzögerungseinrichtung (3 _i) mehrere wahlweise in den Signalpfad (SP) schaltbare unterschiedliche Verzögerungselemente (3 _i1–3 _iQ) aufweist. Contraption ( 1 ) with an oscillator device ( 2 ) for generating an rising and falling signal edges (SF) having oscillation signal (OS) and a delay arrangement ( 5 ), which has a signal path (SP) for propagating a signal edge (SF) of the oscillation signal (OS), wherein in the signal path (SP) a plurality of delay devices (SP) 3 ₁ - 3 _m ) are provided, which are arranged to delay the respective continuous signal edge (SF) by a respective delay time (VZ ₁ -VZ _m ); and wherein at least one delay device ( 3 _i ) a plurality of optionally switchable in the signal path (SP) different delay elements ( 3 _i1 - 3 _iQ ). Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass eine jeweilige Signalflanke (SF) des Oszillationssignals (OS) einem jeweiligen Jitter mit einer Jitterbreite (dJ) unterliegt, und die Vorrichtung eingerichtet ist, die jeweiligen Verzögerungselemente (3 _i1–3 _iQ) derart in den Signalpfad (SP) zu schalten, dass bei einem gleichzeigen Erfassen von an mehreren Leitungsknoten in dem Signalpfad abgegriffenen Signalpegeln zu einem Erfassungszeitpunkt (T_A) wenigstens um einen bestimmten Leitungsknoten eine der Signalflanken nicht stärker als die Jitterbreite beabstandet von dem bestimmten Leitungsknoten vorliegt. Apparatus according to claim 1, characterized in that a respective signal edge (SF) of the oscillation signal (OS) is subject to a respective jitter with a jitter width (dJ), and the device is arranged, the respective delay elements ( 3 _i1 - 3 _iQ ) to switch into the signal path (SP) in such a way that, when detecting signal levels picked up at a plurality of line nodes in the signal path at a detection time (T _A ) at least at a particular line node, one of the signal edges is not more than the jitter width spaced from the determined one Line node is present. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die unterschiedlichen Verzögerungselemente (3 _i1–3 _iQ) einer Verzögerungseinrichtung eingerichtet sind, eine durchlaufende Signalflanke (SF) um eine unterschiedliche Verzögerungszeit (VZ_i1–VZ_iQ) zu verzögern. Apparatus according to claim 1 or 2, characterized in that the different delay elements ( 3 _i1 - 3 _iQ ) of a delay device are arranged to delay a continuous signal edge (SF) by a different delay time (VZ _i1 -VZ _iQ ). Vorrichtung nach einem der Ansprüche 1–3, dadurch gekennzeichnet, dass wenigstens eine Verzögerungseinrichtung (3 ₁–3 _m) als Einrichtung zum Invertieren der Signalflanke (SF) oder eines Signalpegels eingerichtet ist. Device according to one of claims 1-3, characterized in that at least one delay device ( 3 ₁ - 3 _m ) is set up as means for inverting the signal edge (SF) or a signal level. Vorrichtung nach einem der Ansprüche 1–4, dadurch gekennzeichnet, dass mindestens eine der Verzögerungseinrichtungen (3 ₁–3 _m) als eine Latch-Einrichtung eingerichtet ist, welche ein an einem Dateneingang (D) der Latch-Einrichtung eingekoppeltes Eingangssignal (E_j) an einem Datenausgang (Q) der Latch-Einrichtung als Ausgangssignal (A_j) ausgibt, oder in Abhängigkeit von einem logischen Pegel eines Steuersignals (CT1) den Signalpegel des Ausgangssignals (A_j) an dem Datenausgang (Q) abgreifbar festhält. Device according to one of claims 1-4, characterized in that at least one of Delay devices ( 3 ₁ - 3 _m ) is set up as a latch device which outputs an input signal (E _j ) coupled to a data input (D) of the latch device at a data output (Q) of the latch device as an output signal (A _j ), or in dependence on a logical level of a control signal (CT1) the signal level of the output signal (A _j ) at the data output (Q) can be tapped off. Vorrichtung nach einem der Ansprüche 1–5, ferner mit einer Speichereinrichtung (9) zum Abspeichern eines Einstell-Bitmusters (CONF), welches die in den Signalpfad (SP) zu schaltenden Verzögerungselemente (3 ₁₁–3 _mQ) festlegt. Device according to one of claims 1-5, further comprising a memory device ( 9 ) for storing a setting bit pattern (CONF), which determines the delay elements to be switched into the signal path (SP) ( 3 ₁₁ - 3 _mQ ). Vorrichtung nach einem der Ansprüche 1–6, ferner mit einer Erfassungsvorrichtung (7), welche an mehrere Leitungsknoten in dem Signalpfad (SP) gekoppelt ist und die eingerichtet ist, zu einem Erfassungszeitpunkt (T_A) gleichzeitig jeweilige Signalpegel an den mehreren Leitungsknoten abzugreifen und daraus jeweilige Bitwerte (BW₁–BW_m) bereitzustellen, wobei jedem der mehreren Leitungsknoten ein Bitwert (BW₁–BW_m) mit jeweils einem ersten (L) oder einem zweiten logischen Pegel (H) zugeordnet ist. Device according to one of claims 1-6, further comprising a detection device ( 7 ) coupled to a plurality of line nodes in the signal path (SP) and arranged to simultaneously tap respective signal levels at the plurality of line nodes at a detection time (T _A ) and provide respective bit values (BW ₁ -BW _m ) therefrom, each of a bit value (BW ₁ -BW _m ), each having a first (L) or a second logic level (H) is assigned to a plurality of line nodes. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass ein jeweiliger Leitungsknoten einer jeweiligen Verzögerungseinrichtung (3 ₁–3 _m) zugeordnet ist. Apparatus according to claim 7, characterized in that a respective line node of a respective delay device ( 3 ₁ - 3 _m ) is assigned. Verfahren zum Betreiben einer Vorrichtung nach einem der Ansprüche 1–8, mit den Schritten: Starten eines Ringoszillators (2) aus einer vorgegebenen statischen Startkonfiguration zu einem vorgegebenen Startzeitpunkt (T_S) zum Einkoppeln eines Oszillationssignals in den Signalpfad; gleichzeitiges Erfassen von Signalpegeln an den mehreren Leitungsknoten in dem Signalpfad (SP) zu einem Erfassungszeitpunkt (T_A) und Zuordnen eines Bitmusters (BM) zu den erfassten Signalpegeln; Bestimmen eines Entropiemaßes für eine Mehrzahl bei einem jeweils gleichem Startzustand, Startzeitpunkt (T_S) und Erfassungszeitpunkt (T_A) erfasster Signalpegel und zugeordneter Bitmuster (BM); und Auswählen der in den Signalpfad (SP) zu schaltenden Verzögerungselement (3 ₁₁–3 _mQ) derart, dass das Entropiemaß eine vorgegebene Schwelle übersteigt. Method of operating a device according to any one of claims 1-8, comprising the steps of: starting a ring oscillator ( 2 ) from a predetermined static start configuration at a predetermined start time (T _S ) for coupling an oscillation signal in the signal path; simultaneously detecting signal levels at the plurality of line nodes in the signal path (SP) at a detection timing (T _A ) and assigning a bit pattern (BM) to the detected signal levels; Determining an entropy measure for a plurality of signal levels and associated bit patterns (BM) detected at a respective same start state, start time point (T _S ) and detection time point (T _A ); and selecting the delay element to be switched into the signal path (SP) ( 3 ₁₁ - 3 _mQ ) such that the entropy _measure exceeds a predetermined threshold. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Verzögerungseinrichtungen (3 ₁–3 _m) asynchron betrieben werden. Method according to claim 9, characterized in that the delay devices ( 3 ₁ - 3 _m ) operate asynchronously.

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