DE102015205064B4 - Verfahren zum Herstellen von Schaltungselementen - Google Patents

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Abstract

Verfahren, umfassend:Bilden eines Schaltungselements (100) über einem Substrat (101), wobei das Bilden umfasst:ein Bilden von wenigstens einem leitfähigen Bereich (110) des Schaltungselements (100) in wenigstens einer Schicht über dem Substrat (101);ein Bereitstellen eines nicht-ausgehärteten dielektrischen Polymermaterials (105), das den wenigstens einen leitfähigen Bereich (110) des Schaltungselements (100) wenigstens teilweise umgibt und überlagert;ein teilweises Aushärten des dielektrischen Polymermaterials (105), um ein teilweise ausgehärtetes dielektrisches Polymermaterial (105) zu erhalten;ein Polieren des teilweise ausgehärteten dielektrischen Polymermaterials (105) herunter auf den wenigstens einen leitfähigen Bereich (110) des Schaltungselements (100);ein Bereitstellen und Strukturieren einer magnetischen Materialschicht (115) über dem wenigstens einen leitfähigen Bereich (110) des Schaltungselements (100);und danachein Bilden von wenigstens einem anderen leitfähigen Bereich (130) des Schaltungselements (100) über und im elektrischen Kontakt mit dem wenigstens einen leitfähigen Bereich (110) des Schaltungselements (100).

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Verfahren zum Herstellen von Schaltungselementen und insbesondere Verfahren zur Herstellung von Vollsubstrat-Schaltungselementen, wie z.B. Multischicht-Induktoren oder Multischicht-Transformatoren, auf Wafer-Ebene.
  • Hintergrund der Erfindung
  • In den vergangenen Jahren nahm die Größe von Merkmalen in modernen ultrahoch verdichteten integrierten Schaltungen in Vorgehensweisen zur Verbesserung der Gesamtgeschwindigkeit, des Gesamtleistungsvermögens und der Gesamtfunktionalität von Schaltungen stetig ab. Infolge davon erfährt die Halbleiterindustrie fortwährend ein großes Wachstum aufgrund bedeutender und andauernden Verbesserungen von Integrationsdichten für eine Vielzahl von elektronischen Komponenten, wie z.B. Transistoren, Kondensatoren, Dioden und dergleichen. Diese Verbesserungen treten hauptsächlich aufgrund von andauernden und erfolgreichen Bestrebungen zur Verringerung der kritischen Dimension (d.h. der kleinsten Merkmalsgröße) von Komponenten auf, was direkt dazu führt, dass Prozessentwickler in der Lage sind, mehr und mehr Komponenten in eine vorgegebene Fläche eines Halbleiterchips zu integrieren.
  • Verbesserungen im Design von integrierten Schaltungen sind im Wesentlichen zweidimensional (2D); d.h., dass sich Verbesserungen hauptsächlich auf das Layout der Schaltung auf der Oberfläche eines Halbleiterchips beziehen. Da jedoch Vorrichtungsmerkmale fortwährend aggressiv zu skalieren sind und mehr Halbleiterkomponenten auf der Oberfläche eines einzigen Chips angeordnet werden, nimmt die erforderliche Anzahl elektrischer Verbindungen, die für die Funktionalität einer Schaltung notwendig sind, drastisch zu, was zu einem zunehmend komplexen und dicht gepackten Gesamtlayout führt. Obwohl weiterhin Verbesserungen in Photolithografieprozessen zu bedeutenden Zunahmen von Integrationsdichten in 2D-Schaltungsentwürfen führten, erreicht eine einfache Verkleinerung einer Merkmalsgröße schnell die Grenzen von dem, was gegenwärtig in nur zwei Dimensionen erreicht werden kann.
  • Da die Anzahl elektronischer Vorrichtungen auf einzelnen Chips schnell zunimmt, werden dreidimensionale (3D) integrierte Schaltungslayouts, wie z.B. gestapelte Chipdesigns, für bestimmte Halbleitervorrichtungen oder Schaltungen in Betracht gezogen, zum Teil um mit 2D-Layouts einhergehende Beschränkungen von Merkmalsgrößen und Dichten zu bewältigen. In einem drei-dimensionalen integrierten Design können zwei oder mehr Halbleiter-Dies zusammen gebondet und elektrische Verbindungen zwischen den Dies gebildet werden.
  • In verschiedenen elektronischen Schaltungen werden Schaltungselemente, wie z.B. Kondensatoren, Induktivitäten, Transformatoren usw., gemeinhin eingesetzt. Eine Induktivität oder ein Transformator ist typischerweise eine diskrete Vorrichtung, die in einer elektronischen Schaltung über eine Verbindung mit z.B. einem Motherboard der elektronischen Schaltung separat hergestellt und integriert wird. Bestehende Designs entsprechender Schaltungselemente können nicht einfach in die Integration drei-dimensionaler Schaltungslayouts übertragen werden.
  • Aus Dokument US 2013 / 0 319 736 A1 ist eine mehrschichtige elektronische Trägerstruktur mit mindestens einem Paar von benachbarten Strukturschichten bekannt, die sich in einer XY-Ebene erstrecken und durch eine Durchkontaktierungsschicht getrennt sind. Dabei umfasst die Durchkontaktierungsschicht ein dielektrisches Material, das zwischen den zwei benachbarten Strukturschichten angeordnet ist, und mindestens einen nicht-zylindrischen Durchkontaktierungsstift durch das dielektrische Material, der das Paar benachbarter Strukturschichten in einer Z-Richtung senkrecht zur XY-Ebene verbindet. Der mindestens eine nicht-zylindrische Durchkontaktierungsstift weist in der XY-Ebene eine lange Abmessung aufweist, die mindestens dreimal so lang wie eine kurze Abmessung in der XY-Ebene ist.
  • Dokument US 6 153 525 A offenbart ein Verfahren zum Bilden eines gehärteten, global planarisierten, polymeren dielektrischen Dünnfilms auf einem Halbleitersubstrat, umfassend die Schritte (a) eines Abscheidens einer polymeren, dielektrischen Filmzusammensetzung auf einer Oberfläche eines Halbleitersubstrats, wobei die polymere, dielektrische Filmzusammensetzung ein Material ausgewählt aus der Gruppe bestehend aus Silikaten, Phosphorsilikaten, Siloxanen, Silsesquioxan, Polyarylenethern, vernetzten Polyarylenethern, fluorierten Polyarylenethern, Benzocyclobuten, Polyarylenethern und Mischungen davon umfasst, (b) eines teilweisen Härtens des abgeschiedenen Films, (c) eines Durchführens eines chemisch-mechanischen Polierschritts an dem teilweise gehärteten dielektrischen Film, bis der dielektrische Film im wesentlichen planarisiert ist, und (d) eines Unterziehen des polierten Films einem zusätzlichen Härtungsschritt.
  • Kurze Zusammenfassung
  • Durch die Bereitstellung eines Verfahrens zur Bildung eines Schaltungselements über einem Substrat gemäß dem unabhängigen Anspruch 1 werden die Nachteile des Stands der Technik ausgeräumt und zusätzliche Vorteile bereitgestellt. Weitere vorteilhaftere Ausgestaltungen sind in den abhängigen Ansprüchen 2 bis 20 definiert.
  • Figurenliste
  • Ein oder mehrere Aspekte der vorliegenden Erfindung werden in der folgenden detaillierten Beschreibung zusammen mit den beiliegenden Figuren beschrieben, in welchen:
    • 1A eine Ausführungsform eines Multischichtschaltungselements darstellt, das durch einen Herstellungsprozess gemäß einem oder mehreren Aspekten der vorliegenden Erfindung gebildet wird;
    • 1B eine Querschnittansicht des Multischichtschaltungselements aus 1A entlang einer Linie 1B-1B davon gemäß einem oder mehreren Aspekten der vorliegenden Erfindung darstellt;
    • 1C eine Querschnittansicht des Multischichtschaltungselements aus 1B entlang der Linie 1C-1C davon gemäß einem oder mehreren Aspekten der Erfindung darstellt;
    • 2A-2W eine Ausführungsform eines Prozesses auf Wafer-Ebene zur Herstellung einer Mehrzahl von Multischichtschaltungselementen gemäß einem oder mehreren Aspekten der Erfindung darstellt; und
    • 3 eine Übersicht über eine Verarbeitung darstellt, die auf Wafer-Ebene zur Herstellung von Vollsubstrat-Multischichtschaltungselementen gemäß einem oder mehreren Aspekten der vorliegenden Erfindung eingesetzt werden kann.
  • Detaillierte Beschreibung
  • Die Figuren sind für ein leichteres Verständnis nicht maßstabsgetreu. Gleiche Bezugszeichen, die über verschiedene Figuren hinweg verwendet werden, bezeichnen gleiche oder ähnliche Komponenten.
  • Nachstehend werden Batch-Prozesse auf Wafer-Ebene offenbart, die zur Herstellung einer großen Anzahl von diskreten Schaltungselementen eingesetzt werden können, wie z.B. von induktiven Schaltungselementen, einschließlich Induktivitäten oder Transformatoren. Der hierin verwendete Ausdruck „auf Wafer-Ebene“ soll sich auf die Herstellung einer Mehrzahl von Schaltungselementen über einem Substrat beziehen, wie z.B. über einer oberen Oberfläche eines Halbleiter-Wafers oder eines anderen Wafers, der für die Herstellung von integrierten Schaltungen verwendet wird. Alternativ kann ‚auf Wafer-Ebene‘ als auf einem Paneel angesehen werden, das z.B. in der Solarindustrie bei der Herstellung einer Anordnung von Solarzellen verwendet wird. Andere Anwendungen des hierin offenbarten Herstellungsprozesses gehen aus der Beschreibung hervor. Es wird auch angemerkt, dass für eine Komponente ein gewünschter Formfaktor eingehalten werden kann, wie z.B. ein JEDEC Quad-Flat-No-Lead (QFN) -Footprint für die Oberflächenbefestigungskompatibilität, um die Integrierung des Dies von wenigstens einem Schaltungselement in eine Vielzahl von 2-D- und 3-D-Packungen zu vereinfachen.
  • Die 1A bis 1C stellen eine Ausführungsform eines Schaltungselements dar, das allgemein mit dem Bezugszeichen 100 bezeichnet wird, und gemäß dem hierin offenbarten Prozess herzustellen ist.
  • Es wird auf die 1A bis 1C zusammen Bezug genommen. Das Schaltungselement 100 umfasst ein Substrat 101, wie z.B. ein Halbleitersubstrat oder ein anderes Wafer-Substrat, oder ist darauf angeordnet, und umfasst gemäß der dargestellten Ausführungsform einen unteren leitfähigen Bereich 110, einen leitfähigen Durchkontaktierungsbereich 120 und einen oberen leitfähigen Bereich 130, der darstellungsgemäß zur Bildung einer über dem Substrat 101 angeordneten Multischichtstruktur 102 kontaktiert und elektrisch verbunden wird. Den unteren leitfähigen Bereich 110, den leitfähigen Durchkontaktierungsbereich 120 und den oberen leitfähigen Bereich 130 des Schaltungselements 100 umgibt ein dielektrisches Material, wie z.B. ein dielektrisches Polymer 105. Das Schaltungselement 100 stellt gemäß der dargestellten Konfiguration eine Ausführungsform eines Transformators dar und es wird eine dünne magnetische Materialschicht 115 bereitgestellt, die innerhalb eines Bereichs angeordnet ist, der zum Teil durch den leitfähigen Durchkontaktierungsbereich 120 des Schaltungselements 100 festgelegt wird.
  • In der dargestellten Transformatorkonfiguration werden zwei Spulen in der Multischichtstruktur 102 definiert, in die die magnetische Materialschicht 115 wenigstens teilweise eingehaust ist. Der untere leitfähige Bereich 110 ist insbesondere als eine erste Mehrzahl von parallelen Leitungen aufweisend dargestellt, die in einer ersten Richtung orientiert sind, und der obere leitfähige Bereich 130 umfasst eine zweite Mehrzahl von parallelen Leitungen, die in einer zweiten Richtung orientiert sind, die bezüglich der ersten Richtung versetzt ist. Die leitfähigen Kontakte 111, 131, die (z.B.) gleichzeitig mit den oberen leitfähigen Bereichen 130 gebildet werden, sind (in dem dargestellten Beispiel) mit verschiedenen leitfähigen Durchkontaktierungen 120 an gegenüberliegenden Enden der Struktur elektrisch verbunden. Diese leitfähigen Durchkontaktierungen stehen mit entsprechenden unterschiedlichen Leitungen des unteren leitfähigen Bereichs 110 in elektrischem Kontakt.
  • Gemäß einem speziellen Beispiel kann das Substrat 101 eine Dicke von ca. 500 bis 600 µm aufweisen und eine Multischichtstruktur 102 kann in einem Beispiel eine Dicke von ca. 70 µm aufweisen, wovon der untere leitfähige Bereich 110 ca. 20 µm dick sein kann, die leitfähigen Durchkontaktierungsbereiche 120 ca. 30 µm dick sein können und der obere leitfähige Bereich 130 ca. 20 µm dick sein kann. In einem Fall kann die magnetische Materialschicht 115 ca. 2 µm dick sein. Es wird angemerkt, dass diese Dickenzahlen lediglich als Beispiele bereitgestellt werden. Es wird weiter angemerkt, dass das Substrat 101 gemäß einer Ausführungsform ein Halbleitersubstrat sein kann, wie z.B. ein Silizium-Substrat oder ein Silizium aufweisendes Substrat, und dass die leitfähigen Bereiche des Schaltungselements 100 aus einem Metall oder einer Metalllegierung hergestellt sein können, z.B. Kupfer, welches unter Verwendung eines geeigneten Prozesses abgeschieden sein kann, wie z.B. durch einen galvanischen Prozess.
  • Es wird angemerkt, dass das Schaltungselement 100 aus den 1A bis 1C hierin lediglich beispielhaft dargestellt wird und das andere Schaltungselemente und insbesondere andere induktive Schaltungselemente, wie z.B. andere Induktor- oder Transformatorelemente, unter Verwendung der hierin offenbarten Verarbeitung hergestellt werden können. In einer Ausführungsform kann ein induktives Ein-Spulen-Schaltungselement in einer Multischichtstruktur hergestellt oder es können mehrere Spulen gebildet werden, wie in der Ausführungsform der 1A bis 1C dargestellt ist.
  • Die 2A bis 2W stellen eine Ausführungsform eines Schaltungselementherstellungsprozesses gemäß einem oder mehreren Aspekten der vorliegenden Erfindung dar. In diesen Figuren ist eine endseitige Ansicht des hergestellten Schaltungselements (der Schaltungselemente) dargestellt, was hinsichtlich der beispielhaft in 1B dargestellten Querschnittansicht mit einer Drehung um 90° vergleichbar wäre.
  • Mit Bezug auf 2A wird eine Struktur dargestellt, die ein Substrat 101 aufweist, über welchem eine dünne Dielektrikumsschicht 200 angeordnet wurde. Das Substrat 101 kann ein beliebiges Trägermaterial sein, über dem Schaltungselemente gebildet werden können, wie hierin beschrieben wird. Es kann eine Mehrzahl von aktiven und/oder passiven Schaltungselementen, wie z.B. Transistoren, Kondensatoren, Widerstände, Induktoren und dergleichen, über dem Substrat 101 gebildet oder innerhalb des Substrats 101 integriert werden, wobei in diesem Fall das Substrat 101 eine Vorrichtungsschicht einer integrierten Schaltung umfassen kann. Abhängig von einer insgesamten Designstrategie kann das Substrat 101 ein Halbleiter-Wafer, wie z.B. ein Silizium-Vollsubstrat-Wafer sein, wobei das Substrat 101 gemäß anderen Ausführungsformen als eine einkristalline Silizium-, polykristalline Silizium-, amorphe Silizium-, Silizium-aufnichts (SON)-, Silizium auf Isolator (SOI)- oder Silizium-auf-einem-Austauschisolator (SRI) - Architektur oder dergleichen gebildet sein kann, wie hieraus hervorgeht. Das Substrat kann andere geeignete elementare Halbleiter umfassen, wie z.B. Germanium (Ge) in einem Kristall oder eine Halbleiterzusammensetzung, wie z.B. Silizium-Kohlenstoff (SiC), Gallilum-Arsenid (GaAs), Gallium-Phosphor (GaP), Indium-Phosphr (InP), Indium-Arsenid (InAs) und/oder Indium-Antimon (InSb) oder Kombinationen davon; oder eine Halbleiterverbindung einschließlich GaAsP, AlInAs, GaInAs, GaInP oder GaInAsP oder Kombinationen davon. In anderen Ausführungsformen kann das Substrat 101, abhängig von der gewünschten herzustellenden Struktur, andere Materialien umfassen oder aus anderen Materialien gebildet sein, wie z.B. aus einem Glas- oder Keramikmaterial. In einer speziellen Ausführungsform kann das Substrat 101 eine Dicke von ca. 500 bis 700 µm aufweisen.
  • Die dünne Dielektrikumsschicht 200 kann unter Verwendung eines geeigneten herkömmlichen Abscheidungsprozesses aus einer Gasphase abgeschieden werden, wie z.B. in einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), einer Atomlagenabscheidung (ALD) oder aus einer flüssigen Phase unter Verwendung eines Aufschleuderabscheidungsprozesses. Die Dielektrikumsschicht 200 kann in einem Beispiel aus Siliziumoxid (SiO2), Siliziumnitrid (SiN) oder Si3N4 usw. hergestellt sein oder dieses umfassen. Als ein spezielles Beispiel kann die Dielektrikumsschicht eine Dicke von ca. 1 µm aufweisen und wenigstens zum Teil zur elektrischen Isolierung des Multischichtschaltungselements (der Multischichtschaltungselemente), die aus dem Substrat 101 herzustellen sind, bereitgestellt werden.
  • In 2B wurde eine galvanische Saatschicht (Saatschichten) 201 über der Struktur unter Verwendung von z.B. einem physikalischen Gasphasenabscheidungs (PVD) -Prozess abgeschieden. In einem Beispiel kann (können) die galvanische Saatschicht(en) 201 ein Titanium- oder Titanium-Wolfram (TiW) -Haftmaterial oder eine entsprechende Schicht und ein Kupfersaatmaterial oder -schicht zur Vereinfachung der Stromverteilung während eines nachfolgenden Galvanisierprozesses umfassen, der im Herstellungsprozess verwendet wird. Die galvanische Saatschicht(en) 201 kann (können) z.B. eine Dicke von ca. 1 bis 2 µm aufweisen.
  • Gemäß der Darstellung in 2C wird eine strukturierte Lackmaskenschicht 203 mit einer oder mehreren Öffnungen 204 darin gebildet, innerhalb denen untere leitfähige Bereiche des Schaltungselements zu galvanisieren sind. Die strukturierte Lackmaskenschicht 203 kann aus einer Schicht aus einem lichtempfindlichen Material sein oder eine Schicht aus einem lichtempfindlichen Material umfassen, wie z.B. ein Fotolackmaterial. Die Dicke dieses Materials kann abhängig von der Anwendung variieren. In einer Ausführungsform wird die Dicke der strukturierten Lackmaskenschicht 203 derart ausgewählt, dass sie größer ist als die gewünschte Höhe der unteren leitfähigen Bereiche der Schaltungselemente, die durch die Galvanisierung über der (den) galvanischen Saatschicht(en) 201 zu bilden sind, die innerhalb der Öffnungen 204 freiliegt (freiliegen). Falls die gewünschte Dicke der zu bildenden unteren leitfähigen Bereiche z.B. ca. 20 µm aufweist, kann die Dicke der strukturierten Lackmaskenschicht 203 ca. 25 bis 30 µm betragen. Das Lackmaterial kann auf die Struktur aufgeschleudert und unter Verwendung herkömmlicher lithografischer Strukturierungs- und Ätzverarbeitungen strukturiert werden, um Bereiche der Lackmaterialschicht in einer beliebigen gewünschten Struktur zur Vereinfachung einer Bildung von unteren leitfähigen Bereichen der Schaltungselemente zu unterstützen.
  • Die unteren leitfähigen Bereiche können eine Mehrzahl von parallelen leitfähigen Kanälen aufweisen, wie mit Bezug auf die 1A bis 1C beschrieben wurde. Folglich kann die strukturierte Lackmaskenschicht 203 mit einer Mehrzahl von sich parallel erstreckenden Öffnungen oder Kanälen strukturiert werden, die die gewünschten entsprechenden Bereiche der darunterliegenden galvanischen Saatschicht(en) 201 freilegen.
  • Wie in 2D dargestellt, werden die unteren leitfähigen Bereiche 110 innerhalb der Lacköffnungen oder -kanäle durch die strukturierte Lackmaskenschicht 203 galvanisiert. Die unteren leitfähigen Bereiche 110 können z.B. aus galvanischem Kupfer- und/oder einer Kupferverbindung gebildet sein und können, falls gewünscht, nach ihrer Bildung einem Wärmebehandlungsprozess ausgesetzt werden, um ein Kornwachstum und eine Stabilisierung der Kupferfilmeigenschaften zu unterstützen. Der galvanische Prozess kann unterbrochen werden, da das die unteren leitfähigen Bereiche 110 bildende galvanische Kupfer oder die die unteren leitfähigen Bereiche 110 bildende Kupferverbindung unterhalb der oberseitigen Oberfläche der strukturierten Lackmaskenschicht 203 angeordnet ist. Demzufolge wird, wie vorangehend angemerkt wurde, die Dicke der strukturierten Lackmaskenschicht 203 in einer Ausführungsform mit Bezug auf die gewünschte Dicke der unteren leitfähigen Bereiche 110 ausgewählt. Gemäß einem Beispiel kann die Dicke der unteren leitfähigen Bereiche 110 ca. 20 µm betragen und die unteren leitfähigen Bereiche können jeweils mit einer Vielzahl von parallelen leitfähigen Kanälen gebildet werden, um z.B. die Bildung eines Schaltungselements zu vereinfachen, wie in den 1A bis 1C dargestellt ist.
  • Es wird ein Nass- oder Trockenlackablöseprozess eingesetzt, um die strukturierte Lackmaskenschicht zu entfernen, wobei die in 2E dargestellte Struktur verbleibt, nachdem ein Ätzen der Saatschicht durchgeführt werden kann, um die galvanische Saatschicht (galvanischen Saatschichten) 201 zu entfernen, wobei die unteren leitfähigen Bereiche 110 oder die leitfähigen Kanäle des Schaltungselements verbleiben, die über dem Substrat 101 angeordnet sind, wie in 2F dargestellt ist. Die Entfernung der Saatschicht kann einen Nassätzprozess zur Entfernung der Kupfersaatschicht und abhängig davon, ob Titan (Ti) oder Titan-Wolfram (TiW) verwendet wird, entweder ein Nass- oder Trockenätzen der Haftschicht aufweisen.
  • 2G stellt die Struktur aus 2F dar, nachdem ein dielektrisches Material, wie z.B. ein dielektrisches Polymermaterial 105, bereitgestellt wurde, das wenigstens teilweise die unteren leitfähigen Bereiche 110 des Schaltungselements umgibt und überlagert. Es wird angemerkt, dass das hierin verwendete dielektrische Polymermaterial ein beliebiges dielektrisches Polymermaterial sein kann, wie z.B. ein Polyimidharz, ein Epoxidharz, ein Polyacrylharz, ein Phenolharz, ein Polyamidharz, PBO oder Benzozyklobuten (BCB). Gemäß einem speziellen Beispiel kann das dielektrische Polymermaterial 105 das CA-60001B dielektrische Polymermaterial sein, das durch Hitachi Corporation aus Tokio, Japan, angeboten wird. Die Struktur wird mit einem dielektrischen Polymermaterial 105 beschichtet und z.B. unter Verwendung eines Niedertemperaturausheizens weich gebacken, um das dielektrische Polymermaterial teilweise auszuhärten. Gemäß einem speziellen Beispiel kann dieser Weichbackprozess ein Aussetzen der Struktur mit dem Polymermaterial einer Temperatur von ca. 100 bis 110° Celsius für ca. 3 min umfassen. In dieser Phase kann die oberseitige Oberfläche des dielektrischen Polymermaterials 105 uneben sein, z.B. leichte Wellen entlang der Oberfläche aufweisen. Die Dicke des dielektrischen Polymermaterials ist relativ dick, wobei es genügt, um die unteren leitfähigen Bereiche 110 zu bedecken.
  • Es wird auf 2H Bezug genommen. Zur Einebnung des teilweise ausgehärteten dielektrischen Polymermaterials 105 wird ein Polierprozess, wie z.B. ein chemisch-mechanischer Polierprozess, eingesetzt. Dieser Einebnungsprozess kann auch die oberseitigen Oberflächen der unteren leitfähigen Bereiche 110 einebnen. In einer Ausführungsform kann das Polieren z.B. die oberseitigen Oberflächen der Kupferleiter der unteren leitfähigen Bereiche einebnen. In einer Ausführungsform kann das chemisch-mechanische Polieren unter Verwendung einer Standard-Kupferschlämme durchgeführt werden. Nach dem Polieren kann ein letztes Ausheizen oder eine letzte Wärmebehandlung des dielektrischen Polymermaterials durchgeführt werden, um das Material für nachfolgende Verarbeitungen zu härten. Gemäß einem speziellen Beispiel kann der finale Ausheizprozess ein Aussetzen der Struktur mit dem teilweise gehärteten dielektrischen Polymermaterials einer Temperatur von ca. 375° Celsius für ca. 4 Stunden umfassen. Falls gewünscht kann eine Plasmareinigung eingesetzt werden, um einen beliebigen ausgehärteten Rückstand der Kupferoberflächen zu entfernen. Es wird angemerkt, dass die oben genannten Weichback- und finalen Ausheiztemperaturen und -dauern lediglich beispielhaft angegeben sind und dass Änderungen in diesem Beispiel denkbar sind, ohne vom Rahmen der Erfindung abzuweichen.
  • Über der Struktur kann gemäß der Darstellung in 2I eine dielektrische Materialschicht 210 angeordnet werden und es kann über der dielektrischen Materialschicht 210 eine magnetische Materialschicht 115 gesputtered werden. Zur Abscheidung der dielektrischen Materialschicht 210 mit einer gewünschten Dicke, wie z.B. ca. 1 µm (in einem Beispiel), kann, lediglich zur Veranschaulichung, gemäß einem Beispiel ein Standard-Abscheidungsprozess eingesetzt werden, nachdem die magnetische Materialschicht 115 bis zu einer Dicke von ca. 2 µm aufgesputtered wurde. In einer Ausführungsform kann die dielektrischen Materialschicht 210 eine Siliziumoxid (SiOx) oder Siliziumnitrid (SiN) -Materialschicht sein und die magnetische Materialschicht 115 kann z.B. ein Material auf der Basis von Nickel sein, wie z.B. NiFe, CoNiFeB, CoNbZr. Alternativ kann, abhängig von dem besonderen verwendeten magnetischen Material, die magnetische Materialschicht aus CoTaZr gebildet und unter Verwendung einer physikalischen Gasphasenabscheidung (PVD) oder eines galvanischen Prozesses gebildet werden. Als Nächstes werden strukturierte Lackmasken 211 unter Verwendung herkömmlicher Lackabscheidungs- und Strukturierungstechniken gebildet. Die strukturierten Lackmasken 211 werden dort konfiguriert und angeordnet, wo sie gewünscht sind, um die magnetische Materialschicht 115 zum Einbau in die bestehenden Schaltungselemente zu erhalten, die herzustellen sind.
  • Wie in 2K dargestellt ist, werden die magnetische Materialschicht 115 und die dielektrische Materialschicht 210 außerhalb der strukturierten Lackmasken 211 geätzt. Dies kann in einer Ausführungsform über ein zeitgesteuertes Nassätzen der magnetischen Materialschicht 115 und der dielektrischen Materialschicht 210 erreicht werden. Nach dem Ätzen werden die strukturierten Lackmasken 211 z.B. durch einen konventionellen Nass- oder Trockenlackstripprozess entfernt, wobei die Struktur aus 2L verbleibt.
  • Mit Bezug auf 2M wird eine galvanische Saatschicht 220 über der Struktur abgeschieden. Die Saatschicht kann z.B. unter Verwendung einer physikalischen Gasphasenabscheidungs (PVD) -Verarbeitung abgeschieden werden und kann ein Titan- oder Titan-Wolfram-Haftmaterial oder eine Titan- oder Titan-Wolfram-Haftschicht und ein Kupfersaatmaterial oder eine Kupfersaatschicht für die Stromverabreichung während des Galvanisierprozesses umfassen. Als Teil dieses Prozesses ist eine Bedeckung von Seitenwänden der magnetischen Material 115 nicht notwendig, da die leitfähigen Durchkontaktierungsbereiche der zu galvanisierenden Schaltungselemente bezüglich der magnetischen Materialschichten 115 versetzt sind.
  • Wie in 2N dargestellt, wird eine strukturierte Lackmaskenschicht 221 mit Durchkontaktierungsöffnungen 222 an den gewünschten Stellen über den unteren leitfähigen Bereichen 110 der Schaltungselemente gebildet, um eine Bildung der leitfähigen Durchkontaktierungsbereiche der Schaltungselemente im elektrischen Kontakt mit den unteren leitfähigen Bereichen zu unterstützen. Der oben beschriebene Lackbeschichtungs- und Strukturierungsprozess kann mit einer dicken Beschichtung aus einem Lackmaterial, das auf die Struktur aufgeschleudert wird, eingesetzt und dann mit den gewünschten Durchkontaktierungsöffnungsverbindungsmerkmalen strukturiert werden. Es wird angemerkt, dass die Dicke der strukturierten Lackmaskenschicht 221 mit Bezug auf die gewünschte Höhe der zu glavanisierenden leitfähigen Durchkontaktierungen innerhalb der Öffnungen 222 ausgewählt wird, was bedeutet, dass die Dicke der strukturierten Lackmaskenschicht 221 in einer Ausführungsform größer ist als die gewünschte Höhe der leitfähigen Durchkontaktierungen, die innerhalb der Durchkontaktierungsöffnungen 222 zu bilden sind.
  • Wie in 20 dargestellt, wird ein Galvanisierprozess durchgeführt, um leitfähige Durchkontaktierungen 120 für die Durchkontaktierungsöffnungen der strukturierten Lackmaskenschicht 221 bereitzustellen. In einer Umsetzung können die leitfähigen Durchkontaktierungsbereiche 120 als Kupfersäulen gebildet werden, die für die sich in der Herstellung befindende spezielle Schaltungselementkonfiguration zu der gewünschten Höhe galvanisch hergestellt werden. Es wird wiederum angemerkt, dass die Höhe der leitfähigen Durchkontaktierungen 120 in der in 20 dargestellten Verarbeitungsstufe unter einer oberen Oberfläche der strukturierten Lackmaskenschicht 221 angeordnet sein kann.
  • Nach Bildung der leitfähigen Durchkontaktierungsbereiche 120 wird die Lackmaskenschicht mittels eines Nass- oder Trockenlackätzens entfernt, um die Struktur aus 2P zu erhalten, nachdem die Saatschicht 220 geätzt wurde, wie oben beschrieben ist. Ein Ätzen der Saatschicht wird derart ausgewählt, dass es mit der magnetischen Materialschicht kompatibel ist, der es ausgesetzt ist, also, diese nicht beschädigt. Die sich ergebende Struktur ist in 2Q dargestellt.
  • Über der Struktur kann eine weitere nicht-ausgehärtete dielektrische Polymermaterialschicht, die hierin als eine obere dielektrische Polymermaterialschicht 105' bezeichnet wird, bereitgestellt werden, wie in 2R dargestellt ist, so dass sie die leitfähigen Durchkontaktierungsbereiche 120, die sich z.B. von den unteren leitfähigen Bereichen 110 der Struktur erstrecken, umgeben, und wenigstens teilweise überlagern. Dieses obere dielektrische Polymermaterial ist in einer Ausführungsform das gleiche Material, das über den unteren leitfähigen Bereichen 110 eingesetzt wird. Das obere dielektrische Polymermaterial wird durch einen Weichback- oder Niedertemperatur-Ausheizprozess teilweise ausgehärtet, wie vorangehend beschrieben ist, und dann z.B. durch einen chemisch-mechanischen Polierprozess zur Einebnung der oberen Oberfläche des teilweise ausgehärteten oberen dielektrisches Polymers 105' poliert. Das Polieren legt auch die oberen Oberflächen der leitfähigen Durchkontaktierungsbereiche 120 frei und ebnet, falls gewünscht, zur gleichen Zeit die oberen Oberflächen der leitfähigen Durchkontaktierungen ein.
  • Nach dem Polieren kann eine finale Aushärt- oder Wärmebehandlung des dielektrischen Polymermaterials durchgeführt werden, um das Material für die weitere Verarbeitung auszuhärten. Die eingeebnete obere Oberfläche der in 2S dargestellten Struktur bildet die Basis für die oberen leitfähigen Bereiche der herzustellenden Schaltungselemente. Durch Wiederholen der Prozesse aus den Fig. 2A-2F können die oberen leitfähigen Bereiche 130 gebildet werden, wie in 2T dargestellt ist. Die oberen leitfähigen Bereiche 130 können in ähnlicher Weise verschiedene leitfähige Kanäle umfassen, die bezüglich den unteren leitfähigen Bereichen und den leitfähigen Durchkontaktierungsbereichen konfiguriert und angeordnet sind, um wenigstens eine Spule der Schaltungselemente elektrisch zu verbinden und zu definieren. Gemäß dem oben beschriebenen Beispiel der 1A-1C ist eine Ausführungsform dieser Struktur dargestellt. In der Querschnittsansicht aus 2T erstrecken sich die oberen leitfähigen Bereiche 130 auch nach außen, um die leitfähigen Kontakte festzulegen, die sich mit den gewünschten leitfähigen Durchkontaktierungen 120 in speziellen Spulenkonfigurationen elektrisch verbinden, wie z.B. die in den 1A-1C dargestellte Transformator-Konfiguration. Nach einer weiteren Beschichtung mit und einer Strukturierung von z.B. dem gleichen dielektrischen Polymermaterial 105, zusammen mit einem finalen Aushärten des strukturierten dielektrischen Polymermaterials über der Struktur, wie in der 2U dargestellt ist, verbleiben freiliegende Bondpads oder Kontaktpads 230. In einer Ausführungsform kann eine Standard-Fotoverarbeitung verwendet werden, um die Bondpads oder Kontaktpads festzulegen, wobei die sich ergebenden Induktor- oder Transformatorspulen in 2U als in das dielektrische Polymermaterial voll eingehaust darstellen.
  • Gemäß der Darstellung in 2V kann das Substrat oder der Wafer zersägt werden, wobei die gewünschten Schaltungselementen 100' als diskrete Dies hergestellt werden. An dieser Fertigungsphase kann eine Standardzersägung durchgeführt werden. Abhängig von der Die-Größe kann der Wafer z.B. erst für die Verarbeitung in Viertel-Wafer aufgeteilt werden.
  • 2W stellt eine Ausführungsform einer finalen Packungsstruktur dar, wobei das überlagernde schützende dielektrische Polymermaterial nicht dargestellt ist. Die spezielle Spulenkonfiguration eines oberen leitfähigen Bereichs 130 ist lediglich beispielhaft dargestellt. Die Bondpad-Verbindungen 111, 131 zu den Spulen sind weiterhin lediglich beispielhaft. In dieser Ausführungsform werden Bondpad-Verbindungen 111 angenommen, um die entsprechenden leitfähigen Durchkontaktierungen (nicht dargestellt) der leitfähigen Durchkontaktierungsbereiche des Schaltungselements zu verbinden. Dieses Bondpad-Footprint kann einem Standard-Quad-Flat-No-Lead (QFN) -Entwurf folgen, wie z.B. entweder einem Vier- oder Sechspin-Entwurf. Falls ein Sechspin verwendet wird, können die Mittelpads 140 zur weiteren mechanischen Integrität für die Oberflächenbefestigung bereitgestellt werden, d.h., dass in einem entsprechenden Entwurf keine elektrische Verbindung zu Mittelpads 140 vorhanden sein kann.
  • Hierin werden Prozesse zur Herstellung eines Multischicht-Schaltungselements offenbart, wie z.B. zur Herstellung eines Multischicht-Induktors oder -Transformators, der über einem Substrat hergestellt wird. Es kann eine Vollsubstratverarbeitung auf Wafer-Ebene eingesetzt werden, um simultan eine große Anzahl von ähnlichen Schaltungselementen zu erzeugen. Mit Bezug auf 3 umfasst der Herstellungsprozess 300 z.B. ein Bilden von wenigstens einem leitfähigen Bereich des Multischichtschaltungselements über dem Substrat 310, ein Bereitstellen eines nicht ausgehärteten dielektrischen Polymermaterials, das den wenigstens einen leitfähigen Bereich des Multischicht-Schaltungselements 320 wenigstens teilweise umgibt und umlagert; ein teilweises Aushärten des dielektrischen Polymermaterials über dem wenigstens einen leitfähigen Bereich des Multischicht-Schaltungselements, um ein teilweise ausgehärtetes dielektrisches Polymermaterial 330 zu erhalten; ein Polieren des teilweise gehärteten dielektrischen Polymermaterials herunter auf den wenigstens einen leitfähigen Bereich des Multischicht-Schaltungselementes 340; und ein Abschließen des Aushärtens des teilweise ausgehärteten dielektrischen Polymermaterials und ein Bilden von wenigstens einem weiteren leitfähigen Bereich des Schaltungselements über und in elektrischem Kontakt mit wenigstens einem leitfähigen Bereich des Schaltungselements 350.
  • In einer Umsetzung umfasst der Prozess im Anschluss an das Polieren, ein Abschließen des Aushärtens des dielektrischen Polymermaterials, um ein gehärtetes dielektrisches Polymermaterial zu erhalten. Das gehärtete dielektrische Polymermaterial umgibt wenigstens teilweise den wenigstens einen leitfähigen Bereich des Schaltungselements und weist eine obere Oberfläche auf, die koplanar zu einer oberen Oberfläche des wenigstens einen leitfähigen Bereichs des Schaltungselements ist. Der Prozess kann ferner ein Abscheiden einer Dielektrikumsschicht über dem gehärteten dielektrischen Polymermaterial und ein Bereitstellen und Strukturieren einer magnetischen Materialschicht über der dielektrischen Materialschicht und über dem wenigstens einen leitfähigen Bereich des Schaltungselements vor einem Bilden des wenigstens einen anderen leitfähigen Bereichs des Schaltungselements umfassen. Dieser Prozess ist teilweise vorteilhaft, wo das Schaltungselement ein induktives Schaltungselement darstellt, z.B. einschließlich einem Induktor oder einen Transformator.
  • In einer Ausführungsform umfasst der wenigstens eine leitfähige Bereich einen unteren leitfähigen Bereich des Schaltungselements und das Polieren ebnet ferner eine obere Oberfläche des unteren leitfähigen Bereichs ein. Der wenigstens eine andere leitfähige Bereich des Schaltungselements kann einen leitfähigen Durchkontaktierungsbereich des Schaltungselements umfassen, der mit dem unteren leitfähigen Bereich physisch in Kontakt steht. In einer Umsetzung kann das Bilden des leitfähigen Durchkontaktierungsbereichs des Schaltungselements wenigstens zum Teil ein Bilden des leitfähigen Durchkontaktierungsbereichs durch ein selektives Galvanisieren innerhalb entsprechender Masken-Durchontaktierungsöffnungen über dem unteren leitfähigen Bereich des Schaltungselements umfassen. In einer weiteren Umsetzung kann nach dem Bilden des leitfähigen Durchkontaktierungsbereichs des Schaltungselements eine andere Schicht des nicht ausgehärteten dielektrischen Polymermaterials bereitgestellt werden, das wenigstens zum Teil den leitfähigen Durchkontaktierungsbereich des Schaltungselements umgibt und überlagert. Anschließend kann die andere Schicht aus dem nicht ausgehärteten dielektrischen Polymermaterial teilweise ausgehärtet werden, um ein teilweise ausgehärtetes oberes dielektrischen Polymermaterial zu erhalten. Der Prozess kann ferner ein Polieren des teilweise gehärteten oberen dielektrischen Polymermaterials auf den leitfähigen Durchkontaktierungsbereich des Schaltungselements umfassen, wobei das Polieren des teilweise gehärteten dielektrischen Polymermaterials ein Einebnen des oberen dielektrischen Polymermaterials und ein Freilegen oberer Oberflächen des leitfähigen Durchkontaktierungsbereichs des Schaltungselements umfasst, um ein Bilden des Schaltungselements zu unterstützen. Beispielsweise kann ein oberer leitfähiger Bereich des Schaltungselements über und im elektrischen Kontakt mit dem leitfähigen Durchkontaktierungsbereich bereitgestellt werden. In einer Umsetzung umfasst der untere leitfähige Bereich des Schaltungselements einen unteren leitfähigen Spulenbereich des Schaltungselements. Der obere leitfähige Bereich des Schaltungselements umfasst einen oberen leitfähigen Spulenbereich des Schaltungselements. Der untere leitfähige Spulenbereich, der leitfähige Durchkontaktierungsbereich und der obere leitfähige Spulenbereich des Schaltungselements bilden wenigstens teilweise wenigstens eine Spule. In einer Ausführungsform kann eine magnetische Materialschicht über dem unteren leitfähigen Spulenbereich angeordnet sein und die Spule (die Spulen) kann (können) sich um die magnetische Materialschicht herum erstrecken.
  • In einer Ausführungsform kann das Polieren ein chemisch-mechanisches Polieren des teilweise ausgehärteten dielektrischen Polymermaterials umfassen, um eine obere Oberfläche davon zu planarisieren und eine freiliegende obere Oberfläche des wenigstens einen leitfähigen Bereichs des Schaltungselements einzuebnen. Ein teilweises Aushärten des nicht ausgehärteten dielektrischen Polymermaterials kann ein Weichbacken oder Niedertemperaturausheizen des nicht ausgehärteten dielektrischen Polymermaterials umfassen, um das teilweise ausgehärtete dielektrische Polymermaterial zu erhalten. Ein Bilden des Schaltungselements kann vorteilhafterweise ein Bilden des Schaltungselements gemäß einem gewünschten Entwurf umfassen, wie z.B. einen Quad-Flat-N-Lead (QFN) -Entwurf.
  • Hierin wird eine einzigartige Lösung auf Wafer-Ebene zur Herstellung einer Mehrzahl von diskreten Schaltungselementen oder Dies bereitgestellt. Vorteilhafterweise werden ein dielektrisches Polymermaterial und ein Polymer-Polierprozess eingesetzt, um eine vollständige Einebnung von relativ dicken Filmen zu ermöglichen und nachfolgende Schichten des Schaltungselements erfolgreich aufzubauen, sowie spezielle Dimensionsanforderungen zu erfüllen. Der hierin dargestellte Prozess unterstützt Lösungen für Höchstskalierungen abhängig von den Gesamtanforderungen an das Schaltungselement, wie z.B. Anforderungen an die Induktivität eines Induktors oder Transformators. Zur Verbesserung der Induktivität von der wenigstens einen Spule des Schaltungselements kann eine magnetische Materialschicht oder ein magnetischer Materialstreifen eingebaut werden. Eine Verarbeitung auf Wafer-Ebene ermöglicht die Batch-Herstellung der diskreten Schaltungselemente auf großer Skala, was sich in niedrigere Herstellungskosten übersetzt. Es kann z.B. ein JEDEC-Standard-Footprint bereitgestellt werden, der kompatibel mit der Oberflächenbefestigung ist, um eine höhere der zweidimensionalen oder dreidimensionalen Integration des Schaltungselements in Packungen auf höherem Niveau zu unterstützen.
  • Die hierin verwendete Terminologie betrifft die Beschreibung spezieller Ausführungsformen und wird nicht zur Beschränkung der Erfindung vorgesehen. Die einzelnen Formen von „ein“, „eine“ und „der/die/das“ sollen auch die Mehrzahlformen umfassen, sofern dies im Kontext nicht klar anders angezeigt wird. Es wird ferner angemerkt, dass die Ausdrücke „umfassen“ (und jede Form von umfassen, wie z.B. „umfasst“ und „umfassen“), „haben“ (und jede Form von haben, wie z.B. „hat“ und „aufweisen“), „einschließlich“ (und jede Form von einschließen, wie z.B. „einschließt“ und „einschließen“) und „beinhalten“ (und jede Form von beinhalten, wie z.B. „beinhalten“ und „beinhaltend“) nicht beschränkende Verben sind. Demzufolge umfasst ein Verfahren oder eine Vorrichtung, die ein oder mehrere Schritte oder Elemente „umfasst“, „aufweist“, „einschließt“ oder „beinhaltet“, diese ein oder mehrere Schritte oder Elemente, ist jedoch nicht auf diese lediglich einen oder mehrere Schritte oder dieses eine oder mehrere Elemente beschränkt. In ähnlicher Weise besitzt ein Schritt eines Verfahrens oder ein Element einer Vorrichtung, der ein oder mehrere Merkmale „umfasst“, „aufweist“, „einschließt“ oder „beinhaltet“ dieses eine oder mehrere Merkmal, ist jedoch nicht auf dieses lediglich eine oder mehrere Merkmal beschränkt. Des Weiteren ist eine Vorrichtung oder Struktur, die in einer bestimmten Weise konfiguriert ist, wenigstens in dieser Weise konfiguriert, kann jedoch auch in Weisen konfiguriert sein, die nicht aufgelistet sind.

Claims (20)

  1. Verfahren, umfassend: Bilden eines Schaltungselements (100) über einem Substrat (101), wobei das Bilden umfasst: ein Bilden von wenigstens einem leitfähigen Bereich (110) des Schaltungselements (100) in wenigstens einer Schicht über dem Substrat (101); ein Bereitstellen eines nicht-ausgehärteten dielektrischen Polymermaterials (105), das den wenigstens einen leitfähigen Bereich (110) des Schaltungselements (100) wenigstens teilweise umgibt und überlagert; ein teilweises Aushärten des dielektrischen Polymermaterials (105), um ein teilweise ausgehärtetes dielektrisches Polymermaterial (105) zu erhalten; ein Polieren des teilweise ausgehärteten dielektrischen Polymermaterials (105) herunter auf den wenigstens einen leitfähigen Bereich (110) des Schaltungselements (100); ein Bereitstellen und Strukturieren einer magnetischen Materialschicht (115) über dem wenigstens einen leitfähigen Bereich (110) des Schaltungselements (100); und danach ein Bilden von wenigstens einem anderen leitfähigen Bereich (130) des Schaltungselements (100) über und im elektrischen Kontakt mit dem wenigstens einen leitfähigen Bereich (110) des Schaltungselements (100).
  2. Verfahren nach Anspruch 1, ferner umfassend ein vollständiges Aushärten des dielektrischen Polymermaterials (105) nach dem Polieren, um ein ausgehärtetes dielektrisches Polymermaterial (105) zu erhalten, wobei das ausgehärtete dielektrische Polymermaterial (105) wenigstens teilweise den wenigstens einen leitfähigen Bereich (110) des Schaltungselements (100) umgibt und eine obere Oberfläche aufweist, die koplanar zu einer oberen Oberfläche des wenigstens einen leitfähigen Bereichs (110) des Schaltungselements (100) ist.
  3. Verfahren nach Anspruch 2, ferner umfassend ein Abscheiden einer dielektrischen Materialschicht (210) über dem ausgehärteten dielektrischen Polymermaterial (105) vor dem Bereitstellen und Strukturieren der magnetischen Materialschicht (115).
  4. Verfahren nach Anspruch 1, wobei der wenigstens eine leitfähige Bereich (110) einen unteren leitfähigen Bereich des Schaltungselements (100) umfasst und wobei das Polieren ferner ein Einebnen einer oberen Oberfläche des unteren leitfähigen Bereichs umfasst.
  5. Verfahren nach Anspruch 4, wobei der wenigstens eine andere leitfähige Bereich (130) des Schaltungselements (100) einen leitfähigen Durchkontaktierungsbereich des Schaltungselements (100) umfasst, der mit dem unteren leitfähigen Bereich in Kontakt steht.
  6. Verfahren nach Anspruch 5, wobei das Schaltungselement (100) einen Multischicht-Induktor oder einen Multischicht-Transformator umfasst, wobei die magnetische Materialschicht (115) wenigstens teilweise innerhalb eines Bereichs verbleibt, der durch den leitfähigen Durchkontaktierungsbereich (120) des Schaltungselements (100) festgelegt wird.
  7. Verfahren nach Anspruch 5, wobei das Bilden des leitfähigen Durchkontaktierungsbereichs (120) des Schaltungselements (100) wenigstens teilweise ein Bilden des leitfähigen Durchkontaktierungsbereichs (120) durch Galvanisieren über dem unteren leitfähigen Bereich (110) des Schaltungselements (100) umfasst.
  8. Verfahren nach Anspruch 5, ferner umfassend ein Bereitstellen einer anderen Schicht aus dem nicht-ausgehärteten dielektrischen Polymermaterial (105') nach dem Bilden des leitfähigen Durchkontkatierungsbereichs (120) des Schaltungselements (100), wobei die andere Schicht aus nicht-ausgehärtetem dielektrischen Polymermaterial (105') wenigstens teilweise den leitfähigen Durchkontaktierungsbereich (120) des Schaltungselements (100) umgibt und überlagert, ein teilweises Aushärten der anderen Schicht aus dem nicht-ausgehärteten dielektrischen Polymermaterial (105') über dem leitfähigen Durchkontaktierungsbereich (120) des Schaltungselements (100), um ein teilweise ausgehärtetes oberes dielektrischen Polymermaterial (105') zu erhalten, und ein Polieren des teilweise ausgehärteten oberen dielektrischen Polymermaterials (105') herunter auf den leitfähigen Durchkontaktierungsbereich (120) des Schaltungselements (100), wobei das Polieren des teilweise ausgehärteten oberen dielektrischen Polymermaterials (105') das teilweise ausgehärtete obere dielektrische Polymermaterial (105') einebnet und obere Oberflächen des leitfähigen Durchkontaktierungsbereichs (120) des Schaltungselements (100) zur Unterstützung der Bildung des Schaltungselements (100) freilegt.
  9. Verfahren nach Anspruch 8, ferner umfassend ein Bereitstellen eines oberen leitfähigen Bereichs des anderen leitfähigen Bereichs (130) des Schaltungselements (100) über und im elektrischen Kontakt mit dem leitfähigen Durchkontaktierungsbereich (120) des Schaltungselements (100).
  10. Verfahren nach Anspruch 9, wobei der untere leitfähige Bereich (110) des Schaltungselements (100) einen unteren leitfähigen Spulenbereich des Schaltungselements (100) umfasst und der obere leitfähige Bereich (130) des Schaltungselements (100) einen oberen leitfähigen Spulenbereich des Schaltungselements (100) umfasst und wobei der untere leitfähige Spulenbereich (110), der leitfähige Durchkontaktierungsbereich (120) und der obere leitfähige Spulenbereich (130) des Schaltungselements (100) wenigstens teilweise wenigstens eine Spule bilden, die sich um die magnetische Materialschicht (115) über dem unteren leitfähigen Spulenbereich (110) des Schaltungselements (100) erstreckt.
  11. Verfahren nach Anspruch 1, wobei der wenigstens eine leitfähige Bereich (110) einen unteren leitfähigen Bereich des Schaltungselements (100) umfasst und das Bilden davon umfasst: ein Abscheiden einer dielektrischen Materialschicht (200) über dem Substrat (101); ein Abscheiden einer Saatschicht (201) über der dielektrischen Materialschicht (200) zur Unterstützung einer Galvanisierung; ein Beschichten eines Photolackmaterials (203) über der Saatschicht (201) und ein Strukturieren des Photolackmaterials (203), um darin mehrere Öffnungen (204) festzulegen; ein Galvanisieren innerhalb der mehreren Öffnungen (204), um einen unteren leitfähigen Spulenbereich (110) des Schaltungselements (100) festzulegen; und ein Entfernen des Photolackmaterials (203) und ein Ätzen der Saatschicht (201).
  12. Verfahren nach Anspruch 1, wobei der wenigstens eine leitfähige Bereich (110) einen unteren leitfähigen Bereich umfasst und ein leitfähiger Durchkontaktierungsbereich (120) des Schaltungselements (100) über und im elektrischen Kontakt mit dem unteren leitfähigen Bereich (110) davon angeordnet ist und wobei das nicht-ausgehärtete dielektrische Polymermaterial (105) wenigstens teilweise den leitfähigen Durchkontaktierungsbereich (120) des Schaltungselements (100) umgibt und überlagert und wobei das Polieren das teilweise ausgehärtete dielektrische Polymermaterial (105) einebnet und eine obere Oberfläche des leitfähigen Durchkontaktierungsbereichs (120) des Schaltungselements (100) freilegt, um die Bildung des wenigstens einen leitfähigen Bereichs (110) des Schaltungselements (100) im elektrischen Kontakt damit zu unterstützen.
  13. Verfahren nach Anspruch 12, wobei der wenigstens eine andere leitfähige Bereich (130) einen oberen leitfähigen Bereich des Schaltungselements (100) umfasst, der über und im elektrischen Kontakt mit dem leitfähigen Durchkontaktierungsbereich (120) des Schaltungselements (100) angeordnet ist.
  14. Verfahren nach Anspruch 13, wobei das Schaltungselement (100) einen Induktor oder einen Transformator umfasst, und der untere leitfähige Bereich (110), der leitfähige Durchkontaktierungsbereich (120) und der obere leitfähige Bereich (130) zusammen wenigstens eine Spule des Schaltungselements (100) festlegen.
  15. Verfahren nach Anspruch 14, wobei die magnetische Materialschicht (115) wenigstens teilweise innerhalb eines Bereichs angeordnet ist, der durch die wenigstens eine Spule des Schaltungselements (100) festgelegt wird.
  16. Verfahren nach Anspruch 1, wobei das Polieren ein chemisch-mechanisches Polieren des teilweise ausgehärteten dielektrischen Polymermaterials (105) zum Einebnen einer oberen Oberfläche davon umfasst und um eine freiliegende obere Oberfläche des wenigstens einen leitfähigen Bereichs (110) des Schaltungselements (100) einzuebnen.
  17. Verfahren nach Anspruch 1, wobei das teilweise Aushärten ein Ausheizen des nicht-ausgehärteten dielektrischen Polymermaterials (105) zum Erhalten des teilweise ausgehärteten dielektrischen Polymermaterials (105) umfasst und wobei das Polieren ein chemisch-mechanisches Polieren des teilweise ausgehärteten dielektrischen Polymermaterials (105) umfasst.
  18. Verfahren nach Anspruch 1, wobei das Substrat (101) ein Halbleiterwafer ist.
  19. Verfahren nach Anspruch 1, wobei das Schaltungselement (100) ein Multischicht-Induktor oder ein Multischicht-Transformator ist.
  20. Verfahren nach Anspruch 19, wobei das Bilden des Schaltungselements (100) ein Bilden des Schaltungselements (100) mit einem Quad-Flat-No-Lead-Entwurf und ein Zersägen des Substrats (101) zum Trennen des Schaltungselements (100) umfasst.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI619414B (zh) 2016-11-28 2018-03-21 欣興電子股份有限公司 電路板及其製造方法
TWI626869B (zh) * 2016-11-29 2018-06-11 欣興電子股份有限公司 電路板及其製造方法
CN108156757A (zh) * 2016-12-02 2018-06-12 欣兴电子股份有限公司 电路板及其制造方法
US10084032B2 (en) * 2017-01-13 2018-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method
US10748810B2 (en) * 2018-05-29 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing an integrated inductor with protections caps on conductive lines
US20210391527A1 (en) * 2018-09-26 2021-12-16 Single Buoy Moorings Inc. Electroactive polymer device and method for manufacturing such an electroactive polymer device
CN113053325B (zh) 2021-03-15 2022-09-13 京东方科技集团股份有限公司 一种光感模组以及显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153525A (en) 1997-03-13 2000-11-28 Alliedsignal Inc. Methods for chemical mechanical polish of organic polymer dielectric films
US20130319736A1 (en) 2012-05-29 2013-12-05 Dror Hurwitz Multilayer electronic structures with integral vias extending in in-plane direction

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4349609A (en) * 1979-06-21 1982-09-14 Fujitsu Limited Electronic device having multilayer wiring structure
US20020151164A1 (en) * 2001-04-12 2002-10-17 Jiang Hunt Hang Structure and method for depositing solder bumps on a wafer
US8575018B2 (en) * 2006-02-07 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump structure with multi-layer UBM around bump formation area
US8083570B2 (en) * 2008-10-17 2011-12-27 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Chemical mechanical polishing pad having sealed window
US7799602B2 (en) * 2008-12-10 2010-09-21 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die after forming a build-up interconnect structure
KR101675458B1 (ko) * 2010-07-27 2016-11-14 삼성전자 주식회사 산 확산을 이용하는 반도체 소자의 제조 방법
US8097490B1 (en) * 2010-08-27 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interconnect layer for stacked semiconductor die

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153525A (en) 1997-03-13 2000-11-28 Alliedsignal Inc. Methods for chemical mechanical polish of organic polymer dielectric films
US20130319736A1 (en) 2012-05-29 2013-12-05 Dror Hurwitz Multilayer electronic structures with integral vias extending in in-plane direction

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