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Die vorliegende Beschreibung betrifft das Gebiet der Hochfrequenz-(HF-)Transceiverschaltungen, insbesondere einen Detektor zum Detektieren eines eingerasteten Zustands und eines nicht eingerasteten Zustands eines Phasenregelkreises (PLL) sowie ein entsprechendes Verfahren.
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Hochfrequenz-(HF-)Transceiver können in einer Vielzahl von Anwendungen gefunden werden, insbesondere in den Gebieten der Drahtloskommunikation und der Radarsensoren. Im Automobilbereich besteht ein größer werdender Bedarf an Radarsensoren für sogenannte Abstandsregeltempomat-Systeme bzw. Systeme zur Automatischen Distanzregelung (ADR) („Adaptive Cruise Control”, ACC, oder „Radar Cruise Control”). Derartige Systeme können dazu verwendet werden, die Geschwindigkeit eines Automobils automatisch anzupassen, um eine sichere Distanz zu anderen, vorausfahrenden Automobilen beizubehalten.
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Moderne Radarsysteme verwenden hochintegrierte Hochfrequenzschaltungen, welche alle Kernfunktionen eines HF-Frontends eines Radar-Transceivers in einem einzigen Gehäuse (Package) vereinigen können (Single-Chip-Tranceiver). Solche HF-Frontends können unter anderem einen spannungsgesteuerten Oszillator (voltage-controlled oscillator, VCO), Leistungsverstärker (power amplifiers, PA), Mischer und Analog-Digital-Wandler (analog-to-digital converters, ADC) beinhalten. Jedoch müssen sich nicht alle diese Komponenten notwendigerweise in einem einzigen Chip-Gehäuse befinden. Beispielsweise können ADCs in einem separaten Chip integriert sein. Insbesondere in frequenzmodulierten Dauerstrichradarsystemen (frequency-modulated continuous-wave (FMCW-)Radarsysteme) wird der VCO üblicherweise in einem Phasenregelkreis (Phase-Locked-Loop, PLL) betrieben. Jedoch können PLLs auch in vielen anderen Applikationen verwendet werden.
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In Automobilen eingesetzte Radarapplikationen unterliegen verschiedenen Normen betreffend die Verkehrssicherheit, beispielsweise die Norm ISO 26262 betreffend die funktionale Sicherheit mit dem Titel „Road Vehicles – Functional Safety”. Um die funktionale Sicherheit von Radarsensoren sicherzustellen, ist es wichtig zu wissen, ob der aktuelle Zustand des Radarsensors eine zuverlässige Abstands- und Geschwindigkeitsmessung ermöglicht. Insbesondere kann eine Unterschätzung des wahren Abstandes zu einem vorausfahrenden Fahrzeug und dessen Geschwindigkeit gefährliche Verkehrssituationen verursachen.
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In einem Radarsystem ist der Betriebszustand (operating state) der in dem Radar-Transceiver verwendeten PLL ein kritischer Parameter. Für eine zuverlässige Messung sollte sich die PLL in einem „eingerasteten” Zustand (locked state) befinden. Das heißt, das PLL-Ausgangssignal ist in Phase mit einem (d. h. eingerastet in ein) Referenzsignal. Wenn die PLL sich in einem „nicht eingerasteten” Zustand (out-of-lock state) befindet, sind jegliche Messergebnisse unzuverlässig, und folglich kann es wichtig sein zu wissen, ob die PLL sich in einem eingerasteten Zustand (locked state) oder einem nicht eingerasteten Zustand (out-of-lock state) befindet. In der Publikation
US 6,794,944 B2 ist eine Lock-Detektorschaltung beschrieben, mit der eine Verbesserung der „Lock-Detektionszeit” und der „Unlock-Detektionszeit” erreichet werden soll. In der Publikation
US 2008/0116983 A1 ist ebenfalls eine PLL-Lock-Detektionsschaltung beschrieben, mit der ein sehr präzises Lock-Detektionssignal erzeugt werden soll. Die Lock-Detektionsschaltung detektiert, wenn die PLL eingerastet ist, wobei gleichzeitig eingerastete (locked) und nicht-eingerastete (unlocked) Zustände ausgewertet werden. Weitere Schaltungseinheiten (continuity detection units) detektieren, ob der eingerastete bzw. nicht eingerastete Zustand über mehrere Zyklen anhält und signalisieren einen eingerasteten/nicht eingerasteten Zustand an ein RS-Flip-Flop, das das Detektionsergebnis speichert.
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Es ist eine der vorliegenden Erfindung zugrunde liegende Aufgabe, einen Lock-/Out-of-Lock-Detektor zur Verfügung zu stellen, der zur Verbesserung der funktionalen Sicherheit eine schnelle Detektion eines nicht-eingerasteten Zustands bieten sollte sowie eine präzise Detektion des eingerasteten Zustands, was dem Schaltungsentwickler einen Zielkonflikt aufbürdet. Diese Aufgabe wird durch den Detektor gemäß Anspruch 1, ein Verfahren gemäß Anspruch 14 gelöst. Verschiedene Ausführungsbeispiele und Weiterentwicklungen sind durch die abhängigen Ansprüche abgedeckt.
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Es wird ein Detektor zum Detektieren eines eingerasteten Zustands (locked state) und eines nicht eingerasteten Zustands (out-of-lock state) eines Phasenregelkreises (PLL) beschrieben. Gemäß den hier beschriebenen Ausführungsbeispielen umfasst der Detektor eine Out-of-Lock-Detektorschaltung auf, welcher ein von dem PLL verwendetes Referenzsignal und ein Eingangssignal, welches ein PLL-Oszillatorsignal repräsentiert, zugeführt ist. Der Out-of-Lock-Detektor ist dazu ausgebildet, einen nicht eingerasteten Zustand des PLLs zu detektieren und ein Out-of-Lock-Signal zu erzeugen, welches anzeigt, ob ein nicht eingerasteter Zustand detektiert wird. Der Detektor umfasst des Weiteren eine Lock-Detektorschaltung, welcher das Referenzsignal und das Eingangssignal zugeführt ist und welche dazu ausgebildet ist, einen eingerasteten Zustand des PLLs zu detektieren und ein Lock-Signal zu erzeugen, welches anzeigt, ob ein eingerasteter Zustand detektiert wird. Einer Logikschaltung sind beide Signale, das Out-of-Lock-Signal und das Lock-Signal, zugeführt, und sie ist dazu ausgebildet, die beiden Signale zu kombinieren, um ein Ausgangssignal zu erhalten, welches anzeigt, ob der PLL sich ein einem eingerasteten Zustand oder einem nicht eingerasteten Zustand befindet. Die Lock-Detektorschaltung weist einen ersten Zähler auf, der dazu ausgebildet ist, die Zyklen des Eingangssignals während eines Zeitfensters zu zählen, wodurch ein Zählerstand bereitgestellt wird. Das Zeitfenster hat dabei eine Länge, die gleich einer vordefinierten Anzahl von Zyklen des Referenzsignals ist.
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Des Weiteren wird ein Verfahren zur Überwachung eines Phasenregelkreises beschrieben, wobei der Phasenregelkreis einen Frequenzteiler zum Bereitstellen eines Eingangssignals, das auf einem Oszillatorsignal basiert, aufweist. Gemäß einem Beispiel der vorliegenden Beschreibung umfasst das Verfahren das Ermitteln, ob Pulse des Eingangssignals und korrespondierende Pulse des Referenzsignals innerhalb eines Toleranzbereiches zusammenfallen (koinzidieren). Ein nicht eingerasteter Zustand des Phasenregelkreises wird signalisiert, wenn die korrespondierenden Pulse nicht zusammenfallen. Das Verfahren umfasst des Weiteren das zählen der Pulse des Eingangssignals innerhalb eines Zeitfensters. Ein eingerasteter Zustand wird signalisiert, wenn die gezählte Anzahl der Pulse innerhalb eines vordefinierten Intervalls liegt.
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Die Beschreibung lässt sich mit Blick auf die folgenden Abbildungen und Erläuterungen besser verstehen. Die in den Abbildungen dargestellten Komponenten sind nicht notwendigerweise maßstabsgetreu; vielmehr wird Wert darauf gelegt, die der Beschreibung zugrundeliegenden Prinzipien darzustellen. Des Weiteren bezeichnen in den Abbildungen gleiche Bezugszeichen korrespondierende Teile. Zu den Abbildungen:
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1 ist ein Blockdiagramm einer beispielhaften Implementierung eines Phasenregelkreises (PLL);
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2 ist ein Blockdiagramm, welches ein Beispiel eines Out-of-Lock-Detektors darstellt;
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3 beinhaltet eine Gruppe von Zeitdiagrammen (timing diagrams), welche die Betriebsweise des Out-of-Lock-Detektors aus 2 darstellen;
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4 ist ein Blockdiagram, das ein Beispiel eines Lock-Detektors darstellt;
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5 beinhaltet eine Gruppe von Zeitdiagrammen (timing diagrams), welche die Betriebsweise des Lock-Detektors aus 4 darstellen;
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6 illustriert wie der Out-of-Lock-Detektor aus 2 und der Lock-Detektor aus 4 kombiniert werden, um einen kombinierten Lock-/Out-of-Lock-Detektor zu erhalten;
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7 beinhaltet eine Gruppe von Zeitdiagrammen (timing diagrams), welche die Betriebsweise kombinierten Lock-/Out-of-Lock-Detektors aus 6 darstellen.
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1 zeigt als illustratives Beispiel, einen Phasenregelkreis (PLL) wie er üblicherweise z. B. in HF-Transceivern von FMCW-Radarsystemen verwendet wird. Jedoch können PLLs und andere hier beschriebene Schaltungsanordnungen auch in anderen HF-Applikationen eingesetzt werden. Der PLL umfasst einen spannungsgesteuerten Oszillator VCO (oder in digitalen Implementierungen einen numerisch gesteuerten Oszillator, kurz: NCO), der ein oszillierendes Ausgangssignal SVCO erzeugt mit einer als fVCO bezeichneten Frequenz, die gemäß einem Steuersignal SCTL eingestellt wird, das einem Steuereingang des Oszillators zugeführt wird. Das Oszillatorausgangssignal SVCO ist einem Frequenzteiler MMD zugeführt, der einen auswählbaren Teilerwert N (division ratio) hat (ein sogenannter Multi-Modulus-Teiler). Der Teilerwert ist abhängig von einem Auswahlsignal auswählbar, das einem Auswahleingang des Frequenzteilers MMD zugeführt ist. Abhängig von der Anwendung kann einer Fractional-N-Teiler verwendet werden. In diesem Fall kann der Teilerwert eine rationale Zahl sein.
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Das Teilerausgangssignal SDIV sowie ein Referenzsignal SREF, welches eine Frequenz fREF hat, sind einem Phasendetektor PD (auch Phasenkomparaktor genannt) zugeführt. abhängig von der Implementierung kann stattdessen ein Phasen-Frequenz-Detektor PFD eingesetzt werden. Phasendetektoren sowie Phasen-Frequenz-Detektoren werden häufig in dem Gebiet der PLLs verwendet. Das Referenzsignal SREF kann von einem Referenzoszillator bereitgestellt werden, welcher üblicherweise ein Kristalloszillator ist (jedoch nicht notwendigerweise sein muss), der hier mit XTAL bezeichnet ist. Das heißt, die Frequenz fREF kann durch die Resonanzfrequenz eines Quarz-Kristalloszillators festgelegt werden.
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Der Phasen-(Frequenz-)Detektor P(F)D beinhaltet üblicherweise eine Ladungspumpe an seinem Ausgang, welche (als Ausgangssignal) ein Fehlersignal erzeugt, welches mit SERR bezeichnet und mittels eines Schleifenfilters LF (loop filter) gefiltert wird, welcher die Bandbreite des Regelkreises bestimmt. Das Ausgangssignal des Schleifenfilters LF wird als Steuersignal SCTL verwendet, um die Frequenz fVCO und die Phase des Oszillatorausgangssignals SVCO anzupassen, womit der Regelkreis geschlossen wird. Der geschlossene Regelkreis stellt sicher, dass die Frequenz fVCO auf so einen Wert abgestimmt wird, dass die Phasen des Teilerausgangssignals SDIV und des Referenzsignals SREF übereinstimmen (d. h. in einer definierten und festen Relation zueinander stehen). Das heißt, das Teilerausgangssignal SDIV (und folglich auch das Oszillatorsignal SVCO) ist in das Referenzsignal SREF „eingerastet” (locked), und der PLL ist in einem „eingerasteten” Zustand (locked state). Das Oszillatorsignal SVCO ist auch das Ausgangssignal der PLL. Verschiedene Implementierungen von Phasen-(Frequenz-)Detektoren P(F)D mit Ladungspumpen sind als solche im Fachgebiet bekannt und werden daher hier nicht detaillierter erläutert.
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Wie zuvor erwähnt kann als Folge verschiedener Gründe, wie z. B. Rauschen, Jitter und andere Störungen, ein in einem eingerasteten Zustand arbeitender PLL aus dem eingerasteten Zustand herausfallen (fall out-of-lock, d. h. in einen nicht eingerasteten Zustand fallen). Wie oben erwähnt ist der Betriebszustand des PLL in vielen Applikationen ein kritischer Parameter, wie z. B. in zum Messen von Abständen und Geschwindigkeiten verwendeten Radar-Transceivern. Für eine zuverlässige Messung sollte sich der PLL in einem eingerasteten Zustand befinden. Das heißt, das PLL-Ausgangssignal SVCO ist in Phase mit dem (d. h. eingerastet in das) Referenzsignal SREF. Wenn der PLL in einem nicht eingerasteten Zustand (out-of-lock state) ist, ist jegliches Messergebnis unzuverlässig und muss wahrscheinlich verworfen werden. Um die funktionale Sicherheit des gesamten Systems zu verbessern, kann es wichtig sein zu wissen, ob sich der PLL in einem eingerasteten oder einen nicht eingerasteten Zustand befindet. Zu diesem Zweck kann ein PLL einen Lock-/Out-of-Lock-Detektor, der anzeigt (mittels Erzeugen eines geeigneten Ausgangssignals), ob der PLL sich in einem eingerasteten Zustand befindet oder nicht. im Allgemeinen können solche Lock-/Out-of-Lock-Detektoren auch als Teil des Phasendetektors PD angesehen werden. Gemäß den hier beschriebenen Ausführungsbeispielen sind Lock-Detektor und Out-of-Lock-Detektor getrennt, um eine schnelle Detektion des Herausfalles aus dem eingerasteten Zustand und eine präzise Detektion des eingerasteten Zustands zu ermöglichen. Die Ausgänge der separaten Lock- und Out-of-Lock-Detektoren können dann kombiniert werden, um ein Signal zu erzeugen, welches den Betriebszustand (eingerastet oder nicht eingerastet) des PLLs anzeigt.
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2 zeigt ein Beispiel eines Out-of-Lock-Detektors 2, welcher eine sehr schnelle Detektion eines nicht eingerasteten Zustands (out-of-lock state) ermöglicht. Dies ermöglicht eine sehr schnelle Reaktion, wenn der PLL aus dem eingerasteten Zustand herausfällt (falls out-of-lock). Wie erwähnt kann der Out-of-Lock-Detektor als Teil des Phasendetektors PD angesehen werden. Jedoch kann er auch separat von dem Phasendetektor implementiert werden. Der Out-of-Lock-Detektorschaltung 2 sind als Eingangssignale das Referenzsignal SREF des Kristalloszillators XTAL und das Frequenzteilerausgangssignal SDIV zugeführt. Die Out-of-Lock-Detektorschaltung 2 ist dazu ausgebildet, ein Signal SCMP zu erzeugen, welches eine logische Verknüpfung der beiden Eingangssignale SDIV und SDIV sein kann. Alternativ kann das Signal SCMP das Ergebnis eines Vergleichs der Pegel der Eingangssignale SDIV und SDIV sein. Im vorliegenden Beispiel sind die Eingangssignale SDIV und SDIV den Eingängen eines UND-Gatters 10 zugeführt, wobei der Ausgang des UND-Gatters 10 mittels eines Inverters 11 invertiert wird, welcher das Signal SCMP bereitstellt. Im Wesentlichen wird eine logische NAND-Verknüpfung implementiert. Im vorliegenden Beispiel aus 2 ist das Signal SCMP das Ergebnis der Operation SDIV NAND SREF, und das Signal SCMP' ist das Ergebnis der Operation SDIV AND SREF.
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Das resultierende Signal SCMP wird synchron zu dem Referenzsignal SREF abgetastet (Abtasteinheit 12, sampling unit). Im vorliegenden Beispiel hat das Referenzsignal SREF einen Duty-Cycle von 50 Prozent und die Abtastzeitpunkte tS1, tS2, tS3, tS4 zum Abtasten des Signals SCMP befinden sich jeweils eine Verzögerungszeitinterval TDEL nach einer zugehörigen steigenden Flanke in dem Referenzsignal SREF. Diese Situation ist in den Zeitdiagrammen (timing diagrams) in 3 dargestellt, in denen die Zeitpunkte, zu denen eine steigende Flanke in dem Referenzsignal SREF auftritt, mit t1, t2, t3, und t4 bezeichnet sind. In Bezug auf die Periodizität des Referenzsignals sind die Abtastzeitpunkte tS1, tS2, tS3, tS4 um 90° phasenverschoben. Die Verzögerungszeit TDEL kann jedoch abhängig von der tatsächlichen Implementierung variieren. Im Allgemeinen wird ermittelt, ob korrespondierende Pulse des Referenzsignals SREF und des zweiten Eingangssignals SDIV innerhalb eines gegebenen Toleranzbereichs zusammenfallen (koinzidieren) oder nicht. Das heißt, korrespondierende Pulse der Signale SREF und SDIV müssen nicht notwendigerweise exakt kongruent sein. In dem Beispiel aus 3 wird eine Koinzidenz korrespondierender Pulse detektiert, wenn zu den Abtastzeitpunkten tS1, tS2, tS3, tS4, etc., beide Signale einen hohen Pegel (high level, erster Logikpegel) aufweisen. Alternativ kann auch die Koinzidenz des niedrigen Pegels (low level) geprüft werden. Die Abtastzeitpunkte werden auf Basis des Referenzsignals bestimmt. Wie man anhand des Beispiels aus 3 sehen kann, hängt der erwähnte Toleranzbereich von dem Wert der Verzögerungszeit TDEL ab. Jedoch können andere Schaltungen, die eine komplexere Logik zur Definition des Toleranzbereichs implementieren, verwendet werden.
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Das erste (oberste) Diagramm aus 3 zeigt das Referenzsignal SREF, das von dem Referenzoszillator XTAL bereitgestellt wird. Die Periode TREF des Referenzsignals SREF ist gleich fREF –1, wobei die steigende Flanke zu den Zeitpunkten t1, t2, t3, und t4 auftritt (wobei TREF = t4 – t3 = t3 – t2 = t2 – t1). Die Oszillation ist konstant mit vergleichsweise niedrigem Jitter. Das zweite Diagramm zeigt das Frequenzteilerausgangssignal SDIV. Vor dem Zeitpunkt t2 sind die Signale SDIV und SREF in Phase. Zum Zeitpunkt t1 treten korrespondierende Pulse in beiden Signalen auf. Jedoch sind der zweite und der dritte Puls in dem Signal SDIV „zu spät” und treten nennenswert nach den korrespondierenden Pulsen des Referenzsignals SREF an den Zeitpunkten t2 bzw. t3 auf. Folglich ist der PLL zumindest nach dem Zeitpunkt t2 nicht (mehr) eingerastet. Das dritte Diagramm zeigt das Signal SCMP, welches eine logische Verknüpfung (UND-Operation) der Signale SREF und SDIV ist. Aufgrund der Abtastung (Abtasteinheit 12) wird das Signal SCMP (oder SCMP') nur zu den Abtastzeitpunkten tS1, tS2, tS3, tS4, etc., ausgewertet. Wenn die Pulse des Referenzsignals SREF und das Frequenzteilerausgangssignal SDIV zusammenfallen (koinzidieren), sollte der Signalpegel zu den Abtastzeitpunkten tS1, tS2, tS3, tS4, der gleiche sein. Sobald die Signalpegel an einem Abtastzeitpunkt (Zeitpunkt tS2 in 3) verschieden sind, wird ein nicht eingerasteter Zustand (out-of-lock state) detektiert. Als ein Ergebnis der UND-Verknüpfung zeigt das Signal SCMP an, ob die Signalpegel der Signale SREF und SDIV zum Zeitpunkt des Abtastens zusammenpassen. Das vierte (unterste) Diagramm in 3 zeigt das Ausgangssignal (Out-of-Lock-Signal SOLK) der Abtasteinheit 12, wobei der an einem Zeitpunkt abgetastete Signalpegel bis zum darauffolgenden Abtastzeitpunkt gehalten wird. Angenommen der PLL ist vor dem Zeitpunkt t1 einem eingerasteten Zustand, dann ist das Out-of-Lock-Signal SOLK vor dem Abtastzeitpunk tS1 auf einem niedrigen Pegel (low). Zum Abtastzeitpunkt tS1 ist das Signal SCMP' auf einem hohen Pegel (und SCMP auf einem niedrigen Pegel), was anzeigt, dass die Pegel der Signale SREF und SDIV zusammenpassen und der PLL noch immer in einem eingerasteten Zustand ist. Zu dem nächsten Abtastzeitpunkt tS2 fallen die Pulse in den Signalen SREF und SDIV nicht zusammen, und folglich ist das Signal SCMP' auf einem niedrigen Pegel, was anzeigt, dass die Pegel der Signale SREF und SDIV nicht zusammenpassen und der PLL in einem nicht eingerasteten Zustand ist. Als Resultat wechselt das Out-of-Lock-signal SOLK auf einen hohen Pegel, um den detektierten nicht eingerasteten Zustand zu signalisieren. Die Situation ist die gleiche zum Zeitpunkt tS3, und folglich bleibt das Signal SOLK auf einem hohen Pegel. Zum Zeitpunkt tS4 fallen die Pulse in den Signalen SREF und SDIV wieder zusammen, und folglich passt deren Pegel zum Abtastzeitpunkt tS4 zusammen. Das Signal SCMP' ist auf einem hohen Pegel zum Abtastzeitpunkt tS4 (und SCMP ist auf einem niedrigen Pegel) und das Out-of-Lock-signal SOLK wird auf einen niedrigen Pegel zurückgesetzt, was anzeigt, dass kein nicht eingerasteter Zustand (mehr) detektiert wird.
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Wie in 3 dargestellt kann der Out-of-Lock-Detektor einen nicht eingerasteten Zustand des PLLs sehr schnell detektieren, im besten Fall innerhalb einer einzigen Periode fREF –1 des Referenzsignals SREF. Ein eingerasteter Zustand soll jedoch mit hoher Präzision detektiert werden. Wie man in 3 erkennen kann, können die zeiticihen Positionen der Pulse in dem Frequenzteilerausgangssignal SDIV (relativ zum Referenzsignal SREF) bis zu einer Zeit TDEL variieren, ohne dass ein nicht eingerasteter Zustand detektiert würde. Solange die Signalpegel der Signale SREF und SDIV zum Zeitpunkt des Abtastens gleich sind, wird ein nicht eingerasteter Zustand (out-of-lock state) nicht detektiert. Das heißt, der Out-of-Lock-Detektor kann für die schnelle Detektion eines nicht eingerasteten Zustands verwendet werden, jedoch ist die Präzision nicht ausreichend für die Detektion, wann ein PLL sich wieder in einem eingerasteten Zustand befindet.
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Um eine präzise Detektion eines eingerasteten Zustands des PLLs (wie z. B. der PLL aus 1) zu erreichen, kann die Lock-Detektorschaltung aus 4 verwendet werden. Grundsätzlich ist die Lock-Detektorschaltung 4 dazu ausgebildet, die Anzahl der im Frequenzteilerausgangssignal SDIV innerhalb eines definierten Zeitfensters (Fensterlänge TCNT, siehe 5) vorhandenen Pulse zu zählen und zu prüfen, ob die gezählte Anzahl von Pulsen innerhalb eines gegebenen Bereichs liegt, der im vorliegenden Beispiel durch die obere und untere Zählergrenze CUL, CLL (counter limit) definiert ist. Das Frequenzteilerausgangssignal SDIV wird dem Eingang eines Zählers 41 zugeführt, der die Pulse in dem Frequenzteilerausgangssignal SDIV zählt. Im vorliegenden Beispiel wird der Zählenwert CNT jedes Mal dann erhöht, wenn innerhalb des erwähnten Zeitfensters eine steigende Flanke an dem Zähleneingang des Zählers 41 erkannt wird. Wenn der Zählerwert gültig ist (d. h. nach dem Zeitfenster), wird der Zählerwert CNT unter Verwendung eines digitalen Komparators 42 mit den erwähnten oberen und unteren Zählergrenzen CUL, CLL verglichen. Ein eingerasteter Zustand wird erkannt, wenn der Zählerwert CNT innerhalb des durch die obere und untere Zählergrenze CUL, CLL definierten Bereichs liegt. Der Zähler 41 und der Komparator 42 können mittels eines endlichen Automaten 45 (finite state machine) gesteuert werden, der für den Zähler 41 ein Aktivierungssignal EN (enable signal) und ein Zählerrücksetzsignal RES (reset counter signal) bereitstellt. Die Länge des Zeitfensters TCNT wird basierend auf dem Referenzsignal SREF festgelegt. In dem vorliegenden Beispiel ist die Länge des Zeitfensters TCNT ein ganzzahliges Vielfaches der Periode TREF = fREF –1 des Referenzsignals SREF. Sie kann bestimmt werden, in dem ein weiterer Zähler 40 verwendet wird, dem das Referenzsignal SREF zugeführt ist. Der Zähler 40 wird durch ein zugehöriges, vom endlichen Automaten 45 erzeugten Startsignal gestartet, und der Zähler 40 führt dem endlichen Automaten 45 ein Stoppsignal zu, welches anzeigt, dass ein vordefinierter Zählerstand N erreicht wurde (z. B. N = 512). Im vorliegenden Beispiel ist die Länge des Zeitfensters TCNT folglich N/fREF. Der endliche Automat 45 kann durch das Referenzsignal SREF getaktet werden.
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Die Funktion der Lock-Detektorschaltung 4 lässt sich mit Hilfe der in 5 dargestellten Zeitdiagramme besser verstehen. Eine Detektion eines eingerasteten Zustands wird durch den endlichen Automaten 45 ausgelöst, indem zum Zeitpunkt tA ein Startkommando erzeugt wird, welches durch eine steigende Flanke in einem von dem endlichen Automaten 45 erzeugten binären Startsignal repräsentiert wird (siehe erstes (oberstes) Diagramm in 5). Das Startkommando startet den Zähler 40. Gleichzeitig mit dem Startkommando wird der andere Zähler 41 durch ein zugehöriges Aktivierungssignal EN (enable signal) aktiviert (siehe viertes Diagramm in 5), wodurch das erwähnte Zeitfenster „geöffnet” wird. Der Zähler 40 zählt die steigenden Flanken in dem Referenzsignal SREF und signalisiert ein Stoppkommando an den endlichen Automaten 45, wenn ein definierter Zählerstand erreicht wird. Beispielsweise kann ein Zählerüberlaufsignal (counter overflow signal) dazu verwendet werden, um das Stoppkommando an den endlichen Automaten 45 zu signalisieren (z. B. wenn ein Zählerüberlauf nach einem maximalen Zählerstand auftritt). Beim Empfangen des Stoppkommandos zum Zeitpunkt tB „schließt” sich das Zeitfenster, der endliche Automat 45 deaktiviert den Zähler 41 (siehe viertes Diagram in 5) und erzeugt ein Gültig-Signal (valid flog) für den digitalen Komparator 42 (siehe fünftes (unterstes) Diagramm in 5). Zwischen den Zeitpunkten tA und tB zählt der Zähler 41 die steigenden Flanken in dem Frequenzteilerausgangssignal SDIV. Die Frequenz fDIV kann für eine Fensterlänge TCNT von N/fREF gemäß fDIV = CNT·fREF/N berechnet werden. Da fREF und N bekannte (und im Allgemeinen feste) Parameter sind, kann der Zählerwert CNT als Maß für die Frequenz fDIV verwendet werden. Es sei angemerkt, dass die Lock-Detektorschaltung 4 die Bestimmung der Frequenz fDIV mit einer Auflösung Δf = fREF/N ermöglicht. Das heißt, die Auflösung und folglich die Präzision der Detektion eines eingerasteten Zustands wird größer mit steigender Zeitfensterlänge N/fREF. Ein Lock-Signal SLCK, das einen präzise eingerasteten Zustand des PLLs anzeigt, wird von dem digitalen Komparator erzeugt, wenn die folgende Bedingung erfüllt ist, CUL < CNT < COL. Im Allgemeinen wird ein eingerasteter Zustand detektiert, wenn der Zählerstand CNT innerhalb eines durch CUL und COL definierten Intervalls liegt.
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Die Lock-Detektorschaltung 4 kann einen eingerasteten Zustand eines PLL sehr präzise detektieren, und die Präzision hängt von der Länge TCNT (proportional zu N) des Zeitfensters ab. Daher kann ein nicht eingerasteter Zustand nicht ausreichend schnell detektiert werden. Gemäß einem Ausführungsbeispiel können eine Out-of-Lock-Detektorschaltung 2 (siehe 2) und eine Lock-Detektorschaltung 4 (siehe 4) kombiniert werden, um von beidem Gebrauch zu machen, eine schnelle Detektion eines nicht eingerasteten Zustands (out-of-lock state) und eine präzise (jedoch langsamere) Detektion eines eingerasteten Zustands (locked state) des PLLs. 6 zeigt anhand eines Beispiels, wie man die eine Out-of-Lock-Detektorschaltung 2 aus 2 und die Lock-Detektorschaltung 4 aus 4 kombiniert, um einen verbesserten PLL-Lock-Detektor zu erhalten. Demnach wird ein RS-Flipflop 50 (Reset-Set-Flipflop) verwendet, um das finale PLL-Lock-/Out-of-Lock-Signal SLOCKPLL zu erzeugen, wobei das RS-Flipflop 50 durch das Lock-Signal SLCK, das von der Lock-Detektorschaltung 4 aus 4 erzeugt wird, gesetzt und durch das Out-of-Lock-Signal SOLK, das von der Out-of-Lock-Detektorschaltung 2 aus 2 erzeugt wird, zurückgesetzt wird.
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Der Betrieb des kombinierten Lock-/Out-of-Lock-Detektors wird in dem Zeitdiagram gemäß 7 dargestellt. Das erste (oberste) Diagramm zeigt das Ausgangssignal SOLK der Out-of-Lock-Detektorschaltung 2 aus 2, das zweite (mittlere) Diagramm zeigt das Ausgangssignal SLCK der Lock-Detektorschaltung 4 aus 4 und das dritte (unterste) Diagramm illustriert das PLL-Lock-/Out-of-Lock-Signal SLOCKPLL des kombinierten Lock-/Out-of-Lock-Detektors aus 6. Es sei angemerkt, dass die in den Figuren dargestellten Signalverläufe lediglich illustrative und idealisierte Beispiele sind. Die tatsächlichen Signalverläufe können abhängig von der tatsächlichen Anwendung anders aussehen. Des Weiteren werden Signallaufzeiten (propagation delays) in der vorliegenden Diskussion vernachlässigt. Für das vorliegende Beispiel wird angenommen, dass sich der PLL vor dem Zeitpunkt ta in einem eingerasteten Zustand befindet, und zu dem Zeitpunkt ta von der Out-of-Lock-Detektorschaltung 2 (siehe 2) ein nicht eingerasteter Zustand signalisiert wird. Daher wechselt das Out-of-Lock-Signal SOLK zum Zeitpunkt ta von einem niedrigen Pegel auf einen hohen Pegel, wodurch das RS-Flipflop 50 (siehe 6) zurückgesetzt wird. Das Zurücksetzen wird ausgelöst durch die steigende Flanke des Signals SOLK, welches auf einem hohen Pegel bleibt solange die Out-of-Lock-Detektorschaltung 2 einen nicht eingerasteten Zustand erkennt. Da der Lock-Detektor viel langsamer ist, wechselt das Ausgangssignal SLCK der Lock-Detektorschaltung 4 (siehe 4) von einem hohen Pegel (was einen eingerasteten Zustand anzeigt) auf einen niedrigen Pegel zum Zeitpunkt tb, was nach dem Zeitpunkt ta liegt. Der geschlossene Regelkreis des PLL steuert den VCO an, um wieder einen eingerasteten Zustand herzustellen. Zum Zeitpunkt tc erkennt die Out-of-Lock-Detektorschaltung 2 keinen nicht eingerasteten Zustand mehr und das Signal SOLK fällt auf einen niedrigen Pegel zurück. Wie erwähnt bedeutet das nicht notwendigerweise, dass ein eingerasteter Zustand mit der gewünschten Präzision erreicht wurde. Es dauert bis zum Zeitpunkt td, bis die Lock-Detektorschaltung 4 den eingerasteten Zustand des PLLs erkennt (und bestätigt). Als Resultat wird das Signal SLCK wieder auf einen hohen Pegel gesetzt, wodurch ein Setzen des RS-Flipflops 50 zum Zeitpunkt td ausgelöst wird. Zum Zeitpunkt te wird wieder ein nicht eingerasteter Zustand erkannt und das RS-Flipflop wird wieder zurückgesetzt (wie zum Zeitpunkt ta).
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Obwohl diese Offenbarung mit Bezug auf eine oder mehrere Ausführungsformen beschrieben und dargestellt wurde, können an den dargestellten Beispielen Änderungen und Modifizierungen vorgenommen werden, ohne den Geist und den Umfang der beigefügten Ansprüche zu verlassen. Zum Beispiel kann das Signal SDIV in den beschriebenen Schaltungen und Methoden als Referenzsignal verwendet werden, während das Signal SREF als zweites Eingangssignal verwendet werden kann. Insbesondere bezüglich der verschiedenen Funktionen, die von den oben beschriebenen Komponenten oder Strukturen (Baugruppen, Vorrichtungen, Schaltungen, Systemen, usw.) ausgeführt werden, sollen die Bezeichnungen (einschließlich des Bezugs auf ein „Mittel”), die verwendet werden, um solche Komponente zu beschreiben, auch jeder anderen Komponente oder Struktur entsprechen, die die spezifizierte Funktion der beschriebenen Komponente ausführt (d. h. die funktional gleichwertig ist), auch wenn sie der offenbarten Struktur, die in den hier dargestellten beispielhaften Ausführungsformen der Offenbarung die Funktion ausführt, nicht strukturell gleichwertig ist. Des Weiteren, obwohl vielleicht eine bestimmte Eigenschaft der Offenbarung nur in Bezug auf eine von mehreren Aufführungsformen offenbart wurde, können solche Eigenschaften mit einer oder mehreren Eigenschaften der anderen Ausführungsformen kombiniert werden, falls wünschenswert oder vorteilhaft für eine beliebige oder bestimmte Anwendung. Des Weiteren, insoweit Bezeichnungen wie „einschließlich”, einschließen”, „aufweisend”, „hat”, „mit” oder Variationen derselben entweder in der detaillierten Beschreibung oder in den Ansprüchen verwendet werden, sollen solche Bezeichnungen einschließend verstanden werden, ähnlich der Bezeichnung „umfassen”.
