DE102015111313A1 - Flüssigkristallanzeigevorrichtung, Dünnschichttransistor-Arraysubstrat und Verfahren zu deren Herstellung - Google Patents

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Abstract

Die Erfindung offenbart eine Flüssigkristallanzeigevorrichtung, ein Dünnschichttransistor-Arraysubstrat und ein Verfahren zu deren Herstellung. Das Dünnschichttransistor-Arraysubstrat umfasst: ein Substrat, umfassend lichtempfindliche Abstandshalterbereiche, eine Mehrzahl von Dünnschichttransistoren, die auf dem Substrat angeordnet sind, wobei jeder davon eine Source-Elektrode und eine Drain-Elektrode umfasst, und eine erste Planarisierungsschicht, welche die Mehrzahl von Dünnschichttransistoren überlagert, wobei Planarisierungsschichtöffnungen in der ersten Planarisierungsschicht in Drain-Elektroden entsprechenden Bereichen angeordnet sind; eine Pixelelektrodenschicht auf der ersten Planarisierungsschicht angeordnet ist und mit den Drain-Elektroden in Kontakt steht; und eine zweite Planarisierungsschicht auf der Pixelelektrodenschicht angeordnet ist und die Planarisierungsschichtöffnungen füllt.

Description

  • Gebiet
  • Die vorliegende Erfindung bezieht sich auf das Gebiet der Flüssigkristallanzeigetechnologien und insbesondere auf eine Flüssigkristallanzeigevorrichtung, ein Dünnschichttransistor-Arraysubstrat und ein Verfahren zu deren Herstellung.
  • Hintergrund
  • In einer Flüssigkristallanzeige (Liquid Crystal Display, LCD) ist typischerweise eine Flüssigkristallschicht zwischen einem Dünnschichttransistor-Arraysubstrat und einem Farbfiltersubstrat angeordnet. Um das Dünnschichttransistor-Arraysubstrat und das Farbfiltersubstrat miteinander zu verbinden, müssen lichtempfindliche Abstandshalter zum Abstützen zwischen den beiden Substraten angeordnet werden, um dadurch die Dicke der Flüssigkristallschicht zu steuern. Darüber hinaus kann der lichtempfindliche Abstandshalter ferner derart angeordnet werden, dass die LCD ihre ursprüngliche Form wieder annehmen kann, nachdem sie durch eine äußere Kraft eingedrückt wurde, sodass sie geschützt ist.
  • 1 zeigt eine Draufsicht einer Flüssigkristallanzeige aus dem Stand der Technik. Wie zu sehen ist, sind die lichtempfindlichen Abstandshalter 111 an den Stellen angeordnet, an denen sich vertikale schwarze Matrizen 105 mit horizontalen schwarzen Matrizen 106 kreuzen. In 1 sind die Datenleitungen 102 parallel zu den vertikalen schwarzen Matrizen 105 und sind die Abtastleitungen 103 parallel zu den horizontalen schwarzen Matrizen 106. Der von den Datenleitungen 102 und den Abtastleitungen 103 umgebene Bereich wird als Pixelanzeigebereich bezeichnet, in dem eine Pixelelektrodenschicht 104 angeordnet ist.
  • 2 zeigt eine Schnittansicht einer Flüssigkristallanzeige aus dem Stand der Technik. Ein Farbfiltersubstrat 107 und ein Dünnschichttransistor-Arraysubstrat 108 sind einander gegenüberliegend angeordnet und die Oberfläche des Dünnschichttransistor-Arraysubstrats 108 ist mit einer Planarisierungsschicht 109 bedeckt, in der die Planarisierungsschichtöffnungen 110 angeordnet sind. Die über der Planarisierungsschicht 109 liegende Pixelelektrodenschicht 104 kann aufgrund der Planarisierungsschichtöffnungen 110 in Metallkontakt mit durch die Planarisierungsschicht 109 bedeckten Drain-Elektroden 113 stehen. Die lichtempfindlichen Abstandshalter 111 und lichtempfindlichen Unterabstandshalter 112 sind zwischen dem Dünnschichttransistor-Arraysubstrat 108 und dem Farbfiltersubstrat 107 als Schutz und Abstützung angeordnet. Im Stand der Technik sind befestigte Enden der lichtempfindlichen Abstandshalter 111 und der unterstützenden lichtempfindlichen Abstandshalter 112 an der Innenseite des Farbfiltersubstrats 107 angeordnet und sind freie Enden der lichtempfindlichen Abstandshalter 111 und der lichtempfindlichen Unterabstandshalter 112 der Innenseite des Dünnschichttransistor-Arraysubstrats 108 zugewandt angeordnet.
  • Die lichtempfindlichen Abstandshalter 111 sind zwischen zwei angrenzenden Planarisierungsschichtöffnungen 110 auf dem Dünnschichttransistor-Arraysubstrat 108 angeordnet, typischerweise über Gate-Elektroden 114. Da die Dichte von Pixeln der Flüssigkristallanzeige stetig zunimmt, ist ein immer kleinerer Abstand zwischen den Planarisierungsschichtöffnungen 110 vorhanden und ist auch die Planarisierungsschicht 109 weniger planarisiert. Derzeit werden, wenn eine äußere Kraft auf die Flüssigkristallanzeige ausgeübt wird, die lichtempfindlichen Abstandshalter 111 an nichtplanaren Stellen angeordnet und neigen deshalb dazu, sich zu krümmen, wodurch sich die Flüssigkristallanzeige verformen kann oder die lichtempfindlichen Abstandshalter 111 in die Planarisierungsschichtöffnungen 110 rutschen können, sodass die Flüssigkristallanzeige einen Farbstich, Lichtleckagen und andere Nachteile aufweisen kann.
  • Zusammenfassung
  • Eine Ausführungsform der Erfindung stellt ein Verfahren zur Herstellung eines Dünnschichttransistor-Arraysubstrats bereit, wobei das Verfahren Folgendes umfasst: Herstellen eines Substrats, umfassend lichtempfindliche Abstandshalterbereiche und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche in der Nähe der Planarisierungsschichtöffnungsbereiche befinden; Ausbilden einer Mehrzahl von Dünnschichttransistoren auf dem Substrat, wobei jeder der Mehrzahl von Dünnschichttransistoren eine Source-Elektrode und eine Drain-Elektrode umfasst; Ausbilden einer ersten Planarisierungsschicht auf der Mehrzahl von Dünnschichttransistoren zum Überlagern der Mehrzahl von Dünnschichttransistoren und Ätzen der ersten Planarisierungsschicht zum Ausbilden von Planarisierungsschichtöffnungen in der ersten Planarisierungsschicht entsprechend den Planarisierungsschichtöffnungsbereichen, wobei die Planarisierungsschichtöffnungsbereiche Drain-Elektroden entsprechen und die Planarisierungsschichtöffnungen die Drain-Elektroden freilegen; Ausbilden einer Pixelelektrodenschicht auf der ersten Planarisierungsschicht, wobei die Pixelelektrodenschicht mit den Drain-Elektroden über die Planarisierungsschichtöffnungen in Kontakt steht; Ausbilden einer zweiten Planarisierungsschicht auf der Pixelelektrodenschicht, wobei die zweite Planarisierungsschicht die Planarisierungsschichtöffnungen füllt; und Belichten der zweiten Planarisierungsschicht unter Verwendung einer Maske und Entwickeln der belichteten zweiten Planarisierungsschicht zum Entfernen der zweiten Planarisierungsschicht in den lichtempfindlichen Abstandshalterbereichen, während die zweite Planarisierungsschicht in den Planarisierungsschichtöffnungen belassen wird.
  • Eine Ausführungsform der Erfindung stellt ferner ein anderes Verfahren zur Herstellung eines Dünnschichttransistor-Arraysubstrats bereit, wobei das Verfahren Folgendes umfasst: Herstellen eines Substrats, umfassend lichtempfindliche Abstandshalterbereiche und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche in der Nähe der Planarisierungsschichtöffnungsbereiche befinden; Ausbilden einer Mehrzahl von Dünnschichttransistoren auf dem Substrat, wobei jeder der Mehrzahl von Dünnschichttransistoren eine Source-Elektrode und eine Drain-Elektrode umfasst; Ausbilden einer ersten Planarisierungsschicht auf der Mehrzahl von Dünnschichttransistoren zum Überlagern der Mehrzahl von Dünnschichttransistoren; Ätzen der ersten Planarisierungsschicht zur zum Ausbilden von Planarisierungsschichtöffnungen in der ersten Planarisierungsschicht entsprechend den Planarisierungsschichtöffnungsbereichen, wobei die Planarisierungsschichtöffnungsbereiche Drain-Elektroden entsprechen und die Planarisierungsschichtöffnungen die Drain-Elektroden freilegen; Ausbilden einer Pixelelektrodenschicht auf der ersten Planarisierungsschicht, wobei die Pixelelektrodenschicht mit den Drain-Elektroden über die Planarisierungsschichtöffnungen in Kontakt steht; und Ausbilden einer zweiten Planarisierungsschicht auf der Pixelelektrodenschicht zum Füllen der Planarisierungsschichtöffnungen und Überlagern der ersten Planarisierungsschicht.
  • Eine Ausführungsform der Erfindung stellt ferner ein wieder anderes Verfahren zur Herstellung eines Dünnschichttransistor-Arraysubstrats bereit, wobei das Verfahren Folgendes umfasst: Herstellen eines Substrats, umfassend lichtempfindliche Abstandshalterbereiche und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche in der Nähe der Planarisierungsschichtöffnungsbereiche befinden; Ausbilden einer Mehrzahl von Dünnschichttransistoren auf dem Substrat, wobei jeder der Mehrzahl von Dünnschichttransistoren eine Source-Elektrode und eine Drain-Elektrode umfasst; Ausbilden einer ersten Planarisierungsschicht auf der Mehrzahl von Dünnschichttransistoren zum Überlagern der Mehrzahl von Dünnschichttransistoren; Ätzen der ersten Planarisierungsschicht zum Ausbilden von Planarisierungsschichtöffnungen in der ersten Planarisierungsschicht entsprechend den Planarisierungsschichtöffnungsbereichen, wobei die Planarisierungsschichtöffnungsbereiche Drain-Elektroden entsprechen und die Planarisierungsschichtöffnungen die Drain-Elektroden freilegen; Ausbilden einer Pixelelektrodenschicht auf der ersten Planarisierungsschicht, wobei die Pixelelektrodenschicht mit den Drain-Elektroden über die Planarisierungsschichtöffnungen in Kontakt steht; Ausbilden einer zweiten Planarisierungsschicht auf der Pixelelektrodenschicht, wobei die zweite Planarisierungsschicht die Planarisierungsschichtöffnungen füllt und eine Dicke gleich einer Höhe der lichtempfindlichen Abstandshalter aufweist; und Belichten der zweiten Planarisierungsschicht unter Verwendung einer Maske, um die zweite Planarisierungsschicht in den lichtempfindlichen Abstandshalterbereichen zu belassen, und Ausbilden von lichtempfindlichen Abstandshaltern durch die zweite Planarisierungsschicht in den lichtempfindlichen Abstandshalterbereichen.
  • Eine Ausführungsform der Erfindung stellt ferner ein Dünnschichttransistor-Arraysubstrat bereit, umfassend: ein Substrat, umfassend lichtempfindliche Abstandshalterbereiche und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche in der Nähe der Planarisierungsschichtöffnungsbereiche befinden; eine Mehrzahl von Dünnschichttransistoren, die auf dem Substrat angeordnet ist, wobei jeder der Mehrzahl von Dünnschichttransistoren eine Source-Elektrode und eine Drain-Elektrode umfasst; eine erste Planarisierungsschicht, die auf der Mehrzahl von Dünnschichttransistoren angeordnet ist und die Mehrzahl von Dünnschichttransistoren überlagert, wobei Planarisierungsschichtöffnungen in der ersten Planarisierungsschicht entsprechend den Planarisierungsschichtöffnungsbereichen angeordnet sind, wobei die Planarisierungsschichtöffnungsbereiche Drain-Elektroden entsprechen und die Planarisierungsschichtöffnungen die Drain-Elektroden freilegen; eine Pixelelektrodenschicht, die auf der ersten Planarisierungsschicht angeordnet ist und mit den Drain-Elektroden in Kontakt steht; und eine zweite Planarisierungsschicht, die auf der Pixelelektrodenschicht angeordnet ist und die Planarisierungsschichtöffnungen füllt.
  • Eine Ausführungsform der Erfindung stellt ferner ein Dünnschichttransistor-Arraysubstrat bereit, umfassend: ein Substrat, umfassend lichtempfindliche Abstandshalterbereiche und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche in der Nähe der Planarisierungsschichtöffnungsbereiche befinden; eine Mehrzahl von Dünnschichttransistoren, die auf dem Substrat angeordnet ist, wobei jeder der Mehrzahl von Dünnschichttransistoren eine Source-Elektrode und eine Drain-Elektrode umfasst; eine erste Planarisierungsschicht, die auf der Mehrzahl von Dünnschichttransistoren angeordnet ist und die Mehrzahl von Dünnschichttransistoren überlagert, wobei Planarisierungsschichtöffnungen in der ersten Planarisierungsschicht entsprechend den Planarisierungsschichtöffnungsbereichen angeordnet sind, wobei die Planarisierungsschichtöffnungsbereiche Drain-Elektroden entsprechen und die Planarisierungsschichtöffnungen die Drain-Elektroden freilegen; eine Pixelelektrodenschicht, die auf der ersten Planarisierungsschicht angeordnet ist und mit den Drain-Elektroden in Kontakt steht; und eine zweite Planarisierungsschicht, die auf der Pixelelektrodenschicht angeordnet ist, wobei die zweite Planarisierungsschicht die Planarisierungsschichtöffnungen füllt und sich daraus lichtempfindliche Abstandshalter in den lichtempfindlichen Abstandshalterbereichen bilden.
  • Eine Ausführungsform der Erfindung stellt ferner eine Flüssigkristallanzeigevorrichtung bereit, umfassend das oben beschriebene Dünnschichttransistor-Arraysubstrat und ein Farbfilter, wobei das Dünnschichttransistor-Arraysubstrat und das Farbfiltersubstrat abgedichtet und einander gegenüberliegend angeordnet sind und eine Flüssigkristallschicht zwischen dem Dünnschichttransistor-Arraysubstrat und dem Farbfiltersubstrat angeordnet ist, wobei die Flüssigkristallanzeigevorrichtung ferner lichtempfindliche Abstandshalter umfasst, die zwischen dem Dünnschichttransistor-Arraysubstrat und dem Farbfiltersubstrat in den lichtempfindlichen Abstandshalterbereichen angeordnet sind.
  • Bei den Verfahren und Vorrichtungen gemäß den Ausführungsformen der Erfindung ist die zweite Planarisierungsschicht auf der ersten Planarisierungsschicht des Dünnschichttransistor-Arraysubstrats angeordnet, sodass die Planarisierungsschichtöffnungen mit der zweiten Planarisierungsschicht gefüllt werden, um die Planarisierungsschicht auf dem Dünnschichttransistor-Arraysubstrat zu planarisieren, sodass die lichtempfindlichen Abstandshalter stabiler stehen können, anstelle in die Planarisierungsschichtöffnungen zu rutschen, wodurch die Probleme in Bezug auf Farbstich und Lichtleckage bei der vorbekannten Flüssigkristallanzeige aufgrund der nichtplanaren Planarisierungsschicht auf dem Dünnschichttransistor-Arraysubstrat gelöst werden.
  • Kurzbeschreibung der Zeichnungen
  • 1 zeigt eine Draufsicht einer Flüssigkristallanzeige aus dem Stand der Technik;
  • 2 zeigt eine schematische Schnittansicht der Flüssigkristallanzeige aus dem Stand der Technik;
  • 3 zeigt eine schematische Schnittansicht eines Dünnschichttransistor-Arraysubstrat gemäß einer ersten Ausführungsform der Erfindung;
  • 4 zeigt eine schematische Darstellung einer Flüssigkristallanzeigevorrichtung gemäß der ersten Ausführungsform der Erfindung;
  • 5a bis 5f zeigen Draufsichten von jeweiligen Schichten eines Dünnschichttransistor-Arraysubstrats gemäß einer zweiten Ausführungsform der Erfindung;
  • 6 zeigt eine schematische Darstellung eines Schnitts entlang der AA'-Linie in 5f;
  • 7a bis 7e zeigen Draufsichten von jeweiligen Schichten eines Dünnschichttransistor-Arraysubstrats gemäß einer dritten Ausführungsform der Erfindung;
  • 8 zeigt eine schematische Darstellung eines Schnitts entlang der BB'-Linie in 7e;
  • 9a und 9b zeigen Draufsichten von jeweiligen Schichten eines Dünnschichttransistor-Arraysubstrats gemäß einer vierten Ausführungsform der Erfindung;
  • 10 zeigt eine schematische Darstellung eines Schnitts entlang der CC'-Linie in 9b;
  • 11 zeigt eine Draufsicht eines Dünnschichttransistor-Arraysubstrats gemäß einer fünften Ausführungsform der Erfindung;
  • 12 zeigt eine schematische Darstellung eines Schnitts entlang der DD'-Linie in 11;
  • 13 zeigt eine Schnittansicht eines Dünnschichttransistor-Arraysubstrats gemäß einer sechsten Ausführungsform der Erfindung; und
  • 14 zeigt eine Schnittansicht eines Dünnschichttransistor-Arraysubstrats gemäß einer siebten Ausführungsform der Erfindung.
  • Detaillierte Beschreibung der Ausführungsformen
  • Erste Ausführungsform
  • Wie in 3 gezeigt, stellt eine erste Ausführungsform der Erfindung ein Dünnschichttransistor-Arraysubstrat bereit, das Folgendes umfasst: ein Substrat 301, umfassend lichtempfindliche Abstandshalterbereiche 302 und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche 302 in der Nähe der Planarisierungsschichtöffnungsbereiche befinden, und eine Mehrzahl von Dünnschichttransistoren, die auf dem Substrat 301 angeordnet ist, wobei jeder der Dünnschichttransistoren eine Source-Elektrode 304 und eine Drain-Elektrode 305 umfasst; eine erste Planarisierungsschicht 303, die auf der Mehrzahl von Dünnschichttransistoren zum Überlagern der Mehrzahl von Dünnschichttransistoren angeordnet ist; Planarisierungsschichtöffnungen 310, die auf der ersten Planarisierungsschicht 303 entsprechend den Planarisierungsschichtöffnungsbereichen, d. h. den Drain-Elektroden 305, angeordnet sind, um die Drain-Elektroden 305 freizulegen; eine Pixelelektrodenschicht 306, die auf der ersten Planarisierungsschicht 303 angeordnet ist und in Metallkontakt mit den Drain-Elektroden 305 steht; und eine zweite Planarisierungsschicht 307, die auf der Pixelelektrodenschicht 306 zum Füllen der Planarisierungsschichtöffnungen 310 angeordnet ist. In 3 befinden sich die Gate-Elektroden 308 zwischen den Source-Elektroden 304 und den Drain-Elektroden 305 und sind die lichtempfindlichen Abstandshalter 309 in den lichtempfindlichen Abstandshalterbereichen 302 angeordnet, in denen die Gate-Elektroden 308 angeordnet sind. Eine Flüssigkristallanzeige kann das Dünnschichttransistor-Arraysubstrat gemäß der ersten Ausführungsform der Erfindung umfassen und die lichtempfindlichen Abstandshalter 309 dienen dazu, die Dicke eines Flüssigkristallbehälters der Flüssigkristallanzeige zu stützen.
  • Das Substrat 301 kann u. a. aus Glas, Harz oder einem anderen Material bestehen. Die Pixelelektrodenschicht 306 kann aus Indiumzinnoxid oder einem anderen durchsichtigen Metalloxid bestehen.
  • Wie in 4 veranschaulicht, stellt eine Ausführungsform der Erfindung ferner eine Flüssigkristallanzeige bereit, umfassend das oben beschriebene Dünnschichttransistor-Arraysubstrat und ein Farbfiltersubstrat, die beide abgedichtet und einander gegenüberliegend angeordnet sind und zwischen denen eine Flüssigkristallschicht angeordnet ist. Das Farbfiltersubstrat umfasst ein Substrat 301, schwarze Matrizen 320, die unter dem Substrat 301 angeordnet sind, und Farblacke 313, die in Lücken zwischen den schwarzen Matrizen 320 angeordnet sind. Das Farbfiltersubstrat umfasst ferner lichtempfindliche Abstandshalter 309, von denen jeder ein befestigtes Ende und ein freies Ende umfasst, wobei die befestigten Enden der lichtempfindlichen Abstandshalter 309 mit dem Farbfiltersubstrat verbunden und unter den schwarzen Matrizen 320 angeordnet sind und die freien Enden der lichtempfindlichen Abstandshalter 309 dem Dünnschichttransistor-Arraysubstrat zugewandt und damit in Kontakt stehend angeordnet sind und die freien Enden der lichtempfindlichen Abstandshalter 309 in lichtempfindlichen Abstandshalterbereichen 302 angeordnet sind.
  • Gegebenenfalls können die lichtempfindlichen Abstandshalter in einer anderen Ausführungsform der Erfindung auf dem Dünnschichttransistor-Arraysubstrat angeordnet sein, d. h. die befestigten Enden der lichtempfindlichen Abstandshalter sind mit dem Dünnschichttransistor-Arraysubstrat verbunden, die freien Enden der lichtempfindlichen Abstandshalter sind dem Farbschichtsubstrat zugewandt angeordnet und die befestigten Enden der lichtempfindlichen Abstandshalter sind in lichtempfindlichen Abstandshalterbereichen angeordnet.
  • Bei dem Dünnschichttransistor-Arraysubstrat und der Flüssigkristallanzeige gemäß der ersten Ausführungsform der Erfindung sind die Planarisierungsschichtöffnungen mit der zweiten Planarisierungsschicht gefüllt, wodurch die lichtempfindlichen Abstandshalter nicht in die Planarisierungsschichtöffnungen rutschen können, wenn eine äußere Kraft darauf ausgeübt wird, sodass die stabil stehenden lichtempfindlichen Abstandshalter hergestellt werden können, um dadurch die Probleme in Bezug auf Verformung, Farbstich, Lichtleckage usw. der Flüssigkristallanzeige aufgrund anormal positionierter lichtempfindlicher Abstandshalter zu lösen.
  • Es ist zu beachten, dass es sich bei Pixelelektroden in dem Dünnschichttransistor-Arraysubstrat und der Flüssigkristallanzeige gemäß der Ausführungsform der Erfindung u. a. um planar angeordnete Schlitze oder Planarelektroden oder streifenförmige Elektroden handeln kann. Darüber hinaus können das Dünnschichttransistor-Arraysubstrat und die Flüssigkristallanzeige gemäß der Ausführungsform der Erfindung ferner andere Strukturen umfassen, die nicht in der Figur abgebildet sind, z. B. gemeinsame Elektroden, die an der Innenseite des Farbfiltersubstrats oder an der Innenseite des Dünnschichttransistor-Arraysubstrats angeordnet sein können und die über oder unter den Pixelelektroden mit einer zwischen den gemeinsamen Elektroden und den Pixelelektroden angeordneten Isolierschicht angeordnet sein können, wobei die Erfindung nicht darauf beschränkt ist. Überdies kann es sich bei einer Halbleiterschicht des Dünnschichttransistor-Arraysubstrats und der Flüssigkristallanzeige gemäß der Ausführungsform der Erfindung um ein amorphes Silizium, ein Polysilizium, einen Oxidhalbleiter oder dergleichen handeln, wobei die Erfindung nicht darauf beschränkt ist.
  • Die erste Ausführungsform der Erfindung stellt ferner ein Verfahren zur Herstellung des oben beschriebenen Dünnschichttransistor-Arraysubstrats bereit und mit Bezug auf 3 umfasst das Verfahren Folgendes:
  • Schritt 1 ist das Herstellen eines Substrats 301, umfassend lichtempfindliche Abstandshalterbereiche 302 und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche 302 in der Nähe der Planarisierungsschichtöffnungsbereiche befinden;
  • Schritt 2 ist das Ausbilden einer Mehrzahl von Dünnschichttransistoren auf dem Substrat 301, von denen jeder eine Source-Elektrode 304 und eine Drain-Elektrode 305 umfasst;
  • Schritt 3 ist das Ausbilden einer ersten Planarisierungsschicht 303 auf der Mehrzahl von Dünnschichttransistoren zum Überlagern der Mehrzahl von Dünnschichttransistoren und das Ätzen von Drain-Elektroden 305 überlagernden Bereichen der ersten Planarisierungsschicht 303 zum Ausbilden von Planarisierungsschichtöffnungen 310 in der ersten Planarisierungsschicht 303 entsprechend den Planarisierungsschichtöffnungsbereichen, wobei die Planarisierungsschichtöffnungsbereiche Drain-Elektroden entsprechen und die Planarisierungsschichtöffnungen die Drain-Elektroden 305 freilegen;
  • Schritt 4 ist das Ausbilden einer Pixelelektrodenschicht 306 auf der ersten Planarisierungsschicht 303, wobei die erste Planarisierungsschicht 303 mit den Drain-Elektroden 305 über die Planarisierungsschichtöffnungen 310 in Kontakt steht;
  • Schritt 5 ist das Ausbilden einer zweiten Planarisierungsschicht auf der Pixelelektrodenschicht 306, wobei die zweite Planarisierungsschicht die Planarisierungsschichtöffnungen 310 füllt; und
  • Schritt 6 ist das Belichten der zweiten Planarisierungsschicht unter Verwendung einer Maske und das Entwickeln der belichteten zweiten Planarisierungsschicht, um eine zweite Planarisierungsschicht 307 an den Planarisierungsschichtöffnungen 310 zu belassen und die übrige zweite Planarisierungsschicht zu entfernen.
  • Die zweite Planarisierungsschicht 307 kann aus einem organischen Material bestehen, bei dem es sich u. a. um ein lichtempfindliches Material oder ein Fotolackmaterial handeln kann.
  • Es versteht sich, dass die Ausführungsform der Erfindung ferner Schritte zum Ausbilden anderer Komponenten umfasst, z. B. den Schritt zum Ausbilden der gemeinsamen Elektroden, wobei der Schritt zum Ausbilden der gemeinsamen Elektroden in der Ausführungsform der Erfindung keiner Einschränkung unterliegt; und da der Schritt des Ausbildens der gemeinsamen Elektroden im Stand der Technik wohlbekannt ist, wird auf eine wiederholte Beschreibung davon in der ersten Ausführungsform und den folgenden Ausführungsformen der Erfindung verzichtet.
  • Nachdem die zweite Planarisierungsschicht auf der Pixelelektrodenschicht ausgebildet wurde, wird die zweite Planarisierungsschicht unter Verwendung der Maske derart belichtet, dass die belichtete zweite Planarisierungsschicht zumindest die Planarisierungsschichtöffnungen überlagern kann. Die Maske zum Belichten der zweiten Planarisierungsschicht kann eine spezifische Maske sein. Jedoch kann, um die Kosten der spezifischen Anpassung der Maske einzusparen, die zweite Planarisierungsschicht vorzugsweise unter Verwendung einer Maske belichtet werden, die zum Ausbilden anderer Teile in einem Verfahren zur Herstellung des Dünnschichttransistor-Arraysubstrats in der Ausführungsform der Erfindung verwendet wird. Die zweite Planarisierungsschicht kann unter Verwendung einer Mehrzahl von Masken in dem Verfahren zur Herstellung des Dünnschichttransistor-Arraysubstrats belichtet werden und dies wird im Folgenden unter Bezugnahme auf mehrere Ausführungsformen davon näher beschrieben.
  • Zweite Ausführungsform
  • Mit Bezug auf 5a bis 5f und 6 zeigen 5a bis 5f Draufsichten von jeweiligen Schichten eines Dünnschichttransistor-Arraysubstrats gemäß einer zweiten Ausführungsform der Erfindung und zeigt 6 eine schematische Darstellung eines Schnitts entlang der AA'-Linie in 5f.
  • Das Dünnschichttransistor-Arraysubstrat umfasst ferner eine U-förmige Lichtschutzschicht 312, die derart zwischen einer Mehrzahl von Dünnschichttransistoren und einem Substrat 301 angeordnet ist, dass sie sich mit Drain-Elektroden 305 und Kanalbereichen 317 der Mehrzahl von Dünnschichttransistoren überlappt, wobei Öffnungen der U-förmigen Lichtschutzschicht 312 lichtempfindlichen Abstandshalterbereichen 302 entsprechen. Es ist zu beachten, dass die Lichtschutzschicht 312 in einer anderen Ausführungsform der Erfindung eine andere Form aufweisen kann, solange sich die Lichtschutzschicht mit den Drain-Elektroden und den Kanalbereichen überlappt, sich jedoch nicht mit den lichtempfindlichen Abstandshalterbereichen überlappt. Die Lichtschutzschicht überlappt sich mit den Kanalbereichen, um dadurch zu vermeiden, dass die Kanalbereiche durch Hintergrundbeleuchtung beleuchtet werden, was ansonsten Kriechstrom zur Folge hätte.
  • In der zweiten Ausführungsform der Erfindung weist eine zweite Planarisierungsschicht 307 die gleiche Form wie die Lichtschutzschicht 312 auf und entspricht die Position der zweiten Planarisierungsschicht 307 der Position der Lichtschutzschicht 312. Da die zweite Planarisierungsschicht 307 die gleiche Form wie die Lichtschutzschicht 312 aufweist und die Position der zweiten Planarisierungsschicht der Position der Lichtschutzschicht 312 entspricht und sich die Lichtschutzschicht 312 mit den Drain-Elektroden 305 der Dünnschichttransistoren überlappt, sich jedoch nicht mit den lichtempfindlichen Abstandshalterbereichen 302 überlappt, kann die zweite Planarisierungsschicht 401 in Planarisierungsschichtöffnungen 310 gefüllt werden, die auf den Drain-Elektroden 305 angeordnet sind, um dadurch die Planarisierungsschichtöffnungen 310 zu planarisieren, und bleiben die lichtempfindlichen Abstandshalterbereiche 302 in ihrer ursprünglichen ersten Planarisierungsschicht, sodass lichtempfindlichen Abstandshalter 309 stabil in den lichtempfindlichen Abstandshalterbereichen 302 angeordnet werden können.
  • Vorzugsweise liegt die Dicke der zweiten Planarisierungsschicht 401 bei zwischen 0,1 und 10 Mikrometern und wenn die lichtempfindlichen Abstandshalter 309 in den lichtempfindlichen Abstandshalterbereichen 302 stehen, kann jeder der lichtempfindlichen Abstandshalter 309 durch die U-förmige zweite Planarisierungsschicht 307 gehalten werden, um dadurch fester zu stehen.
  • Die zweite Ausführungsform der Erfindung stellt ferner eine Flüssigkristallanzeigevorrichtung, umfassend das oben beschriebene Dünnschichttransistor-Arraysubstrat, bereit.
  • Die zweite Ausführungsform der Erfindung stellt ferner ein Verfahren zur Herstellung des Dünnschichttransistor-Arraysubstrats bereit und in der zweiten Ausführungsform der Erfindung wird die zweite Planarisierungsschicht vorzugsweise unter Verwendung einer Maske zum Ausbilden einer Lichtschutzschicht belichtet und wird die belichtete zweite Planarisierungsschicht entwickelt, sodass die zweite Planarisierungsschicht in einem der Lichtschutzschicht entsprechenden Bereich belassen wird und die entwickelte zweite Planarisierungsschicht die gleiche Form wie die Lichtschutzschicht aufweist.
  • Mit Bezug auf 5a bis 5f und 6 umfasst ein Verfahren zur Herstellung des oben beschriebenen Dünnschichttransistor-Arraysubstrats gemäß der zweiten Ausführungsform der Erfindung Folgendes:
  • Schritt 1 ist das Herstellen eines Substrats 301, umfassend lichtempfindliche Abstandshalterbereiche 302 und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche 302 in der Nähe der Planarisierungsschichtöffnungsbereiche befinden;
  • Schritt 2 ist das Abscheiden eines Lichtschutzschichtmaterials auf das Substrat 301, das Ausbilden einer Fotolackschicht auf dem Lichtschutzschichtmaterial und das Belichten und Entwickeln des Fotolacks unter Verwendung einer Lichtschutzschichtmaske und dann Ätzen des Lichtschutzschichtmaterials zum Ausbilden einer Lichtschutzschicht 312, wobei die Lichtschutzschicht eine derartige Form aufweist, dass sie sich mit Drain-Elektroden und Kanalbereichen einer Mehrzahl von anschließend ausgebildeten Dünnschichttransistoren überlappt, sich jedoch nicht mit den lichtempfindlichen Abstandshalterbereichen überlappt. In der zweiten Ausführungsform der Erfindung ist die Lichtschutzschicht 312 U-förmig und überlappt sich mit den anschließend ausgebildeten Drain-Elektroden und Kanalbereichen und entsprechen Öffnungen der U-förmigen Lichtschutzschicht 312 den lichtempfindlichen Abstandshalterbereichen 302;
  • Schritt 3 ist das Ausbilden einer Pufferschicht 314 auf der Lichtschutzschicht 312, wobei die Pufferschicht 314 die Lichtschutzschicht 312 überlagert und typischerweise aus Siliziumdioxid besteht;
  • Schritt 4 ist das Ausbilden einer Polysiliziumschicht auf der Pufferschicht 314, wobei die Polysiliziumschicht 314 Source-Bereiche 3112, Drain-Bereiche 3111 und Kanalbereiche 317 zwischen den Source-Bereichen 3112 und den Drain-Bereichen 3111 umfasst. Die Kanalbereiche 317 und die Drain-Bereiche 3111 überlappen sich mit der Lichtschutzschicht 312; und wie in 5b dargestellt, umfasst die Polysiliziumschicht in der zweiten Ausführungsform der Erfindung zwei Kanalbereiche 317, zwischen denen ein Verdrahtungsbereich derart angeordnet ist, dass er sich nicht mit der Lichtschutzschicht 312 überlappt. Jedoch kann in einer anderen Ausführungsform ein einzelner Kanalbereich ohne einen Verdrahtungsbereich angeordnet sein;
  • Schritt 5 ist das Ausbilden einer Gate-Isolierschicht 316 auf der Polysiliziumschicht; das Ausbilden von Gate-Leitungen 3082 und Gate-Elektroden 308 auf der Gate-Isolierschicht 316, in 5c sind die Gate-Elektroden 308 Teile der Gate-Leitung 3082, die sich mit den Kanalbereichen 317 überlappen; und das Ausbilden einer Isolierzwischenschicht 315 auf der Gate-Schicht, wobei die Isolierzwischenschicht 315 die Drain-Elektroden 3111 und die Source-Bereiche 3112 der Polysiliziumschicht freilegt;
  • Schritt 6 ist das Ausbilden von Source-Elektroden 304, Drain-Elektroden 305 und Datenleitungen 3041 über der Isolierzwischenschicht 315. Die Source-Elektroden 304 sind mit den Source-Bereichen 3112 der Polysiliziumschicht verbunden und die Drain-Elektroden 305 sind mit den Drain-Bereichen 3111 der Polysiliziumschicht verbunden und in dieser Ausführungsform sind die Source-Elektroden 304 Teile der Datenleitungen 3041, die mit den Source-Bereichen 3112 verbunden sind.
  • Schritt 7 ist das Ausbilden einer ersten Planarisierungsschicht 303 über den Source-Elektroden 304, den Drain-Elektroden 305 und den Datenleitungen 3041, wobei Planarisierungsschichtöffnungen 310 in der ersten Planarisierungsschicht 303 entsprechend Planarisierungsschichtöffnungsbereichen angeordnet sind, d. h. die Planarisierungsschichtöffnungen 310 sind in der ersten Planarisierungsschicht 303 in den Drain-Elektroden 305 entsprechenden Bereichen angeordnet, wobei die Drain-Elektroden 305 in den Planarisierungsschichtöffnungen 310 freiliegen; und das Ausbilden einer Pixelelektrodenschicht 306 auf der ersten Planarisierungsschicht 303, wobei die Pixelelektrodenschicht 306 in Metallkontakt mit den Drain-Elektroden 305 steht;
  • Schritt 8 ist das Aufbringen eines zweiten Planarisierungsschichtmaterials auf die Pixelelektrodenschicht 306 und das Belichten des zweiten Planarisierungsschichtmaterials unter Verwendung der Lichtschutzschichtmaske und dann Entwickeln des zweiten Planarisierungsschichtmaterials zu einer zweiten Planarisierungsschicht 307, wobei die zweite Planarisierungsschicht 307 eine solche Form aufweist, dass sie sich mit den Drain-Elektroden 305 und den Kanalbereichen 317 der Mehrzahl von Dünnschichttransistoren überlappt, sich jedoch nicht mit den lichtempfindlichen Abstandshalterbereichen 302 überlappt. In dieser Ausführungsform ist die zweite Planarisierungsschicht 307 U-förmig und überlappt sich mit den Drain-Elektroden 305 und den Kanalbereichen 317 und entsprechen Öffnungen der U-förmigen zweiten Planarisierungsschicht 307 den lichtempfindlichen Abstandshalterbereichen 302.
  • In dieser Ausführungsform überlappt sich die zweite Planarisierungsschicht 307 mit den Drain-Elektroden 305 der Mehrzahl von Dünnschichttransistoren, d. h. die zweite Planarisierungsschicht 307 kann in die Planarisierungsschichtöffnungen 310, die auf den Drain-Elektroden 305 angeordnet sind, gefüllt werden, um dadurch die Planarisierungsschichtöffnungen 310 zu planarisieren, und währenddessen überlappt sich die zweite Planarisierungsschicht 307 nicht mit den lichtempfindlichen Abstandshalterbereichen 302, sodass die lichtempfindlichen Abstandshalterbereiche 302 die ursprüngliche erste planarisierte Planarisierungsschicht bleiben und lichtempfindliche Abstandshalter 309 stabil in den lichtempfindlichen Abstandshalterbereichen 302 angeordnet werden können. Darüber hinaus kann die zweite Planarisierungsschicht unter Verwendung der Maske zum Ausbilden der Lichtschutzschicht belichtet werden, um dadurch die Herstellungskosten der Maske zu senken.
  • Es ist zu beachten, dass das Herstellungsverfahren gemäß der zweiten Ausführungsform der Erfindung anhand des Beispiels einer Halbleiterschicht, bei der es sich um eine Polysiliziumschicht handelt, beschrieben wurde, dass jedoch alternativ dazu eine amorphe Silizium- oder Oxidhalbleiterschicht in einer anderen Ausführungsform der Erfindung ausgebildet werden kann und der Schritt des Ausbildens der Halbleiterschicht in der Ausführungsform der Erfindung keiner Einschränkung unterliegt.
  • Dritte Ausführungsform
  • Mit Bezug auf 7a bis 7e und 8 zeigen 7a bis 7e Draufsichten von jeweiligen Schichten eines Dünnschichttransistor-Arraysubstrats gemäß einer dritten Ausführungsform der Erfindung und zeigt 8 eine schematische Darstellung eines Schnitts entlang der BB'-Linie in 7e;
  • Pixelelektroden 306, die mit Drain-Elektroden 305 über Planarisierungsschichtöffnungen 310 verbunden sind, sind in Bereichen auf dem Dünnschichttransistor-Arraysubstrat angeordnet, die von einer Mehrzahl von Datenleitungen 3041 und einer Mehrzahl von Gate-Leitungen 3082 umgeben sind. Eine zweite Planarisierungsschicht, umfassend erste Abschnitte 3071, zweite Abschnitte 3072 und dritte Abschnitte 3073, ist über den Pixelelektroden 306 angeordnet. Die ersten Abschnitte 3071 der zweiten Planarisierungsschicht weisen die gleiche Form wie die Drain-Elektroden 305 auf und sind an den Positionen, die den Drain-Elektroden 305 entsprechen, angeordnet, die zweiten Abschnitte 3072 der zweiten Planarisierungsschicht weisen die gleiche Form wie die Source-Elektroden 304 auf und sind an den Positionen, die den Source-Elektroden 304 entsprechen, angeordnet und die dritten Abschnitte der zweiten Planarisierungsschicht weisen die gleiche Form wie die Datenleitungen 3041 auf und sind an den Positionen, die den Datenleitungen 3041 entsprechen, angeordnet.
  • Lichtempfindliche Abstandshalterbereiche 302 können über den Gate-Leitungen 3082 oder zwischen den Source-Elektroden 304 und den Drain-Elektroden 305 angeordnet sein.
  • In der dritten Ausführungsform der Erfindung stehen, da die Planarisierungsschichtöffnungen 310 mit den ersten Abschnitten der zweiten Planarisierungsschicht, die den Drain-Elektroden 305 entsprechen, gefüllt sind, lichtempfindliche Abstandshalter 309 in den lichtempfindlichen Abstandshalterbereichen 302, ohne in die Planarisierungsschichtöffnungen 310 zu rutschen, wodurch sie eine Flüssigkristallanzeige besser abstützen. Um die lichtempfindlichen Abstandshalter stabil in den lichtempfindlichen Abstandshalterbereichen herzustellen, ist die Dicke der zweiten Planarisierungsschicht bevorzugt eine beliebige Dicke zwischen 0,1 und 10 Mikrometern.
  • Die dritte Ausführungsform der Erfindung stellt ferner eine Flüssigkristallanzeigevorrichtung, umfassend das oben beschriebene Dünnschichttransistor-Arraysubstrat, bereit.
  • Die dritte Ausführungsform der Erfindung stellt ferner ein Verfahren zur Herstellung des oben beschriebenen Dünnschichttransistor-Arraysubstrats bereit und vorzugsweise wird die zweite Planarisierungsschicht unter Verwendung einer Maske belichtet, die zum Ausbilden anderer Teile in einem Verfahren zur Herstellung des Dünnschichttransistor-Arrays verwendet wird, indem die zweite Planarisierungsschicht unter Verwendung einer Maske zum Ausbilden der Source-Elektroden und Drain-Elektroden belichtet wird und die belichtete zweite Planarisierungsschicht derart entwickelt wird, dass die zweite Planarisierungsschicht in den Bereichen, die den Source-Elektroden, Drain-Elektroden und Datenleitungen entsprechen, belassen wird.
  • Mit Bezug auf 7a bis 7e und 8 umfasst ein Verfahren zur Herstellung des oben beschriebenen Dünnschichttransistor-Arraysubstrats gemäß der dritten Ausführungsform der Erfindung Folgendes:
  • Schritt 1 ist das Herstellen eines Substrats 301, umfassend lichtempfindliche Abstandshalterbereiche 302 und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche 302 in der Nähe der Planarisierungsschichtöffnungsbereiche befinden;
  • Schritt 2 ist das Ausbilden einer Polysiliziumschicht auf dem Substrat 301, wobei die Polysiliziumschicht Source-Bereiche 3112, Drain-Bereiche 3111 und Kanalbereiche 317 zwischen den Source-Bereichen 3112 und den Drain-Bereichen 3111 umfasst;
  • Schritt 3 ist das Ausbilden einer Gate-Isolierschicht 316 auf der Polysiliziumschicht; das Ausbilden von Gate-Leitungen 3082 und Gate-Elektroden 308 auf der Gate-Isolierschicht 316, in 7b sind die Gate-Elektroden 308 Abschnitte der Gate-Leitungen 3082, die sich mit den Kanalbereichen 317 überlappen; und das Ausbilden einer Isolierzwischenschicht 315 auf der Gate-Schicht, wobei die Isolierzwischenschicht 315 die Drain-Bereiche 3111 und die Source-Bereiche 3112 der Polysiliziumschicht freilegt;
  • Schritt 4 ist das Abscheiden eines Source-Drain-Metallschichtmaterials über der Isolierzwischenschicht 315, das Ausbilden einer Fotolackschicht auf dem Source-Drain-Metallschichtmaterial und das Belichten und Entwickeln des Fotolacks unter Verwendung einer Source-Drain-Metallschichtmaske und dann Ätzen des Source-Drain-Metallschichtmaterial zu Source-Elektroden 304, Drain-Elektroden 305 und Datenleitungen 3041. Die Source-Elektroden 304 sind mit den Source-Bereichen 3112 der Polysiliziumschicht verbunden und die Drain-Elektroden 305 sind mit den Drain-Bereichen 3111 der Polysiliziumschicht verbunden und in dieser Ausführungsform sind die Source-Elektroden 304 Abschnitte der Datenleitungen 3041, die mit den Source-Bereichen 3112 verbunden sind;
  • Schritt 5 ist das Ausbilden einer ersten Planarisierungsschicht 303 über den Source-Elektroden 304, den Drain-Elektroden 305 und den Datenleitungen 3041, wobei Planarisierungsschichtöffnungen 310 in der ersten Planarisierungsschicht 303 entsprechend Planarisierungsschichtöffnungsbereichen, d. h. den Drain-Elektroden 305, ausgebildet werden, wobei die Drain-Elektroden 305 in den Planarisierungsschichtöffnungen 310 freiliegen; und das Ausbilden einer Pixelelektrodenschicht 306 auf der ersten Planarisierungsschicht 303, wobei die Pixelelektrodenschicht mit den Drain-Elektroden 305 in Metallkontakt steht; und
  • Schritt 6 ist das Aufbringen eines zweiten Planarisierungsschichtmaterials auf die Pixelelektrodenschicht 306 und das Belichten des zweiten Planarisierungsschichtmaterials unter Verwendung einer Source-Drain-Metallschichtmaske und dann Entwickeln des zweiten Planarisierungsschichtmaterials zu einer zweiten Planarisierungsschicht, die erste Abschnitte 3071, welche die gleiche Form wie die Drain-Elektroden 305 aufweisen und an den Positionen, die den Drain-Elektroden 305 entsprechen, angeordnet sind, zweite Abschnitte 3072, welche die gleiche Form wie die Source-Elektroden 304 aufweisen und an den Positionen, die den Source-Elektroden 304 entsprechen, angeordnet sind, und dritte Abschnitte 3073, welche die gleiche Form wie die Datenleitungen 3041 aufweisen und an den Positionen, die den Datenleitungen 3041 entsprechen, angeordnet sind, umfasst.
  • In dem Verfahren zur Herstellung eines Dünnschichttransistor-Arraysubstrats gemäß der dritten Ausführungsform der Erfindung weisen die ersten Abschnitte 3071 der zweiten Planarisierungsschicht die gleiche Form wie die Drain-Elektroden 305 auf und sind an den Positionen, die den Drain-Elektroden 305 entsprechen, angeordnet, d. h. die ersten Abschnitte 3071 der zweiten Planarisierungsschicht füllen und planarisieren die Planarisierungsschichtöffnungen 310, und wird die zweite Planarisierungsschicht unter Verwendung der Source-Drain-Metallschichtmaske, d. h. einer Maske zum Ausbilden der Source-Elektroden und der Drain-Elektroden, belichtet, wodurch die erste Planarisierungsschicht planarer wird und zudem die Herstellungskosten für die Maske gesenkt werden.
  • Vierte Ausführungsform
  • Mit Bezug auf 9a und 9b und 10 zeigen 9a und 9b Draufsichten von jeweiligen Schichten eines Dünnschichttransistor-Arraysubstrats gemäß einer vierten Ausführungsform der Erfindung und zeigt 10 eine schematische Darstellung entlang der CC'-Linie in 9b.
  • Die gleichen Aspekte der vierten Ausführungsform der Erfindung in den Strukturen gemäß der ersten bis dritten Ausführungsform der Erfindung werden nicht erneut beschrieben, wobei ihr Unterschied darin besteht, dass in der vierten Ausführungsform der Erfindung die zweite Planarisierungsschicht 307, die auf der Pixelelektrodenschicht 306 angeordnet ist, die gleiche Form wie die Pixelelektrodenschicht 306 aufweist und die Position der zweiten Planarisierungsschicht 307 der Position der Pixelelektrodenschicht 306 entspricht. Wie aus 9b und 10 ersichtlich wird, überlagert die zweite Planarisierungsschicht 307 einen Bereich, der einen Bereich der Pixelelektrodenschicht 306 in Kontakt mit den Drain-Elektroden 305 umfasst, d. h. die zweite Planarisierungsschicht 307 füllt die Planarisierungsschichtöffnungen 310, sodass die auf dem Dünnschichttransistor-Arraysubstrat hergestellten lichtempfindlichen Abstandshalter nicht in die Planarisierungsschichtöffnungen 310 rutschen. In dem Dünnschichttransistor-Arraysubstrat können die lichtempfindlichen Abstandshalterbereiche 302 über den Gate-Leitungen 3082 oder in entsprechenden Bereichen zwischen den Source-Elektroden 304 und den Drain-Elektroden 305 angeordnet sein.
  • Die vierte Ausführungsform der Erfindung stellt ferner eine Flüssigkristallanzeigevorrichtung, umfassend das oben beschriebene Dünnschichttransistor-Arraysubstrat, bereit.
  • Die vierte Ausführungsform der Erfindung stellt ferner ein Verfahren zur Herstellung des oben beschriebenen Dünnschichttransistor-Arraysubstrats bereit und vorzugsweise wird die zweite Planarisierungsschicht unter Verwendung einer Maske belichtet, die zur Ausbildung anderer Teile in einem Verfahren zur Herstellung des Dünnschichttransistor-Arrays verwendet wird, indem die zweite Planarisierungsschicht unter Verwendung einer Maske zum Ausbilden einer Pixelelektrodenschicht belichtet wird und die belichtete zweite Planarisierungsschicht derart entwickelt wird, dass die zweite Planarisierungsschicht in dem Pixelelektrodenschichtbereich belassen wird.
  • Schritt 1 bis Schritt 5 in dem Verfahren zur Herstellung eines Dünnschichttransistor-Arraysubstrats gemäß der vierten Ausführungsform der Erfindung sind die gleichen wie Schritt 1 bis Schritt 5 im Herstellungsverfahren gemäß der ersten Ausführungsform der Erfindung, sodass hier auf eine wiederholte Beschreibung davon verzichtet wird, wobei ihr Unterschied in Folgendem besteht:
  • Schritt 6 ist das Belichten der zweiten Planarisierungsschicht unter Verwendung einer Pixelelektrodenschichtmaske und das Entwickeln der belichteten zweiten Planarisierungsschicht, sodass die zweite Planarisierungsschicht in dem Pixelelektrodenschichtbereich belassen wird, die zweite Planarisierungsschicht 307 die gleiche Form wie die Pixelelektrodenschicht 306 aufweist und die Position der zweiten Planarisierungsschicht 307 der Position der Pixelelektrodenschicht 306 entspricht.
  • In der vierten Ausführungsform der Erfindung kann die zweite Planarisierungsschicht unter Verwendung der Maske zum Ausbilden der Pixelelektrodenschicht belichtet werden, sodass die belichtete zweite Planarisierungsschicht die Planarisierungsschichtöffnungen füllt und zudem die erste Planarisierungsschicht planarer ausgeführt werden kann, während die Herstellungskosten der Maske gesenkt werden.
  • Fünfte Ausführungsform
  • 11 zeigt eine Draufsicht eines Dünnschichttransistor-Arraysubstrats gemäß einer fünften Ausführungsform der Erfindung und 12 zeigt eine schematische Darstellung eines Schnitts entlang der DD'-Linie in 11. In der fünften Ausführungsform der Erfindung weist die zweite Planarisierungsschicht 3071 die gleiche Form wie die Bereiche auf, in denen sich die Drain-Elektroden 305 mit der Pixelelektrodenschicht 306 überlappen, und entspricht die Position der zweiten Planarisierungsschicht 3080 der Position der Bereiche, in denen sich die Drain-Elektroden 305 mit der Pixelelektrodenschicht 306 überlappen. Die zweite Planarisierungsschicht 3071 füllt die Planarisierungsschichtöffnungen 310, sodass die auf dem Dünnschichttransistor-Arraysubstrat ausgebildeten lichtempfindlichen Abstandshalter nicht in die Planarisierungsschichtöffnungen 310 rutschen.
  • Die fünfte Ausführungsform der Erfindung stellt ferner eine Flüssigkristallanzeigevorrichtung, umfassend das oben beschriebene Dünnschichttransistor-Arraysubstrat, bereit.
  • Die fünfte Ausführungsform der Erfindung stellt ferner ein Verfahren zur Herstellung des oben beschriebenen Dünnschichttransistor-Arraysubstrats bereit und Schritt 1 bis Schritt 5 in dem Verfahren zur Herstellung eines Dünnschichttransistor-Arraysubstrats gemäß der fünften Ausführungsform der Erfindung sind die gleichen wie Schritt 1 bis Schritt 5 im Herstellungsverfahren gemäß der ersten Ausführungsform der Erfindung, sodass hier auf eine wiederholte Beschreibung davon verzichtet wird, wobei ihr Unterschied mit Bezug auf 11 und 12 in Folgendem besteht:
  • Schritt 6 ist das Belichten des zweiten Planarisierungsschichtmaterials unter Verwendung einer Maske zum Ausbilden einer Pixelelektrodenschicht;
  • Schritt 7 ist das erneute Belichten des in Schritt 6 belichteten zweiten Planarisierungsschichtmaterials unter Verwendung einer Maske zum Ausbilden der Source-Elektroden und der Drain-Elektroden; und
  • Schritt 8 ist das Entwickeln der zweimal belichteten zweiten Planarisierungsschicht, sodass die zweite Planarisierungsschicht 3071 in den Bereichen, in denen sich die Drain-Elektroden 305 mit der Pixelelektrodenschicht 306 überlappen, belassen werden, wobei die Bereiche, in denen sich die Drain-Elektroden 305 mit der Pixelelektrodenschicht 306 überlappen, die Bereiche der Planarisierungsschichtöffnungen 310 sind, und die zweite Planarisierungsschicht 3071 die Planarisierungsschichtöffnungen 310 füllt.
  • Gegebenenfalls kann in einer anderen Ausführungsform das Verfahren zur Herstellung eines Dünnschichttransistor-Arraysubstrats gemäß der fünften Ausführungsform der Erfindung alternativ dazu Folgendes umfassen:
  • Schritt 6 ist das Belichten des zweiten Planarisierungsschichtmaterials unter Verwendung einer Maske zum Ausbilden der Source-Elektroden und der Drain-Elektroden;
  • Schritt 7 ist das erneute Belichten des in Schritt 6 belichteten zweiten Planarisierungsschichtmaterials unter Verwendung einer Maske zum Ausbilden einer Pixelelektrodenschicht; und
  • Schritt 8 ist das Entwickeln der zweimal belichteten zweiten Planarisierungsschicht, sodass die zweite Planarisierungsschicht 3071 in den Bereichen, in denen sich die Drain-Elektroden 305 mit der Pixelelektrodenschicht 306 überlappen, belassen werden, wobei die Bereiche, in denen sich die Drain-Elektroden 305 mit der Pixelelektrodenschicht 306 überlappen, die Bereiche der Planarisierungsschichtöffnungen 310 sind, und die zweite Planarisierungsschicht 3071 die Planarisierungsschichtöffnungen 310 füllt.
  • In der dritten Ausführungsform der Erfindung füllt, nachdem die zweite Planarisierungsschicht unter Verwendung der Maske für die Source-Elektroden und die Drain-Elektroden belichtet wurde, die zweite Planarisierungsschicht, die den Drain-Bereichen entspricht, die Planarisierungsschichtöffnungen 310, kann jedoch die zweite Planarisierungsschicht, die den Source- und Datenleitungsbereichen entspricht, für die Struktur des Dünnschichttransistor-Arraysubstrats überflüssig sein. In der vierten Ausführungsform der Erfindung füllt, nachdem die zweite Planarisierungsschicht unter Verwendung der Maske für die Pixelelektrodenschicht belichtet wurde, die zweite Planarisierungsschicht an den Positionen, an denen die Drain-Elektroden mit den Pixelelektroden verbunden sind, die Planarisierungsschichtöffnungen 310 und kann die übrige zweite Planarisierungsschicht überflüssig sein, jedoch die Durchlässigkeit des Dünnschichttransistor-Arraysubstrats verschlechtern.
  • In dem Herstellungsverfahren gemäß der fünften Ausführungsform der Erfindung mit den beiden Belichtungsprozessen wird die zweite Planarisierungsschicht, die sich mit den Drain-Elektroden 305 und der Pixelelektrodenschicht 306 überlappt, zum Füllen der Planarisierungsschichtöffnungen belassen, während der Rest der zweiten Planarisierungsschicht im Nichtfüllbereich entfernt wird.
  • Sechste Ausführungsform
  • 13 zeigt eine Schnittansicht eines Dünnschichttransistor-Arraysubstrats gemäß einer sechsten Ausführungsform der Erfindung. In 13 umfasst das Dünnschichttransistor-Arraysubstrat Folgendes: ein Substrat 301, umfassend lichtempfindliche Abstandshalterbereiche 910 und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche 910 in der Nähe der Planarisierungsschichtöffnungsbereiche befinden, und eine Mehrzahl von Dünnschichttransistoren, die auf dem Substrat 301 angeordnet ist, von denen jeder eine Source-Elektrode 304 und eine Drain-Elektrode 305 umfasst; eine erste Planarisierungsschicht 303, die auf der Mehrzahl von Dünnschichttransistoren angeordnet ist; Planarisierungsschichtöffnungen 310, die auf der ersten Planarisierungsschicht 303 entsprechend den Planarisierungsschichtöffnungsbereichen angeordnet sind, d. h. Planarisierungsschichtöffnungen 310, die in der ersten Planarisierungsschicht 303 entsprechend den Drain-Elektroden 305 angeordnet sind, wobei die Drain-Elektroden 305 in den Planarisierungsschichtöffnungen 310 freiliegen; eine Pixelelektrodenschicht 306, die auf der ersten Planarisierungsschicht 303 angeordnet ist und mit den Drain-Elektroden 305 in Metallkontakt steht; und eine zweite Planarisierungsschicht 904, die auf der Pixelelektrodenschicht 306 angeordnet ist und die Planarisierungsschichtöffnungen 310 füllt, und lichtempfindliche Abstandshalter 905, die in den lichtempfindlichen Abstandshalterbereichen 910 ausgebildet sind. Vorzugsweise ist die Dicke der zweiten Planarisierungsschicht eine beliebige Dicke zwischen 0,1 und 10 Mikrometern.
  • Eine Lichtschutzschicht 312 ist ferner auf dem Substrat 301 angeordnet und eine Pufferschicht 314, die typischerweise aus Siliziumdioxid besteht, ist auf der Lichtschutzschicht 312 angeordnet. Eine Polysiliziumschicht 311 ist über der Pufferschicht 314 angeordnet, die Source-Elektroden 304 und die Drain-Elektroden 305 sind typischerweise durch die Polysiliziumschicht 311 verbunden und Kanalbereiche 317 sind ferner zwischen den Source-Elektroden 304 und den Drain-Elektroden 305 angeordnet. Eine Gate-Isolierschicht 316 ist zwischen den Kanalbereichen 317 und Gate-Elektroden 308 angeordnet und eine Isolierzwischenschicht 315 ist zwischen den Gate-Elektroden 308 und der ersten Planarisierungsschicht 303 angeordnet. Lichtempfindliche Abstandshalter 309 sind in den lichtempfindlichen Abstandshalterbereichen angeordnet.
  • Die sechste Ausführungsform der Erfindung stellt ferner eine Flüssigkristallanzeigevorrichtung, umfassend das oben beschriebene Dünnschichttransistor-Arraysubstrat, bereit.
  • Die sechste Ausführungsform der Erfindung stellt ferner ein Verfahren zur Herstellung des Dünnschichttransistor-Arraysubstrats bereit, wobei das Verfahren mit Bezug auf 13 Folgendes umfasst:
    Ein Substrat 301, umfassend lichtempfindliche Abstandshalterbereiche 91 und Planarisierungsschichtöffnungsbereiche, wird hergestellt, wobei sich die lichtempfindlichen Abstandshalterbereiche 910 in der Nähe der Planarisierungsschichtöffnungsbereiche befinden;
    Eine Mehrzahl von Dünnschichttransistoren auf dem Substrat 301, von denen jeder eine Source-Elektrode 304 und eine Drain-Elektrode 305 umfasst, wird auf dem Substrat 301 ausgebildet;
    Eine erste Planarisierungsschicht 303 wird auf der Mehrzahl von Dünnschichttransistoren ausgebildet und die Drain-Elektroden 305 überlagernde Bereiche der ersten Planarisierungsschicht 303 werden zum Ausbilden von Planarisierungsschichtöffnungen 310 in den Planarisierungsschichtöffnungsbereichen geätzt, wobei die Planarisierungsschichtöffnungen 310 die Drain-Elektroden 305 freilegen;
    Eine Pixelelektrodenschicht 306 wird auf der ersten Planarisierungsschicht 303 ausgebildet, wobei die Pixelelektrodenschicht 306 mit den Drain-Elektroden 305 über die Planarisierungsschichtöffnungen 310 in Kontakt steht; und
    Eine zweite Planarisierungsschicht 904 wird auf der Pixelelektrodenschicht 306 ausgebildet, wobei die zweite Planarisierungsschicht 904 die Planarisierungsschichtöffnungen 310 füllt und eine Dicke gleich der Höhe von lichtempfindlichen Abstandshaltern aufweist; und die zweite Planarisierungsschicht 904 wird unter Verwendung einer Maske belichtet, um die zweite Planarisierungsschicht in den lichtempfindlichen Abstandshalterbereichen 910 und an den Source-Elektroden 304 und den Drain-Elektroden 305 der Mehrzahl von Dünnschichttransistoren zu belassen; und aus der zweiten Planarisierungsschicht in den lichtempfindlichen Abstandshalterbereichen 910 bilden sich die lichtempfindlichen Abstandshalter 905.
  • In der sechsten Ausführungsform der Erfindung mit den Belichtungs-, Entwicklungs- und anderen Prozessen wird die zweite Planarisierungsschicht mit einer Dicke zwischen 1 und 10 Mikrometern auf der ersten Planarisierungsschicht ausgebildet und bilden sich aus der zweiten Planarisierungsschicht in den lichtempfindlichen Abstandshalterbereichen die lichtempfindlichen Abstandshalter, sodass die lichtempfindlichen Abstandshalter zur gleichen Zeit hergestellt werden können, zu der die Planarisierungsschichtöffnungen auf der ersten Planarisierungsschicht gefüllt werden, um dadurch Prozessschritte einzusparen. Darüber hinaus ist die Oberfläche der hergestellten zweiten Planarisierungsschicht planar, sodass sich die lichtempfindlichen Abstandshalter nicht schrägstellen oder in die Planarisierungsschichtöffnungen rutschen, wenn eine äußere Kraft darauf ausgeübt wird.
  • Vorzugsweise wird die zweite Planarisierungsschicht bei einer Temperatur von 230°C für 30 Minuten ausgehärtet, sodass die zweite Planarisierungsschicht mit Sauerstoffplasmen unter Bildung einer planaren Oberfläche davon reagiert. Die mit den Sauerstoffplasmen behandelte zweite Planarisierungsschicht weist eine gewisse Rauheit auf, was das Anbringen eines Ausrichtungsmaterials erleichtert, um dadurch effektiv zu verhindern, dass eine Ausrichtungsschicht abfällt, und ein Anhäufen und Vorstehen der Ausrichtungsschicht zu mindern.
  • Siebte Ausführungsform
  • 14 zeigt eine Schnittansicht eines Dünnschichttransistor-Arraysubstrats gemäß einer siebten Ausführungsform der Erfindung. Das Dünnschichttransistor-Arraysubstrat umfasst: ein Substrat 301, umfassend lichtempfindliche Abstandshalterbereiche 1003 und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche 1003 in der Nähe der Planarisierungsschichtöffnungsbereiche befinden, und eine Mehrzahl von Dünnschichttransistoren, die auf dem Substrat 301 angeordnet ist, von denen jeder eine Source-Elektrode 304 und eine Drain-Elektrode 305 umfasst; eine erste Planarisierungsschicht 303, die auf der Mehrzahl von Dünnschichttransistoren angeordnet ist; Planarisierungsschichtöffnungen 310, die in der ersten Planarisierungsschicht 303 entsprechend den Planarisierungsschichtöffnungsbereichen angeordnet sind, d. h. die Planarisierungsschichtöffnungen 310 sind in der ersten Planarisierungsschicht 303 entsprechend den Drain-Elektroden 305 angeordnet, die in den Planarisierungsschichtöffnungen 310 freiliegen; eine Pixelelektrodenschicht 306, die auf der ersten Planarisierungsschicht 303 angeordnet ist und mit den Drain-Elektroden 305 in Metallkontakt steht; und eine zweite Planarisierungsschicht 1001, die auf der Pixelelektrodenschicht 306 angeordnet ist, wobei die zweite Planarisierungsschicht 1001 die Planarisierungsschichtöffnungen 310 und die lichtempfindlichen Abstandshalterbereiche füllt. Lichtempfindliche Abstandshalter 1002 werden in den lichtempfindlichen Abstandshalterbereichen 1003 ausgebildet.
  • Eine Lichtschutzschicht 312 und eine Pufferschicht 314, welche die Lichtschutzschicht 312 überlagert, sind auf dem Substrat 301 angeordnet, wobei die Pufferschicht typischerweise aus Siliziumdioxid besteht. Eine Polysiliziumschicht 311 ist über der Pufferschicht 314 angeordnet, die Source-Elektroden 304 und die Drain-Elektroden 305 sind typischerweise über die Polysiliziumschicht 311 verbunden und Kanalbereiche 317 sind ferner zwischen den Source-Elektroden 304 und den Drain-Elektroden 305 angeordnet. Eine Gate-Isolierschicht 316 ist zwischen den Kanalbereichen 317 und Gate-Elektroden 308 angeordnet und eine Isolierzwischenschicht 315 ist zwischen den Gate-Elektroden 308 und der ersten Planarisierungsschicht 303 angeordnet.
  • Die siebte Ausführungsform der Erfindung stellt ferner eine Flüssigkristallanzeigevorrichtung, umfassend das oben beschriebene Dünnschichttransistor-Arraysubstrat, bereit.
  • Die siebte Ausführungsform der Erfindung stellt ferner ein Verfahren zur Herstellung des Dünnschichttransistor-Arraysubstrats bereit, wobei das Verfahren mit Bezug auf 14 Folgendes umfasst:
    Ein Substrat 301, umfassend lichtempfindliche Abstandshalterbereiche 1003 und Planarisierungsschichtöffnungsbereiche, wird hergestellt, wobei sich die lichtempfindlichen Abstandshalterbereiche 910 in der Nähe der Planarisierungsschichtöffnungsbereiche befinden;
    Eine Mehrzahl von Dünnschichttransistoren wird auf dem Substrat 301 ausgebildet, von denen jeder eine Source-Elektrode 304 und eine Drain-Elektrode 305 umfasst;
    Eine erste Planarisierungsschicht 303 wird auf der Mehrzahl von Dünnschichttransistoren ausgebildet und die Drain-Elektroden 305 überlagernde Bereiche der ersten Planarisierungsschicht 303 werden zum Ausbilden von Planarisierungsschichtöffnungen 310 geätzt, welche die Drain-Elektroden 305 freilegen;
    Eine Pixelelektrodenschicht 306 wird auf der ersten Planarisierungsschicht 303 ausgebildet, wobei die Pixelelektrodenschicht 306 mit den Drain-Elektroden 305 über die Planarisierungsschichtöffnungen 310 in Kontakt steht; und
    Eine zweite Planarisierungsschicht 1001 wird auf der Pixelelektrodenschicht 306 zum Füllen der Planarisierungsschichtöffnungen 310 ausgebildet.
  • In der obenstehenden Ausführungsform der Erfindung stehen, da die zweite Planarisierungsschicht die gesamte erste Planarisierungsschicht überlagert, d. h. die zweite Planarisierungsschicht überlagert die Pixelelektrodenschicht und die Planarisierungsschichtöffnungen auf der ersten Planarisierungsschicht, die so hergestellten lichtempfindlichen Abstandshalter auf der planaren zweiten Planarisierungsschicht, sodass die stabil stehenden lichtempfindlichen Abstandshalter hergestellt werden können, um dadurch die Probleme in Bezug auf Verformung, Farbstich, Lichtleckage usw. der Flüssigkristallanzeige aufgrund anormal positionierter lichtempfindlicher Abstandshalter zu lösen.
  • Die Dünnschichttransistor-Arraysubstrate gemäß der ersten Ausführungsform bis siebten Ausführungsform der Erfindung können eine hohe Auflösung der Anzeige aufweisen und Probleme in Bezug auf Farbstich, Lichtleckage usw. bei der eingedrückten Anzeige mindern.
  • Obwohl die bevorzugten Ausführungsformen der Erfindung beschrieben wurden, kann der Fachmann anhand des zugrunde liegenden Erfindungsgedankens weitere Modifikationen und Variationen an diesen Ausführungsformen vornehmen. Daher sind die beigefügten Ansprüche als die bevorzugten Ausführungsformen und sämtliche Modifikationen und Varianten, die in den Umfang der Erfindung fallen, umfassend auszulegen.

Claims (17)

  1. Verfahren zur Herstellung eines Dünnschichttransistor-Arraysubstrats, wobei das Verfahren umfasst: Herstellen eines Substrats (301), umfassend lichtempfindliche Abstandshalterbereiche (302) und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche (302) in der Nähe der Planarisierungsschichtöffnungsbereiche befinden; Ausbilden einer Mehrzahl von Dünnschichttransistoren auf dem Substrat (301), wobei jeder der Mehrzahl von Dünnschichttransistoren eine Source-Elektrode (304) und eine Drain-Elektrode (305) umfasst; Ausbilden einer ersten Planarisierungsschicht (303) auf der Mehrzahl von Dünnschichttransistoren zum Überlagern der Mehrzahl von Dünnschichttransistoren und Ätzen der ersten Planarisierungsschicht (303) zum Ausbilden von Planarisierungsschichtöffnungen (310) in der ersten Planarisierungsschicht (303) entsprechend den Planarisierungsschichtöffnungsbereichen, wobei die Planarisierungsschichtöffnungsbereiche Drain-Elektroden (305) entsprechen und die Planarisierungsschichtöffnungen (310) die Drain-Elektroden freilegen; Ausbilden einer Pixelelektrodenschicht (306) auf der ersten Planarisierungsschicht (303), wobei die Pixelelektrodenschicht (306) mit den Drain-Elektroden (305) über die Planarisierungsschichtöffnungen (310) in Kontakt steht; Ausbilden einer zweiten Planarisierungsschicht (307) auf der Pixelelektrodenschicht (306), wobei die zweite Planarisierungsschicht (307) die Planarisierungsschichtöffnungen (310) füllt; und Belichten der zweiten Planarisierungsschicht (307) unter Verwendung einer Maske und Entwickeln der belichteten zweiten Planarisierungsschicht zum Entfernen der zweiten Planarisierungsschicht (307) in den lichtempfindlichen Abstandshalterbereichen (302).
  2. Verfahren nach Anspruch 1, ferner umfassend: Ausbilden einer Lichtschutzschicht (312) auf dem Substrat (301), wobei die Lichtschutzschicht (312) zwischen der Mehrzahl von Dünnschichttransistoren und dem Substrat (301) angeordnet ist und sich die Lichtschutzschicht (312) mit den Drain-Elektroden (305) und Kanalbereichen (317) der Mehrzahl von Dünnschichttransistoren überlappt, sich jedoch nicht mit den lichtempfindlichen Abstandshalterbereichen (302) überlappt; und das Belichten der zweiten Planarisierungsschicht (307) unter Verwendung der Maske Folgendes umfasst: Belichten der zweiten Planarisierungsschicht (307) unter Verwendung einer Maske zum Ausbilden der Lichtschutzschicht (312); und Entwickeln der belichteten zweiten Planarisierungsschicht, um die zweite Planarisierungsschicht in einem Bereich, welcher der Lichtschutzschicht (312) entspricht, zu belassen.
  3. Verfahren nach Anspruch 2, wobei eine Lichtschutzstruktur der Maske zum Ausbilden der Lichtschutzschicht als U-Form ausgelegt ist; und die zweite Planarisierungsschicht (307) unter Verwendung der Maske zum Ausbilden der Lichtschutzschicht (312) belichtet wird, um die zweite Planarisierungsschicht mit der U-förmigen Struktur auszubilden, und in der zweiten Planarisierungsschicht mit der U-förmigen Struktur Öffnungen der U-förmigen Struktur in lichtempfindlichen Abstandshalterbereichen (302) angeordnet sind.
  4. Verfahren nach Anspruch 1, wobei das Belichten der zweiten Planarisierungsschicht (307) unter Verwendung der Maske Folgendes umfasst: Belichten der zweiten Planarisierungsschicht (307) unter Verwendung einer Maske zum Ausbilden der Source-Elektroden (304) und der Drain-Elektroden (305); und Entwickeln der belichteten zweiten Planarisierungsschicht, um die zweite Planarisierungsschicht in Bereichen, die den Source-Elektroden und Drain-Elektroden entsprechen, zu belassen.
  5. Verfahren nach Anspruch 1, wobei das Belichten der zweiten Planarisierungsschicht (307) unter Verwendung der Maske Folgendes umfasst: Belichten der zweiten Planarisierungsschicht (307) unter Verwendung einer Maske zum Ausbilden der Pixelelektrodenschicht (306); und Entwickeln der belichteten zweiten Planarisierungsschicht, um die zweite Planarisierungsschicht in einem Bereich, welcher der Pixelelektrodenschicht (306) entspricht, zu belassen.
  6. Verfahren nach Anspruch 1, wobei das Belichten der zweiten Planarisierungsschicht (307) unter Verwendung der Maske Folgendes umfasst: zunächst Belichten der zweiten Planarisierungsschicht (307) unter Verwendung einer Maske zum Ausbilden der Source-Elektroden (304) und der Drain-Elektroden (305) und dann Belichten der zweiten Planarisierungsschicht (307), die unter Verwendung der Maske zum Ausbilden der Source-Elektroden (304) und der Drain-Elektroden (305) belichtet wurde, unter Verwendung einer Maske zum Ausbilden der Pixelelektrodenschicht (306); und Entwickeln der zweimal belichteten zweiten Planarisierungsschicht, um die zweite Planarisierungsschicht in Bereichen, in denen sich die Drain-Elektroden (305) mit der Pixelelektrodenschicht (306) überlappen, zu belassen.
  7. Verfahren zur Herstellung eines Dünnschichttransistor-Arraysubstrats, wobei das Verfahren umfasst: Herstellen eines Substrats (301), umfassend lichtempfindliche Abstandshalterbereiche (302) und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche (302) in der Nähe der Planarisierungsschichtöffnungsbereiche befinden; Ausbilden einer Mehrzahl von Dünnschichttransistoren auf dem Substrat (301), wobei jeder der Mehrzahl von Dünnschichttransistoren eine Source-Elektrode (304) und eine Drain-Elektrode (305) umfasst; Ausbilden einer ersten Planarisierungsschicht (303) auf der Mehrzahl von Dünnschichttransistoren zum Überlagern der Mehrzahl von Dünnschichttransistoren; Ätzen der ersten Planarisierungsschicht (303) zum Ausbilden von Planarisierungsschichtöffnungen (310) in der ersten Planarisierungsschicht (303) entsprechend den Planarisierungsschichtöffnungsbereichen, wobei die Planarisierungsschichtöffnungsbereiche Drain-Elektroden (305) entsprechen und die Planarisierungsschichtöffnungen die Drain-Elektroden (305) freilegen; Ausbilden einer Pixelelektrodenschicht (306) auf der ersten Planarisierungsschicht (303), wobei die Pixelelektrodenschicht (306) mit den Drain-Elektroden (305) über die Planarisierungsschichtöffnungen (310) in Kontakt steht; und Ausbilden einer zweiten Planarisierungsschicht (307) auf der Pixelelektrodenschicht (306) zum Füllen der Planarisierungsschichtöffnungen und zum Überlagern der ersten Planarisierungsschicht.
  8. Verfahren zur Herstellung eines Dünnschichttransistor-Arraysubstrats, wobei das Verfahren umfasst: Herstellen eines Substrats (301), umfassend lichtempfindliche Abstandshalterbereiche (302) und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche (302) in der Nähe der Planarisierungsschichtöffnungsbereiche befinden; Ausbilden einer Mehrzahl von Dünnschichttransistoren auf dem Substrat (301), wobei jeder der Mehrzahl von Dünnschichttransistoren eine Source-Elektrode (304) und eine Drain-Elektrode (305) umfasst; Ausbilden einer ersten Planarisierungsschicht (303) auf der Mehrzahl von Dünnschichttransistoren zum Überlagern der Mehrzahl von Dünnschichttransistoren; Ätzen der ersten Planarisierungsschicht (303) zum Ausbilden von Planarisierungsschichtöffnungen (310) in der ersten Planarisierungsschicht entsprechend den Planarisierungsschichtöffnungsbereichen, wobei die Planarisierungsschichtöffnungsbereiche Drain-Elektroden (305) entsprechen und die Planarisierungsschichtöffnungen die Drain-Elektroden freilegen; Ausbilden einer Pixelelektrodenschicht (306) auf der ersten Planarisierungsschicht (303), wobei die Pixelelektrodenschicht (306) mit den Drain-Elektroden (305) über die Planarisierungsschichtöffnungen in Kontakt steht; Ausbilden einer zweiten Planarisierungsschicht (307) auf der Pixelelektrodenschicht (306), wobei die zweite Planarisierungsschicht (307) die Planarisierungsschichtöffnungen (310) füllt und eine Dicke gleich einer Höhe von lichtempfindlichen Abstandshaltern aufweist; und Belichten der zweiten Planarisierungsschicht (307) unter Verwendung einer Maske, um die zweite Planarisierungsschicht in den lichtempfindlichen Abstandshalterbereichen zu belassen, und Ausbilden von lichtempfindlichen Abstandshaltern durch die zweite Planarisierungsschicht in den lichtempfindlichen Abstandshalterbereichen.
  9. Dünnschichttransistor-Arraysubstrat, umfassend: ein Substrat (301), umfassend lichtempfindliche Abstandshalterbereiche (302) und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche (302) in der Nähe der Planarisierungsschichtöffnungsbereiche befinden; eine Mehrzahl von Dünnschichttransistoren, die auf dem Substrat angeordnet sind, wobei jeder der Mehrzahl von Dünnschichttransistoren eine Source-Elektrode (304) und eine Drain-Elektrode (305) umfasst; eine erste Planarisierungsschicht (303), die auf der Mehrzahl von Dünnschichttransistoren angeordnet ist und die Mehrzahl von Dünnschichttransistoren überlagert, wobei Planarisierungsschichtöffnungen (310) in der ersten Planarisierungsschicht (303) entsprechend den Planarisierungsschichtöffnungsbereichen angeordnet sind, wobei die Planarisierungsschichtöffnungsbereiche Drain-Elektroden (305) entsprechen und die Planarisierungsschichtöffnungen (310) die Drain-Elektroden freilegen; eine Pixelelektrodenschicht (306), die auf der ersten Planarisierungsschicht (303) angeordnet ist und mit den Drain-Elektroden (305) in Kontakt steht; und eine zweite Planarisierungsschicht (307), die auf der Pixelelektrodenschicht (306) angeordnet ist und die Planarisierungsschichtöffnungen (310) füllt.
  10. Dünnschichttransistor-Arraysubstrat nach Anspruch 9, wobei das Dünnschichttransistor-Arraysubstrat ferner eine Lichtschutzschicht (312) umfasst, die zwischen der Mehrzahl von Dünnschichttransistoren und dem Substrat (301) angeordnet ist, und sich die Lichtschutzschicht mit den Source-Elektroden, den Drain-Elektroden der Mehrzahl von Dünnschichttransistoren und Kanalbereichen zwischen den Source-Elektroden und den Drain-Elektroden der Mehrzahl von Dünnschichttransistoren überlappt, die zweite Planarisierungsschicht (307) eine gleiche Form wie die Lichtschutzschicht (312) aufweist und eine Position der zweiten Planarisierungsschicht einer Position der Lichtschutzschicht entspricht.
  11. Dünnschichttransistor-Arraysubstrat nach Anspruch 10, wobei es sich bei der Form der Lichtschutzschicht und der Form der zweiten Planarisierungsschicht um eine U-Form handelt und Öffnungen mit U-förmiger Struktur in lichtempfindlichen Abstandshalterbereichen angeordnet sind.
  12. Dünnschichttransistor-Arraysubstrat nach Anspruch 9, wobei die zweite Planarisierungsschicht (307) eine gleiche Form wie die Source-Elektroden, die Drain-Elektroden und Datenleitungen aufweist und eine Position der zweiten Planarisierungsschicht Positionen der Source-Elektroden, der Drain-Elektroden und der Datenleitungen entspricht.
  13. Dünnschichttransistor-Arraysubstrat nach Anspruch 9, wobei die zweite Planarisierungsschicht (307) eine gleiche Form wie die Pixelelektrodenschicht aufweist und eine Position der zweiten Planarisierungsschicht einer Position der Pixelelektrodenschicht entspricht.
  14. Dünnschichttransistor-Arraysubstrat nach Anspruch 10, wobei die zweite Planarisierungsschicht (307) eine gleiche Form wie Bereiche, in denen sich die Source-Elektroden und die Drain-Elektroden mit der Pixelelektrodenschicht überlappen, aufweist und eine Position der zweiten Planarisierungsschicht Positionen der Bereiche, in denen sich die Source-Elektroden und die Drain-Elektroden mit der Pixelelektrodenschicht überlappen, entspricht.
  15. Dünnschichttransistor-Arraysubstrat nach Anspruch 9, wobei die zweite Planarisierungsschicht (307) ferner die erste Planarisierungsschicht überlagert.
  16. Dünnschichttransistor-Arraysubstrat, umfassend: ein Substrat (301), umfassend lichtempfindliche Abstandshalterbereiche (302) und Planarisierungsschichtöffnungsbereiche, wobei sich die lichtempfindlichen Abstandshalterbereiche (302) in der Nähe der Planarisierungsschichtöffnungsbereiche befinden; eine Mehrzahl von Dünnschichttransistoren, die auf dem Substrat (301) angeordnet ist, wobei jeder der Mehrzahl von Dünnschichttransistoren eine Source-Elektrode (304) und eine Drain-Elektrode (305) umfasst; eine erste Planarisierungsschicht (303), die auf der Mehrzahl von Dünnschichttransistoren angeordnet ist und die Mehrzahl von Dünnschichttransistoren überlagert, wobei Planarisierungsschichtöffnungen (310) in der ersten Planarisierungsschicht (303) entsprechend den Planarisierungsschichtöffnungsbereichen angeordnet sind, die Planarisierungsschichtöffnungsbereiche Drain-Elektroden (305) entsprechen und die Planarisierungsschichtöffnungen (310) die Drain-Elektroden freilegen; eine Pixelelektrodenschicht (306), die auf der ersten Planarisierungsschicht angeordnet ist und mit den Drain-Elektroden in Kontakt steht; und eine zweite Planarisierungsschicht (307), die auf der Pixelelektrodenschicht (306) angeordnet ist, wobei die zweite Planarisierungsschicht (307) die Planarisierungsschichtöffnungen füllt und sich aus ihnen lichtempfindliche Abstandshalter in den lichtempfindlichen Abstandshalterbereichen bilden.
  17. Flüssigkristallanzeigevorrichtung, umfassend das Dünnschichttransistor-Arraysubstrat nach Anspruch 9 oder 16 und ein Farbfiltersubstrat, wobei das Dünnschichttransistor-Arraysubstrat und das Farbfiltersubstrat abgedichtet und einander gegenüberliegend angeordnet sind und eine Flüssigkristallschicht zwischen dem Dünnschichttransistor-Arraysubstrat und dem Farbfiltersubstrat angeordnet ist, wobei die Flüssigkristallanzeigevorrichtung ferner lichtempfindliche Abstandshalter umfasst, die zwischen dem Dünnschichttransistor-Arraysubstrat und dem Farbfiltersubstrat in den lichtempfindlichen Abstandshalterbereichen angeordnet sind.
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