DE102015108837B4 - Verfahren zur Herstellung eines FinFET und FinFET-Struktur - Google Patents

Verfahren zur Herstellung eines FinFET und FinFET-Struktur Download PDF

Info

Publication number
DE102015108837B4
DE102015108837B4 DE102015108837.1A DE102015108837A DE102015108837B4 DE 102015108837 B4 DE102015108837 B4 DE 102015108837B4 DE 102015108837 A DE102015108837 A DE 102015108837A DE 102015108837 B4 DE102015108837 B4 DE 102015108837B4
Authority
DE
Germany
Prior art keywords
layer
forming
gate
dielectric
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102015108837.1A
Other languages
English (en)
Other versions
DE102015108837A1 (de
Inventor
Shiu-Ko Jang-Jian
Chih-Nan Wu
Chi-Wen Liu
Chun-Che Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015108837A1 publication Critical patent/DE102015108837A1/de
Application granted granted Critical
Publication of DE102015108837B4 publication Critical patent/DE102015108837B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)

Abstract

Verfahren, Folgendes umfassend: Ausbilden einer Gatestruktur, Folgendes umfassend: ein Gate-Dielektrikum (64) über einem Substrat (40), eine Austrittsarbeit-Abstimmschicht (70, 74, 78) über dem Gate-Dielektrikum (64) und ein metallhaltiges Material (84) über der Austrittsarbeit-Abstimmschicht (70, 74, 78); Ausbilden einer Pufferschicht (86) auf dem metallhaltigen Material (84); und Ausbilden eines dielektrischen Materials (88) auf der Pufferschicht (86).

Description

  • Dieses Patent betrifft ein Verfahren zur Herstellung eines FinFET und einen FinFET mit einer Pufferschicht auf einem Gate.
  • HINTERGRUND
  • Halbleitervorrichtungen werden bei verschiedenen elektronischen Anwendungen verwendet, wie beispielsweise Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise durch sequenzielles Abscheiden von isolierenden oder dielektrischen Schichten, leitfähigen Schichten und halbleitenden Materialschichten auf einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie hergestellt, um Schaltungskomponenten und -Elemente darauf auszubilden.
  • Ein Transistor ist ein Element, welches oft in Halbleitervorrichtungen verwendet wird. Es kann eine große Anzahl von Transistoren (z. B. Hunderte, Tausende oder Millionen von Transistoren) beispielsweise auf einem einzelnen integrierten Schaltkreis (IS) vorhanden sein. Ein üblicher Transistortyp, welcher bei der Herstellung einer Halbleitervorrichtung verwendet wird, ist beispielsweise ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET, Metal Oxide Semiconductor Field Effect Transistor). Ein planarer Transistor (z. B. ein planarer MOSFET) weist typischerweise ein Gate-Dielektrikum, welches über einem Kanalbereich in einem Substrat angeordnet ist, und eine Gateelektrode auf, welche über dem Gate-Dielektrikum ausgebildet ist. Ein Sourcebereich und ein Drainbereich des Transistors sind auf beiden Seiten des Kanalbereichs ausgebildet.
  • Multigate-Feldeffekttransistoren (MuGFET) sind eine neue Entwicklung in der Halbleitertechnik. Ein MuGFET-Typ wird als FinFET bezeichnet, welcher eine Transistorstruktur ist, welche ein rippenförmiges Halbleitermaterial aufweist, welches vertikal gegenüber der Halbleiteroberfläche eines integrierten Schaltkreises erhöht ist.
  • DE 10 2011 106 052 T2 beschreibt ein Verfahren zur Integration von dielektrischen Multigate-Transistoren in einem Tri-Gate-Prozess (FinFET). Unterschiedliche Gate-Strukturen werden aufgrund der Dicke oder Zusammensetzung der dielektrischen Schicht oder der Zusammensetzung der Austrittsarbeits-Metallschicht und der Gate-Elektrode unterschieden.
  • Die DE 10 2014 019 257 A1 beschreibt eine Metall-Gate-Struktur und ihr Herstellungsverfahren. Eine Halbleiterstruktur umfasst eine halbleitende Schicht mit einer ersten Oberflächen und einem Zwischenschichtdielektrikum. Darüber wird ein Metall-Gate hergestellt, das eine High-K-dielektrische Schicht, eine Barriereschicht und eine Austrittsarbeitsmetallschicht umfasst.
  • Die DE 10 2013 210 625 A1 beschreibt eine Halbleitervorrichtung mit einer ersten verspannungsinduzierenden Materialschicht über einem P-Kanaltransistor und einer zweiten verspannungsinduzierenden Materialschicht über der ersten verspannungsinduzierenden Materialschicht über dem Transistor, wobei die Dicke und das innere Verspannungsniveau der zweiten Schicht höher sind als die der ersten Schicht.
  • Die DE 10 2013 104 523 A1 beschreibt ein Verfahren zur Herstellung einer FinFET-Struktur auf einem Substrat, das einen Grat aufweist. Der Grat hat unterschiedliche Bereiche mit unterschiedlichen Zusammensetzungen und unterschiedlichen Breiten. Der Fußbereich des Grates ist schmaler, und eine Gate-Struktur wird auf dem oberen breiteren Bereich des Grates ausgebildet.
  • Die Erfindung sieht Verfahren gemäß den Patentansprüchen 1 und 8 und eine Struktur gemäß Patentanspruch 16 vor. Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Gesichtspunkte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der normalen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung willkürlich erhöht oder reduziert sein.
  • 1 ist ein Beispiel eines generischen Rippen-Feldeffekttransistors (FinFET) in einer dreidimensionalen Ansicht gemäß manchen Ausführungsformen.
  • 2, 3, 4A, 4B, 5 bis 14, 15A und 15B sind Querschnittsansichten von Zwischenstufen bei dem Herstellen von FinFET gemäß manchen Ausführungsformen.
  • 16 ist eine vergrößerte Ansicht einer Gatestruktur, welche gemäß manchen Ausführungsformen ausgebildet ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend vorgesehen. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in unmittelbarem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal derartig ausgebildet werden können, dass das erste und das zweite Merkmal nicht in unmittelbarem Kontakt stehen können. Zusätzlich kann die vorliegende Offenbarung Bezugszahlen und/oder Bezugszeichen bei den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und diktiert in sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfiurationen.
  • Weiterhin können relative räumliche Begriffe, wie beispielsweise „unterhalb”, „unter”, „niedriger”, „über”, „höher” und dergleichen, hier zur Vereinfachung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu einem anderen Element (Elementen) oder Merkmal (Merkmalen) zu beschreiben, wie in den Figuren illustriert. Diese relativen räumlichen Begriffe sind vorgesehen, verschiedene Orientierungen der Vorrichtung beim Gebrauch oder im Betrieb zusätzlich zu der Orientierung zu umfassen, welche in den Figuren dargestellt ist. Der Apparat kann auf andere Weise orientiert sein (um 90 Grad gedreht oder in anderen Orientierungen) und die hier verwendeten relativen räumlichen Deskriptoren können dementsprechend ebenso interpretiert werden.
  • Rippen-Feldeffekttransistoren (FinFET) und Verfahren zum Ausbilden derselben sind gemäß verschiedenen Ausführungsformen bereitgestellt. Zwischenstufen des Ausbildens von FinFET sind illustriert. Manche hier diskutierte Ausführungsformen werden im Kontext von FinFET erörtert, welche unter Verwendung eines „Gate zuletzt”-Prozesses ausgebildet werden. Manche Ausführungsformen ziehen Gesichtspunkte in Betracht, welche in planaren Vorrichtungen verwendet werden, wie beispielsweise in planaren FET. Einige Variationen der Ausführungsformen werden diskutiert. Durchschnittsfachleute verstehen unmittelbar andere Modifikationen, welche angefertigt werden können, welche als innerhalb des Schutzumfangs der anderen Ausführungsformen liegend angesehen werden. Obwohl Verfahrensausführungsformen in einer bestimmten Reihenfolge erörtert werden, können verschiedene andere Verfahrensausführungsformen in beliebiger logischer Reihenfolge durchgeführt werden und können weniger oder mehr hier beschriebene Schritte umfassen.
  • 1 illustriert ein Beispiel eines generischen FinFET 20 in einer dreidimensionalen Ansicht. Der FinFET 20 umfasst eine Rippe 26 auf einem Substrat 22. Das Substrat 22 weist Isolationsbereiche 24 auf, und die Rippe 26 steht über benachbarten Isolationsbereichen 24 vor und zwischen ihnen. Ein Gate-Dielektrikum 28 ist entlang von Seitenwänden und über einer oberen Oberfläche der Rippe 26 angeordnet, und eine Gateelektrode 30 ist über dem Gate-Dielektrikum 28 angeordnet. Der Sourcebereich 32 und der Drainbereich 34 sind auf gegenüberliegenden Seiten der Rippe 26 hinsichtlich des Gate-Dielektrikums 28 und der Gateelektrode 30 angeordnet. 1 illustriert weiterhin Referenzquerschnitte, welche in nachstehenden Figuren verwendet sind. Querschnitt A-A verläuft über einen Kanal, das Gate-Dielektrikum 28 und die Gateelektrode 30 des FinFET 20. Querschnitt B-B verläuft senkrecht zu Querschnitt A-A und entlang einer Längsachse der Rippe 26 und in einer Richtung beispielsweise eines Stromflusses zwischen dem Sourcebereich 32 und dem Drainbereich 34. Zur Klarheit beziehen sich nachfolgende Figuren auf diese Referenzquerschnitte.
  • 2 bis 15B sind Querschnittsansichten von Zwischenstufen bei dem Herstellen von FinFET gemäß einer beispielhaften Ausführungsform. 2, 3 und 4A illustrieren den Referenzquerschnitt A-A, welcher in 1 illustriert ist, aber für mehrere Rippen. 4B, 5 bis 14 und 15A illustrieren den Referenzquerschnitt B-B, welcher in 1 illustriert ist, aber für mehrere finFET. 15B illustriert den Referenzquerschnitt A-A eines FinFET, welcher in 15A illustriert ist.
  • 2 illustriert ein Substrat 40. Das Substrat 40 kann ein Halbleitersubstrat sein, wie beispielsweise ein Volumenhalbleitersubstrat, ein Halbleiter-auf-Isolator-(SOI)-Substrat, ein mehrschichtiges oder Gradientensubstrat oder dergleichen. Das Substrat 40 kann ein Halbleitermaterial umfassen, wie beispielsweise einen elementaren Halbleiter, welcher Si und Ge umfasst; einen Verbindungs- oder Legierungshalbleiter, welcher SiC, SiGe, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb und/oder GaInAsP umfasst; oder eine Kombination davon. Das Substrat 40 kann dotiert oder undotiert sein. Bei einem spezifischen Beispiel ist das Substrat 40 ein Silizium-Volumensubstrat.
  • 3 illustriert die Ausbildung der Rippen 42 und der Isolationsbereiche 44 zwischen benachbarten Rippen 42. In 3 sind Rippen 42 in dem Substrat 40 ausgebildet. Bei manchen Ausführungsformen können die Rippen 42 in dem Substrat 40 durch Ätzen von Gräben in dem Substrat 40 ausgebildet werden. Das Ätzen kann jeder annehmbare Ätzprozess sein, wie beispielsweise eine reaktive Ionenätzung (RIE), eine Neutralstrahlätzung (NBE), eine Kombination davon oder dergleichen. Die Ätzung kann anisotrop sein.
  • Weiterhin ist in 3 ein Isolationsmaterial zwischen benachbarten Rippen 42 ausgebildet, um die Isolationsbereiche 44 auszubilden. Das Isolationsmaterial kann ein Oxid, wie beispielsweise Siliziumoxid, ein Nitrid, eine Kombination davon oder dergleichen, sein und kann durch eine chemische Dampfphasenabscheidung mit hoher Plasmadichte (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und Nachhärten, um es in ein anderes Material umzuwandeln, wie beispielsweise in ein Oxid), eine Kombination davon oder dergleichen, ausgebildet werden. Andere Isolationsmaterialien, welche von jedem annehmbaren Prozess ausgebildet werden, können verwendet werden. Bei der illustrierten Ausführungsform ist das Isolationsmaterial Siliziumoxid, welches durch einen FCVD-Prozess ausgebildet wird. Ein Temperprozess kann durchgeführt werden, wenn das Isolationsmaterial einmal ausgebildet ist. Weiterhin kann in 3 ein Planarisierungsprozess, wie beispielsweise ein chemisch-mechanisches Polieren (CMP), alles überschüssige Isolationsmaterial entfernen und obere Oberflächen der Isolationsbereiche 44 und obere Oberflächen der Rippen 42 ausbilden, welche koplanar sind.
  • Obwohl nicht gesondert illustriert, können geeignete Wannen in den Rippen 42 und/oder in dem Substrat 40 ausgebildet werden. Beispielsweise kann eine p-Wanne in einem ersten Bereich 100 und in einem zweiten Bereich 200 (illustriert in 4B und nachfolgenden Figuren) des Substrats 40 ausgebildet werden, wo n-leitende Vorrichtungen, wie beispielsweise n-leitende FinFET, ausgebildet werden sollen, und eine n-Wanne kann in einem dritten Bereich 300 und in einem vierten Bereich 400 des Substrats 40 (illustriert in 4B und nachfolgenden Figuren) ausgebildet werden, wo p-leitende Vorrichtungen, wie beispielsweise p-leitende FinFET, ausgebildet werden sollen.
  • Um beispielsweise eine p-Wanne in dem ersten Bereich 100 und in dem zweiten Bereich 200 auszubilden, kann ein Fotoresist über den Rippen 42 und den Isolationsbereichen 44 in dem dritten Bereich 300 und in dem vierten Bereich 400 des Substrats 40 ausgebildet werden. Der Fotoresist kann strukturiert sein, um den ersten Bereich 100 und den zweiten Bereich 200 des Substrats 40 zu exponieren. Der Fotoresist kann unter Verwendung einer Aufschleudertechnik ausgebildet werden und kann unter Verwendung annehmbarer Fotolithografieverfahren strukturiert werden. Wenn der Fotoresist einmal strukturiert ist, kann eine p-leitende Fremdstoffimplantation in dem ersten Bereich 100 und in dem zweiten Bereich 200 durchgeführt werden, und der Fotoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass p-leitende Verunreinigungen in den dritten Bereich 300 und in den vierten Bereich 400 implantiert werden. Die p-leitenden Verunreinigungen können Bor, BF2 oder dergleichen sein, welche in den ersten Bereich 100 und in den zweiten Bereich 200 auf eine Konzentration gleich oder weniger als 1018 cm–3, wie beispielsweise zwischen ungefähr 1017 cm–3 und ungefähr 1018 cm–3, implantiert werden. Nach der Implantation kann der Fotoresist entfernt werden, wie beispielsweise durch ein annehmbares Veraschungsverfahren.
  • Um weiterhin eine n-Wanne in dem dritten Bereich 300 und in dem vierten Bereich 400 auszubilden, kann ein Fotoresist über den Rippen 42 und den Isolationsbereichen 44 in dem ersten Bereich 100 und in dem zweiten Bereich 200 des Substrats ausgebildet werden. Der Fotoresist kann strukturiert sein, um den dritten Bereich 300 und den vierten Bereich 400 des Substrats 40 zu exponieren. Der Fotoresist kann unter Verwendung einer Aufschleudertechnik ausgebildet werden und kann unter Verwendung annehmbarer Fotolithografieverfahren strukturiert werden. Wenn der Fotoresist einmal strukturiert ist, kann eine n-leitende Fremdstoffimplantation in dem dritten Bereich 300 und in dem vierten Bereich 400 durchgeführt werden, und der Fotoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass n-leitende Verunreinigungen in den ersten Bereich 100 und in den zweiten Bereich 200 implantiert werden. Die n-leitenden Verunreinigungen können Phosphor, Arsen oder dergleichen sein, welche in den dritten Bereich 300 und in den vierten Bereich 400 auf eine Konzentration gleich oder weniger als 1018 cm–3, wie beispielsweise zwischen ungefähr 1017 cm–3 und ungefähr 1018 cm–3, implantiert werden. Nach der Implantation kann der Fotoresist entfernt werden, wie beispielsweise durch ein annehmbares Veraschungsverfahren. Nach den Implantationen kann ein Tempern durchgeführt werden, um die p-leitenden und n-leitenden Verunreinigungen zu aktivieren, welche implantiert wurden. Die Implantationen können eine p-Wanne in dem ersten Bereich 100 und in dem zweiten Bereich 200 und eine n-Wanne in dem dritten Bereich 300 und in dem vierten Bereich 400 ausbilden.
  • In 4A und 4B sind die Isolationsbereiche 44 vertieft, um beispielsweise flache Isolationsgraben-(STI, Shallow Trench Isolation)-Bereiche auszubilden. Die Isolationsbereiche 44 sind derartig vertieft, dass Rippen 42 zwischen benachbarten Isolationsbereichen 44 vorstehen. Die Isolationsbereiche 44 können unter Verwendung eines annehmbaren Ätzverfahrens abgetragen werden, wie beispielsweise durch eins, welches selektiv ist für das Material der Isolationsbereiche 44. Beispielsweise kann eine chemische Oxid-Entfernung unter Verwendung einer CERTAS®-Ätzung von Tokyo Electron oder eines SICONI-Werkzeugs von Applied Materials oder verdünnte Fluorwasserstoffsäure (dHF) verwendet werden.
  • Durchschnittsfachleute verstehen unmittelbar, dass der hinsichtlich 2, 3, 4A und 4B beschriebene Prozess nur ein Beispiel dafür ist, wie Rippen ausgebildet werden können. Bei anderen Ausführungsformen kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 40 ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; epitaxiale Rippen können in den Gräben epitaxial gewachsen werden; und die dielektrische Schicht kann derartig abgetragen sein, dass die homoepitaxialen und/oder heteroepitaxialen Strukturen aus der dielektrischen Schicht vorstehen, um epitaxiale Rippen auszubilden. Es kann vorteilhaft sein, ein Material oder eine epitaxiale Rippenstruktur für n-leitende FinFET epitaxial zu wachsen, welche von dem Material oder von der epitaxialen Rippenstruktur für p-leitende FinFET verschieden sind.
  • In 5 wird eine dielektrische Dummy-Schicht auf den Rippen 42 ausgebildet. Die dielektrische Dummy-Schicht kann beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß annehmbaren Verfahren abgeschieden werden oder thermisch gewachsen werden, wie beispielsweise durch CVD, thermische Oxidation oder dergleichen. Eine Dummy-Gateschicht wird über der dielektrischen Dummy-Schicht ausgebildet, und über der Dummy-Gateschicht wird eine Maskenschicht ausgebildet. Die Dummy-Gateschicht kann über der dielektrischen Dummy-Schicht abgeschieden werden, wie beispielsweise unter Verwendung von CVD oder dergleichen, und dann planarisiert werden, wie beispielsweise durch ein CMP. Die Maskenschicht kann über der Dummy-Gateschicht abgeschieden werden, wie beispielsweise unter Verwendung von CVD oder dergleichen. Die Dummy-Gateschicht kann beispielsweise Polysilizium umfassen, obwohl andere Materialien, welche eine hohe Ätzselektivität aufweisen, auch verwendet werden können. Die Maskenschicht kann beispielsweise Siliziumnitrid, Siliziumoxinitrid, Siliziumkohlenstoffnitrid oder dergleichen umfassen.
  • Weiterhin kann in 5 die Maskenschicht unter Verwendung annehmbarer Fotolithografie und Ätzverfahren strukturiert werden, um Masken 50 auszubilden. Die Struktur der Masken 50 kann dann auf die Dummy-Gateschicht und dielektrische Dummy-Schicht durch ein annehmbares Ätzverfahren übertragen werden, um Dummy-Gate 48 und Dummy-Gate-Dielektrika 46 aus der Dummy-Gateschicht bzw. der dielektrischen Dummy-Schicht auszubilden. Das Ätzen kann ein annehmbares anisotropes Ätzen umfassen, wie beispielsweise RIE, NBE oder dergleichen. Eine Breite W der Dummy-Gate 48 und der Dummy-Gate-Dielektrika 46 kann im Bereich von ungefähr 10 nm bis ungefähr 300 nm liegen, wie beispielsweise ungefähr 16 nm. Jeder Stapel eines Dummy-Gates 48 und eines Dummy-Gate-Dielektrikums 46 weist eine kombinierte Höhe H auf. Die Höhe H kann im Bereich von ungefähr 40 nm bis ungefähr 100 nm liegen, wie beispielsweise ungefähr 70 nm. Ein Seitenverhältnis der Höhe zu der Breite W kann in einem Bereich von ungefähr 0,1 bis ungefähr 10 liegen, wie beispielsweise ungefähr 6. Die Dummy-Gates 48 decken jeweilige Kanalbereiche der Rippen 42 ab. Die Dummy-Gates 48 können auch eine Längsrichtung im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen Rippen 42 aufweisen.
  • Obwohl nicht gesondert illustriert, können Implantierungen für leicht dotierte Source-/Drain-(LDD)-Bereiche durchgeführt werden. Ähnlich der oben stehend diskutierten Implantierungen kann eine Maske, wie beispielsweise ein Fotoresist, über dem dritten Bereich 300 und dem vierten Bereich 400, z. B. für p-leitende Vorrichtungen, ausgebildet werden, während der erste Bereich 100 und der zweite Bereich 200, z. B. für n-leitende Vorrichtungen, exponiert sind, und n-leitende Verunreinigungen können in die freiliegenden Rippen 42 in dem ersten Bereich 100 und in dem zweiten Bereich 200 implantiert werden. Die Maske kann dann entfernt werden. Nachfolgend kann eine Maske, wie beispielsweise ein Fotoresist, über dem ersten Bereich 100 und dem zweiten Bereich 200 ausgebildet werden, während der dritte Bereich 300 und der vierte Bereich 400 exponiert sind, und p-leitende Verunreinigungen können in die freiliegenden Rippen 42 in dem dritten Bereich 300 und in dem vierten Bereich 400 implantiert werden. Die Maske kann dann entfernt werden. Die n-leitenden Verunreinigungen können beliebige der zuvor diskutierten n-leitenden Verunreinigungen sein, und die p-leitenden Verunreinigungen können beliebige der zuvor diskutierten p-leitenden Verunreinigungen sein. Die leicht dotierten Source-/Drainbereiche können eine Konzentration an Verunreinigungen von ungefähr 1015 cm–3 bis ungefähr 1016 cm–3 aufweisen. Eine Temperung kann verwendet werden, um die implantierten Verunreinigungen zu aktivieren.
  • Weiterhin sind in 5 Gate-Abstandshalter 52 entlang von Seitenwänden der Dummy-Gates 48 und der Dummy-Gate-Dielektrika 46 ausgebildet. Die Gate-Abstandshalter 52 können durch konformes Abscheiden, wie beispielsweise durch CVD oder dergleichen, eines Materials und nachfolgend durch anisotropes Ätzen des Materials ausgebildet werden. Das Material der Gate-Abstandshalter 52 kann Siliziumnitrid, Siliziumkohlenstoffnitrid, eine Kombination davon oder dergleichen sein.
  • In 6 sind epitaxiale Source-/Drainbereiche 54 und 56 in dem Source-/Drainbereich der Rippen 42 ausgebildet. In dem ersten Bereich 100 und in dem zweiten Bereich 200 sind epitaxiale Source-/Drainbereiche 54 in den Source-/Drainbereichen der Rippen 42 derartig ausgebildet, dass jedes Dummy-Gate 48 zwischen denjenigen eines jeweiligen Paares epitaxialer Source-/Drainbereiche 54 in jeder Rippe 42 angeordnet ist. In dem dritten Bereich 300 und in dem vierten Bereich 400 sind epitaxiale Source-/Drainbereiche 56 in den Source-/Drainbereichen der Rippen 42 derartig ausgebildet, dass jedes Dummy-Gate 48 zwischen denjenigen eines jeweiligen Paares epitaxialer Source-/Drainbereiche 54 in jeder Rippe 42 angeordnet ist.
  • Die epitaxialen Source-/Drainbereiche 54 in dem ersten Bereich 100 und in dem zweiten Bereich 200, z. B. für n-leitende Vorrichtungen, können durch Maskieren, wie beispielsweise mit einer harten Maske, des dritten Bereichs 300 und des vierten Bereichs 400, z. B. für p-leitende Vorrichtungen, ausgebildet werden. Dann werden Source-/Drainbereiche der Rippen 42 in dem ersten Bereich 100 und in dem zweiten Bereich 200 geätzt, um Vertiefungen auszubilden. Die Ätzung kann jede geeignete Ätzung sein, welche an den Rippen 42 selektiv ist, und sie kann anisotrop sein. Die epitaxialen Source-/Drainbereiche 54 in dem ersten Bereich 100 und in dem zweiten Bereich 200 werden dann in den Vertiefungen epitaxial gewachsen. Das epitaxiale Wachstum kann unter Verwendung metallorganischer CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), einer Kombination davon oder dergleichen erfolgen. Die epitaxialen Source-/Drainbereiche 54 können jedes annehmbare Material umfassen, wie beispielsweise für n-leitende FinFET geeignetes. Beispielsweise können die epitaxialen Source-/Drainbereiche 54 Silizium, SiC, SiCP, SiP oder dergleichen umfassen. Die epitaxialen Source-/Drainbereiche 54 können Oberflächen aufweisen, welche aus jeweiligen Außenflächen der Rippen 42 erhöht sind, und sie können Facetten aufweisen. Die Maske kann dann entfernt werden, wie beispielsweise durch Verwendung einer Ätzung, welche selektiv für das Material der Maske ist.
  • Die epitaxialen Source-/Drainbereiche 56 in dem dritten Bereich 300 und in dem vierten Bereich 400 können durch Maskieren, wie beispielsweise mit einer harten Maske, des ersten Bereichs 100 und des zweiten Bereichs 200 ausgebildet werden. Dann werden Source-/Drainbereiche der Rippen 42 in dem dritten Bereich 300 und in dem vierten Bereich 400 geätzt, um Vertiefungen auszubilden. Die Ätzung kann jede geeignete Ätzung sein, welche an den Rippen 42 selektiv ist, und sie kann anisotrop sein. Die epitaxialen Source-/Drainbereiche 56 in dem dritten Bereich 300 und in dem vierten Bereich 400 werden dann in den Vertiefungen epitaxial gewachsen. Das epitaxiale Wachstum kann unter Verwendung von MOCVD, MBE, LPE, VPE, einer Kombination davon oder dergleichen erfolgen. Die epitaxialen Source-/Drainbereiche 56 können jedes annehmbare Material umfassen, wie beispielsweise für p-leitende FinFET geeignetes. Beispielsweise können die epitaxialen Source-/Drainbereiche 56 SiGe, SiGeB, Ge, GeSn oder dergleichen umfassen. Die epitaxialen Source-/Drainbereiche 56 können Oberflächen aufweisen, welche aus jeweiligen Außenflächen der Rippen 42 erhöht sind, und sie können Facetten aufweisen. Die Maske kann dann entfernt werden, wie beispielsweise durch Verwendung einer Ätzung, welche selektiv für das Material der Maske ist.
  • Die epitaxialen Source-/Drainbereiche 54 und 56 und/oder die Source-/Drainbereiche der Rippen 42 können mit Dotierungsstoffen implantiert werden, ähnlich dem zuvor diskutierten Prozess zum Ausbilden leicht dotierter Source-/Drainbereiche, gefolgt von einer Temperung. Die Source-/Drainbereiche können eine Fremdstoffkonzentration zwischen ungefähr 1019 cm–3 und ungefähr 1021 cm–3 aufweisen. Die n-leitenden Verunreinigungen für Source-/Drainbereiche in dem ersten Bereich 100 und in dem zweiten Bereich 200, z. B. für n-leitende Vorrichtungen, können alle der zuvor diskutierten n-leitenden Verunreinigungen sein, und die p-leitenden Verunreinigungen für Source-/Drainbereiche in dem dritten Bereich 300 und in dem vierten Bereich 400, z. B. für p-leitende Vorrichtungen, können alle der zuvor diskutierten p-leitenden Verunreinigungen sein. Bei anderen Ausführunsgsformen können die epitaxialen Source-/Drainbereiche 54 und 56 während des Wachstums in situ dotiert werden.
  • Weiterhin ist in 6 eine Ätzstoppschicht (ESL) 58 konform auf epitaxialen Source-/Drainbereiche 54 und 56, Gate-Abstandshaltern 52, Masken 50 und Isolationsbereichen 44 ausgebildet. Bei manchen Ausführungsformen kann die ESL 58 Siliziumnitrid, Siliziumkohlenstoffnitrid oder dergleichen umfassen, welche unter Verwendung von Atomlagenabscheidung (ALD), chemischer Dampfabscheidung (CVD), einer Kombination davon oder dergleichen ausgebildet werden. Ein unteres Zwischenschichtdielektrikum (ILD0) 60 wird über der ESL 58 abgeschieden. Das ILD0 60 kann Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen und kann durch jedes geeignete Verfahren abgeschieden werden, wie beispielsweise CVD, plasmagestützte CVD (PECVD), FCVD, eine Kombination davon oder dergleichen.
  • In 7 wird ein Planarisierungsprozess, wie beispielsweise ein CMP, durchgeführt, um die obere Oberfläche des ILD0 60 mit den oberen Oberflächen der Dummy-Gates 48 zu nivellieren. Das CMP kann auch die Masken 50 und die ESL 58 von oberhalb der Dummy-Gates 48 entfernen. Dementsprechend werden die oberen Oberflächen der Dummy-Gates 48 durch das ILD0 60 hindurch exponiert. Die Dummy-Gates 48 und die Dummy-Gate-Dielektrika 46 werden in einem Ätzschritt (Ätzschritten) entfernt, so dass Öffnungen durch das ILD0 60, und welche durch die Gate-Abstandshalter 52 definiert sind, an den Rippen 42 ausgebildet werden. Jede der Öffnungen kann ein Seitenverhältnis entsprechend der oben stehend hinsichtlich 5 diskutierten Breite W und Höhe H aufweisen, da die Öffnungen durch das Entfernen der Dummy-Gates 48 und der Dummy-Gate-Dielektrika 46 definiert sind. Jede Öffnung exponiert einen Kanalbereich einer jeweiligen Rippe 42. Jeder Kanalbereich ist zwischen benachbarten Paaren epitaxialer Source-/Drainbereiche 54 und 56 angeordnet. Der Ätzschritt (die Ätzschritte) kann (können) für die Materialien der Dummy-Gates 48 und der Dummy-Gate-Dielektrika 46 selektiv sein, wobei das Ätzen eine Trocken- oder Nassätzung sein kann. Während des Ätzens können die Dummy-Gate-Dielektrika 46 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 48 geätzt werden. Das Dummy-Gate-Dielektrikum 46 kann dann nach der Entfernung der Dummy-Gates 48 geätzt werden. Obwohl nicht gesondert illustriert, kann abhängig von der Ähnlichkeit der Materialien, welche für das ILD0 60 und die Dummy-Gate-Dielektrika 46 verwendet werden, das ILD0 60 abgetragen werden, wenn die Dummy-Gate-Dielektrika 46 entfernt werden, und dieses Abtragen kann bewirken, dass Abschnitte der ESL 58 und/oder der Gate-Abstandshalter 52 über die obere Oberfläche des ILD0 60 vorstehen.
  • Ein Grenzflächendielektrikum 62 wird in jeder Öffnung und auf den Rippen 42 ausgebildet. Das Grenzflächendielektrikum 62 kann beispielsweise ein Oxid oder dergleichen sein, welches durch thermische Oxidation oder dergleichen ausgebildet wird. Eine Dicke des Grenzflächendielektrikums 62 kann in einem Bereich von ungefähr 10·10–10 m (10 Å) bis ungefähr 100·10–10 m (100 Å) liegen, wie beispielsweise ungefähr 40·10–10 m (40 Å). Eine Gate-Dielektrikumsschicht 64 wird dann konform auf der oberen Oberfläche des ILD0 60 und in den Öffnungen entlang von Seitenwänden der Gate-Abstandshalter 52 und auf dem Grenzflächendielektrikum 62 ausgebildet. Bei manchen Ausführungsformen umfasst die Gate-Dielektrikumsschicht 64 ein High-k-Dielektrikumsmaterial, und bei diesen Ausführungsformen kann die Gate-Dielektrikumsschicht 64 einen k-Wert größer als ungefähr 7,0 aufweisen, und sie kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Ausbildungsverfahren der Gate-Dielektrikumsschicht 64 können ALD, CVD, Molekularstrahlabscheidung (MBD), eine Kombination davon oder dergleichen umfassen. Eine Dicke der Gate-Dielektrikumsschicht 64 kann in einem Bereich von ungefähr 10·10–10m (10 Å) bis ungefähr 100·10–10 m (100 Å) liegen, wie beispielsweise ungefähr 30·10–10 m (30 Å).
  • Eine Deckschicht wird dann konform auf der Gate-Dielektrikumsschicht 64 ausgebildet. Bei der illustrierten Ausführungsform umfasst die Deckschicht eine erste Subschicht 66 und eine zweite Subschicht 68. Bei manchen Ausführungsformen kann die Deckschicht eine einzelne Schicht sein, oder sie kann zusätzliche Subschichten umfassen. Die Deckschicht kann als eine Sperrschicht fungieren, um zu verhindern, dass ein nachfolgend abgeschiedenes, metallhaltiges Material in die Gate-Dielektrikumsschicht 64 diffundiert. Weiterhin kann die zweite Subschicht 68, wie illustriert, als ein Ätzstopp während der Ausbildung von Austrittsarbeit-Abstimmschichten in verschiedenen Bereichen 100, 200, 300 und 400 fungieren, wenn die erste Subschicht 66 aus einem gleichen Material ausgebildet wird wie die Austrittsarbeit-Abstimmschichten, wie nachfolgend deutlicher wird. Die erste Subschicht 66 kann Titannitrid (TiN) oder dergleichen umfassen, welches durch ALD, CVD oder dergleichen konform auf der Gate-Dielektrikumsschicht 64 abgeschieden wird. Die zweite Subschicht 68 kann Tantalnitrid (TaN) oder dergleichen umfassen, welches durch ALD, CVD oder dergleichen konform auf der ersten Subschicht 66 abgeschieden wird. Eine Dicke der Deckschicht kann in einem Bereich von ungefähr 5·10–10 m (5 Å) bis ungefähr 50·10–10 m (50 Å) liegen, wie beispielsweise ungefähr 10·10–10 m (10 Å). Bei der illustrierten Ausführungsform kann eine Dicke der ersten Subschicht 66 in einem Bereich von ungefähr 5·10–10 m (5 Å) bis ungefähr 50·10–10 m (50 Å) liegen, wie beispielsweise ungefähr 20·10–10 m (20 Å), und eine Dicke der zweiten Subschicht 68 kann in einem Bereich von ungefähr 5·10–10 m (5 Å) bis ungefähr 50·10–10 m (50 Å) liegen, wie beispielsweise ungefähr 20·10–10 m (20 Å).
  • Eine erste Austrittsarbeit-Abstimmschicht 70 wird dann konform auf der Deckschicht ausgebildet, z. B. auf der zweiten Subschicht 68. Die erste Austrittsarbeit-Abstimmschicht 70 kann jedes annehmbare Material sein, um eine Austrittsarbeit einer Vorrichtung auf einen erwünschten Betrag abzustimmen, welcher von der Anwendung der Vorrichtung vorgegeben ist, welcher ausgebildet werden soll, und es kann unter Verwendung jedes annehmbaren Ablagerungsverfahrens abgeschieden werden. Bei manchen Ausführungsformen umfasst die erste Austrittsarbeit-Abstimmschicht 70 Titan-Aluminium (TiAl) oder dergleichen, welches durch ALD, CVD oder dergleichen abgeschieden wird. Eine Dicke der ersten Austrittsarbeit-Abstimmschicht 70 kann in einem Bereich von ungefähr 10·10–10 m (10 Å) bis ungefähr 100·10–10 m (100 Å) liegen, wie beispielsweise ungefähr 30·10–10 m (30 Å).
  • Eine Maske 72 wird dann über der ersten Austrittsarbeit-Abstimmschicht 70 in dem vierten Bereich 400 strukturiert, während die erste Austrittsarbeit-Abstimmschicht 70 in dem ersten, zweiten und dritten Bereich 100, 200 und 300 exponiert ist. Bei manchen Ausführungsformen ist die Maske 72 ein Fotoresist, welcher über dem vierten Bereich 400 ausgebildet werden kann. Der Fotoresist kann strukturiert sein, um den ersten, zweiten und dritten Bereich 100, 200 und 300 zu exponieren. Der Fotoresist kann unter Verwendung einer Aufschleudertechnik ausgebildet werden und kann unter Verwendung annehmbarer Fotolithografieverfahren strukturiert werden. Wenn die Maske 72 einmal strukturiert ist, wird eine Ätzung, welche selektiv für die erste Austrittsarbeit-Abstimmschicht 70 ist, durchgeführt, um die erste Austrittsarbeit-Abstimmschicht 70 von dem ersten, zweiten und dritten Bereich 100, 200 und 300 zu entfernen, wie in 8 illustriert. Die zweite Subschicht 68 in dem ersten, zweiten und dritten Bereich 100, 200 und 300 kann während dieses Ätzens als ein Ätzstopp wirken. Die Maske 72 wird dann entfernt, wie beispielsweise unter Verwendung eines geeigneten Veraschungsverfahrens, wenn die Maske 72 ein Fotoresist ist.
  • Weiterhin wird dann in 8 eine zweite Austrittsarbeit-Abstimmschicht 74 konform auf der Deckschicht, z. B. auf der zweiten Subschicht 68, in dem ersten, zweiten und dritten Bereich 100, 200 und 300 und konform auf der ersten Austrittsarbeit-Abstimmschicht 70 in dem vierten Bereich 400 ausgebildet. Die zweite Austrittsarbeit-Abstimmschicht 74 kann jedes annehmbare Material sein, um eine Austrittsarbeit einer Vorrichtung auf einen erwünschten Betrag abzustimmen, welcher von der Anwendung der Vorrichtung vorgegeben ist, welcher ausgebildet werden soll, und es kann unter Verwendung jedes annehmbaren Ablagerungsverfahrens abgeschieden werden. Bei manchen Ausführungsformen umfasst die zweite Austrittsarbeit-Abstimmschicht 74 Titannitrid (TiN) oder dergleichen, welches durch ALD, CVD oder dergleichen abgeschieden wird. Eine Dicke der zweiten Austrittsarbeit-Abstimmschicht 74 kann in einem Bereich von ungefähr 10·10–10 m (10 Å) bis ungefähr 50·10–10 m (50 Å) liegen, wie beispielsweise ungefähr 20·10–10 m (20 Å).
  • Eine Maske 76 wird dann über der zweiten Austrittsarbeit-Abstimmschicht 74 in dem dritten und vierten Bereich 300 und 400 strukturiert, während die zweite Austrittsarbeit-Abstimmschicht 74 in dem ersten und zweiten Bereich 100 und 200 exponiert ist. Bei manchen Ausführungsformen ist die Maske 76 ein Fotoresist, welcher über dem dritten und vierten Bereich 300 und 400 ausgebildet werden kann. Der Fotoresist kann strukturiert sein, um den ersten und zweiten Bereich 100 und 200 zu exponieren. Der Fotoresist kann unter Verwendung einer Aufschleudertechnik ausgebildet werden und kann unter Verwendung annehmbarer Fotolithografieverfahren strukturiert werden. Wenn die Maske 76 einmal strukturiert ist, wird eine Ätzung, welche selektiv für die zweite Austrittsarbeit-Abstimmschicht 74 ist, durchgeführt, um die zweite Austrittsarbeit-Abstimmschicht 74 von dem ersten und zweiten Bereich 100 und 200 zu entfernen, wie in 9 illustriert. Die zweite Subschicht 68 in dem ersten und zweiten Bereich 100 und 200 kann während dieses Ätzens als ein Ätzstopp wirken. Die Maske 76 wird dann entfernt, wie beispielsweise unter Verwendung eines geeigneten Veraschungsverfahrens, wenn die Maske 76 ein Fotoresist ist.
  • Weiterhin wird dann in 9 eine dritte Austrittsarbeit-Abstimmschicht 78 konform auf der Deckschicht, z. B. auf der zweiten Subschicht 68, in dem ersten und zweiten Bereich 100 und 200 und konform auf der zweiten Austrittsarbeit-Abstimmschicht 74 in dem dritten und vierten Bereich 300 und 400 ausgebildet. Die dritte Austrittsarbeit-Abstimmschicht 78 kann jedes annehmbare Material sein, um eine Austrittsarbeit einer Vorrichtung auf einen erwünschten Betrag abzustimmen, welcher von der Anwendung der Vorrichtung vorgegeben ist, welche ausgebildet werden soll, und es kann unter Verwendung jedes annehmbaren Ablagerungsverfahrens abgeschieden werden. Bei manchen Ausführungsformen umfasst die dritte Austrittsarbeit-Abstimmschicht 78 Titannitrid (TiN) oder dergleichen, welches durch ALD, CVD oder dergleichen abgeschieden wird. Eine Dicke der dritten Austrittsarbeit-Abstimmschicht 78 kann in einem Bereich von ungefähr 10·10–10 m (10 Å) bis ungefähr 50·10–10 m (50 Å) liegen, wie beispielsweise ungefähr 20·10–10 m (20 Å).
  • Eine Maske 80 wird dann über der dritten Austrittsarbeit-Abstimmschicht 78 in dem zweiten, dritten und vierten Bereich 200, 300 und 400 strukturiert, während die dritte Austrittsarbeit-Abstimmschicht 78 in dem ersten Bereich 100 exponiert ist. Bei manchen Ausführungsformen ist die Maske 80 ein Fotoresist, welcher über dem zweiten, dritten und vierten Bereich 200, 300 und 400 ausgebildet werden kann. Der Fotoresist kann strukturiert sein, um den ersten Bereich 100 zu exponieren. Der Fotoresist kann unter Verwendung einer Aufschleudertechnik ausgebildet werden und kann unter Verwendung annehmbarer Fotolithografieverfahren strukturiert werden. Wenn die Maske 80 einmal strukturiert ist, wird eine Ätzung, welche selektiv für die dritte Austrittsarbeit-Abstimmschicht 78 ist, durchgeführt, um die dritte Austrittsarbeit-Abstimmschicht 78 von dem ersten Bereich 100 zu entfernen, wie in 10 illustriert. Die zweite Subschicht 68 in dem ersten Bereich 100 kann während dieses Ätzens als ein Ätzstopp wirken. Die Maske 80 wird dann entfernt, wie beispielsweise unter Verwendung eines geeigneten Veraschungsverfahrens, wenn die Maske 80 ein Fotoresist ist.
  • In 11 werden die Gate-Dielektrikumsschicht 64, die Deckschicht (einschließlich der Subschichten 66 und 68) und die Austrittsarbeit-Abstimmschichten 70, 74 und 78 derartig geätzt, dass mehrlagige Strukturen 82a, 82b, 82c und 82d in dem ersten, zweiten, dritten und vierten Bereich 100, 200, 300 bzw. 400 ausgebildet werden. Die Ätzung kann beispielsweise eine Trockenätzung sein, welche im Wesentlichen obere Abschnitte der Schichten ätzt, ohne untere Abschnitte der Schichten in den Öffnungen zu ätzen. Beispielsweise kann das Ätzmittelgas für die Materialien der Schichten selektiv sein, und Prozessparameter können modifiziert werden, um die Struktur in 11 zu erzielen. Die Seitenverhältnisse der Öffnungen und/oder der Verengung der Schichten an den Ecken der Öffnungen kann dazu beitragen, dass die Ätzung im Wesentlichen keine unteren Abschnitte der Schichten in den Öffnungen ätzt. Bei anderen Ausführungsformen kann ein Opfermaterial in den Öffnungen abgeschieden werden, um zu verhindern, dass die unteren Abschnitte geätzt werden, und das Opfermaterial kann nach der Ätzung selektiv entfernt werden.
  • Wie illustriert, umfasst die mehrlagige Struktur 82a in dem ersten Bereich 100 die Gate-Dielektrikumsschicht 64 und die Deckschicht (welche die erste Subschicht 66 und die zweite Subschicht 68 umfasst). Wie illustriert, umfasst die mehrlagige Struktur 82b in dem zweiten Bereich 200 die Gate-Dielektrikumsschicht 64, die Deckschicht (welche die erste Subschicht 66 und die zweite Subschicht 68 umfasst) und die dritte Austrittsarbeit-Abstimmschicht 78. Wie illustriert, umfasst die mehrlagige Struktur 82c in dem dritten Bereich 300 die Gate-Dielektrikumsschicht 64, die Deckschicht (welche die erste Subschicht 66 und die zweite Subschicht 68 umfasst), die zweite Austrittsarbeit-Abstimmschicht 74 und die dritte Austrittsarbeit-Abstimmschicht 78. Wie illustriert, umfasst die mehrlagige Struktur 82d in dem vierten Bereich 400 die Gate-Dielektrikumsschicht 64, die Deckschicht (welche die erste Subschicht 66 und die zweite Subschicht 68 umfasst), die erste Austrittsarbeit-Abstimmschicht 70, die zweite Austrittsarbeit-Abstimmschicht 74 und die dritte Austrittsarbeit-Abstimmschicht 78.
  • In 12 wird ein leitfähiges Material 84 in den Öffnungen auf den mehrlagigen Strukturen 82a, 82b, 82c und 82d und auf dem ILD0 60 abgeschieden. Das leitfähige Material 84 kann ein Metall umfassen, wie beispielsweise Wolfram (W), Aluminium (Al), Kobalt (Co), Ruthenium (Ru), Kombinationen davon oder dergleichen. Das leitfähige Material 84 kann unter Verwendung von CVD, physikalischer Dampfabscheidung (PVD), einer Kombination davon oder dergleichen abgeschieden werden. Das leitfähige Material 84 füllt zumindest die restlichen Abschnitte der Öffnungen, z. B. Abschnitte, welche nicht von den mehrlagigen Strukturen 82a, 82b, 82c und 82d gefüllt sind.
  • Als nächstes kann ein Planarisierungsprozess, wie beispielsweise ein CMP, durchgeführt werden, um die überschüssigen Abschnitte des leitfähigen Materials 84 zu entfernen, wobei die überschüssigen Abschnitte über der oberen Oberfläche des ILD0 60 vorhanden sind. Dann wird eine gesteuerte Zurückätzung, welche für das leitfähige Material 84 selektiv ist und möglicherweise für die mehrlagigen Strukturen 82a, 82b, 82c und 82d selektiv ist, durchgeführt, um das leitfähige Material 84 von der oberen Oberfläche des ILD0 60 abzutragen, was zu den Gatestrukturen führt, welche in 13 illustriert sind.
  • In 14 werden Pufferschichten 86 auf dem leitfähigen Material 84 und den mehrlagigen Strukturen 82a, 82b, 82c und 82d ausgebildet. Bei manchen Ausführungsformen sind die Pufferschichten 86 Oxid-Schichten. Die Oxid-Schicht kann unter Verwendung einer thermischen Oxidation, einer Behandlung mit Sauerstoff-haltigem Plasma oder dergleichen ausgebildet werden. Ein Beispiel einer Behandlung mit Sauerstoff-haltigem Plasma ist ein Einwirken eines Sauerstoff-(O2)-Plasmas oder dergleichen. Die Oxid-Schicht kann auch ein Eigen-Oxid sein, welches durch Exponieren des leitfähigen Materials 84 und der mehrlagigen Strukturen 82a, 82b, 82c und 82d gegenüber einer natürlichen äußeren Umgebung ausgebildet wird, wie beispielsweise durch Aufheben eines Vakuums nach dem Zurückätzen, wie hinsichtlich 13 diskutiert. Eine Dicke der Pufferschicht 86 kann in einem Bereich von ungefähr 5·10–10 m (5 Å) bis ungefähr 50·10–10 m (50 Å) liegen, wie beispielsweise ungefähr 15·10–10 m (15 Å). Die Oxid-Schicht kann eine Zusammensetzung aufweisen, welche ihrem zugrundeliegenden Material entspricht. Wenn beispielsweise das leitfähige Material Wolfram ist, kann die Oxid-Schicht Wolframoxid sein. Die Oxid-Schicht kann eine variierende Zusammensetzung benachbarter Abschnitte aufweisen, welche alle Austrittsarbeit-Abstimmschichten 70, 74 und 78, die Deckschicht (einschließlich Subschichten 66 und 68) und die Gate-Dielektrikumsschicht 64 überlagern. Bei manchen Ausführungsformen können die Dicken dieser Schichten klein sein im Vergleich zu der Breite des leitfähigen Materials 84 an der Oxid-Schicht, und deshalb kann die Varianz der Zusammensetzung klein sein. Die Oxid-Schicht kann im Wesentlichen frei sein von Poren und/oder Hohlräumen und kann sehr dicht sein. Beispielsweise kann die Oxid-Schicht eine Dichte gleich oder größer als ungefähr 1,5 g/cm3 aufweisen, wie beispielsweise größer als 2,0 g/cm3, wie beispielsweise in einem Bereich von ungefähr 1,5 g/cm3 bis ungefähr 2,5 g/cm3.
  • In 15A sind Deckdielektrika 88 auf den Pufferschichten 86 ausgebildet. Um die Deckdielektrika 88 auszubilden, kann eine dielektrische Deckschicht in den restlichen Abschnitten der Öffnungen über den Pufferschichten 86 und auf der oberen Oberfläche des ILD0 60 abgeschieden werden. Die dielektrische Deckschicht kann Siliziumnitrid, Siliziumkohlenstoffnitrid oder dergleichen umfassen, welches unter Verwendung von CVD, PECVD oder dergleichen ausgebildet wird. Die dielektrische Deckschicht kann dann planarisiert werden, wie beispielsweise durch CMP, um obere Oberflächen auszubilden, welche koplanar mit der oberen Oberfläche des ILD0 60 sind, wodurch die Deckdielektrika ausgebildet werden.
  • Ein oberes ILD (ILD1) 90 wird über dem ILD0 60 und den Deckdielektrika 88 abgeschieden, und durch das ILD1 90, das ILD0 60 und die ESL 58 hindurch werden Kontakte 92 an die epitaxialen Source-/Drainbereiche 54 und 56 ausgebildet. Das ILD1 90 wird aus einem dielektrischen Material ausgebildet, wie beispielsweise PSG, BSG, BPSG, USG oder dergleichen, und kann durch jedes geeignete Verfahren abgeschieden werden, wie beispielsweise CVD und PECVD. Öffnungen für Kontakte 92 werden durch das ILD1 90, das ILD0 60 und die ESL 58 hindurch ausgebildet. Die Öffnungen können unter Verwendung annehmbarer Fotolithografie und Ätzverfahren ausgebildet werden. In den Öffnungen werden eine Auskleidung, wie beispielsweise eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material ausgebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupfer-Legierung, Silber, Gold, Wolfram, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie beispielsweise ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des ILD1 90 zu entfernen. Die verbliebene Auskleidung und das verbliebene leitfähige Material bilden Kontakte 92 in den Öffnungen aus. Ein Temperprozess kann durchgeführt werden, um ein Silicid an der Schnittstelle zwischen den epitaxialen Source-/Drainbereichen 54 und 56 bzw. den Kontakten 92 auszubilden.
  • 15A illustriert eine erste Vorrichtung in dem ersten Bereich 100, welcher ein n-leitender FinFET mit ultrageringer Schwellenspannung sein kann aufgrund der mehrlagigen Struktur 82a und dem leitfähigen Material 84, welche in die Gatestruktur einbezogen sind. 15A illustriert auch eine zweite Vorrichtung in dem zweiten Bereich 200, welcher ein n-leitender FinFET mit einer Standard-Schwellenspannung sein kann aufgrund der mehrlagigen Struktur 82b und dem leitfähigen Material 84, welche in die Gatestruktur einbezogen sind. 15A illustriert weiterhin eine dritte Vorrichtung in dem dritten Bereich 300, welcher ein p-leitender FinFET mit einer Standard-Schwellenspannung sein kann aufgrund der mehrlagigen Struktur 82c und dem leitfähigen Material 84, welche in die Gatestruktur einbezogen sind. 15A illustriert ebenfalls eine dritte Vorrichtung in dem vierten Bereich 400, welcher ein p-leitender FinFET mit einer ultrageringen Schwellenspannung sein kann aufgrund der mehrlagigen Struktur 82d und dem leitfähigen Material 84, welche in die Gatestruktur einbezogen sind.
  • Obwohl nicht explizit gezeigt, verstehen Durchschnittsfachleute unmittelbar, dass weitere Verarbeitungsschritte auf der Struktur in 15A durchgeführt werden können. Beispielsweise können über dem ILD1 90 verschiedene Intermetalldielektrika (IMD) und ihre entsprechenden Metallisierungen ausgebildet werden.
  • 15B illustriert den Querschnitt A-A der 15A, um Gesichtspunkte der Gatestruktur zu illustrieren, welche in dem vierten Bereich 400 ausgebildet wird. Das Grenzflächendielektrikum 62 und die mehrlagige Struktur 82d sind konform entlang von Seitenwänden der Rippe 42 vorhanden. Die Gatestrukturen in dem ersten, dem zweiten und dem dritten Bereich 100, 200 und 300 haben ähnliche Querschnitte, außer den Unterschieden in den mehrlagigen Strukturen 82a, 82b und 82c, wie zuvor diskutiert.
  • 16 ist eine vergrößerte Ansicht der Gatestruktur, welche in dem vierten Bereich 400 ausgebildet wird, welcher gezeigt ist, um die darin ausgebildeten Schichten zu verdeutlichen. Die Gatestrukturen in dem ersten, dem zweiten und dem dritten Bereich 100, 200 und 300 haben ähnliche Querschnitte, außer den Unterschieden in den mehrlagigen Strukturen 82a, 82b und 82c, wie zuvor diskutiert.
  • Manche Ausführungsformen können Vorteile erzielen. Durch Ausbilden einer Pufferschicht, wie beispielsweise einer Oxid-Schicht, auf der Gatestruktur, wie beschrieben, kann eine Haftung zwischen beispielsweise dem leitfähigen Material, welches ein Metall sein kann, und einer nachfolgenden dielektrischen Schicht, wie beispielsweise einem Deckdielektrikum, verbessert werden. Diese verbesserte Haftung kann eine Diffusion des leitfähigen Materials und eine Delamination reduzieren.
  • Eine Ausführungsform ist ein Verfahren. Eine Gatestruktur wird ausgebildet. Die Gatestruktur umfasst ein Gate-Dielektrikum über einem Substrat, eine Austrittsarbeit-Abstimmschicht über dem Gate-Dielektrikum und ein metallhaltiges Material über der Austrittsarbeit-Abstimmschicht. Eine Pufferschicht wird auf dem metallhaltigen Material ausgebildet. Auf der Pufferschicht wird ein dielektrisches Material ausgebildet.
  • Eine andere Ausführungsform ist ein Verfahren. Eine Dummy-Gatestruktur wird über einem Substrat ausgebildet. Ein erster Source-/Drainbereich und ein zweiter Source-/Drainbereich werden in dem Substrat und auf gegenüberliegenden Seiten der Dummy-Gatestruktur ausgebildet. Ein Zwischenschichtdielektrikum wird über dem Substrat und um die Dummy-Gatestruktur herum ausgebildet. Durch Entfernen der Dummy-Gatestruktur wird eine Öffnung durch das Zwischenschichtdielektrikum ausgebildet. Eine mehrlagige Struktur wird konform in der Öffnung ausgebildet. Die mehrlagige Struktur umfasst eine Gate-Dielektrikumsschicht entlang von Seitenwänden und einer unteren Oberfläche der Öffnung und eine Deckschicht entlang der Gate-Dielektrikumsschicht. Auf der mehrlagigen Struktur und in der Öffnung wird eine Metallelektrode ausgebildet. Auf der Metallelektrode und in der Öffnung wird eine Oxid-Schicht ausgebildet. Auf der Oxid-Schicht und in der Öffnung wird ein Deckdielektrikum ausgebildet.
  • Eine weitere Ausführungsform ist eine Struktur. Die Struktur umfasst einen ersten Source-/Drainbereich und einen zweiten Source-/Drainbereich in einem Substrat und eine Gatestruktur über dem Substrat und angeordnet zwischen dem ersten Source-/Drainbereich und dem zweiten Source-/Drainbereich. Die Gatestruktur umfasst ein High-k-Gate-Dielektrikum und eine metallische Gateelektrode. Auf der metallischen Gateelektrode ist eine Oxid-Schicht vorhanden. Auf der Oxid-Schicht ist ein Deckdielektrikum vorhanden. Ein Zwischenschichtdielektrikum ist über dem Substrat und um die Gatestruktur herum vorhanden. Eine obere Oberfläche des Zwischenschichtdielektrikums ist koplanar mit einer oberen Oberfläche des Deckdielektrikums.

Claims (20)

  1. Verfahren, Folgendes umfassend: Ausbilden einer Gatestruktur, Folgendes umfassend: ein Gate-Dielektrikum (64) über einem Substrat (40), eine Austrittsarbeit-Abstimmschicht (70, 74, 78) über dem Gate-Dielektrikum (64) und ein metallhaltiges Material (84) über der Austrittsarbeit-Abstimmschicht (70, 74, 78); Ausbilden einer Pufferschicht (86) auf dem metallhaltigen Material (84); und Ausbilden eines dielektrischen Materials (88) auf der Pufferschicht (86).
  2. Verfahren nach Anspruch 1, wobei die Pufferschicht (86) ein Oxid des metallhaltigen Materials ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Ausbilden der Pufferschicht (86) einen Prozess mit Sauerstoffhaltigem Plasma umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Pufferschicht (86) einen thermischen Oxidationsprozess umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Pufferschicht (86) das Aufheben eines Vakuums umfasst, um das metallhaltige Material (84) einer natürlichen Umgebung auszusetzen.
  6. Verfahren nach einem der vorhergehenden Ansprüche, weiterhin Folgendes umfassend: Ausbilden eines ersten Source-/Drainbereichs (54) und eines zweiten Source-/Drainbereichs (56) in dem Substrat (40) und auf gegenüberliegenden Seiten der Gatestruktur; und Ausbilden eines Zwischenschichtdielektrikums (60) über dem Substrat (40), wobei die Pufferschicht (86) auf einem niedrigeren Niveau liegt als eine obere Oberfläche des Zwischenschichtdielektrikums (60), wobei das dielektrische Material (88) eine obere Oberfläche aufweist, welche koplanar mit der oberen Oberfläche des Zwischenschichtdielektrikums (60) ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Gatestruktur weiterhin Folgendes umfasst: Ausbilden einer Dummy-Gatestruktur (48) über dem Substrat (40), Ausbilden eines Gate-Abstandshalters (52) entlang einer Seitenwand der Dummy-Gatestruktur (48) und Entfernen der Dummy-Gatestruktur (48), um eine Öffnung auszubilden, welche das Substrat (48) exponiert, wobei der Gate-Abstandshalter (52) eine Seitenwand der Öffnung definiert, und wobei: das Gate-Dielektrikum (64) in der Öffnung konform ausgebildet wird und das Ausbilden des metallhaltigen Materials (84) das Ausbilden einer Vertiefung in dem metallhaltigen Material (84) unter einen oberen Abschnitt des Gate-Abstandshalters (52) vor dem Ausbilden der Pufferschicht (86) umfasst.
  8. Verfahren, Folgendes umfassend: Ausbilden einer Dummy-Gatestruktur (48) über einem Substrat (40); Ausbilden eines ersten Source-/Drainbereichs (54) und eines zweiten Source-/Drainbereichs (56) in dem Substrat (40) und auf gegenüberliegenden Seiten der Dummy-Gatestruktur (48); Ausbilden eines Zwischenschichtdielektrikums (60) über dem Substrat (40) und um die Dummy-Gatestruktur (48) herum; Ausbilden einer Öffnung durch das Zwischenschichtdielektrikum (60) durch Entfernen der Dummy-Gatestruktur (48); Ausbilden einer mehrlagigen Struktur konform in der Öffnung, wobei die mehrlagige Struktur eine Gate-Dielektrikumsschicht (64) entlang von Seitenwänden und einer unteren Oberfläche der Öffnung und eine Deckschicht entlang der Gate-Dielektrikumsschicht (64) umfasst; Ausbilden einer Metallelektrode (84) auf der mehrlagigen Struktur und in der Öffnung; Ausbilden einer Oxid-Schicht (86) auf der Metallelektrode und in der Öffnung; und Ausbilden eines Deckdielektrikums (88) auf der Oxid-Schicht und in der Öffnung.
  9. Verfahren nach Anspruch 8, wobei das Ausbilden der Oxid-Schicht (86) einen Prozess mit Sauerstoffhaltigem Plasma umfasst.
  10. Verfahren nach Anspruch 8 oder 9, wobei das Ausbilden der Oxid-Schicht (86) einen thermischen Oxidationsprozess umfasst.
  11. Verfahren nach einem Ansprüche 8 bis 10, wobei das Ausbilden der Oxid-Schicht (86) das Exponieren der Metallelektrode (84) gegenüber einer natürlichen Umgebung umfasst.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei die Oxid-Schicht (86) ein Oxid eines Metalls der Metallelektrode (84) umfasst.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei eine Oberseite des Deckdielektrikums (88) koplanar mit einer Oberseite des Zwischenschichtdielektrikums (60) ist.
  14. Verfahren nach einem der Ansprüche 8 bis 13, wobei die Dichte der Oxid-Schicht (86) gleich oder größer ist als 1,5 g/cm3.
  15. Verfahren nach einem der Ansprüche 8 bis 14, wobei die Oxid-Schicht (86) frei von Poren ist.
  16. Struktur, Folgendes umfassend: einen ersten Source-/Drainbereich (54) und einen zweiten Source-/Drainbereich (56) in einem Substrat (40); eine Gatestruktur über dem Substrat (40) und angeordnet zwischen dem ersten Source-/Drainbereich (54) und dem zweiten Source-/Drainbereich (56), wobei die Gatestruktur ein High-k-Gate-Dielektrikum (64) und eine metallische Gateelektrode (84) umfasst; eine Oxid-Schicht (86) auf der metallischen Gateelektrode (84); ein Deckdielektrikum (88) auf der Oxid-Schicht (86); und ein Zwischenschichtdielektrikum (60, 90) über dem Substrat (40) und um die Gatestruktur herum, wobei eine Oberseite des Zwischenschichtdielektrikums (60, 90) koplanar mit einer Oberseite des Deckdielektrikums (88) ist.
  17. Struktur nach Anspruch 16, wobei die Dichte der Oxid-Schicht (86) gleich oder größer ist als 1,5 g/cm3.
  18. Struktur nach Anspruch 16 oder 17, wobei die Oxid-Schicht (86) frei von Poren ist.
  19. Struktur nach einem der Ansprüche 16 bis 18, wobei die Oxid-Schicht (86) ein Oxid eines Metalls der metallischen Gateelektrode (84) umfasst.
  20. Struktur nach einem der Ansprüche 16 bis 19, wobei die Gatestruktur weiterhin ein Austrittsarbeit-Abstimmmaterial (70, 74, 78) umfasst, welches zwischen dem High-k-Gate-Dielektrikum (64) und der metallischen Gateelektrode (84) angeordnet ist.
DE102015108837.1A 2015-04-30 2015-06-03 Verfahren zur Herstellung eines FinFET und FinFET-Struktur Active DE102015108837B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562155263P 2015-04-30 2015-04-30
US62/155,263 2015-04-30
US14/718,245 2015-05-21
US14/718,245 US20160322473A1 (en) 2015-04-30 2015-05-21 Buffer Layer on Gate and Methods of Forming the Same

Publications (2)

Publication Number Publication Date
DE102015108837A1 DE102015108837A1 (de) 2016-11-03
DE102015108837B4 true DE102015108837B4 (de) 2017-03-09

Family

ID=57135619

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015108837.1A Active DE102015108837B4 (de) 2015-04-30 2015-06-03 Verfahren zur Herstellung eines FinFET und FinFET-Struktur

Country Status (5)

Country Link
US (1) US20160322473A1 (de)
KR (1) KR101777005B1 (de)
CN (1) CN106098554B (de)
DE (1) DE102015108837B4 (de)
TW (1) TWI556427B (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209185B2 (en) 2014-04-16 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET device
US10115639B2 (en) * 2016-11-29 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming the same
CN108122844B (zh) * 2016-11-30 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
KR20180137736A (ko) * 2017-06-19 2018-12-28 삼성전자주식회사 반도체 소자
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
KR102341721B1 (ko) * 2017-09-08 2021-12-23 삼성전자주식회사 반도체 소자
KR102571567B1 (ko) * 2018-11-02 2023-08-29 삼성전자주식회사 반도체 소자
US11444198B2 (en) 2020-05-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Work function control in gate structures
US11824100B2 (en) * 2021-01-22 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of semiconductor device and method of forming same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013210625A1 (de) * 2012-08-17 2014-02-20 Globalfoundries Inc. Übertragung von kompressiver Verspannung in einem Zwischenschichtdielektrikum einer Halbleitervorrichtung durch Bereitstellen einer Zweischicht mit verbesserter Haftung und innerer Verspannung
DE102013104523A1 (de) * 2013-01-18 2014-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur Herstellung einer FinFET-Vorrichtung einschließlich eines Fußbereichs eines Grat-Elements
DE112011106052T5 (de) * 2011-12-28 2014-09-11 Intel Corporation Verfahren zur Integration von dielektrischen Multigate-Transistoren in einen Tri-Gate-Prozess (FINFET)
DE102014019257A1 (de) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metall-Gate-Struktur und diesbezügliches Fertigungsverfahren

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677227A (en) * 1996-09-09 1997-10-14 Vanguard International Semiconductor Corporation Method of fabricating single crown, extendible to triple crown, stacked capacitor structures, using a self-aligned capacitor node contact
US6110751A (en) * 1997-01-10 2000-08-29 Fujitsu Limited Tunnel junction structure and its manufacture and magnetic sensor
JP3645463B2 (ja) * 2000-01-21 2005-05-11 株式会社日立製作所 半導体集積回路装置
JP2005260040A (ja) * 2004-02-12 2005-09-22 Sony Corp ドーピング方法、半導体装置の製造方法および電子応用装置の製造方法
US7498641B2 (en) * 2004-05-28 2009-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Partial replacement silicide gate
US7141495B2 (en) * 2004-08-25 2006-11-28 Taiwan Semiconductor Manufacturing Co. Ltd. Methods and forming structures, structures and apparatuses for forming structures
EP1932820A1 (de) * 2006-12-14 2008-06-18 Bp Oil International Limited Prozess zur Herstellung von Neohexen
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
CN102237399B (zh) * 2010-04-22 2015-01-07 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
US8802524B2 (en) * 2011-03-22 2014-08-12 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gates
US8420464B2 (en) * 2011-05-04 2013-04-16 International Business Machines Corporation Spacer as hard mask scheme for in-situ doping in CMOS finFETs
US8642424B2 (en) * 2011-07-12 2014-02-04 International Business Machines Corporation Replacement metal gate structure and methods of manufacture
US20130043592A1 (en) * 2011-08-19 2013-02-21 Globalfoundries Inc. Methods of Forming a Replacement Gate Comprised of Silicon and a Device Including Same
US9276121B2 (en) * 2012-04-12 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20140020476A (ko) * 2012-08-08 2014-02-19 에스케이하이닉스 주식회사 반도체 메모리 소자 및 이의 제조방법
US9385069B2 (en) * 2013-03-07 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gate contact structure for FinFET
JP6171435B2 (ja) * 2013-03-18 2017-08-02 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
US8951868B1 (en) * 2013-11-05 2015-02-10 International Business Machines Corporation Formation of functional gate structures with different critical dimensions using a replacement gate process
US9190488B1 (en) * 2014-08-13 2015-11-17 Globalfoundries Inc. Methods of forming gate structure of semiconductor devices and the resulting devices
US9343372B1 (en) * 2014-12-29 2016-05-17 GlobalFoundries, Inc. Metal stack for reduced gate resistance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112011106052T5 (de) * 2011-12-28 2014-09-11 Intel Corporation Verfahren zur Integration von dielektrischen Multigate-Transistoren in einen Tri-Gate-Prozess (FINFET)
DE102013210625A1 (de) * 2012-08-17 2014-02-20 Globalfoundries Inc. Übertragung von kompressiver Verspannung in einem Zwischenschichtdielektrikum einer Halbleitervorrichtung durch Bereitstellen einer Zweischicht mit verbesserter Haftung und innerer Verspannung
DE102013104523A1 (de) * 2013-01-18 2014-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur Herstellung einer FinFET-Vorrichtung einschließlich eines Fußbereichs eines Grat-Elements
DE102014019257A1 (de) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metall-Gate-Struktur und diesbezügliches Fertigungsverfahren

Also Published As

Publication number Publication date
CN106098554A (zh) 2016-11-09
TW201639151A (zh) 2016-11-01
CN106098554B (zh) 2019-12-13
TWI556427B (zh) 2016-11-01
DE102015108837A1 (de) 2016-11-03
US20160322473A1 (en) 2016-11-03
KR20160129666A (ko) 2016-11-09
KR101777005B1 (ko) 2017-09-08

Similar Documents

Publication Publication Date Title
DE102015108837B4 (de) Verfahren zur Herstellung eines FinFET und FinFET-Struktur
DE102017103419B4 (de) Halbleitervorrichtung mit getrennter source-drain-struktur und zugehöriges herstellungsverfahren
DE102015113184B4 (de) Behandlung vor der Abscheidung und Atomlagenabscheidungs- (ALD) -Prozess und dabei gebildete Strukturen
DE102015109820B4 (de) Metallgate-Schema für Bauelement und Verfahren zum Ausbilden
DE102019118385B4 (de) Herstellungsverfahren für eine halbleitervorrichtung
DE102017127554B3 (de) Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen
DE102019117191A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102018111381A1 (de) Selektive NFET/PFET-Auskehlung von Source/Drain-Bereichen
DE102017117793B4 (de) Verfahren zur Herstellung von Multi-Gate-Transistoren und resultierende Strukturen
DE102017112753A1 (de) Halbleitervorrichtung und Verfahren
DE102017117795A1 (de) Fets und verfahren zu deren herstellung
DE102017123950A1 (de) Finfet-bauelement und verfahren zur herstellung desselben
DE102017127708A1 (de) Schwellenspannungsabstimmung für finnenbasierte integrierte Schaltungsvorrichtung
DE102017113681A1 (de) Halbleiter-bauelement mit luft-abstandshalter
DE102019123629A1 (de) Gate-all-around-feldeffekttransistorvorrichtung
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102020119099B4 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102021100720A1 (de) Kontakte für halbleitervorrichtungen und verfahren zu deren herstellung
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102021113657B4 (de) Verfahren zum Bilden einer Halbleitervorrichtung
DE102018106191B4 (de) Verfahren zur selektiven bildung von gate-abstandshaltern eines finfets mittels eines fluorierungsprozesses
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102020110678B4 (de) Halbleitervorrichtung und -verfahren
DE102021103538A1 (de) Halbleitervorrichtung und verfahren
DE102020124234A1 (de) Metallgates und verfahren zu ihrer herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final