DE102015104604A1 - Struktur und Verfahren für Sram-FinFET-Bauelement - Google Patents
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
Die vorliegende Offenbarung stellt eine Ausführungsform eines Fin-Feldeffekt-Transistor-(FinFET)-Bauelements bereit. Das Bauelement enthält ein Substrat mit einer n-Typ-FinFET-(NFET)-Region und einer p-Typ-FinFET-(PFET)-Region. Das Bauelement enthält außerdem eine erste und eine zweite Gratstruktur über dem Substrat in der NFET-Region und eine dritte Gratstruktur über dem Substrat in der PFET-Region. Das Bauelement enthält außerdem einen ersten High-k(HK)/Metall-Gate(MG)-Stapel in der NFET-Region, einschließlich einer Umhüllung eines Abschnitts der ersten Gratstruktur, eine erste Teilmenge der ersten Source/Drain(S/D)-Strukturelemente neben dem ersten HK/MG-Stapel über der ausgesparten ersten Gratstruktur, und eine zweite Teilmenge der ersten S/D-Strukturelemente teilweise über der ausgesparten zweiten Gratstruktur und teilweise über der ausgesparten ersten Gratstruktur.
Description
- Diese Anmeldung steht im Zusammenhang mit den Patentanmeldungen US-Seriennummer 13/740,373, eingereicht am 14. Januar 2013, als „Semiconductor Device and Fabricating the Same”; US-Seriennummer 13/902,322, eingereicht am 24. Mai 2013, als „FinFET Device and Method of Fabricating Same”; US-Seriennummer 13/934,992, eingereicht am 3. Juli 2013, als „Fin Structure of Semiconductor Device”; und US-Seriennummer 14/155,793, eingereicht am 15. Januar 2014, als „Semiconductor Device and Formation Thereof”; US-Seriennummer 14/254,072, eingereicht am 16. April 2014, als „A Method and Structure for FinFET Device”; US-Seriennummer 14/254,035, eingereicht am 16. April 2014, als „FinFET Device With High-K Metal Gate Stack”, deren Offenbarungen hiermit in ihrer Gesamtheit durch Bezugnahme in den vorliegenden Text aufgenommen werden.
- HINTERGRUND
- Die Branche der integrierten Halbleiterschaltkreise (IC) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt.
- Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht; und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung nötig. Zum Beispiel ist ein dreidimensionaler Transistor, wie zum Beispiel ein Static Random-Access Memory (SRAM) Fin-Feldeffekt-Transistor (FinFET), hervorgebracht wurden, um einen planaren Transistor zu ersetzen. Obgleich die vorhandenen FinFET-Bauelemente und Verfahren zur Herstellung von SRAM-FinFET-Bauelementen allgemein für ihre vorgesehenen Zwecke ausreichend gewesen sind, haben sie sich nicht in jeder Hinsicht als zufriedenstellend erwiesen.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet. Die Abmessungen veranschaulichter Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
-
1 ist ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung eines SRAM-FinFET-Bauelements gemäß einigen Ausführungsformen. -
2A ist eine schematische perspektivische Ansicht eines beispielhaften SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen. -
2B ist eine Schnittansicht eines beispielhaften FinFET-Bauelements entlang der Linie A-A in2A während Fertigungsstufen, die gemäß dem Verfahren von1 durchgeführt werden. -
3A ist eine schematische perspektivische Ansicht eines beispielhaften SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen. -
3B ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie A-A in3A während Fertigungsstufen, die gemäß dem Verfahren von1 durchgeführt werden. - Die
4A und4B sind schematische perspektivische Ansichten eines SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen. -
5 ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie A-A in4A während Fertigungsstufen, die gemäß dem Verfahren von1 durchgeführt werden. -
6A ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie A-A in4A während Fertigungsstufen, die gemäß dem Verfahren von1 durchgeführt werden. -
6B ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie B-B in4B während Fertigungsstufen, die gemäß dem Verfahren von1 durchgeführt werden. - Die
7A und7B sind schematische perspektivische Ansichten eines SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen. - Die
8A und8B sind schematische perspektivische Ansichten eines SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen. -
8C ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie A-A in8A während Fertigungsstufen, die gemäß dem Verfahren von1 durchgeführt werden. -
8D ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie B-B in8B während Fertigungsstufen, die gemäß dem Verfahren von1 durchgeführt werden. -
9A ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie AB-AB in8A während Fertigungsstufen, die gemäß dem Verfahren von1 durchgeführt werden. -
9B ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie BB-BB in8B während Fertigungsstufen, die gemäß dem Verfahren von1 durchgeführt werden. - Die
10A und10B sind schematische perspektivische Ansichten eines SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen. - Die
11A und11B sind schematische perspektivische Ansichten eines SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen. - Die
12A und12B sind schematische perspektivische Ansichten eines SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen. -
13A ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie AB-AB in12A während Fertigungsstufen, die gemäß dem Verfahren von1 durchgeführt werden. -
13B ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie BB-BB in12B während Fertigungsstufen, die gemäß dem Verfahren von1 durchgeführt werden. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
- Die vorliegende Offenbarung betrifft (ohne darauf beschränkt zu sein) ein Fin-Feldeffekt-Transistor(FinFET)-Bauelement. Das FinFET-Bauelement kann zum Beispiel ein komplementäres Metalloxidhalbleiter(CMOS)-Bauelement sein, das ein P-Typ-Metalloxidhalbleiter(PMOS)-FinFET-Bauelement und ein N-Typ-Metalloxidhalbleiter(NMOS)-FinFET-Bauelement enthält. Die folgende Offenbarung wird mit einem FinFET-Beispiel fortgesetzt, um verschiedene Ausführungsformen der vorliegenden Erfindung zu veranschaulichen. Es versteht sich jedoch, dass die Anmeldung nicht auf einen bestimmten Typ des Bauelements zu beschränken ist, sofern nicht ausdrücklich etwas anderes beansprucht wird.
-
1 ist ein Flussdiagramm eines Verfahrens100 zur Herstellung eines SRAM-FinFET-Bauelements200 gemäß einigen Ausführungsformen. Es versteht sich, dass zusätzliche Schritte vor, während und nach dem Verfahren implementiert werden können und dass einige der beschriebenen Schritte für andere Ausführungsformen der Verfahren ersetzt oder weggelassen werden können. Das SRAM-FinFET-Bauelement200 und das Verfahren100 zur Herstellung eines solchen werden gemeinsam mit Bezug auf die verschiedenen Figuren beschrieben. - Wir wenden uns den
1 und2A –2B zu. Das Verfahren100 beginnt bei Schritt102 durch Bereitstellen eines Substrats210 . Das Substrat210 kann ein Volumensiliziumsubstrat enthalten. Alternativ kann das Substrat210 einen elementaren Halbleiter, wie zum Beispiel Silizium oder Germanium in einer kristallinen Struktur, einen Verbundhalbleiter, wie zum Beispiel Silizium-Germanium, Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid oder Kombinationen davon enthalten. - In einer weiteren Ausführungsform hat das Substrat
210 eine Silizium-auf-Isolator(SOI)-Struktur mit einer Isolatorschicht in dem Substrat. Eine beispielhafte Isolatorschicht kann eine vergrabene Oxidschicht (Buried Oxide Layer, BOX) sein. Das SOI-Substrat kann unter Verwendung einer Trennung durch Implantation von Sauerstoff (SIMOX), Waferbondung und/oder anderer geeigneter Verfahren hergestellt werden. - In der vorliegenden Ausführungsform enthält das Substrat
210 eine erste Halbleitermaterialschicht212 , eine zweite Halbleitermaterialschicht214 , die über der ersten Halbleitermaterialschicht212 angeordnet ist, und eine dritte Halbleitermaterialschicht216 , die über der zweiten Halbleitermaterialschicht214 angeordnet ist. Die zweite und die dritte Halbleitermaterialschicht,214 und216 sind voneinander verschieden. Die zweite Halbleitermaterialschicht214 hat eine erste Gitterkonstante, und die dritte Halbleitermaterialschicht416 hat eine zweite Gitterkonstante, die von der ersten Gitterkonstante verschieden ist. In der vorliegenden Ausführungsform enthält die zweite Halbleitermaterialschicht214 Silizium-Germanium (SiGe), und sowohl die erste als auch die dritte Halbleitermaterialschicht212 und216 enthalten Silizium. In verschiedenen Beispielen können die erste, die zweite und die dritte Halbleitermaterialschicht212 ,214 und216 Germanium (Ge), Silizium (Si), Galliumarsenid (GaAs), Aluminium-Galliumarsenid (AlGaAs), Silizium-Germanium (SiGe), Galliumarsenidphosphid (GaAsP) oder ein anderes geeignetes Material enthalten. In der vorliegenden Ausführungsform werden die zweite und die dritte Halbleitermaterialschicht214 und216 durch epitaxiales Wachstum abgeschieden, was als ein Blanket Channel epi bezeichnet wird. In verschiedenen Beispielen enthalten die epitaxialen Prozesse CVD-Abscheidungstechniken (zum Beispiel Dampfphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse. - Das Substrat
210 kann in Abhängigkeit von den Designanforderungen verschiedene dotierte Strukturelemente enthalten, wie dem Fachmann bekannt ist. In einigen Ausführungsformen kann das Substrat210 in Abhängigkeit von den Designanforderungen (zum Beispiel p-Typ-Substrat oder n-Typ-Substrat) verschiedene dotierte Regionen enthalten. In einigen Ausführungsformen können die dotierten Regionen mit Dotanden vom p-Typ oder vom n-Typ dotiert sein. Zum Beispiel können die dotierten Regionen mit p-Typ-Dotanden, wie zum Beispiel Bor oder BF2; n-Typ-Dotanden, wie zum Beispiel Phosphor oder Arsen, und/oder Kombination davon dotiert sein. Die dotierten Regionen können für einen n-Typ-FinFET (NFET) oder alternativ für einen p-Typ-FinFET (PFET) konfiguriert sein. - Wir wenden uns den
1 bis3A –3B zu. Das Verfahren100 schreitet zu Schritt104 voran, wo eine erste Gratstruktur220 und Gräben230 in dem Substrat210 gebildet werden. Die erste Gratstruktur220 hat eine erste Breite w1 in einem Bereich von etwa 4 nm bis etwa 10 nm. In einer Ausführungsform wird eine strukturierte Grathartmasken(Fin Hard Mask, FHM)-Schicht222 über dem Substrat210 ausgebildet. Die strukturierte FHM-Schicht222 enthält Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ein sonstiges geeignetes dielektrisches Material. Die strukturierte Hartmaskenschicht222 kann eine einzelne Materialschicht oder mehrere Materialschichten enthalten. Die strukturierte FHM-Schicht222 kann ausgebildet werden durch: Abscheiden einer Materialschicht durch thermische Oxidation, chemisches Aufdampfen (CVD), Atomschichtabscheidung (ALD) oder ein sonstiges geeignetes Verfahren, Ausbilden einer strukturierten Photoresist(Resist)-Schicht durch einen Lithographieprozess, und Ätzen der Materialschicht durch die Öffnungen der strukturierten Photoresistschicht zum Ausbilden der strukturierten FHM-Schicht222 . - Ein beispielhafter Fotolithografieprozess kann Folgendes enthalten: Ausbilden einer Photoresistschicht, Belichten des Resists durch einen Lithographiebelichtungsprozess, Ausführen eines Brennprozesses nach dem Belichten, und Entwickeln der Photoresistschicht, um die strukturierte Photoresistschicht zu bilden. Der Lithographieprozess kann alternativ durch eine andere Technik ersetzt werden, wie zum Beispiel Elektronenstrahlschreiben, Ionenstrahlschreiben, maskenloses Strukturieren oder Molekulardruck.
- Das Substrat
210 wird dann durch die strukturierte FHM-Schicht222 hindurch geätzt, um die erste Gratstruktur220 und die Gräben230 in dem Substrat210 zu bilden. In einer weiteren Ausführungsform wird die strukturierte Photoresistschicht direkt für die strukturierte FHM-Schicht222 als eine Ätzmaske des Ätzprozesses verwendet, um die erste Gratstruktur220 und die Gräben230 in dem Substrat210 zu bilden. Der Ätzprozess kann einen Nassätzvorgang oder einen Trockenätzvorgang enthalten. In einer Ausführungsform enthält die Nassätzlösung ein Tetramethylammoniumhydroxid (TMAH), einen HF/HNO3/CH3COOH-Lösung oder eine andere geeignete Lösung. Der jeweilige Ätzprozess kann mit verschiedenen Ätzparametern abgestimmt werden, wie zum Beispiel das verwendete Ätzmittel, die Ätztemperatur, die Konzentration der Ätzlösung, der Ätzdruck, die Quellenleistung, die HF-Vorspannung, die HF-Vorspannleistung, die Ätzmittelströmungsrate und/oder andere geeignete Parameter. Zum Beispiel kann eine Nassätzlösung NH4OH, KOH (Kaliumhydroxid), HF (Fluorwasserstoffsäure), TMAH (Tetramethylammoniumhydroxid), andere geeignete Nassätzlösungen oder Kombinationen davon enthalten. Zu Trockenätzprozessen gehören ein vorgespannter Plasmaätzprozess, der eine Chlor-basiertes chemische Zusammensetzung verwendet. Zu anderen Trockenätzgasen gehören CF4, NF3, SF6 und He. Trockenätzen kann auch anisotrop unter Verwendung eines Mechanismus wie DRIE (Deep Reactive Ion Etching) ausgeführt werden. - In der vorliegenden Ausführungsform wird die Ätztiefe dergestalt gesteuert, dass die dritte und die zweite Halbleitermaterialschicht
216 und214 frei liegen, aber die erste Halbleitermaterialschicht212 teilweise in dem Graben230 frei liegt. Somit wird die erste Gratstruktur220 so ausgebildet, dass sie die dritte Halbleitermaterialschicht216 als einen oberen Abschnitt hat, die zweite Halbleitermaterialschicht214 als einen mittleren Abschnitt hat und die erste Halbleitermaterialschicht212 als einen unteren Abschnitt hat. - In einigen Ausfürungsform enthält das SRAM-FinFET-Bauelement
200 ein n-Typ-FinFET-(NFET)-Bauelement, das mit der Bezugszahl200A bezeichnet ist und als das SRAM-FinFET-Bauelement200A bezeichnet wird. Das SRAM-FinFET-Bauelement200 enthält außerdem ein PFET-Bauelement, das mit der Bezugszahl200B bezeichnet ist und als das SRAM-FinFET-Bauelement200B bezeichnet wird. - Wir wenden uns den
1 und4A –4B zu. Das Verfahren100 schreitet zu Schritt106 voran, wo eine strukturierte Oxidationshartmaske (OHM)310 über dem Substrat210 ausgebildet wird, einschließlich des Einhüllens eines Abschnitts der ersten Gratstrukturen220 . In der vorliegenden Ausführungsform bedeckt in dem NFET200A die strukturierte OHM310 eine erste Region312 und exponiert eine zweite Region314 in dem Substrat210 . In dem PFET200B umhüllt die strukturierte OHM310 die gesamte erste Gratstruktur220 . Die strukturierte OHM-Schicht310 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ein sonstiges geeignetes dielektrisches Material enthalten. Die strukturierte OHM-Schicht310 kann gebildet werden durch: Abscheiden einer Materialschicht durch thermische Oxidation, CVD, ALD oder ein sonstiges geeignetes Verfahren, Ausbilden einer strukturierten Photoresist(Resist)-Schicht durch einen Lithographieprozess, und Ätzen der Materialschicht durch die Öffnungen der strukturierten Photoresistschicht, um die strukturierte OHM-Schicht310 zu bilden. - Wir wenden uns außerdem den
1 ,4A und5 zu. Das Verfahren100 schreitet zu Schritt108 voran, wo ein thermischer Oxidationsprozess an dem SRAM-FinFET-Bauelement200 ausgeführt wird. In einer Ausführungsform wird der thermische Oxidationsprozess in einer Sauerstoffumgebung durchgeführt. In einer weiteren Ausführungsform wird der thermische Oxidationsprozess in einer Kombination von Dampfumgebung und Sauerstoffumgebung durchgeführt. In der zweiten Region314 des NFET200A wandeln sich während des thermischen Oxidationsprozesses mindestens äußere Schichten der ersten, der zweiten und der dritten Halbleitermaterialschicht212 ,214 und216 in ein erstes, zweites bzw. drittes Halbleiteroxid-Strukturelement322 ,324 und326 um. In der ersten Region312 des NFET200A sowie im gesamten PFET200B verhindert die strukturierte OHM310 ein Oxidieren der ersten Gratstruktur220 . Darum wird der thermische Oxidationsprozess als eine selektive Oxidation bezeichnet. - Nach dem thermischen Oxidationsprozess hat die erste Gratstruktur
220 in der zweiten Region324 eine andere Struktur als die erste Region312 . Im Interesse der Klarheit für eine bessere Beschreibung wird die erste Gratstruktur220 in der zweiten Region214 (mit dem zweiten Halbleiteroxid-Strukturelement324 ) als eine zweite Gratstruktur320 bezeichnet. Somit hat die zweite Gratstruktur320 die dritte Halbleitermaterialschicht216 als ihren oberen Abschnitt, die zweite Halbleitermaterialschicht214 , mit dem zweiten Halbleiteroxid-Strukturelement324 an ihrer äußeren Schicht, als ihren mittleren Abschnitt, und die erste Halbleitermaterialschicht als ihren unteren Abschnitt. - In der vorliegenden Ausführungsform wird der thermische Oxidationsprozess dergestalt gesteuert, dass die zweite Halbleitermaterialschicht
214 viel schneller oxidiert als die erste und die dritte Halbleitermaterialschicht212 und216 . Oder anders ausgedrückt: Im Vergleich zu dem zweiten Halbleiteroxid-Strukturelement324 sind das erste und das dritte Halbleiteroxid-Stfukturelement322 und326 recht dünn. Als ein Beispiel wird der thermische Oxidationsprozess an dem SRAM-FinFET-Bauelement200 in einem H2O-Reaktionsgas mit einer Temperatur im Bereich von etwa 400°C bis etwa 600°C und unter einem Druck im Bereich von etwa 1 atm bis etwa 20 atm ausgeführt. Nach dem Oxidationsprozess wird ein Reinigungsprozess ausgeführt, um das erste und das dritte Halbleiteroxid-Strukturelement322 und326 zu entfernen. Der Reinigungsprozess kann unter Verwendung von verdünnter Fluorwasserstoff(DHF)-Säure ausgeführt werden. - In dem vorliegenden Beispiel erstreckt sich das zweite Halbleiteroxid-Strukturelement
324 in der vertikalen Richtung, wobei eine horizontale Abmessung von der Oberseite zur Unterseite der zweiten Halbleitermaterialschicht214 variiert. Wir bleiben beim vorliegenden Beispiel. Die horizontale Abmessung des zweiten Halbleiteroxid-Strukturelements324 erreicht ihr Maximum, als eine erste Breite w1 bezeichnet, und verringert sich auf nahe null, wenn sie sich den Ober- und Unterseiten der zweiten Halbleiteroxid-Strukturelemente324 nähert, was zu einer Olivenform in einer Querschnittsansicht führt. Durch Abstimmen des thermischen Oxidationsprozesses, Auswählen einer Zusammensetzung und Dicke der zweiten Halbleitermaterialschicht214 und Abstimmen der Oxidationstemperatur wird eine zweite Sollbreite w2 des zweiten Halbleiteroxid-Strukturelements324 erreicht, die eine adäquate mechanische Spannung an die dritte Halbleitermaterialschicht216 in der ersten Gratstruktur220 anlegt, wobei ein Gate-Kanal unter einer Gate-Region zu definieren ist, was später noch beschrieben wird. - In einer Ausführungsform enthält die zweite Halbleitermaterialschicht
214 Silizium-Germanium (SiGex1), und sowohl die erste als auch die dritte Halbleitermaterialschicht212 und216 enthalten Silizium (Si). Das tiefgestellte x1 ist eine erstes Ge-Zusammensetzung in Atomprozent, und sie so justiert werden, dass ein vorgegebenes Volumenausdehnungsziel erreicht wird. In einer Ausführungsform wird x1 in einem Bereich von etwa 20% bis etwa 85% ausgewählt. Eine äußere Schicht der SiGex1-Schicht214 wird durch den thermischen Oxidationsprozess oxidiert, wodurch das Silizium-Germaniumoxid(SiGeO)-Strukturelement324 ausgebildet wird. Die zweite Breite w2 des SiGeO-Strukturelements324 liegt in einem Bereich von etwa 3 nm bis 10 nm. Ein mittiger Abschnitt der SiGex1-Schicht214 wechselt zu einer zweiten Ge-Zusammensetzung x2, die viel höher als xi ist. Eine Größe und Form des mittigen Abschnitts von SiGex2 variieren gemäß den Prozessbedingungen, wie zum Beispiel der thermischen Oxidationstemperatur und der Zeit. Außerdem ist die zweite Ge-Zusammensetzung x2 im mittigen Abschnitt höher als in anderen Abschnitten, wie zum Beispiel einem oberen Abschnitt, einem unteren Abschnitt, einem linken Abschnitt und einem rechten Abschnitt. - Wir wenden uns den
1 und6A –6B zu. Das Verfahren100 schreitet zu Schritt110 voran, wo eine Dielektrikumschicht410 über dem Substrat210 abgeschieden wird, einschließlich des Ausfüllens des Grabens230 sowohl im NFET200A als auch im PFET200B . Zuerst wird die strukturierte OHM-Schicht310 durch einen Ätzprozess entfernt, wie zum Beispiel einen selektiven Nassätzvorgang. Die Dielektrikumschicht410 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete Materialien oder Kombinationen davon enthalten. Die Dielektrikumschicht410 kann durch CVD, physikalisches Aufdampfen (PVD), ALD, thermische Oxidation, andere geeignete Techniken oder eine Kombination davon abgeschieden werden. - Wir wenden uns den
1 und7A –7B zu. Das Verfahren100 schreitet zu Schritt112 voran, wo der NFET200A mit einer strukturierten Hartmasken(HM)-Schicht415 bedeckt wird, wodurch eine dritte Gratstruktur440 in dem PFET-Bauelement200b gebildet wird. Die strukturierte HM-Schicht415 kann Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid oder ein sonstiges geeignetes dielektrisches Material enthalten. Die strukturierte HM-Schicht415 kann ähnlich der strukturierten OHM-Schicht310 in Stufe106 ausgebildet werden. In der vorliegenden Ausführungsform bedeckt die strukturierte HM-Schicht415 das NFET-Bauelement200A und lässt das PFET-Bauelement200B unbedeckt. - In dem PFET-Bauelement
200B wird die dritte Halbleitermaterialschicht216 in der ersten Gratstruktur220 durch einen geeigneten Ätzprozess ausgespart, wie zum Beispiel einen selektiven Nassätzvorgang, einen selektiven Trockenätzvorgang oder eine Kombination davon. In der vorliegenden Ausführungsform wird der Aussparungsprozess so gesteuert, dass die verbleibende dritte Halbleitermaterialschicht216 auf eine erste Höhe h1 eingestellt wird, um mehr Prozessintegrationsflexibilität zu erhalten. Die vierte Halbleitermaterialschicht430 wird dann über der ausgesparten dritten Halbleitermaterialschicht abgeschieden, um eine dritte Gratstruktur440 zu bilden. Die vierte Halbleitermaterialschicht430 kann durch epitaxiales Wachstum abgeschieden werden. Der epitaxiale Prozess kann CVD-Abscheidungstechniken, Molekularstrahlepitaxie und/oder andere geeignete Prozesse enthalten. Die vierte Halbleitermaterialschicht430 kann Germanium (Ge), Silizium (Si), Galliumarsenid (GaAs), Aluminium-Galliumarsenid (AlGaAs), Silizium-Germanium (SiGe), Galliumarsenidphosphid (GaAsP) oder ein anderes geeignetes Material enthalten. In der vorliegenden Ausführungsform ist die vierte Halbleitermaterialschicht430 die gleiche wie die zweite Halbleitermaterialschicht214 , SiGe. Somit wird die dritte Gratstruktur440 so ausgebildet, dass sie die vierte Halbleitermaterialschicht430 als ihren oberen Abschnitt hat, die dritte Halbleitermaterialschicht216 als ihren oberen mittleren Abschnitt hat, die zweite Halbleitermaterialschicht214 als ihren unteren mittleren Abschnitt hat und die erste Halbleitermaterialschicht212 als ihren unteren Abschnitt hat. - Danach kann ein CMP-Prozess ausgeführt werden, um überschüssiges Material der vierten Halbleitermaterialschicht
430 zu entfernen und die Oberseite der PFET-Bauelement200B zu planarisieren. Die HM-Schicht415 in dem NFET-Bauelement200A wird durch einen geeigneten Ätzprozess entfernt, wie zum Beispiel einen Nassätzvorgang, einen Trockenätzvorgang oder eine Kombination davon. - Wir wenden uns den
1 und8A –8E zu. Das Verfahren100 schreitet zu Schritt114 voran, indem die Dielektrikumschicht410 sowohl in dem NFET-Bauelement200A als auch in dem PFET-Bauelement200B ausgespart wird. Zuerst wird die strukturierte HM-Schicht415 von dem NFET-Bauelement200A durch einen geeigneten Ätzprozess entfernt, wie zum Beispiel einen selektiven Nassätzvorgang oder einen selektiven Trockenätzvorgang. Die Dielektrikumschicht410 wird dann sowohl in dem NFET-Bauelement200A als auch in dem PFET-Bauelement200B ausgespart, um den oberen Abschnitt der ersten Gratstruktur220 (in dem NFET-Bauelement200A ) und den oberen Abschnitt der dritten Gratstruktur440 (in dem PFET-Bauelement200B ) frei zu legen. In der vorliegenden Ausführungsform werden die Aussparungsprozesse so gesteuert, dass eine Oberseite der verbleibenden Dielektrikumschicht410 über der zweiten Halbleitermaterialschicht214 eine erste Distanz d1 hat, um die Prozessintegrationsflexibilität zu erhöhen. In der vorliegenden Ausführungsform bildet die verbleibende Dielektrikumschicht410 in dem Graben230 Shallow Trench Isolation(STI)-Strukturelemente. - In einigen Ausführungsformen enthält das SRAM-FinFET-Bauelement
200 Source/Drain(S/D)-Regionen und Gate-Regionen. Wir bleiben bei dieser Ausführungsform. Eine der S/D-Regionen ist eine Source-Region, und eine weitere der S/D-Regionen ist eine Drain-Region. Die S/D-Regionen sind durch die Gate-Region getrennt. Im Interesse der Klarheit für eine bessere Beschreibung werden die S/D-Regionen und die Gate-Regionen in dem NFET-Bauelement200A als erste S/D-Regionen450A und erste Gate-Regionen460A bezeichnet, und die S/D-Regionen und die Gate-Regionen in dem PFET-Bauelement200B werden als zweite S/D-Regionen450B und zweite Gate-Regionen460B bezeichnet. - Wir wenden uns
9A zu. In dem NFET-Bauelement200A sind die ersten S/D-Regionen450A durch die ersten Gate-Regionen460A getrennt. In der vorliegenden Ausführungsform enthält die erste S/D-Region450A eine erste Teilmenge der ersten S/D-Regionen450AA und eine zweite Teilmenge der ersten S/D-Regionen450AB . Die erste Teilmenge der ersten S/D-Regionen450AA wird in der ersten Region312 ausgebildet, und die zweite Teilmenge der ersten S/D-Regionen450AB wird sowohl in der ersten Region312 als auch in der zweiten Region314 ausgebildet, dergestalt, dass sich die erste Region312 in der Mitte befindet und die zweite Region314 sich symmetrisch neben der ersten Region312 befindet. Die ersten Gate-Regionen360A werden in der zweiten Region314 ausgebildet. Die zweite Region314 enthält die zweite Gratstruktur320 . Die erste Region312 enthält den ersten Grat220 . - In der vorliegenden Ausführungsform wird die zweite Halbleitermaterialschicht
214 in der ersten Region312 als ein Anker470 bezeichnet. Die zweite Teilmenge der ersten S/D-Region450AB hat einen ersten Raum s1. Eine Differenz zwischen einer Breite des Ankers370 und dem ersten Raum s1 ist ein zweiter Raum s2. Der zweite Raum s2 hat etwa 10% bis etwa 25% der Größe des ersten Raums s1. Der Anker370 ist so ausgelegt, dass er sich periodisch zwischen zwei ersten Gate-Regionen460A befindet, wie zum Beispiel alle zwei erste Gate-Regionen460A oder alle drei erste Gate-Regionen460A oder alle vier erste Gate-Regionen460A und so weiter. - Wir wenden uns
9B zu. In dem PFET-Bauelement200B sind die zweiten S/D-Regionen450B durch die zweiten Gate-Regionen460B getrennt. Die zweiten S/D-Regionen450B und die zweiten Gate-Region460B werden in der ersten Region312 ausgebildet. Die erste Region312 enthält die erste Gratstruktur220 . - Wir wenden uns den
1 und10A –10B zu. Das Verfahren100 schreitet zu Schritt116 voran, wo ein Gate-Stapel510 und Seitenwandabstandshalter520 an Seitenwänden des Gate-Stapels510 in den ersten und zweiten Gate-Regionen460A und460B ausgebildet werden. In einer Ausführungsform – unter Verwendung eines Gate-Last-Prozesses – ist der Gate-Stapel510 ein Dummy-Gate und wird in einer anschließenden Phase durch den endgültigen Gate-Stapel ersetzt. Genauer gesagt, sollen die Dummy-Gate-Stapel510 später durch eine Dielektrikumschicht mit hohem k-Wert (HK) und eine Metall-Gate-Elektrode (MG) nach den thermischen Hochtemperaturprozessen ersetzt, wie zum Beispiel thermisches Ausheilen für eine S/D-Aktivierung während der Source/Drain-Bildung. Der Dummy-Gate-Stapel510 wird auf dem Substrat210 ausgebildet und ist teilweise über der zweiten Gratstruktur320 in der ersten Gate-Region460A und der dritten Gratstruktur440 in der zweiten Gate-Region460B angeordnet. In einer Ausführungsform enthält der Dummy-Gate-Stapel510 eine Dielektrikumschicht512 , eine Elektrodenschicht514 und eine Gate-Hartmaske (GHM)516 . Der Dummy-Gate-Stapel510 wird durch ein geeignetes Verfahren gebildet, das Abscheiden und Strukturieren enthält. Der Strukturierungsprozess enthält des Weiteren Lithographie und Ätzen. In verschiedenen Beispielen enthält die Abscheidung CVD, physikalisches Aufdampfen (PVD), ALD, thermische Oxidation, andere geeignete Techniken oder eine Kombination davon. Der Lithographieprozess enthält Photoresist(oder Resist)-Beschichtung (zum Beispiel Aufschleudern), Weichbrennen, Maskenausrichtung, Belichtung, Brennen nach der Belichtung, Entwickeln des Photoresists, Spülen, Trocknen (zum Beispiel Hartbrennen), andere geeignete Prozesse und/oder Kombinationen davon. Der Ätzprozess enthält Trockenätzen, Nassätzen und/oder andere Ätzverfahren (zum Beispiel reaktives Ionenätzen). - Die Dielektrikumschicht
512 enthält Siliziumoxid. Alternativ oder zusätzlich kann die Dielektrikumschicht512 Siliziumnitrid, ein dielektrisches Material mit hohem k-Wert oder ein anderes geeignetes Material enthalten. Die Elektrodenschicht514 kann polykristallines Silizium (Polysilizium) enthalten. Die GHM516 enthält ein geeignetes dielektrisches Material, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder Siliziumcarbid. Die Seitenwandabstandshalter520 können ein dielektrisches Material wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder Kombinationen davon enthalten. Die Seitenwandabstandshalter520 können mehrere Schichten enthalten. Typische Ausbildungsverfahren für die Seitenwandabstandshalter520 enthalten das Abscheiden eines dielektrischen Materials über dem Gate-Stapel510 und ein anschließendes anisotropes Rückätzen des dielektrischen Materials. Der Rückätzprozess kann ein mehrstufiges Ätzen enthalten, um Ätzselektivität, Flexibilität und eine gewünschte Überätzkontrolle zu erhalten. - Wir wenden uns wieder den
1 und10A –10B zu. Das Verfahren100 schreitet zu Schritt118 voran, wo erste S/D-Strukturelemente610A in den ersten S/D-Regionen450A und zweite S/D-Strukturelemente610B in den zweiten S/D-Regionen450B ausgebildet werden. In einer Ausführungsform werden die ersten S/D-Strukturelemente610A durch Aussparen eines Abschnitts des oberen Abschnitts der ersten Gratstrukturen220 in der ersten Teilmenge der ersten S/D-Region450AA und der zweiten Gratstrukturen320 in der zweiten Teilmenge der ersten S/D-Region450AB ausgebildet. Die zweiten S/D-Strukturelemente610B werden durch Aussparen eines Abschnitts des oberen Abschnitts der dritten Gratstrukturen440 in der zweiten S/D-Region450B ausgebildet. In einer Ausführungsform werden die erste Gratstruktur220 , die zweite Gratstruktur320 und die dritte Gratstruktur440 in einem Ätzprozess ausgespart. In einer weiteren Ausführungsform werden die erste Gratstruktur220 , die zweite Gratstruktur320 und die dritte Gratstruktur440 in verschiedenen Ätzprozessen ausgespart. In der vorliegenden Ausführungsform wird der Aussparungsprozess zum Zweck des Erreichens einer Prozessintegrationsflexibilität so gesteuert, dass ein Abschnitt der dritten Halbleitermaterialschicht216 in der ersten Gratstruktur220 und der zweiten Gratstruktur320 zurückbleibt und dass ein Abschnitt der vierten Halbleitermaterialschicht430 in der dritten Gratstruktur440 zurückbleibt. - Die ersten S/D-Strukturelemente
610A und die zweiten S/D-Strukturelemente610B werden dann epitaxial auf der ausgesparten ersten Gratstruktur220 in der ersten Teilmenge der ersten S/D-Region450AA , der ausgesparten zweites Gratstruktur320 in der zweiten Teilmenge von ersten S/D-Region450AB und der ausgesparten dritten Gratstruktur440 in der zweiten S/D-Region450B gezüchtet. Die ersten und die zweiten S/D-Strukturelemente610A und610B enthalten Ge, Si, GaAs, AlGaAs, SiGe, GaAsP oder ein anderes geeignetes Material. Die ersten und die zweiten S/D-Strukturelemente610A und610B können durch einen oder mehrere Epitaxie- oder epitaxiale (epi) Prozesse ausgebildet werden. Die ersten und die zweiten S/D-Strukturelemente610A und610B können auch dotiert sein, und können zum Beispiel in-situ während der epi-Prozesse dotiert werden. Alternativ werden die ersten und die zweiten S/D-Strukturelemente610A und610B nicht in-situ dotiert, und Implantationsprozesse (d. h. ein Grenzschichtimplantationsprozess) werden ausgeführt, um die ersten und die zweiten S/D-Strukturelemente610A und610B zu dotieren. - In einer Ausführungsform werden die ersten S/D-Strukturelemente
610A durch die epitaxial gezüchtete Si-Schicht, die mit Kohlenstoff dotiert ist, um Si:Cz zu bilden, als ein unterer Abschnitt der ersten S/D-Strukturelemente610A und durch die epitaxial gezüchtete Si-Schicht, die mit Phosphor dotiert ist, um Si:P zu bilden, als ein oberer Abschnitt der ersten S/D-Strukturelemente610A gebildet, wobei z eine Kohlenstoffzusammensetzung in Atomprozent ist. In einer Ausführungsform liegt z in einem Bereich von etwa 0,5% bis etwa 1,5%. Das Si:Cz hat eine Dicke, die in einem Bereich von etwa 5 nm bis etwa 15 nm liegt. Das Si:P hat eine Dicke, die in einem Bereich von etwa 20 nm bis 35 nm liegt. In einer weiteren Ausführungsform werden die zweiten S/D-Strukturelemente610B durch die epitaxial gezüchtete SiGe-Schicht gebildet, die mit Bor dotiert ist, um SiGeαB5 zu bilden, wobei α eine Germanium-Zusammensetzung in Atomprozent ist. In einer Ausführungsform liegt α in einem Bereich von etwa 60% bis etwa 100%. - Wir wenden uns den
1 und11A –11B zu. Das Verfahren100 schreitet zu Schritt120 voran, wo eine Interlayer-Dielektrikum(ILD)-Schicht720 auf dem Substrat210 zwischen den Lücken der Dummy-Gate-Stapel510 ausgebildet wird. Die ILD-Schicht720 enthält Siliziumoxid, Siliziumoxynitrid, dielektrisches Material mit niedrigem k-Wert oder andere geeignete dielektrische Materialien. Die ILD-Schicht720 kann eine einzelne Schicht oder alternativ mehrere Schichten enthalten. Die ILD-Schicht720 wird durch eine geeignete Technik ausgebildet, wie zum Beispiel CVD, ALD und Aufschleudern (SOG). Ein chemisch-mechanischer Polier(CMP)-Prozess kann danach ausgeführt werden, um überschüssige ILD-Schicht720 zu entfernen und die Oberseite des SRAM-FinFET-Bauelements200 zu planarisieren. - Wir wenden uns außerdem den
1 und11A –11B zu. Das Verfahren100 schreitet zu Schritt122 voran, wo die Dummy-Gate-Stapel510 in der ersten Gate-Region460A entfernt werden, um einen oder mehrere erste Gate-Gräben810A zu bilden, und in der zweiten Gate-Region460B entfernt werden, um einen oder mehrere zweite Gate-Gräben810B zu bilden. Der obere Abschnitt der zweiten Gratstruktur320 liegt im ersten Gate-Graben810A frei, und der obere Abschnitt der dritten Gratstruktur440 liegt im zweiten Gate-Graben810B frei. Die Dummy-Gate-Stapel510 werden durch einen Ätzprozess (wie zum Beispiel einen selektiven Nassätzvorgang oder einen selektiven Trockenätzvorgang) entfernt, der dafür ausgelegt ist, eine adäquate Ätzselektivität mit Bezug auf die dritte Halbleitermaterialschicht216 im ersten Gate-Graben810A und die vierte Halbleitermaterialschicht430 im zweiten Gate-Graben810B zu haben. Der Ätzprozess kann einen oder mehrere Ätzschritte mit jeweiligen Ätzmitteln enthalten. Die Gate-Hartmaskenschicht516 und die Abstandshalter520 werden ebenfalls entfernt. Alternativ kann der Dummy-Gate-Stapel510 durch eine Reihe von Prozessen entfernt werden, wie zum Beispiel einen Fotolithografiestrukturierungs- und -ätzprozess. - Wir wenden uns den
1 und12A –12B zu. Das Verfahren100 schreitet zu Schritt124 voran, wo ein erster und ein zweiter High-k/Metal-Gate(HK/MG)-Stapel910A und910B über dem Substrat210 gebildet werden, einschließlich einer Umhüllung eines Abschnitts der zweiten Gratstruktur320 im ersten Gate-Graben810A bzw. eines Abschnitts der dritten Gratstruktur440 im zweiten Gate-Graben810B . Der erste und der zweite HK/MG-Stapel910A und910B enthalten eine Gate-Dielektrikumschicht und eine Gate-Elektrode auf dem Gate-Dielektrikum. In einer Ausführungsform enthält die Gate-Dielektrikumschicht eine dielektrische Materialschicht mit einer hohen Dielektrizitätskonstante (HK-Dielektrikumschicht – größer als die des thermischen Siliziumoxids in der vorliegenden Ausführungsform), und die Gate-Elektrode enthält Metall, Metalllegierung oder Metallsilicid. Die Bildung des ersten und des zweiten HK/MG-Stapels910A und910B enthält Abscheidungen zum Bilden verschiedener Gate-Materialien und einen CMP-Prozess zum Entfernen der überschüssigen Gate-Materialien und Planarisieren der Oberseite des NFET-Bauelements200A und des PFET-Bauelements200B . - In einer Ausführungsform enthält die Gate-Dielektrikumschicht eine Grenzschicht (Interfacial Layer, IL), die durch ein geeignetes Verfahren abgeschieden wird, wie zum Beispiel Atomschichtabscheidung (ALD), CVD, thermische Oxidation oder Ozonoxidation. Die IL enthält Oxid, HfSiO und Oxynitrid. Eine HK-Dielektrikumschicht wird auf der IL durch eine geeignete Technik abgeschieden, wie zum Beispiel ALD, CVD, metall-organisches CVD (MOCVD), physikalisches Aufdampfen (PVD), eine andere geeignete Technik oder eine Kombination davon. Die HK-Dielektrikumschicht kann enthalten: LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON) oder andere geeignete Materialien. Die Gate-Dielektrikumschichten umhüllen den oberen Abschnitt der zweiten Gratstrukturen
320 in der ersten Gate-Region460A und den oberen Abschnitt der dritten Gratstrukturen440 in der zweiten Gate-Region460B . - Eine Metall-Gate(MG)-Elektrode kann eine Einzelschicht- oder alternativ eine Mehrschichtstruktur enthalten, wie zum Beispiel verschiedene Kombinationen einer Metallsschicht mit einer Auslösearbeit zum Steigern der Bauelementleistung (Auslösearbeit-Metallschicht), einer Auskleidungsschicht, einer Benetzungsschicht, einer Adhäsionsschicht und einer leitfähigen Schicht aus Metall, Metalllegierung oder Metallsilicide. Die MG-Elektrode kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, beliebige geeignete Materialien oder eine Kombination davon enthalten. Die MG-Elektrode kann durch ALD, PVD, CVD oder einen anderen geeigneten Prozess ausgebildet werden. Die MG-Elektrode kann für den NFET
200A und den PFET200B mit verschiedenen Metallschichten separat ausgebildet werden. Ein CMP-Prozess kann ausgeführt werden, um überschüssiges Material der MG-Elektrode zu entfernen. - Wir wenden uns
13A zu. In dem NFET-Bauelement200A enthält die erste Gate-Region460A das erste HM/MG910A , die den oberen Abschnitt der zweiten Gratstruktur320 umhüllt. Die zweite Gratstruktur320 enthält die Halbleitermaterialschicht216 als ihren oberen Abschnitt, die zweite Halbleitermaterialschicht214 (mit einem Halbleiteroxid-Strukturelement324 an ihrer äußeren Schicht) als ihren mittleren Abschnitt, und die erste Halbleitermaterialschicht212 als ihren unteren Abschnitt. Darum wird während des Ausbildens des zweiten Halbleiteroxid-Strukturelements324 in der zweiten Gratstruktur320 eine adäquate Dehnung in der ersten Gate-Region460A induziert, was die Mobilität in einer Kanalregion in der ersten Gate-Region460A erhöht. In der vorliegenden Ausführungsform ist die zweite Teilmenge der ersten S/D-Region450AB mit den Ankern470 in einer periodischen Anordnung versehen, was die in der ersten Gate-Region460A induzierte Dehnung verstärkt und die Mobilität in der Kanalregion erhöht. Der zweite Raum s2 erzeugt eine adäquate Trennung zwischen dem Anker470 und der ersten Gate-Region460A , um nachteilige Auswirkungen zu vermeiden, wie zum Beispiel induzierte Schnittstellenzustände in dem ersten HK/MG910 durch den Anker470 . - Wir wenden uns
13B zu. In dem PFET-Bauelement200B ist die zweite S/D-Region450B durch die zweite Gate-Region460B getrennt. Die zweite Gate-Region460B enthält das zweite HK/MG910B , das den oberen Abschnitt der dritten Gratstruktur440 umhüllt. Die dritte Gratstruktur440 enthält die vierte Halbleitermaterialschicht430 als ihren oberen Abschnitt, die dritte Halbleitermaterialschicht216 als ihren oberen mittleren Abschnitt, die zweite Halbleitermaterialschicht214 als ihren unteren mittleren Abschnitt, und die erste Halbleitermaterialschicht212 als ihren unteren Abschnitt. - Das SRAM-FinFET-Bauelement
200 kann einer weiteren CMOS- oder MOS-technologischen Verarbeitung unterzogen werden, um verschiedene dem Fachmann bekannte Strukturelemente und Regionen zu bilden. Zum Beispiel können durch eine anschließende Verarbeitung verschiedene Kontakte, Durchkontakte, Leitungen und mehrschichtige Interconnect-Strukturelemente (zum Beispiel Metallschichten und Interlayer-Dielektrika) auf dem Substrat210 gebildet werden, die dafür konfiguriert sind, die verschiedenen Strukturelemente zu verbinden, um einen funktionstüchtigen Schaltkreis zu bilden, der einen oder mehrere SRAM-FinFET-Feldeffekttransistoren enthält. Wir bleiben bei diesem Beispiel. Eine mehrschichtige Zwischenverbindung enthält vertikale Interconnect-Verbindungen, wie zum Beispiel Durchkontakte oder Kontakte, und horizontale Interconnect-Verbindungen, wie zum Beispiel Metallleitungen. Die verschiedenen Zwischenverbindungs-Strukturelemente können durch verschiedene leitfähige Materialien implementiert werden, wie zum Beispiel Kupfer, Wolfram und/oder Silicid. In einem Beispiel wird ein Damascene- und/oder dualer Damascene-Prozess verwendet, um einer Kupfer-bezogene mehrschichtige Zwischenverbindungsstruktur zu bilden. - Zusätzliche Operationen können vor, während und nach dem Verfahren
100 implementiert werden, und einige oben beschriebenen Operationen können durch andere Ausführungsformen des Verfahrens ersetzt oder können weggelassen werden. - Auf der Basis des oben Dargelegten stellt die vorliegende Offenbarung Strukturen eines SRAM-FinFET bereit. Die Strukturen verwenden die Technik der Volumenausdehnung und periodische Ankerstrukturen in ihrem NFET-Bauelement, um eine effiziente Dehnung in der Gate-Region zu induzieren, um die Bauelementleistung zu verbessern.
- Die vorliegende Offenbarung stellt eine Ausführungsform eines Fin-Feldeffekt-Transistor(FinFET)-Bauelements bereit. Das Bauelement enthält ein Substrat mit einer n-Typ-FinFET-(NFET)-Region und einer p-Typ-FinFET-(PFET)-Region. Das Bauelement enthält außerdem eine erste Gratstruktur über dem Substrat in der NFET-Region, eine zweite Gratstruktur über dem Substrat in der NFET-Region, und eine dritte Gratstruktur über dem Substrat in der PFET-Region. Das Bauelement enthält außerdem einen ersten High-k(HK)/Metall-Gate(MG)-Stapel über dem Substrat in der NFET-Region, einschließlich einer Umhüllung eines Abschnitts der ersten Gratstruktur. Das Bauelement enthält außerdem eine erste Teilmenge von Source/Drain(S/D)-Strukturelementen neben dem ersten HK/MG-Stapel über der ausgesparten ersten Gratstruktur und eine zweite Teilmenge von S/D-Strukturelementen teilweise über der ausgesparten zweiten Gratstruktur und teilweise über der ausgesparten ersten Gratstruktur um die ausgesparte zweite Gratstruktur herum neben einem weiteren ersten HK/MG-Stapel. Das Bauelement enthält außerdem einen zweiten HK/MG-Stapel über dem Substrat in der PFET-Region, einschließlich einer Umhüllung eines Abschnitts der dritten Gratstruktur, und zweite S/D-Strukturelemente neben dem zweiten HK/MG-Stapel über der ausgesparten dritten Gratstruktur in der PFET-Region.
- Die vorliegende Offenbarung stellt auch eine weitere Ausführungsform eines Fin-Feldeffekt-Transistor(FinFET)-Bauelements bereit. Das Bauelement enthält ein Substrat mit einer n-Typ-Fin-Feldeffekt-Transistor(NFET)-Region und einer p-Typ-Fin-Feldeffekt-Transistor(PFET)-Region. Das Bauelement enthält außerdem eine erste Gratstruktur über dem Substrat in der NFET-Gate-Region. Die erste Gratstruktur enthält eine epitaxiale Silizium(Si)-Schicht als ihren oberen Abschnitt und ein epitaxiales Silizium-Germanium (SiGe), mit einem Silizium-Germaniumoxid(SiGeO)-Strukturelement an ihrer äußeren Schicht, als ihren unteren Abschnitt. Das Bauelement enthält außerdem eine zweite Gratstruktur über dem Substrat in der NFET-Region. Die zweite Gratstruktur enthält eine epitaxiale Silizium(Si)-Schicht als ihren oberen Abschnitt und ein epitaxiales Silizium-Germanium (SiGe) als ihren unteren Abschnitt. Das Bauelement enthält außerdem eine dritte Gratstruktur über dem Substrat in der PFET-Region. Die dritte Gratstruktur enthält eine epitaxiale SiGe-Schicht als ihren oberen Abschnitt, ein epitaxiales Si als ihren mittleren Abschnitt, und eine weitere epitaxiale SiGe-Schicht als ihren unteren Abschnitt. Das Bauelement enthält außerdem eine erste Teilmenge von Source/Drain(S/D)-Regionen in einem Abschnitt der ersten Gratstruktur, eine zweite Teilmenge von S/D-Regionen in einem Abschnitt der zweiten Gratstruktur, die von der ersten Gratstruktur umgeben wird, und eine zweite S/D-Regionen in einem Abschnitt der dritten Gratstrukturen.
- Die vorliegende Offenbarung stellt auch ein Verfahren zur Herstellung eines FinFET bereit. Das Verfahren umfasst das Bereitstellen eines Substrats mit einer n-Typ-Fin-Feldeffekt-Transistor(NFET)-Region und einer p-Typ-Fin-Feldeffekt-Transistor(PFET)-Region. Das Verfahren enthält außerdem das Ausbilden erster Gratstrukturen in der NFET-Region und der PFEN-Region. Die erste Gratstruktur enthält eine erste epitaxiale Halbleitermaterialschicht als ihren oberen Abschnitt, eine zweite epitaxiale Halbleitermaterialschicht, mit einem Halbleiteroxid-Strukturelement an ihrer äußeren Schicht, als ihren mittleren Abschnitt, und eine dritte Halbleitermaterialschicht als ihren unteren Abschnitt. Das Verfahren enthält außerdem das Ausbilden einer strukturierten Oxidationshartmaske (OHM) über der NFET-Region und der PFEN-Region, um die erste Gratstruktur in einer ersten Gate-Region der NFET-Region frei zu legen, das Anwenden eines Ausheilens, um ein Halbleiteroxid-Strukturelement an der äußeren Schicht der zweiten Halbleitermaterialschicht in der ersten Gratstruktur in der ersten Gate-Region, das Abscheiden einer Dielektrikumschicht zwischen den ersten Graten, das Ausbilden einer dritten Gratstruktur in dem PNFET-Bauelement, während das NFET-Bauelement mit einer Hartmaskenschicht bedeckt ist, das Aussparen der Dielektrikumschicht sowohl in der NFET-Region als auch in der PFET-Region, das Ausbilden von Dummy-Gates in einer ersten Gate-Region und einer zweiten Gate-Region in der zweiten Gratstruktur, das Ausbilden erster Source/Drain(S/D)-Strukturelemente in einer ersten S/D-Region in der ersten Gratstruktur und in der zweiten Gratstruktur in der NFET-Region, und das Ausbilden zweiter S/D-Strukturelemente in einer zweiten S/D-Region in der dritten Gratstruktur in der PFET-Region.
- Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann leuchtet ein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile der Ausführungsformen zu erreichen, die im vorliegenden Text vorgestellt wurden. Der Fachmann erkennt ebenso, dass solche äquivalenten Konstruktionen nicht vom Wesen und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen daran vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Fin-Feldeffekt-Transistor(FinFET)-Bauelement, das Folgendes umfasst: ein Substrat mit einer n-Typ-FinFET-(NFET)-Region und einer p-Typ-FinFET-(PFET)-Region; eine erste Gratstruktur über dem Substrat in der NFET-Region; eine zweite Gratstruktur über dem Substrat in der NFET-Region; eine dritte Gratstruktur über dem Substrat in der PFET-Region; einen ersten High-k(HK)/Metall-Gate(MG)-Stapel über dem Substrat in der NFET-Region, einschließlich einer Umhüllung eines Abschnitts der ersten Gratstruktur; eine erste Teilmenge von Source/Drain(S/D)-Strukturelementen neben der ersten HK/MG-Stapel über der ausgesparten ersten Gratstruktur; eine zweite Teilmenge von S/D-Strukturelementen teilweise über der ausgesparten zweiten Gratstruktur und teilweise über der ausgesparten ersten Gratstruktur um die ausgesparte zweite Gratstruktur und neben einem weiteren ersten HK/MG-Stapel; einen zweiten HK/MG-Stapel über dem Substrat in der PFET-Region, einschließlich einer Umhüllung eines Abschnitts der dritten Gratstruktur; und zweite S/D-Strukturelemente neben dem zweiten HK/MG-Stapel über der ausgesparten dritten Gratstruktur in der PFET-Region.
- Bauelement nach Anspruch 1, wobei die erste Gratstruktur Folgendes enthält: eine erste Halbleitermaterialschicht als ihren oberen Abschnitt; und eine zweite Halbleitermaterialschicht, mit einem Halbleiteroxid-Strukturelement an ihrer äußeren Schicht, als ihren unteren Abschnitt.
- Bauelement nach Anspruch 1 oder 2, wobei die zweite Gratstruktur Folgendes enthält: das erste Halbleitermaterial als ihren oberen Abschnitt; und die zweite Halbleitermaterialschicht als ihren unteren Abschnitt.
- Bauelement nach einem der vorangehenden Ansprüche, wobei die dritte Gratstruktur Folgendes enthält: die dritte Halbleitermaterialschicht als ihren oberen Abschnitt; die erste Halbleitermaterialschicht als ihren mittleren Abschnitt; und die zweite Halbleitermaterialschicht als ihren unteren Abschnitt.
- Bauelement nach einem der vorangehenden Ansprüche, wobei die zweite Teilmenge der ersten S/D-Strukturelemente, die über der zweiten Gratstruktur ausgebildet ist, von dem Halbleiteroxid-Strukturelement der ersten Gratstruktur umgeben ist.
- Bauelement nach Anspruch 5, wobei eine Breite des Halbleiteroxid-Strukturelements, das die zweite Gratstruktur umgibt, in einem Bereich von etwa 10% bis etwa 25% einer Breite des ersten Grates liegt.
- Bauelement nach einem der vorangehenden Ansprüche, wobei sich die zweite Teilmenge von S/D-Strukturelementen neben jedem zweiten oder dritten oder vierten ersten HK/MG-Stapel befindet.
- Bauelement nach einem der vorangehenden Ansprüche, wobei: die erste Halbleitermaterialschicht epitaxiales Silizium (Si) enthält; die zweite Halbleitermaterialschicht epitaxiales Silizium-Germanium (SiGe) enthält; die Halbleiteroxid-Strukturelement Silizium-Germaniumoxid (SiGeO) enthält; und die dritte Halbleitermaterialschicht epitaxiales Silizium enthält.
- Bauelement nach einem der vorangehenden Ansprüche, wobei die ersten und zweiten der S/D-Strukturelemente epitaxial gezüchtetes Halbleitermaterial enthalten.
- Static Random-Access Memory (SRAM) Fin-Feldeffekt-Transistor(FinFET)-Bauelement, das Folgendes enthält: ein Substrat mit einer n-Typ-Fin-Feldeffekt-Transistor(NFET)-Region und einer p-Typ-Fin-Feldeffekt-Transistor(PFET)-Region; eine erste Gratstruktur über dem Substrat in der NFET-Gate-Region, wobei die erste Gratstruktur Folgendes enthält: eine epitaxiale Silizium(Si)-Schicht als ihren oberen Abschnitt; und ein epitaxiales Silizium-Germanium (SiGe), mit einem Silizium-Germaniumoxid(SiGeO)-Strukturelement an ihrer äußeren Schicht, als ihren unteren Abschnitt; eine zweite Gratstruktur über dem Substrat in der NFET-Region, wobei die zweite Gratstruktur Folgendes enthält: eine epitaxiale Silizium(Si)-Schicht als ihren oberen Abschnitt; und ein epitaxiales Silizium-Germanium (SiGe) als ihren unteren Abschnitt; eine dritte Gratstruktur über dem Substrat in der PFET-Region, wobei die dritte Gratstruktur Folgendes enthält: eine epitaxiale SiGe-Schicht als ihren oberen Abschnitt; eine epitaxiales Si als ihren mittleren Abschnitt; und eine weitere epitaxiale SiGe-Schicht als ihren unteren Abschnitt; eine erste Teilmenge erster Source/Drain(S/D)-Regionen in einem Abschnitt der ersten Gratstruktur; eine zweite Teilmenge erster S/D-Regionen in einem Abschnitt der zweiten Gratstruktur, die von der ersten Gratstruktur umgeben ist; und zweite S/D-Regionen in einem Abschnitt der dritten Gratstrukturen.
- Bauelement nach Anspruch 10, das des Weiteren Folgendes umfasst: eine erste Gate-Region in einem Abschnitt der ersten Gratstruktur, die durch die erste Teilmenge oder die zweite Teilmenge der S/D-Region getrennt ist; und einen ersten High-k/Metall-Gate-Stapel in der ersten Gate-Region, einschließlich einer Umhüllung eines Abschnitts des oberen Abschnitts der ersten Gratstruktur.
- Bauelement nach Anspruch 11, wobei sich die zweite Teilmenge von S/D-Strukturelementen neben jedem zweiten ersten HK/MG-Stapel befindet.
- Bauelement nach Anspruch 11, wobei sich die zweite Teilmenge von S/D-Strukturelementen neben jedem dritten ersten HK/MG-Stapel befindet.
- Bauelement nach Anspruch 11, wobei sich die zweite Teilmenge von S/D-Strukturelementen neben jedem vierten ersten HK/MG-Stapel befindet.
- Bauelement nach einem der Ansprüche 10 bis 14, wobei eine Breite des Halbleiteroxid-Strukturelements, das die zweite Gratstruktur umgibt, in einem Bereich von etwa 10% bis etwa 25% einer Breite des ersten Grates liegt.
- Bauelement nach einem der Ansprüche 10 bis 15, das des Weiteren Folgendes umfasst: eine zweite Gate-Region in einem Abschnitt der dritten Gratstruktur, die durch die zweiten S/D-Regionen getrennt ist; und einen zweiten High-k/Metall-Gate-Stapel in der zweiten Gate-Region, einschließlich einer Umhüllung eines Abschnitts des oberen Abschnitts der dritten Gratstruktur.
- Bauelement nach einem der Ansprüche 10 bis 16, wobei die ersten und zweiten der S/D-Strukturelemente epitaxial gezüchtetes Halbleitermaterial enthalten.
- Verfahren, das Folgendes umfasst: Bereitstellen eines Substrats mit einer n-Typ-Fin-Feldeffekt-Transistor(NFET)-Region und einer p-Typ-Fin-Feldeffekt-Transistor(PFET)-Region; Ausbilden erster Gratstrukturen in der NFET-Region und der PFEN-Region, wobei die erste Gratstruktur Folgendes umfasst: eine erste epitaxiale Halbleitermaterialschicht als ihren oberen Abschnitt; eine zweite epitaxiale Halbleitermaterialschicht als ihren mittleren Abschnitt; und eine dritte Halbleitermaterialschicht als ihren unteren Abschnitt; Ausbilden einer strukturierten Oxidationshartmaske (OHM) über der NFET-Region und der PFEN-Region, um die erste Gratstruktur in einer ersten Gate-Region der NFET-Region frei zu legen; Anwenden eines Ausheilens, um ein Halbleiteroxid-Strukturelement an der äußeren Schicht der zweiten Halbleitermaterialschicht in der ersten Gratstruktur zu bilden, um eine zweite Gratstruktur zu bilden; Abscheiden einer Dielektrikumschicht zwischen den ersten Gratstrukturen und den zweiten Gratstrukturen; Ausbilden einer dritten Gratstruktur in dem PNFET-Bauelement, während das NFET-Bauelement mit einer Hartmaskenschicht bedeckt ist; Aussparen der Dielektrikumschicht sowohl in der NFET-Region als auch in der PFET-Region; Ausbilden von Dummy-Gates in einer ersten Gate-Region in der NFET-Region und einer zweiten Gate-Region in der zweiten Gratstruktur in der PFET-Region; Ausbilden erster Source/Drain(S/D)-Strukturelemente in einer ersten S/D-Region in der ersten Gratstruktur und in der zweiten Gratstruktur in dem NFET; und Ausbilden zweiter S/D-Strukturelemente in einer zweiten S/D-Region in der dritten Gratstruktur in der PFET-Region.
- Verfahren nach Anspruch 18, das des Weiteren Folgendes umfasst: Ersetzen der Dummy-Gates durch ein erstes High-k/Metall-Gate (HK/MG) in der NFET-Region, einschließlich einer Umhüllung eines oberen Abschnitts der ersten Gratstruktur in der ersten Gate-Region; und Ersetzen der Dummy-Gates durch ein zweites HK/MG in der PFET-Region, einschließlich einer Umhüllung eines oberen Abschnitts der zweiten Gratstruktur in einer zweiten Gate-Region.
- Verfahren nach Anspruch 18 oder 19, wobei das Ausbilden der dritten Gratstruktur Folgendes enthält: Aussparen des oberen Abschnitts der ersten Gratstruktur; und epitaxiales Züchten einer Halbleiterschicht über der ausgesparten ersten Gratstruktur.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102017120848A1 (de) * | 2017-08-31 | 2019-02-28 | Taiwan Semiconductor Manufacturing Co. Ltd. | Verwendung von drei oder mehr Masken zum Definieren von Kontaktleitungs-Sperrkomponenten bei der FinFET-SRAM-Herstellung |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9721955B2 (en) | 2014-04-25 | 2017-08-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for SRAM FinFET device having an oxide feature |
US9431512B2 (en) * | 2014-06-18 | 2016-08-30 | Globalfoundries Inc. | Methods of forming nanowire devices with spacers and the resulting devices |
US9490340B2 (en) | 2014-06-18 | 2016-11-08 | Globalfoundries Inc. | Methods of forming nanowire devices with doped extension regions and the resulting devices |
US9960273B2 (en) * | 2015-11-16 | 2018-05-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit structure with substrate isolation and un-doped channel |
US9627540B1 (en) * | 2015-11-30 | 2017-04-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
US9882051B1 (en) | 2016-09-15 | 2018-01-30 | Qualcomm Incorporated | Fin field effect transistors (FETs) (FinFETs) employing dielectric material layers to apply stress to channel regions |
US10134760B2 (en) * | 2017-01-10 | 2018-11-20 | International Business Machines Corporation | FinFETs with various fin height |
US10276718B2 (en) | 2017-08-31 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET having a relaxation prevention anchor |
US11404423B2 (en) * | 2018-04-19 | 2022-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd | Fin-based strap cell structure for improving memory performance |
US11257908B2 (en) * | 2018-10-26 | 2022-02-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistors with stacked semiconductor layers as channels |
US10818674B2 (en) | 2019-03-07 | 2020-10-27 | Globalfoundries Inc. | Structures and SRAM bit cells integrating complementary field-effect transistors |
US11133224B2 (en) * | 2019-09-27 | 2021-09-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure and method for forming the same |
Family Cites Families (100)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100338783B1 (en) | 2000-10-28 | 2002-06-01 | Samsung Electronics Co Ltd | Semiconductor device having expanded effective width of active region and fabricating method thereof |
US6359311B1 (en) | 2001-01-17 | 2002-03-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same |
US6475869B1 (en) | 2001-02-26 | 2002-11-05 | Advanced Micro Devices, Inc. | Method of forming a double gate transistor having an epitaxial silicon/germanium channel region |
KR100487566B1 (ko) | 2003-07-23 | 2005-05-03 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터 및 그 형성 방법 |
KR100487567B1 (ko) | 2003-07-24 | 2005-05-03 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 형성 방법 |
US8008136B2 (en) | 2003-09-03 | 2011-08-30 | Advanced Micro Devices, Inc. | Fully silicided gate structure for FinFET devices |
US7078299B2 (en) | 2003-09-03 | 2006-07-18 | Advanced Micro Devices, Inc. | Formation of finFET using a sidewall epitaxial layer |
KR100521384B1 (ko) | 2003-11-17 | 2005-10-12 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
KR100550343B1 (ko) | 2003-11-21 | 2006-02-08 | 삼성전자주식회사 | 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법 |
US7259050B2 (en) | 2004-04-29 | 2007-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of making the same |
KR100634372B1 (ko) | 2004-06-04 | 2006-10-16 | 삼성전자주식회사 | 반도체 소자들 및 그 형성 방법들 |
US7018876B2 (en) * | 2004-06-18 | 2006-03-28 | Freescale Semiconductor, Inc. | Transistor with vertical dielectric structure |
KR100591770B1 (ko) | 2004-09-01 | 2006-06-26 | 삼성전자주식회사 | 반도체 핀을 이용한 플래쉬 메모리 소자 및 그 제조 방법 |
KR100674914B1 (ko) | 2004-09-25 | 2007-01-26 | 삼성전자주식회사 | 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법 |
US20090130826A1 (en) | 2004-10-11 | 2009-05-21 | Samsung Electronics Co., Ltd. | Method of Forming a Semiconductor Device Having a Strained Silicon Layer on a Silicon-Germanium Layer |
KR100672826B1 (ko) | 2004-12-03 | 2007-01-22 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터 및 그 제조방법 |
ATE549748T1 (de) | 2005-01-28 | 2012-03-15 | Nxp Bv | Verfahren zur herstellung eines dual-gate fet |
US7384838B2 (en) | 2005-09-13 | 2008-06-10 | International Business Machines Corporation | Semiconductor FinFET structures with encapsulated gate electrodes and methods for forming such semiconductor FinFET structures |
US7709312B2 (en) | 2006-09-29 | 2010-05-04 | Intel Corporation | Methods for inducing strain in non-planar transistor structures |
US7939403B2 (en) | 2006-11-17 | 2011-05-10 | Micron Technology, Inc. | Methods of forming a field effect transistors, pluralities of field effect transistors, and DRAM circuitry comprising a plurality of individual memory cells |
US20080285350A1 (en) | 2007-05-18 | 2008-11-20 | Chih Chieh Yeh | Circuit and method for a three dimensional non-volatile memory |
US7485520B2 (en) | 2007-07-05 | 2009-02-03 | International Business Machines Corporation | Method of manufacturing a body-contacted finfet |
US8883597B2 (en) * | 2007-07-31 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabrication of a FinFET element |
US7939889B2 (en) | 2007-10-16 | 2011-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing resistance in source and drain regions of FinFETs |
US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
JP4575471B2 (ja) * | 2008-03-28 | 2010-11-04 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
JP5285947B2 (ja) * | 2008-04-11 | 2013-09-11 | 株式会社東芝 | 半導体装置、およびその製造方法 |
JP5159413B2 (ja) * | 2008-04-24 | 2013-03-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
US8232186B2 (en) | 2008-05-29 | 2012-07-31 | International Business Machines Corporation | Methods of integrating reverse eSiGe on NFET and SiGe channel on PFET, and related structure |
US20110193187A1 (en) | 2008-09-01 | 2011-08-11 | Toto Ltd. | Electrode member for specific detection of analyte using photocurrent |
US8058692B2 (en) | 2008-12-29 | 2011-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-gate transistors with reverse T-shaped fins |
US8263462B2 (en) | 2008-12-31 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dielectric punch-through stoppers for forming FinFETs having dual fin heights |
US7955928B2 (en) * | 2009-03-30 | 2011-06-07 | International Business Machines Corporation | Structure and method of fabricating FinFET |
US8053299B2 (en) | 2009-04-17 | 2011-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabrication of a FinFET element |
US20100308409A1 (en) * | 2009-06-08 | 2010-12-09 | Globalfoundries Inc. | Finfet structures with fins having stress-inducing caps and methods for fabricating the same |
US7855105B1 (en) | 2009-06-18 | 2010-12-21 | International Business Machines Corporation | Planar and non-planar CMOS devices with multiple tuned threshold voltages |
US8264032B2 (en) | 2009-09-01 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Accumulation type FinFET, circuits and fabrication method thereof |
US8482073B2 (en) | 2010-03-25 | 2013-07-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit including FINFETs and methods for forming the same |
US8759943B2 (en) | 2010-10-08 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistor having notched fin structure and method of making the same |
US9245805B2 (en) * | 2009-09-24 | 2016-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Germanium FinFETs with metal gates and stressors |
US8362575B2 (en) | 2009-09-29 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling the shape of source/drain regions in FinFETs |
US8101486B2 (en) | 2009-10-07 | 2012-01-24 | Globalfoundries Inc. | Methods for forming isolated fin structures on bulk semiconductor material |
US7993999B2 (en) | 2009-11-09 | 2011-08-09 | International Business Machines Corporation | High-K/metal gate CMOS finFET with improved pFET threshold voltage |
US8313999B2 (en) | 2009-12-23 | 2012-11-20 | Intel Corporation | Multi-gate semiconductor device with self-aligned epitaxial source and drain |
US8211772B2 (en) | 2009-12-23 | 2012-07-03 | Intel Corporation | Two-dimensional condensation for uniaxially strained semiconductor fins |
US8283653B2 (en) | 2009-12-23 | 2012-10-09 | Intel Corporation | Non-planar germanium quantum well devices |
US8395195B2 (en) | 2010-02-09 | 2013-03-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bottom-notched SiGe FinFET formation using condensation |
US8310013B2 (en) | 2010-02-11 | 2012-11-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a FinFET device |
US8642416B2 (en) | 2010-07-30 | 2014-02-04 | Monolithic 3D Inc. | Method of forming three dimensional integrated circuit devices using layer transfer technique |
US8859389B2 (en) | 2011-01-28 | 2014-10-14 | Kabushiki Kaisha Toshiba | Methods of making fins and fin field effect transistors (FinFETs) |
US8455307B2 (en) | 2011-05-19 | 2013-06-04 | GlobalFoundries, Inc. | FINFET integrated circuits and methods for their fabrication |
US9761666B2 (en) * | 2011-06-16 | 2017-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel field effect transistor |
CN102903749B (zh) | 2011-07-27 | 2015-04-15 | 中国科学院微电子研究所 | 一种半导体器件结构及其制造方法 |
US8890207B2 (en) | 2011-09-06 | 2014-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET design controlling channel thickness |
US8796124B2 (en) | 2011-10-25 | 2014-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping method in 3D semiconductor device |
US8623716B2 (en) | 2011-11-03 | 2014-01-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-gate semiconductor devices and methods of forming the same |
US8963257B2 (en) | 2011-11-10 | 2015-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin field effect transistors and methods for fabricating the same |
US8584569B1 (en) | 2011-12-06 | 2013-11-19 | The United States Of America As Represented By The Secretary Of The Navy | Plume exhaust management for VLS |
US8698199B2 (en) | 2012-01-11 | 2014-04-15 | United Microelectronics Corp. | FinFET structure |
JP2013183085A (ja) | 2012-03-02 | 2013-09-12 | Toshiba Corp | 半導体装置の製造方法 |
CN103426755B (zh) | 2012-05-14 | 2015-12-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
US8883570B2 (en) | 2012-07-03 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-gate FETs and methods for forming the same |
US8815739B2 (en) | 2012-07-10 | 2014-08-26 | Globalfoundries Inc. | FinFET device with a graphene gate electrode and methods of forming same |
US8823085B2 (en) | 2012-08-08 | 2014-09-02 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing a semiconductor device and semiconductor device |
US9947773B2 (en) | 2012-08-24 | 2018-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor arrangement with substrate isolation |
KR20140034347A (ko) | 2012-08-31 | 2014-03-20 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US9330899B2 (en) * | 2012-11-01 | 2016-05-03 | Asm Ip Holding B.V. | Method of depositing thin film |
US9349837B2 (en) | 2012-11-09 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessing STI to increase Fin height in Fin-first process |
US9443962B2 (en) | 2012-11-09 | 2016-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessing STI to increase fin height in fin-first process |
US8987790B2 (en) | 2012-11-26 | 2015-03-24 | International Business Machines Corporation | Fin isolation in multi-gate field effect transistors |
US8815668B2 (en) | 2012-12-07 | 2014-08-26 | International Business Machines Corporation | Preventing FIN erosion and limiting Epi overburden in FinFET structures by composite hardmask |
US8815691B2 (en) | 2012-12-21 | 2014-08-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a gate all around device |
US9257559B2 (en) | 2014-01-15 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and formation thereof |
US9006786B2 (en) | 2013-07-03 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure of semiconductor device |
US9202917B2 (en) | 2013-07-29 | 2015-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Buried SiGe oxide FinFET scheme for device enhancement |
US8901607B2 (en) | 2013-01-14 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and fabricating the same |
US9859429B2 (en) | 2013-01-14 | 2018-01-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of fabricating same |
US9318606B2 (en) | 2013-01-14 | 2016-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of fabricating same |
US9735255B2 (en) | 2013-01-18 | 2017-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a finFET device including a stem region of a fin element |
US9202691B2 (en) | 2013-01-18 | 2015-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having modified profile metal gate |
KR102018101B1 (ko) | 2013-02-04 | 2019-11-14 | 삼성전자 주식회사 | 반도체 소자 및 이의 제조 방법 |
US9564353B2 (en) | 2013-02-08 | 2017-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with reduced parasitic capacitance and methods of forming the same |
US9159824B2 (en) | 2013-02-27 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with strained well regions |
US9214555B2 (en) | 2013-03-12 | 2015-12-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Barrier layer for FinFET channels |
US9997617B2 (en) | 2013-03-13 | 2018-06-12 | Qualcomm Incorporated | Metal oxide semiconductor (MOS) isolation schemes with continuous active areas separated by dummy gates and related methods |
US9018054B2 (en) | 2013-03-15 | 2015-04-28 | Applied Materials, Inc. | Metal gate structures for field effect transistors and method of fabrication |
KR20140116632A (ko) | 2013-03-25 | 2014-10-06 | 삼성전자주식회사 | 사용자의 모션을 감지하는 웨어러블 장치 및 방법 |
KR102038486B1 (ko) | 2013-04-09 | 2019-10-30 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
US9006842B2 (en) | 2013-05-30 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tuning strain in semiconductor devices |
US9412866B2 (en) | 2013-06-24 | 2016-08-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | BEOL selectivity stress film |
US9299810B2 (en) | 2013-07-05 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company Limited | Fin-type field effect transistor and method of fabricating the same |
US9293586B2 (en) | 2013-07-17 | 2016-03-22 | Globalfoundries Inc. | Epitaxial block layer for a fin field effect transistor device |
US9349850B2 (en) | 2013-07-17 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermally tuning strain in semiconductor devices |
US9023697B2 (en) | 2013-08-08 | 2015-05-05 | International Business Machines Corporation | 3D transistor channel mobility enhancement |
US9153694B2 (en) | 2013-09-04 | 2015-10-06 | Globalfoundries Inc. | Methods of forming contact structures on finfet semiconductor devices and the resulting devices |
US9219115B2 (en) | 2013-10-11 | 2015-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming conductive STI liners for FinFETS |
US9054189B1 (en) | 2014-01-06 | 2015-06-09 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
US10468528B2 (en) | 2014-04-16 | 2019-11-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device with high-k metal gate stack |
US9209185B2 (en) | 2014-04-16 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for FinFET device |
US9721955B2 (en) | 2014-04-25 | 2017-08-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for SRAM FinFET device having an oxide feature |
-
2014
- 2014-04-25 US US14/262,378 patent/US9721955B2/en active Active
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-
2015
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2020
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-
2022
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102017120848A1 (de) * | 2017-08-31 | 2019-02-28 | Taiwan Semiconductor Manufacturing Co. Ltd. | Verwendung von drei oder mehr Masken zum Definieren von Kontaktleitungs-Sperrkomponenten bei der FinFET-SRAM-Herstellung |
US10411020B2 (en) | 2017-08-31 | 2019-09-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Using three or more masks to define contact-line-blocking components in FinFET SRAM fabrication |
US10453852B2 (en) | 2017-08-31 | 2019-10-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Using three or more masks to define contact-line-blocking components in FinFET SRAM fabrication |
US10535668B1 (en) | 2017-08-31 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Using three or more masks to define contact-line-blocking components in FinFET SRAM fabrication |
US10714488B2 (en) | 2017-08-31 | 2020-07-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Using three or more masks to define contact-line-blocking components in FinFET SRAM fabrication |
DE102017120848B4 (de) | 2017-08-31 | 2023-07-06 | Taiwan Semiconductor Manufacturing Co. Ltd. | Verwendung von drei oder mehr Masken zum Definieren von Kontaktleitungs-Sperrkomponenten bei der FinFET-SRAM-Herstellung |
Also Published As
Publication number | Publication date |
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