DE102015104604A1 - Struktur und Verfahren für Sram-FinFET-Bauelement - Google Patents

Struktur und Verfahren für Sram-FinFET-Bauelement Download PDF

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Abstract

Die vorliegende Offenbarung stellt eine Ausführungsform eines Fin-Feldeffekt-Transistor-(FinFET)-Bauelements bereit. Das Bauelement enthält ein Substrat mit einer n-Typ-FinFET-(NFET)-Region und einer p-Typ-FinFET-(PFET)-Region. Das Bauelement enthält außerdem eine erste und eine zweite Gratstruktur über dem Substrat in der NFET-Region und eine dritte Gratstruktur über dem Substrat in der PFET-Region. Das Bauelement enthält außerdem einen ersten High-k(HK)/Metall-Gate(MG)-Stapel in der NFET-Region, einschließlich einer Umhüllung eines Abschnitts der ersten Gratstruktur, eine erste Teilmenge der ersten Source/Drain(S/D)-Strukturelemente neben dem ersten HK/MG-Stapel über der ausgesparten ersten Gratstruktur, und eine zweite Teilmenge der ersten S/D-Strukturelemente teilweise über der ausgesparten zweiten Gratstruktur und teilweise über der ausgesparten ersten Gratstruktur.

Description

  • Diese Anmeldung steht im Zusammenhang mit den Patentanmeldungen US-Seriennummer 13/740,373, eingereicht am 14. Januar 2013, als „Semiconductor Device and Fabricating the Same”; US-Seriennummer 13/902,322, eingereicht am 24. Mai 2013, als „FinFET Device and Method of Fabricating Same”; US-Seriennummer 13/934,992, eingereicht am 3. Juli 2013, als „Fin Structure of Semiconductor Device”; und US-Seriennummer 14/155,793, eingereicht am 15. Januar 2014, als „Semiconductor Device and Formation Thereof”; US-Seriennummer 14/254,072, eingereicht am 16. April 2014, als „A Method and Structure for FinFET Device”; US-Seriennummer 14/254,035, eingereicht am 16. April 2014, als „FinFET Device With High-K Metal Gate Stack”, deren Offenbarungen hiermit in ihrer Gesamtheit durch Bezugnahme in den vorliegenden Text aufgenommen werden.
  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (IC) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt.
  • Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht; und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung nötig. Zum Beispiel ist ein dreidimensionaler Transistor, wie zum Beispiel ein Static Random-Access Memory (SRAM) Fin-Feldeffekt-Transistor (FinFET), hervorgebracht wurden, um einen planaren Transistor zu ersetzen. Obgleich die vorhandenen FinFET-Bauelemente und Verfahren zur Herstellung von SRAM-FinFET-Bauelementen allgemein für ihre vorgesehenen Zwecke ausreichend gewesen sind, haben sie sich nicht in jeder Hinsicht als zufriedenstellend erwiesen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet. Die Abmessungen veranschaulichter Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
  • 1 ist ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung eines SRAM-FinFET-Bauelements gemäß einigen Ausführungsformen.
  • 2A ist eine schematische perspektivische Ansicht eines beispielhaften SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen.
  • 2B ist eine Schnittansicht eines beispielhaften FinFET-Bauelements entlang der Linie A-A in 2A während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • 3A ist eine schematische perspektivische Ansicht eines beispielhaften SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen.
  • 3B ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie A-A in 3A während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • Die 4A und 4B sind schematische perspektivische Ansichten eines SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen.
  • 5 ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie A-A in 4A während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • 6A ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie A-A in 4A während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • 6B ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie B-B in 4B während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • Die 7A und 7B sind schematische perspektivische Ansichten eines SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen.
  • Die 8A und 8B sind schematische perspektivische Ansichten eines SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen.
  • 8C ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie A-A in 8A während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • 8D ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie B-B in 8B während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • 9A ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie AB-AB in 8A während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • 9B ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie BB-BB in 8B während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • Die 10A und 10B sind schematische perspektivische Ansichten eines SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen.
  • Die 11A und 11B sind schematische perspektivische Ansichten eines SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen.
  • Die 12A und 12B sind schematische perspektivische Ansichten eines SRAM-FinFET-Bauelements, das Prozesse durchläuft, gemäß einigen Ausführungsformen.
  • 13A ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie AB-AB in 12A während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • 13B ist eine Schnittansicht eines beispielhaften SRAM-FinFET-Bauelements entlang der Linie BB-BB in 12B während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Die vorliegende Offenbarung betrifft (ohne darauf beschränkt zu sein) ein Fin-Feldeffekt-Transistor(FinFET)-Bauelement. Das FinFET-Bauelement kann zum Beispiel ein komplementäres Metalloxidhalbleiter(CMOS)-Bauelement sein, das ein P-Typ-Metalloxidhalbleiter(PMOS)-FinFET-Bauelement und ein N-Typ-Metalloxidhalbleiter(NMOS)-FinFET-Bauelement enthält. Die folgende Offenbarung wird mit einem FinFET-Beispiel fortgesetzt, um verschiedene Ausführungsformen der vorliegenden Erfindung zu veranschaulichen. Es versteht sich jedoch, dass die Anmeldung nicht auf einen bestimmten Typ des Bauelements zu beschränken ist, sofern nicht ausdrücklich etwas anderes beansprucht wird.
  • 1 ist ein Flussdiagramm eines Verfahrens 100 zur Herstellung eines SRAM-FinFET-Bauelements 200 gemäß einigen Ausführungsformen. Es versteht sich, dass zusätzliche Schritte vor, während und nach dem Verfahren implementiert werden können und dass einige der beschriebenen Schritte für andere Ausführungsformen der Verfahren ersetzt oder weggelassen werden können. Das SRAM-FinFET-Bauelement 200 und das Verfahren 100 zur Herstellung eines solchen werden gemeinsam mit Bezug auf die verschiedenen Figuren beschrieben.
  • Wir wenden uns den 1 und 2A–2B zu. Das Verfahren 100 beginnt bei Schritt 102 durch Bereitstellen eines Substrats 210. Das Substrat 210 kann ein Volumensiliziumsubstrat enthalten. Alternativ kann das Substrat 210 einen elementaren Halbleiter, wie zum Beispiel Silizium oder Germanium in einer kristallinen Struktur, einen Verbundhalbleiter, wie zum Beispiel Silizium-Germanium, Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid oder Kombinationen davon enthalten.
  • In einer weiteren Ausführungsform hat das Substrat 210 eine Silizium-auf-Isolator(SOI)-Struktur mit einer Isolatorschicht in dem Substrat. Eine beispielhafte Isolatorschicht kann eine vergrabene Oxidschicht (Buried Oxide Layer, BOX) sein. Das SOI-Substrat kann unter Verwendung einer Trennung durch Implantation von Sauerstoff (SIMOX), Waferbondung und/oder anderer geeigneter Verfahren hergestellt werden.
  • In der vorliegenden Ausführungsform enthält das Substrat 210 eine erste Halbleitermaterialschicht 212, eine zweite Halbleitermaterialschicht 214, die über der ersten Halbleitermaterialschicht 212 angeordnet ist, und eine dritte Halbleitermaterialschicht 216, die über der zweiten Halbleitermaterialschicht 214 angeordnet ist. Die zweite und die dritte Halbleitermaterialschicht, 214 und 216 sind voneinander verschieden. Die zweite Halbleitermaterialschicht 214 hat eine erste Gitterkonstante, und die dritte Halbleitermaterialschicht 416 hat eine zweite Gitterkonstante, die von der ersten Gitterkonstante verschieden ist. In der vorliegenden Ausführungsform enthält die zweite Halbleitermaterialschicht 214 Silizium-Germanium (SiGe), und sowohl die erste als auch die dritte Halbleitermaterialschicht 212 und 216 enthalten Silizium. In verschiedenen Beispielen können die erste, die zweite und die dritte Halbleitermaterialschicht 212, 214 und 216 Germanium (Ge), Silizium (Si), Galliumarsenid (GaAs), Aluminium-Galliumarsenid (AlGaAs), Silizium-Germanium (SiGe), Galliumarsenidphosphid (GaAsP) oder ein anderes geeignetes Material enthalten. In der vorliegenden Ausführungsform werden die zweite und die dritte Halbleitermaterialschicht 214 und 216 durch epitaxiales Wachstum abgeschieden, was als ein Blanket Channel epi bezeichnet wird. In verschiedenen Beispielen enthalten die epitaxialen Prozesse CVD-Abscheidungstechniken (zum Beispiel Dampfphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse.
  • Das Substrat 210 kann in Abhängigkeit von den Designanforderungen verschiedene dotierte Strukturelemente enthalten, wie dem Fachmann bekannt ist. In einigen Ausführungsformen kann das Substrat 210 in Abhängigkeit von den Designanforderungen (zum Beispiel p-Typ-Substrat oder n-Typ-Substrat) verschiedene dotierte Regionen enthalten. In einigen Ausführungsformen können die dotierten Regionen mit Dotanden vom p-Typ oder vom n-Typ dotiert sein. Zum Beispiel können die dotierten Regionen mit p-Typ-Dotanden, wie zum Beispiel Bor oder BF2; n-Typ-Dotanden, wie zum Beispiel Phosphor oder Arsen, und/oder Kombination davon dotiert sein. Die dotierten Regionen können für einen n-Typ-FinFET (NFET) oder alternativ für einen p-Typ-FinFET (PFET) konfiguriert sein.
  • Wir wenden uns den 1 bis 3A–3B zu. Das Verfahren 100 schreitet zu Schritt 104 voran, wo eine erste Gratstruktur 220 und Gräben 230 in dem Substrat 210 gebildet werden. Die erste Gratstruktur 220 hat eine erste Breite w1 in einem Bereich von etwa 4 nm bis etwa 10 nm. In einer Ausführungsform wird eine strukturierte Grathartmasken(Fin Hard Mask, FHM)-Schicht 222 über dem Substrat 210 ausgebildet. Die strukturierte FHM-Schicht 222 enthält Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ein sonstiges geeignetes dielektrisches Material. Die strukturierte Hartmaskenschicht 222 kann eine einzelne Materialschicht oder mehrere Materialschichten enthalten. Die strukturierte FHM-Schicht 222 kann ausgebildet werden durch: Abscheiden einer Materialschicht durch thermische Oxidation, chemisches Aufdampfen (CVD), Atomschichtabscheidung (ALD) oder ein sonstiges geeignetes Verfahren, Ausbilden einer strukturierten Photoresist(Resist)-Schicht durch einen Lithographieprozess, und Ätzen der Materialschicht durch die Öffnungen der strukturierten Photoresistschicht zum Ausbilden der strukturierten FHM-Schicht 222.
  • Ein beispielhafter Fotolithografieprozess kann Folgendes enthalten: Ausbilden einer Photoresistschicht, Belichten des Resists durch einen Lithographiebelichtungsprozess, Ausführen eines Brennprozesses nach dem Belichten, und Entwickeln der Photoresistschicht, um die strukturierte Photoresistschicht zu bilden. Der Lithographieprozess kann alternativ durch eine andere Technik ersetzt werden, wie zum Beispiel Elektronenstrahlschreiben, Ionenstrahlschreiben, maskenloses Strukturieren oder Molekulardruck.
  • Das Substrat 210 wird dann durch die strukturierte FHM-Schicht 222 hindurch geätzt, um die erste Gratstruktur 220 und die Gräben 230 in dem Substrat 210 zu bilden. In einer weiteren Ausführungsform wird die strukturierte Photoresistschicht direkt für die strukturierte FHM-Schicht 222 als eine Ätzmaske des Ätzprozesses verwendet, um die erste Gratstruktur 220 und die Gräben 230 in dem Substrat 210 zu bilden. Der Ätzprozess kann einen Nassätzvorgang oder einen Trockenätzvorgang enthalten. In einer Ausführungsform enthält die Nassätzlösung ein Tetramethylammoniumhydroxid (TMAH), einen HF/HNO3/CH3COOH-Lösung oder eine andere geeignete Lösung. Der jeweilige Ätzprozess kann mit verschiedenen Ätzparametern abgestimmt werden, wie zum Beispiel das verwendete Ätzmittel, die Ätztemperatur, die Konzentration der Ätzlösung, der Ätzdruck, die Quellenleistung, die HF-Vorspannung, die HF-Vorspannleistung, die Ätzmittelströmungsrate und/oder andere geeignete Parameter. Zum Beispiel kann eine Nassätzlösung NH4OH, KOH (Kaliumhydroxid), HF (Fluorwasserstoffsäure), TMAH (Tetramethylammoniumhydroxid), andere geeignete Nassätzlösungen oder Kombinationen davon enthalten. Zu Trockenätzprozessen gehören ein vorgespannter Plasmaätzprozess, der eine Chlor-basiertes chemische Zusammensetzung verwendet. Zu anderen Trockenätzgasen gehören CF4, NF3, SF6 und He. Trockenätzen kann auch anisotrop unter Verwendung eines Mechanismus wie DRIE (Deep Reactive Ion Etching) ausgeführt werden.
  • In der vorliegenden Ausführungsform wird die Ätztiefe dergestalt gesteuert, dass die dritte und die zweite Halbleitermaterialschicht 216 und 214 frei liegen, aber die erste Halbleitermaterialschicht 212 teilweise in dem Graben 230 frei liegt. Somit wird die erste Gratstruktur 220 so ausgebildet, dass sie die dritte Halbleitermaterialschicht 216 als einen oberen Abschnitt hat, die zweite Halbleitermaterialschicht 214 als einen mittleren Abschnitt hat und die erste Halbleitermaterialschicht 212 als einen unteren Abschnitt hat.
  • In einigen Ausfürungsform enthält das SRAM-FinFET-Bauelement 200 ein n-Typ-FinFET-(NFET)-Bauelement, das mit der Bezugszahl 200A bezeichnet ist und als das SRAM-FinFET-Bauelement 200A bezeichnet wird. Das SRAM-FinFET-Bauelement 200 enthält außerdem ein PFET-Bauelement, das mit der Bezugszahl 200B bezeichnet ist und als das SRAM-FinFET-Bauelement 200B bezeichnet wird.
  • Wir wenden uns den 1 und 4A–4B zu. Das Verfahren 100 schreitet zu Schritt 106 voran, wo eine strukturierte Oxidationshartmaske (OHM) 310 über dem Substrat 210 ausgebildet wird, einschließlich des Einhüllens eines Abschnitts der ersten Gratstrukturen 220. In der vorliegenden Ausführungsform bedeckt in dem NFET 200A die strukturierte OHM 310 eine erste Region 312 und exponiert eine zweite Region 314 in dem Substrat 210. In dem PFET 200B umhüllt die strukturierte OHM 310 die gesamte erste Gratstruktur 220. Die strukturierte OHM-Schicht 310 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ein sonstiges geeignetes dielektrisches Material enthalten. Die strukturierte OHM-Schicht 310 kann gebildet werden durch: Abscheiden einer Materialschicht durch thermische Oxidation, CVD, ALD oder ein sonstiges geeignetes Verfahren, Ausbilden einer strukturierten Photoresist(Resist)-Schicht durch einen Lithographieprozess, und Ätzen der Materialschicht durch die Öffnungen der strukturierten Photoresistschicht, um die strukturierte OHM-Schicht 310 zu bilden.
  • Wir wenden uns außerdem den 1, 4A und 5 zu. Das Verfahren 100 schreitet zu Schritt 108 voran, wo ein thermischer Oxidationsprozess an dem SRAM-FinFET-Bauelement 200 ausgeführt wird. In einer Ausführungsform wird der thermische Oxidationsprozess in einer Sauerstoffumgebung durchgeführt. In einer weiteren Ausführungsform wird der thermische Oxidationsprozess in einer Kombination von Dampfumgebung und Sauerstoffumgebung durchgeführt. In der zweiten Region 314 des NFET 200A wandeln sich während des thermischen Oxidationsprozesses mindestens äußere Schichten der ersten, der zweiten und der dritten Halbleitermaterialschicht 212, 214 und 216 in ein erstes, zweites bzw. drittes Halbleiteroxid-Strukturelement 322, 324 und 326 um. In der ersten Region 312 des NFET 200A sowie im gesamten PFET 200B verhindert die strukturierte OHM 310 ein Oxidieren der ersten Gratstruktur 220. Darum wird der thermische Oxidationsprozess als eine selektive Oxidation bezeichnet.
  • Nach dem thermischen Oxidationsprozess hat die erste Gratstruktur 220 in der zweiten Region 324 eine andere Struktur als die erste Region 312. Im Interesse der Klarheit für eine bessere Beschreibung wird die erste Gratstruktur 220 in der zweiten Region 214 (mit dem zweiten Halbleiteroxid-Strukturelement 324) als eine zweite Gratstruktur 320 bezeichnet. Somit hat die zweite Gratstruktur 320 die dritte Halbleitermaterialschicht 216 als ihren oberen Abschnitt, die zweite Halbleitermaterialschicht 214, mit dem zweiten Halbleiteroxid-Strukturelement 324 an ihrer äußeren Schicht, als ihren mittleren Abschnitt, und die erste Halbleitermaterialschicht als ihren unteren Abschnitt.
  • In der vorliegenden Ausführungsform wird der thermische Oxidationsprozess dergestalt gesteuert, dass die zweite Halbleitermaterialschicht 214 viel schneller oxidiert als die erste und die dritte Halbleitermaterialschicht 212 und 216. Oder anders ausgedrückt: Im Vergleich zu dem zweiten Halbleiteroxid-Strukturelement 324 sind das erste und das dritte Halbleiteroxid-Stfukturelement 322 und 326 recht dünn. Als ein Beispiel wird der thermische Oxidationsprozess an dem SRAM-FinFET-Bauelement 200 in einem H2O-Reaktionsgas mit einer Temperatur im Bereich von etwa 400°C bis etwa 600°C und unter einem Druck im Bereich von etwa 1 atm bis etwa 20 atm ausgeführt. Nach dem Oxidationsprozess wird ein Reinigungsprozess ausgeführt, um das erste und das dritte Halbleiteroxid-Strukturelement 322 und 326 zu entfernen. Der Reinigungsprozess kann unter Verwendung von verdünnter Fluorwasserstoff(DHF)-Säure ausgeführt werden.
  • In dem vorliegenden Beispiel erstreckt sich das zweite Halbleiteroxid-Strukturelement 324 in der vertikalen Richtung, wobei eine horizontale Abmessung von der Oberseite zur Unterseite der zweiten Halbleitermaterialschicht 214 variiert. Wir bleiben beim vorliegenden Beispiel. Die horizontale Abmessung des zweiten Halbleiteroxid-Strukturelements 324 erreicht ihr Maximum, als eine erste Breite w1 bezeichnet, und verringert sich auf nahe null, wenn sie sich den Ober- und Unterseiten der zweiten Halbleiteroxid-Strukturelemente 324 nähert, was zu einer Olivenform in einer Querschnittsansicht führt. Durch Abstimmen des thermischen Oxidationsprozesses, Auswählen einer Zusammensetzung und Dicke der zweiten Halbleitermaterialschicht 214 und Abstimmen der Oxidationstemperatur wird eine zweite Sollbreite w2 des zweiten Halbleiteroxid-Strukturelements 324 erreicht, die eine adäquate mechanische Spannung an die dritte Halbleitermaterialschicht 216 in der ersten Gratstruktur 220 anlegt, wobei ein Gate-Kanal unter einer Gate-Region zu definieren ist, was später noch beschrieben wird.
  • In einer Ausführungsform enthält die zweite Halbleitermaterialschicht 214 Silizium-Germanium (SiGex1), und sowohl die erste als auch die dritte Halbleitermaterialschicht 212 und 216 enthalten Silizium (Si). Das tiefgestellte x1 ist eine erstes Ge-Zusammensetzung in Atomprozent, und sie so justiert werden, dass ein vorgegebenes Volumenausdehnungsziel erreicht wird. In einer Ausführungsform wird x1 in einem Bereich von etwa 20% bis etwa 85% ausgewählt. Eine äußere Schicht der SiGex1-Schicht 214 wird durch den thermischen Oxidationsprozess oxidiert, wodurch das Silizium-Germaniumoxid(SiGeO)-Strukturelement 324 ausgebildet wird. Die zweite Breite w2 des SiGeO-Strukturelements 324 liegt in einem Bereich von etwa 3 nm bis 10 nm. Ein mittiger Abschnitt der SiGex1-Schicht 214 wechselt zu einer zweiten Ge-Zusammensetzung x2, die viel höher als xi ist. Eine Größe und Form des mittigen Abschnitts von SiGex2 variieren gemäß den Prozessbedingungen, wie zum Beispiel der thermischen Oxidationstemperatur und der Zeit. Außerdem ist die zweite Ge-Zusammensetzung x2 im mittigen Abschnitt höher als in anderen Abschnitten, wie zum Beispiel einem oberen Abschnitt, einem unteren Abschnitt, einem linken Abschnitt und einem rechten Abschnitt.
  • Wir wenden uns den 1 und 6A–6B zu. Das Verfahren 100 schreitet zu Schritt 110 voran, wo eine Dielektrikumschicht 410 über dem Substrat 210 abgeschieden wird, einschließlich des Ausfüllens des Grabens 230 sowohl im NFET 200A als auch im PFET 200B. Zuerst wird die strukturierte OHM-Schicht 310 durch einen Ätzprozess entfernt, wie zum Beispiel einen selektiven Nassätzvorgang. Die Dielektrikumschicht 410 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete Materialien oder Kombinationen davon enthalten. Die Dielektrikumschicht 410 kann durch CVD, physikalisches Aufdampfen (PVD), ALD, thermische Oxidation, andere geeignete Techniken oder eine Kombination davon abgeschieden werden.
  • Wir wenden uns den 1 und 7A–7B zu. Das Verfahren 100 schreitet zu Schritt 112 voran, wo der NFET 200A mit einer strukturierten Hartmasken(HM)-Schicht 415 bedeckt wird, wodurch eine dritte Gratstruktur 440 in dem PFET-Bauelement 200b gebildet wird. Die strukturierte HM-Schicht 415 kann Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid oder ein sonstiges geeignetes dielektrisches Material enthalten. Die strukturierte HM-Schicht 415 kann ähnlich der strukturierten OHM-Schicht 310 in Stufe 106 ausgebildet werden. In der vorliegenden Ausführungsform bedeckt die strukturierte HM-Schicht 415 das NFET-Bauelement 200A und lässt das PFET-Bauelement 200B unbedeckt.
  • In dem PFET-Bauelement 200B wird die dritte Halbleitermaterialschicht 216 in der ersten Gratstruktur 220 durch einen geeigneten Ätzprozess ausgespart, wie zum Beispiel einen selektiven Nassätzvorgang, einen selektiven Trockenätzvorgang oder eine Kombination davon. In der vorliegenden Ausführungsform wird der Aussparungsprozess so gesteuert, dass die verbleibende dritte Halbleitermaterialschicht 216 auf eine erste Höhe h1 eingestellt wird, um mehr Prozessintegrationsflexibilität zu erhalten. Die vierte Halbleitermaterialschicht 430 wird dann über der ausgesparten dritten Halbleitermaterialschicht abgeschieden, um eine dritte Gratstruktur 440 zu bilden. Die vierte Halbleitermaterialschicht 430 kann durch epitaxiales Wachstum abgeschieden werden. Der epitaxiale Prozess kann CVD-Abscheidungstechniken, Molekularstrahlepitaxie und/oder andere geeignete Prozesse enthalten. Die vierte Halbleitermaterialschicht 430 kann Germanium (Ge), Silizium (Si), Galliumarsenid (GaAs), Aluminium-Galliumarsenid (AlGaAs), Silizium-Germanium (SiGe), Galliumarsenidphosphid (GaAsP) oder ein anderes geeignetes Material enthalten. In der vorliegenden Ausführungsform ist die vierte Halbleitermaterialschicht 430 die gleiche wie die zweite Halbleitermaterialschicht 214, SiGe. Somit wird die dritte Gratstruktur 440 so ausgebildet, dass sie die vierte Halbleitermaterialschicht 430 als ihren oberen Abschnitt hat, die dritte Halbleitermaterialschicht 216 als ihren oberen mittleren Abschnitt hat, die zweite Halbleitermaterialschicht 214 als ihren unteren mittleren Abschnitt hat und die erste Halbleitermaterialschicht 212 als ihren unteren Abschnitt hat.
  • Danach kann ein CMP-Prozess ausgeführt werden, um überschüssiges Material der vierten Halbleitermaterialschicht 430 zu entfernen und die Oberseite der PFET-Bauelement 200B zu planarisieren. Die HM-Schicht 415 in dem NFET-Bauelement 200A wird durch einen geeigneten Ätzprozess entfernt, wie zum Beispiel einen Nassätzvorgang, einen Trockenätzvorgang oder eine Kombination davon.
  • Wir wenden uns den 1 und 8A–8E zu. Das Verfahren 100 schreitet zu Schritt 114 voran, indem die Dielektrikumschicht 410 sowohl in dem NFET-Bauelement 200A als auch in dem PFET-Bauelement 200B ausgespart wird. Zuerst wird die strukturierte HM-Schicht 415 von dem NFET-Bauelement 200A durch einen geeigneten Ätzprozess entfernt, wie zum Beispiel einen selektiven Nassätzvorgang oder einen selektiven Trockenätzvorgang. Die Dielektrikumschicht 410 wird dann sowohl in dem NFET-Bauelement 200A als auch in dem PFET-Bauelement 200B ausgespart, um den oberen Abschnitt der ersten Gratstruktur 220 (in dem NFET-Bauelement 200A) und den oberen Abschnitt der dritten Gratstruktur 440 (in dem PFET-Bauelement 200B) frei zu legen. In der vorliegenden Ausführungsform werden die Aussparungsprozesse so gesteuert, dass eine Oberseite der verbleibenden Dielektrikumschicht 410 über der zweiten Halbleitermaterialschicht 214 eine erste Distanz d1 hat, um die Prozessintegrationsflexibilität zu erhöhen. In der vorliegenden Ausführungsform bildet die verbleibende Dielektrikumschicht 410 in dem Graben 230 Shallow Trench Isolation(STI)-Strukturelemente.
  • In einigen Ausführungsformen enthält das SRAM-FinFET-Bauelement 200 Source/Drain(S/D)-Regionen und Gate-Regionen. Wir bleiben bei dieser Ausführungsform. Eine der S/D-Regionen ist eine Source-Region, und eine weitere der S/D-Regionen ist eine Drain-Region. Die S/D-Regionen sind durch die Gate-Region getrennt. Im Interesse der Klarheit für eine bessere Beschreibung werden die S/D-Regionen und die Gate-Regionen in dem NFET-Bauelement 200A als erste S/D-Regionen 450A und erste Gate-Regionen 460A bezeichnet, und die S/D-Regionen und die Gate-Regionen in dem PFET-Bauelement 200B werden als zweite S/D-Regionen 450B und zweite Gate-Regionen 460B bezeichnet.
  • Wir wenden uns 9A zu. In dem NFET-Bauelement 200A sind die ersten S/D-Regionen 450A durch die ersten Gate-Regionen 460A getrennt. In der vorliegenden Ausführungsform enthält die erste S/D-Region 450A eine erste Teilmenge der ersten S/D-Regionen 450AA und eine zweite Teilmenge der ersten S/D-Regionen 450AB. Die erste Teilmenge der ersten S/D-Regionen 450AA wird in der ersten Region 312 ausgebildet, und die zweite Teilmenge der ersten S/D-Regionen 450AB wird sowohl in der ersten Region 312 als auch in der zweiten Region 314 ausgebildet, dergestalt, dass sich die erste Region 312 in der Mitte befindet und die zweite Region 314 sich symmetrisch neben der ersten Region 312 befindet. Die ersten Gate-Regionen 360A werden in der zweiten Region 314 ausgebildet. Die zweite Region 314 enthält die zweite Gratstruktur 320. Die erste Region 312 enthält den ersten Grat 220.
  • In der vorliegenden Ausführungsform wird die zweite Halbleitermaterialschicht 214 in der ersten Region 312 als ein Anker 470 bezeichnet. Die zweite Teilmenge der ersten S/D-Region 450AB hat einen ersten Raum s1. Eine Differenz zwischen einer Breite des Ankers 370 und dem ersten Raum s1 ist ein zweiter Raum s2. Der zweite Raum s2 hat etwa 10% bis etwa 25% der Größe des ersten Raums s1. Der Anker 370 ist so ausgelegt, dass er sich periodisch zwischen zwei ersten Gate-Regionen 460A befindet, wie zum Beispiel alle zwei erste Gate-Regionen 460A oder alle drei erste Gate-Regionen 460A oder alle vier erste Gate-Regionen 460A und so weiter.
  • Wir wenden uns 9B zu. In dem PFET-Bauelement 200B sind die zweiten S/D-Regionen 450B durch die zweiten Gate-Regionen 460B getrennt. Die zweiten S/D-Regionen 450B und die zweiten Gate-Region 460B werden in der ersten Region 312 ausgebildet. Die erste Region 312 enthält die erste Gratstruktur 220.
  • Wir wenden uns den 1 und 10A–10B zu. Das Verfahren 100 schreitet zu Schritt 116 voran, wo ein Gate-Stapel 510 und Seitenwandabstandshalter 520 an Seitenwänden des Gate-Stapels 510 in den ersten und zweiten Gate-Regionen 460A und 460B ausgebildet werden. In einer Ausführungsform – unter Verwendung eines Gate-Last-Prozesses – ist der Gate-Stapel 510 ein Dummy-Gate und wird in einer anschließenden Phase durch den endgültigen Gate-Stapel ersetzt. Genauer gesagt, sollen die Dummy-Gate-Stapel 510 später durch eine Dielektrikumschicht mit hohem k-Wert (HK) und eine Metall-Gate-Elektrode (MG) nach den thermischen Hochtemperaturprozessen ersetzt, wie zum Beispiel thermisches Ausheilen für eine S/D-Aktivierung während der Source/Drain-Bildung. Der Dummy-Gate-Stapel 510 wird auf dem Substrat 210 ausgebildet und ist teilweise über der zweiten Gratstruktur 320 in der ersten Gate-Region 460A und der dritten Gratstruktur 440 in der zweiten Gate-Region 460B angeordnet. In einer Ausführungsform enthält der Dummy-Gate-Stapel 510 eine Dielektrikumschicht 512, eine Elektrodenschicht 514 und eine Gate-Hartmaske (GHM) 516. Der Dummy-Gate-Stapel 510 wird durch ein geeignetes Verfahren gebildet, das Abscheiden und Strukturieren enthält. Der Strukturierungsprozess enthält des Weiteren Lithographie und Ätzen. In verschiedenen Beispielen enthält die Abscheidung CVD, physikalisches Aufdampfen (PVD), ALD, thermische Oxidation, andere geeignete Techniken oder eine Kombination davon. Der Lithographieprozess enthält Photoresist(oder Resist)-Beschichtung (zum Beispiel Aufschleudern), Weichbrennen, Maskenausrichtung, Belichtung, Brennen nach der Belichtung, Entwickeln des Photoresists, Spülen, Trocknen (zum Beispiel Hartbrennen), andere geeignete Prozesse und/oder Kombinationen davon. Der Ätzprozess enthält Trockenätzen, Nassätzen und/oder andere Ätzverfahren (zum Beispiel reaktives Ionenätzen).
  • Die Dielektrikumschicht 512 enthält Siliziumoxid. Alternativ oder zusätzlich kann die Dielektrikumschicht 512 Siliziumnitrid, ein dielektrisches Material mit hohem k-Wert oder ein anderes geeignetes Material enthalten. Die Elektrodenschicht 514 kann polykristallines Silizium (Polysilizium) enthalten. Die GHM 516 enthält ein geeignetes dielektrisches Material, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder Siliziumcarbid. Die Seitenwandabstandshalter 520 können ein dielektrisches Material wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder Kombinationen davon enthalten. Die Seitenwandabstandshalter 520 können mehrere Schichten enthalten. Typische Ausbildungsverfahren für die Seitenwandabstandshalter 520 enthalten das Abscheiden eines dielektrischen Materials über dem Gate-Stapel 510 und ein anschließendes anisotropes Rückätzen des dielektrischen Materials. Der Rückätzprozess kann ein mehrstufiges Ätzen enthalten, um Ätzselektivität, Flexibilität und eine gewünschte Überätzkontrolle zu erhalten.
  • Wir wenden uns wieder den 1 und 10A–10B zu. Das Verfahren 100 schreitet zu Schritt 118 voran, wo erste S/D-Strukturelemente 610A in den ersten S/D-Regionen 450A und zweite S/D-Strukturelemente 610B in den zweiten S/D-Regionen 450B ausgebildet werden. In einer Ausführungsform werden die ersten S/D-Strukturelemente 610A durch Aussparen eines Abschnitts des oberen Abschnitts der ersten Gratstrukturen 220 in der ersten Teilmenge der ersten S/D-Region 450AA und der zweiten Gratstrukturen 320 in der zweiten Teilmenge der ersten S/D-Region 450AB ausgebildet. Die zweiten S/D-Strukturelemente 610B werden durch Aussparen eines Abschnitts des oberen Abschnitts der dritten Gratstrukturen 440 in der zweiten S/D-Region 450B ausgebildet. In einer Ausführungsform werden die erste Gratstruktur 220, die zweite Gratstruktur 320 und die dritte Gratstruktur 440 in einem Ätzprozess ausgespart. In einer weiteren Ausführungsform werden die erste Gratstruktur 220, die zweite Gratstruktur 320 und die dritte Gratstruktur 440 in verschiedenen Ätzprozessen ausgespart. In der vorliegenden Ausführungsform wird der Aussparungsprozess zum Zweck des Erreichens einer Prozessintegrationsflexibilität so gesteuert, dass ein Abschnitt der dritten Halbleitermaterialschicht 216 in der ersten Gratstruktur 220 und der zweiten Gratstruktur 320 zurückbleibt und dass ein Abschnitt der vierten Halbleitermaterialschicht 430 in der dritten Gratstruktur 440 zurückbleibt.
  • Die ersten S/D-Strukturelemente 610A und die zweiten S/D-Strukturelemente 610B werden dann epitaxial auf der ausgesparten ersten Gratstruktur 220 in der ersten Teilmenge der ersten S/D-Region 450AA, der ausgesparten zweites Gratstruktur 320 in der zweiten Teilmenge von ersten S/D-Region 450AB und der ausgesparten dritten Gratstruktur 440 in der zweiten S/D-Region 450B gezüchtet. Die ersten und die zweiten S/D-Strukturelemente 610A und 610B enthalten Ge, Si, GaAs, AlGaAs, SiGe, GaAsP oder ein anderes geeignetes Material. Die ersten und die zweiten S/D-Strukturelemente 610A und 610B können durch einen oder mehrere Epitaxie- oder epitaxiale (epi) Prozesse ausgebildet werden. Die ersten und die zweiten S/D-Strukturelemente 610A und 610B können auch dotiert sein, und können zum Beispiel in-situ während der epi-Prozesse dotiert werden. Alternativ werden die ersten und die zweiten S/D-Strukturelemente 610A und 610B nicht in-situ dotiert, und Implantationsprozesse (d. h. ein Grenzschichtimplantationsprozess) werden ausgeführt, um die ersten und die zweiten S/D-Strukturelemente 610A und 610B zu dotieren.
  • In einer Ausführungsform werden die ersten S/D-Strukturelemente 610A durch die epitaxial gezüchtete Si-Schicht, die mit Kohlenstoff dotiert ist, um Si:Cz zu bilden, als ein unterer Abschnitt der ersten S/D-Strukturelemente 610A und durch die epitaxial gezüchtete Si-Schicht, die mit Phosphor dotiert ist, um Si:P zu bilden, als ein oberer Abschnitt der ersten S/D-Strukturelemente 610A gebildet, wobei z eine Kohlenstoffzusammensetzung in Atomprozent ist. In einer Ausführungsform liegt z in einem Bereich von etwa 0,5% bis etwa 1,5%. Das Si:Cz hat eine Dicke, die in einem Bereich von etwa 5 nm bis etwa 15 nm liegt. Das Si:P hat eine Dicke, die in einem Bereich von etwa 20 nm bis 35 nm liegt. In einer weiteren Ausführungsform werden die zweiten S/D-Strukturelemente 610B durch die epitaxial gezüchtete SiGe-Schicht gebildet, die mit Bor dotiert ist, um SiGeαB5 zu bilden, wobei α eine Germanium-Zusammensetzung in Atomprozent ist. In einer Ausführungsform liegt α in einem Bereich von etwa 60% bis etwa 100%.
  • Wir wenden uns den 1 und 11A–11B zu. Das Verfahren 100 schreitet zu Schritt 120 voran, wo eine Interlayer-Dielektrikum(ILD)-Schicht 720 auf dem Substrat 210 zwischen den Lücken der Dummy-Gate-Stapel 510 ausgebildet wird. Die ILD-Schicht 720 enthält Siliziumoxid, Siliziumoxynitrid, dielektrisches Material mit niedrigem k-Wert oder andere geeignete dielektrische Materialien. Die ILD-Schicht 720 kann eine einzelne Schicht oder alternativ mehrere Schichten enthalten. Die ILD-Schicht 720 wird durch eine geeignete Technik ausgebildet, wie zum Beispiel CVD, ALD und Aufschleudern (SOG). Ein chemisch-mechanischer Polier(CMP)-Prozess kann danach ausgeführt werden, um überschüssige ILD-Schicht 720 zu entfernen und die Oberseite des SRAM-FinFET-Bauelements 200 zu planarisieren.
  • Wir wenden uns außerdem den 1 und 11A–11B zu. Das Verfahren 100 schreitet zu Schritt 122 voran, wo die Dummy-Gate-Stapel 510 in der ersten Gate-Region 460A entfernt werden, um einen oder mehrere erste Gate-Gräben 810A zu bilden, und in der zweiten Gate-Region 460B entfernt werden, um einen oder mehrere zweite Gate-Gräben 810B zu bilden. Der obere Abschnitt der zweiten Gratstruktur 320 liegt im ersten Gate-Graben 810A frei, und der obere Abschnitt der dritten Gratstruktur 440 liegt im zweiten Gate-Graben 810B frei. Die Dummy-Gate-Stapel 510 werden durch einen Ätzprozess (wie zum Beispiel einen selektiven Nassätzvorgang oder einen selektiven Trockenätzvorgang) entfernt, der dafür ausgelegt ist, eine adäquate Ätzselektivität mit Bezug auf die dritte Halbleitermaterialschicht 216 im ersten Gate-Graben 810A und die vierte Halbleitermaterialschicht 430 im zweiten Gate-Graben 810B zu haben. Der Ätzprozess kann einen oder mehrere Ätzschritte mit jeweiligen Ätzmitteln enthalten. Die Gate-Hartmaskenschicht 516 und die Abstandshalter 520 werden ebenfalls entfernt. Alternativ kann der Dummy-Gate-Stapel 510 durch eine Reihe von Prozessen entfernt werden, wie zum Beispiel einen Fotolithografiestrukturierungs- und -ätzprozess.
  • Wir wenden uns den 1 und 12A–12B zu. Das Verfahren 100 schreitet zu Schritt 124 voran, wo ein erster und ein zweiter High-k/Metal-Gate(HK/MG)-Stapel 910A und 910B über dem Substrat 210 gebildet werden, einschließlich einer Umhüllung eines Abschnitts der zweiten Gratstruktur 320 im ersten Gate-Graben 810A bzw. eines Abschnitts der dritten Gratstruktur 440 im zweiten Gate-Graben 810B. Der erste und der zweite HK/MG-Stapel 910A und 910B enthalten eine Gate-Dielektrikumschicht und eine Gate-Elektrode auf dem Gate-Dielektrikum. In einer Ausführungsform enthält die Gate-Dielektrikumschicht eine dielektrische Materialschicht mit einer hohen Dielektrizitätskonstante (HK-Dielektrikumschicht – größer als die des thermischen Siliziumoxids in der vorliegenden Ausführungsform), und die Gate-Elektrode enthält Metall, Metalllegierung oder Metallsilicid. Die Bildung des ersten und des zweiten HK/MG-Stapels 910A und 910B enthält Abscheidungen zum Bilden verschiedener Gate-Materialien und einen CMP-Prozess zum Entfernen der überschüssigen Gate-Materialien und Planarisieren der Oberseite des NFET-Bauelements 200A und des PFET-Bauelements 200B.
  • In einer Ausführungsform enthält die Gate-Dielektrikumschicht eine Grenzschicht (Interfacial Layer, IL), die durch ein geeignetes Verfahren abgeschieden wird, wie zum Beispiel Atomschichtabscheidung (ALD), CVD, thermische Oxidation oder Ozonoxidation. Die IL enthält Oxid, HfSiO und Oxynitrid. Eine HK-Dielektrikumschicht wird auf der IL durch eine geeignete Technik abgeschieden, wie zum Beispiel ALD, CVD, metall-organisches CVD (MOCVD), physikalisches Aufdampfen (PVD), eine andere geeignete Technik oder eine Kombination davon. Die HK-Dielektrikumschicht kann enthalten: LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON) oder andere geeignete Materialien. Die Gate-Dielektrikumschichten umhüllen den oberen Abschnitt der zweiten Gratstrukturen 320 in der ersten Gate-Region 460A und den oberen Abschnitt der dritten Gratstrukturen 440 in der zweiten Gate-Region 460B.
  • Eine Metall-Gate(MG)-Elektrode kann eine Einzelschicht- oder alternativ eine Mehrschichtstruktur enthalten, wie zum Beispiel verschiedene Kombinationen einer Metallsschicht mit einer Auslösearbeit zum Steigern der Bauelementleistung (Auslösearbeit-Metallschicht), einer Auskleidungsschicht, einer Benetzungsschicht, einer Adhäsionsschicht und einer leitfähigen Schicht aus Metall, Metalllegierung oder Metallsilicide. Die MG-Elektrode kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, beliebige geeignete Materialien oder eine Kombination davon enthalten. Die MG-Elektrode kann durch ALD, PVD, CVD oder einen anderen geeigneten Prozess ausgebildet werden. Die MG-Elektrode kann für den NFET 200A und den PFET 200B mit verschiedenen Metallschichten separat ausgebildet werden. Ein CMP-Prozess kann ausgeführt werden, um überschüssiges Material der MG-Elektrode zu entfernen.
  • Wir wenden uns 13A zu. In dem NFET-Bauelement 200A enthält die erste Gate-Region 460A das erste HM/MG 910A, die den oberen Abschnitt der zweiten Gratstruktur 320 umhüllt. Die zweite Gratstruktur 320 enthält die Halbleitermaterialschicht 216 als ihren oberen Abschnitt, die zweite Halbleitermaterialschicht 214 (mit einem Halbleiteroxid-Strukturelement 324 an ihrer äußeren Schicht) als ihren mittleren Abschnitt, und die erste Halbleitermaterialschicht 212 als ihren unteren Abschnitt. Darum wird während des Ausbildens des zweiten Halbleiteroxid-Strukturelements 324 in der zweiten Gratstruktur 320 eine adäquate Dehnung in der ersten Gate-Region 460A induziert, was die Mobilität in einer Kanalregion in der ersten Gate-Region 460A erhöht. In der vorliegenden Ausführungsform ist die zweite Teilmenge der ersten S/D-Region 450AB mit den Ankern 470 in einer periodischen Anordnung versehen, was die in der ersten Gate-Region 460A induzierte Dehnung verstärkt und die Mobilität in der Kanalregion erhöht. Der zweite Raum s2 erzeugt eine adäquate Trennung zwischen dem Anker 470 und der ersten Gate-Region 460A, um nachteilige Auswirkungen zu vermeiden, wie zum Beispiel induzierte Schnittstellenzustände in dem ersten HK/MG 910 durch den Anker 470.
  • Wir wenden uns 13B zu. In dem PFET-Bauelement 200B ist die zweite S/D-Region 450B durch die zweite Gate-Region 460B getrennt. Die zweite Gate-Region 460B enthält das zweite HK/MG 910B, das den oberen Abschnitt der dritten Gratstruktur 440 umhüllt. Die dritte Gratstruktur 440 enthält die vierte Halbleitermaterialschicht 430 als ihren oberen Abschnitt, die dritte Halbleitermaterialschicht 216 als ihren oberen mittleren Abschnitt, die zweite Halbleitermaterialschicht 214 als ihren unteren mittleren Abschnitt, und die erste Halbleitermaterialschicht 212 als ihren unteren Abschnitt.
  • Das SRAM-FinFET-Bauelement 200 kann einer weiteren CMOS- oder MOS-technologischen Verarbeitung unterzogen werden, um verschiedene dem Fachmann bekannte Strukturelemente und Regionen zu bilden. Zum Beispiel können durch eine anschließende Verarbeitung verschiedene Kontakte, Durchkontakte, Leitungen und mehrschichtige Interconnect-Strukturelemente (zum Beispiel Metallschichten und Interlayer-Dielektrika) auf dem Substrat 210 gebildet werden, die dafür konfiguriert sind, die verschiedenen Strukturelemente zu verbinden, um einen funktionstüchtigen Schaltkreis zu bilden, der einen oder mehrere SRAM-FinFET-Feldeffekttransistoren enthält. Wir bleiben bei diesem Beispiel. Eine mehrschichtige Zwischenverbindung enthält vertikale Interconnect-Verbindungen, wie zum Beispiel Durchkontakte oder Kontakte, und horizontale Interconnect-Verbindungen, wie zum Beispiel Metallleitungen. Die verschiedenen Zwischenverbindungs-Strukturelemente können durch verschiedene leitfähige Materialien implementiert werden, wie zum Beispiel Kupfer, Wolfram und/oder Silicid. In einem Beispiel wird ein Damascene- und/oder dualer Damascene-Prozess verwendet, um einer Kupfer-bezogene mehrschichtige Zwischenverbindungsstruktur zu bilden.
  • Zusätzliche Operationen können vor, während und nach dem Verfahren 100 implementiert werden, und einige oben beschriebenen Operationen können durch andere Ausführungsformen des Verfahrens ersetzt oder können weggelassen werden.
  • Auf der Basis des oben Dargelegten stellt die vorliegende Offenbarung Strukturen eines SRAM-FinFET bereit. Die Strukturen verwenden die Technik der Volumenausdehnung und periodische Ankerstrukturen in ihrem NFET-Bauelement, um eine effiziente Dehnung in der Gate-Region zu induzieren, um die Bauelementleistung zu verbessern.
  • Die vorliegende Offenbarung stellt eine Ausführungsform eines Fin-Feldeffekt-Transistor(FinFET)-Bauelements bereit. Das Bauelement enthält ein Substrat mit einer n-Typ-FinFET-(NFET)-Region und einer p-Typ-FinFET-(PFET)-Region. Das Bauelement enthält außerdem eine erste Gratstruktur über dem Substrat in der NFET-Region, eine zweite Gratstruktur über dem Substrat in der NFET-Region, und eine dritte Gratstruktur über dem Substrat in der PFET-Region. Das Bauelement enthält außerdem einen ersten High-k(HK)/Metall-Gate(MG)-Stapel über dem Substrat in der NFET-Region, einschließlich einer Umhüllung eines Abschnitts der ersten Gratstruktur. Das Bauelement enthält außerdem eine erste Teilmenge von Source/Drain(S/D)-Strukturelementen neben dem ersten HK/MG-Stapel über der ausgesparten ersten Gratstruktur und eine zweite Teilmenge von S/D-Strukturelementen teilweise über der ausgesparten zweiten Gratstruktur und teilweise über der ausgesparten ersten Gratstruktur um die ausgesparte zweite Gratstruktur herum neben einem weiteren ersten HK/MG-Stapel. Das Bauelement enthält außerdem einen zweiten HK/MG-Stapel über dem Substrat in der PFET-Region, einschließlich einer Umhüllung eines Abschnitts der dritten Gratstruktur, und zweite S/D-Strukturelemente neben dem zweiten HK/MG-Stapel über der ausgesparten dritten Gratstruktur in der PFET-Region.
  • Die vorliegende Offenbarung stellt auch eine weitere Ausführungsform eines Fin-Feldeffekt-Transistor(FinFET)-Bauelements bereit. Das Bauelement enthält ein Substrat mit einer n-Typ-Fin-Feldeffekt-Transistor(NFET)-Region und einer p-Typ-Fin-Feldeffekt-Transistor(PFET)-Region. Das Bauelement enthält außerdem eine erste Gratstruktur über dem Substrat in der NFET-Gate-Region. Die erste Gratstruktur enthält eine epitaxiale Silizium(Si)-Schicht als ihren oberen Abschnitt und ein epitaxiales Silizium-Germanium (SiGe), mit einem Silizium-Germaniumoxid(SiGeO)-Strukturelement an ihrer äußeren Schicht, als ihren unteren Abschnitt. Das Bauelement enthält außerdem eine zweite Gratstruktur über dem Substrat in der NFET-Region. Die zweite Gratstruktur enthält eine epitaxiale Silizium(Si)-Schicht als ihren oberen Abschnitt und ein epitaxiales Silizium-Germanium (SiGe) als ihren unteren Abschnitt. Das Bauelement enthält außerdem eine dritte Gratstruktur über dem Substrat in der PFET-Region. Die dritte Gratstruktur enthält eine epitaxiale SiGe-Schicht als ihren oberen Abschnitt, ein epitaxiales Si als ihren mittleren Abschnitt, und eine weitere epitaxiale SiGe-Schicht als ihren unteren Abschnitt. Das Bauelement enthält außerdem eine erste Teilmenge von Source/Drain(S/D)-Regionen in einem Abschnitt der ersten Gratstruktur, eine zweite Teilmenge von S/D-Regionen in einem Abschnitt der zweiten Gratstruktur, die von der ersten Gratstruktur umgeben wird, und eine zweite S/D-Regionen in einem Abschnitt der dritten Gratstrukturen.
  • Die vorliegende Offenbarung stellt auch ein Verfahren zur Herstellung eines FinFET bereit. Das Verfahren umfasst das Bereitstellen eines Substrats mit einer n-Typ-Fin-Feldeffekt-Transistor(NFET)-Region und einer p-Typ-Fin-Feldeffekt-Transistor(PFET)-Region. Das Verfahren enthält außerdem das Ausbilden erster Gratstrukturen in der NFET-Region und der PFEN-Region. Die erste Gratstruktur enthält eine erste epitaxiale Halbleitermaterialschicht als ihren oberen Abschnitt, eine zweite epitaxiale Halbleitermaterialschicht, mit einem Halbleiteroxid-Strukturelement an ihrer äußeren Schicht, als ihren mittleren Abschnitt, und eine dritte Halbleitermaterialschicht als ihren unteren Abschnitt. Das Verfahren enthält außerdem das Ausbilden einer strukturierten Oxidationshartmaske (OHM) über der NFET-Region und der PFEN-Region, um die erste Gratstruktur in einer ersten Gate-Region der NFET-Region frei zu legen, das Anwenden eines Ausheilens, um ein Halbleiteroxid-Strukturelement an der äußeren Schicht der zweiten Halbleitermaterialschicht in der ersten Gratstruktur in der ersten Gate-Region, das Abscheiden einer Dielektrikumschicht zwischen den ersten Graten, das Ausbilden einer dritten Gratstruktur in dem PNFET-Bauelement, während das NFET-Bauelement mit einer Hartmaskenschicht bedeckt ist, das Aussparen der Dielektrikumschicht sowohl in der NFET-Region als auch in der PFET-Region, das Ausbilden von Dummy-Gates in einer ersten Gate-Region und einer zweiten Gate-Region in der zweiten Gratstruktur, das Ausbilden erster Source/Drain(S/D)-Strukturelemente in einer ersten S/D-Region in der ersten Gratstruktur und in der zweiten Gratstruktur in der NFET-Region, und das Ausbilden zweiter S/D-Strukturelemente in einer zweiten S/D-Region in der dritten Gratstruktur in der PFET-Region.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann leuchtet ein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile der Ausführungsformen zu erreichen, die im vorliegenden Text vorgestellt wurden. Der Fachmann erkennt ebenso, dass solche äquivalenten Konstruktionen nicht vom Wesen und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen daran vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Fin-Feldeffekt-Transistor(FinFET)-Bauelement, das Folgendes umfasst: ein Substrat mit einer n-Typ-FinFET-(NFET)-Region und einer p-Typ-FinFET-(PFET)-Region; eine erste Gratstruktur über dem Substrat in der NFET-Region; eine zweite Gratstruktur über dem Substrat in der NFET-Region; eine dritte Gratstruktur über dem Substrat in der PFET-Region; einen ersten High-k(HK)/Metall-Gate(MG)-Stapel über dem Substrat in der NFET-Region, einschließlich einer Umhüllung eines Abschnitts der ersten Gratstruktur; eine erste Teilmenge von Source/Drain(S/D)-Strukturelementen neben der ersten HK/MG-Stapel über der ausgesparten ersten Gratstruktur; eine zweite Teilmenge von S/D-Strukturelementen teilweise über der ausgesparten zweiten Gratstruktur und teilweise über der ausgesparten ersten Gratstruktur um die ausgesparte zweite Gratstruktur und neben einem weiteren ersten HK/MG-Stapel; einen zweiten HK/MG-Stapel über dem Substrat in der PFET-Region, einschließlich einer Umhüllung eines Abschnitts der dritten Gratstruktur; und zweite S/D-Strukturelemente neben dem zweiten HK/MG-Stapel über der ausgesparten dritten Gratstruktur in der PFET-Region.
  2. Bauelement nach Anspruch 1, wobei die erste Gratstruktur Folgendes enthält: eine erste Halbleitermaterialschicht als ihren oberen Abschnitt; und eine zweite Halbleitermaterialschicht, mit einem Halbleiteroxid-Strukturelement an ihrer äußeren Schicht, als ihren unteren Abschnitt.
  3. Bauelement nach Anspruch 1 oder 2, wobei die zweite Gratstruktur Folgendes enthält: das erste Halbleitermaterial als ihren oberen Abschnitt; und die zweite Halbleitermaterialschicht als ihren unteren Abschnitt.
  4. Bauelement nach einem der vorangehenden Ansprüche, wobei die dritte Gratstruktur Folgendes enthält: die dritte Halbleitermaterialschicht als ihren oberen Abschnitt; die erste Halbleitermaterialschicht als ihren mittleren Abschnitt; und die zweite Halbleitermaterialschicht als ihren unteren Abschnitt.
  5. Bauelement nach einem der vorangehenden Ansprüche, wobei die zweite Teilmenge der ersten S/D-Strukturelemente, die über der zweiten Gratstruktur ausgebildet ist, von dem Halbleiteroxid-Strukturelement der ersten Gratstruktur umgeben ist.
  6. Bauelement nach Anspruch 5, wobei eine Breite des Halbleiteroxid-Strukturelements, das die zweite Gratstruktur umgibt, in einem Bereich von etwa 10% bis etwa 25% einer Breite des ersten Grates liegt.
  7. Bauelement nach einem der vorangehenden Ansprüche, wobei sich die zweite Teilmenge von S/D-Strukturelementen neben jedem zweiten oder dritten oder vierten ersten HK/MG-Stapel befindet.
  8. Bauelement nach einem der vorangehenden Ansprüche, wobei: die erste Halbleitermaterialschicht epitaxiales Silizium (Si) enthält; die zweite Halbleitermaterialschicht epitaxiales Silizium-Germanium (SiGe) enthält; die Halbleiteroxid-Strukturelement Silizium-Germaniumoxid (SiGeO) enthält; und die dritte Halbleitermaterialschicht epitaxiales Silizium enthält.
  9. Bauelement nach einem der vorangehenden Ansprüche, wobei die ersten und zweiten der S/D-Strukturelemente epitaxial gezüchtetes Halbleitermaterial enthalten.
  10. Static Random-Access Memory (SRAM) Fin-Feldeffekt-Transistor(FinFET)-Bauelement, das Folgendes enthält: ein Substrat mit einer n-Typ-Fin-Feldeffekt-Transistor(NFET)-Region und einer p-Typ-Fin-Feldeffekt-Transistor(PFET)-Region; eine erste Gratstruktur über dem Substrat in der NFET-Gate-Region, wobei die erste Gratstruktur Folgendes enthält: eine epitaxiale Silizium(Si)-Schicht als ihren oberen Abschnitt; und ein epitaxiales Silizium-Germanium (SiGe), mit einem Silizium-Germaniumoxid(SiGeO)-Strukturelement an ihrer äußeren Schicht, als ihren unteren Abschnitt; eine zweite Gratstruktur über dem Substrat in der NFET-Region, wobei die zweite Gratstruktur Folgendes enthält: eine epitaxiale Silizium(Si)-Schicht als ihren oberen Abschnitt; und ein epitaxiales Silizium-Germanium (SiGe) als ihren unteren Abschnitt; eine dritte Gratstruktur über dem Substrat in der PFET-Region, wobei die dritte Gratstruktur Folgendes enthält: eine epitaxiale SiGe-Schicht als ihren oberen Abschnitt; eine epitaxiales Si als ihren mittleren Abschnitt; und eine weitere epitaxiale SiGe-Schicht als ihren unteren Abschnitt; eine erste Teilmenge erster Source/Drain(S/D)-Regionen in einem Abschnitt der ersten Gratstruktur; eine zweite Teilmenge erster S/D-Regionen in einem Abschnitt der zweiten Gratstruktur, die von der ersten Gratstruktur umgeben ist; und zweite S/D-Regionen in einem Abschnitt der dritten Gratstrukturen.
  11. Bauelement nach Anspruch 10, das des Weiteren Folgendes umfasst: eine erste Gate-Region in einem Abschnitt der ersten Gratstruktur, die durch die erste Teilmenge oder die zweite Teilmenge der S/D-Region getrennt ist; und einen ersten High-k/Metall-Gate-Stapel in der ersten Gate-Region, einschließlich einer Umhüllung eines Abschnitts des oberen Abschnitts der ersten Gratstruktur.
  12. Bauelement nach Anspruch 11, wobei sich die zweite Teilmenge von S/D-Strukturelementen neben jedem zweiten ersten HK/MG-Stapel befindet.
  13. Bauelement nach Anspruch 11, wobei sich die zweite Teilmenge von S/D-Strukturelementen neben jedem dritten ersten HK/MG-Stapel befindet.
  14. Bauelement nach Anspruch 11, wobei sich die zweite Teilmenge von S/D-Strukturelementen neben jedem vierten ersten HK/MG-Stapel befindet.
  15. Bauelement nach einem der Ansprüche 10 bis 14, wobei eine Breite des Halbleiteroxid-Strukturelements, das die zweite Gratstruktur umgibt, in einem Bereich von etwa 10% bis etwa 25% einer Breite des ersten Grates liegt.
  16. Bauelement nach einem der Ansprüche 10 bis 15, das des Weiteren Folgendes umfasst: eine zweite Gate-Region in einem Abschnitt der dritten Gratstruktur, die durch die zweiten S/D-Regionen getrennt ist; und einen zweiten High-k/Metall-Gate-Stapel in der zweiten Gate-Region, einschließlich einer Umhüllung eines Abschnitts des oberen Abschnitts der dritten Gratstruktur.
  17. Bauelement nach einem der Ansprüche 10 bis 16, wobei die ersten und zweiten der S/D-Strukturelemente epitaxial gezüchtetes Halbleitermaterial enthalten.
  18. Verfahren, das Folgendes umfasst: Bereitstellen eines Substrats mit einer n-Typ-Fin-Feldeffekt-Transistor(NFET)-Region und einer p-Typ-Fin-Feldeffekt-Transistor(PFET)-Region; Ausbilden erster Gratstrukturen in der NFET-Region und der PFEN-Region, wobei die erste Gratstruktur Folgendes umfasst: eine erste epitaxiale Halbleitermaterialschicht als ihren oberen Abschnitt; eine zweite epitaxiale Halbleitermaterialschicht als ihren mittleren Abschnitt; und eine dritte Halbleitermaterialschicht als ihren unteren Abschnitt; Ausbilden einer strukturierten Oxidationshartmaske (OHM) über der NFET-Region und der PFEN-Region, um die erste Gratstruktur in einer ersten Gate-Region der NFET-Region frei zu legen; Anwenden eines Ausheilens, um ein Halbleiteroxid-Strukturelement an der äußeren Schicht der zweiten Halbleitermaterialschicht in der ersten Gratstruktur zu bilden, um eine zweite Gratstruktur zu bilden; Abscheiden einer Dielektrikumschicht zwischen den ersten Gratstrukturen und den zweiten Gratstrukturen; Ausbilden einer dritten Gratstruktur in dem PNFET-Bauelement, während das NFET-Bauelement mit einer Hartmaskenschicht bedeckt ist; Aussparen der Dielektrikumschicht sowohl in der NFET-Region als auch in der PFET-Region; Ausbilden von Dummy-Gates in einer ersten Gate-Region in der NFET-Region und einer zweiten Gate-Region in der zweiten Gratstruktur in der PFET-Region; Ausbilden erster Source/Drain(S/D)-Strukturelemente in einer ersten S/D-Region in der ersten Gratstruktur und in der zweiten Gratstruktur in dem NFET; und Ausbilden zweiter S/D-Strukturelemente in einer zweiten S/D-Region in der dritten Gratstruktur in der PFET-Region.
  19. Verfahren nach Anspruch 18, das des Weiteren Folgendes umfasst: Ersetzen der Dummy-Gates durch ein erstes High-k/Metall-Gate (HK/MG) in der NFET-Region, einschließlich einer Umhüllung eines oberen Abschnitts der ersten Gratstruktur in der ersten Gate-Region; und Ersetzen der Dummy-Gates durch ein zweites HK/MG in der PFET-Region, einschließlich einer Umhüllung eines oberen Abschnitts der zweiten Gratstruktur in einer zweiten Gate-Region.
  20. Verfahren nach Anspruch 18 oder 19, wobei das Ausbilden der dritten Gratstruktur Folgendes enthält: Aussparen des oberen Abschnitts der ersten Gratstruktur; und epitaxiales Züchten einer Halbleiterschicht über der ausgesparten ersten Gratstruktur.
DE102015104604.0A 2014-04-25 2015-03-26 Struktur und Verfahren für Sram-FinFET-Bauelement Granted DE102015104604A1 (de)

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