DE102013213447A1

DE102013213447A1 - Integrierte Schaltung mit wenigstens zwei Schaltern

Info

Publication number: DE102013213447A1
Application number: DE102013213447.9A
Authority: DE
Inventors: Rolf Weis
Original assignee: Infineon Technologies Dresden GmbH and Co KG
Current assignee: Infineon Technologies Dresden & Co Kg De GmbH
Priority date: 2012-07-11
Filing date: 2013-07-09
Publication date: 2014-01-16
Anticipated expiration: 2033-07-10
Also published as: US10224328B2; DE102013213447B4; US20140015592A1; US20180122803A1; CN103545308B; US20190157266A1; US9859274B2; US10586796B2; CN103545308A

Abstract

Eine Schaltung umfasst erste und zweite Halbleiterschalter, die jeweils eine Laststrecke und einen Steueranschluss aufweisen und deren Laststrecken in Reihe geschaltet sind. Wenigstens einer der ersten und zweiten Schalter umfasst ein erstes Halbleiterbauelement mit einer Laststrecke und einem Steueranschluss, wobei der Steueranschluss an den Steueranschluss des Schalters gekoppelt ist. Mehrere zweite Halbleiterbauelemente weisen jeweils eine Laststrecke zwischen einem ersten Lastanschluss und einem zweiten Lastanschluss und einen Steueranschluss auf. Die Laststrecken der zweiten Halbleiterbauelemente sind in Reihe geschaltet und sind in Reihe zu der Laststrecke des ersten Halbleiterbauelements geschaltet. Der Steueranschluss jedes der zweiten Halbleiterbauelemente ist an den Lastanschluss eines der anderen zweiten Halbleiterbauelemente angeschlossen. Der Steueranschluss eines der zweiten Halbleiterbauelemente ist an einen der Lastanschlüsse des ersten Halbleiterbauelements angeschlossen.

Description

Ausführungsbeispiele der vorliegenden Erfindung betreffen eine integrierte Schaltung mit wenigstens zwei Schaltern, wie beispielsweise eine Halbbrückenschaltung.
Eine herkömmliche Halbbrückenschaltung umfasst zwei Halbleiterschalter, wie beispielsweise MOSFETs oder IGBTs, die jeweils eine Laststrecke und einen Steueranschluss aufweisen. Die Laststrecken der zwei Halbleiterschalter sind in Reihe geschaltet, wobei ein Schaltungsknoten zwischen den Laststrecken der zwei Halbleiterschalter einen Ausgang der Halbbrückenschaltung bildet.
Halbbrückenschaltungen sind in Automobil- oder Industrieschaltungsanwendungen, wie beispielsweise in Leistungswandlern oder in Ansteuerschaltungen für induktive Lasten, weit verbreitet.
Die der vorliegenden Erfindung zugrundeliegende Aufgabe besteht darin, eine integrierte Schaltung mit wenigstens zwei Schaltern zur Verfügung zu stellen, die eine relativ hohe Spannungsfestigkeit besitzen und die unter Verwendung einer Niederspannungstechnologie realisiert werden können.
Diese Aufgabe wird durch eine Schaltungsanordnung gemäß Anspruch 1 gelöst. Spezielle Ausführungsbeispiele sind in den abhängigen Ansprüchen angegeben.
Ein erstes Ausführungsbeispiel betrifft eine Schaltungsanordnung, die eine Halbbrückenschaltung mit einem ersten Halbleiterschalter und einem zweiten Halbleiterschalter aufweist. Der erste Halbleiterschalter und der zweite Halbleiterschalter umfassen jeweils eine Laststrecke und einen Steueranschluss, und die Laststrecken des ersten Halbleiterschalters und des zweiten Halbleiterschalters sind in Reihe geschaltet. Wenigstens einer von dem ersten und zweiten Halbleiterschalter umfasst ein erstes Halbleiterbauelement mit einer Laststrecke und einem Steueranschluss, mehrere zweite Halbleiterbauelemente, die jeweils eine Laststrecke zwischen einem ersten Lastanschluss und einem zweiten Lastanschluss und einen Steueranschluss aufweisen. Die Laststrecken der zweiten Halbleiterbauelemente sind in Reihe geschaltet und sind in Reihe zu der Laststrecke des ersten Halbleiterbauelements geschaltet, und der Steueranschluss jedes der zweiten Halbleiterbauelemente ist an einen der Lastanschlüsse eines anderen der zweiten Halbleiterbauelemente oder an einen der Lastanschlüsse des ersten Halbleiterbauelements angeschlossen.
Beispiele werden nun unter Bezugnahme auf die Zeichnungen erläutert. Die Zeichnungen dienen zum Veranschaulichen des Grundprinzips, so dass nur solche Merkmale, die zum Verständnis des Grundprinzips notwendig sind, dargestellt sind. Die Zeichnungen sind nicht maßstabsgerecht. In den Zeichnungen bezeichnen dieselben Bezugszeichen gleiche Merkmale.
1 veranschaulicht eine Schaltungsanordnung mit einer Halbbrückenschaltung, die einen ersten und einen zweiten Halbleiterschalter aufweist;
2 veranschaulicht ein erstes Ausführungsbeispiel einer Leistungswandlerschaltung, die eine Halbbrückenschaltung aufweist;
3 veranschaulicht ein zweites Ausführungsbeispiel einer Leistungswandlerschaltung, die eine Halbbrückenschaltung aufweist;
4 veranschaulicht eine Schaltungsanordnung mit einer Vollbrückenschaltung, die zwei Halbbrückenschaltungen aufweist;
5 veranschaulicht ein erstes Ausführungsbeispiel einer Realisierung wenigstens eines der ersten und zweiten Halbleiterschalter der Halbbrückenschaltung;
6 veranschaulicht ein zweites Ausführungsbeispiel einer Realisierung wenigstens eines der ersten und zweiten Halbleiterschalter der Halbbrückenschaltung;
7 veranschaulicht ein drittes Ausführungsbeispiel einer Realisierung wenigstens eines der ersten und zweiten Halbleiterschalter der Halbbrückenschaltung;
8 veranschaulicht eine Schaltungsanordnung mit einer Halbbrückenschaltung und einer Ansteuerschaltung gemäß einem ersten Ausführungsbeispiel;
9 veranschaulicht ein Ausführungsbeispiel eines bidirektional sperrenden Schalters;
10 zeigt Zeitverläufe, die das Funktionsprinzip der Schaltungsanordnung gemäß 8 veranschaulichen;
11 (die 11A bis 11C umfasst) veranschaulicht ein erstes Ausführungsbeispiel eines zweiten Halbleiterbauelements, das als FINFET ausgebildet ist;
12 (die 12A bis 12C umfasst) veranschaulicht ein zweites Ausführungsbeispiel eines zweiten Halbleiterbauelements, das als FINFET ausgebildet ist;
13 veranschaulicht eine vertikale Querschnittsdarstellung eines Halbleiterkörpers gemäß einem ersten Ausführungsbeispiel, in dem ein erstes Halbleiterbauelement und mehrere zweite Halbleiterbauelemente in einer Halbleiterfinne ausgebildet sind;
14 veranschaulicht eine vertikale Querschnittsdarstellung eines Halbleiterkörpers gemäß einem zweiten Ausführungsbeispiel, in dem ein erstes Halbleiterbauelement und mehrere zweite Halbleiterbauelemente in einer Halbleiterfinne ausgebildet sind;
15 veranschaulicht eine Draufsicht auf einen Halbleiterkörper gemäß einem dritten Ausführungsbeispiel, in dem ein erstes Halbleiterbauelement und mehrere zweite Halbleiterbauelemente, die jeweils m mehrere FINFET-Zellen aufweisen, ausgebildet sind;
16 veranschaulicht eine vertikale Querschnittsansicht eines zweiten Halbleiterbauelements, das mehrere parallel geschaltete FINFET-Zellen aufweist;
17 (die 17A bis 17C umfasst) veranschaulicht ein weiteres Ausführungsbeispiel eines zweiten Halbleiterbauelements, das mehrere parallel geschaltete FINFET-Zellen aufweist;
18 veranschaulicht zwei zweite Halbleiterbauelemente des in 17 dargestellten Typs, die in Reihe geschaltet sind;
19 veranschaulicht eine vertikale Querschnittsansicht eins ersten Transistors gemäß einem weiteren Ausführungsbeispiel;
20 veranschaulicht eine vertikale Querschnittsansicht eines zweiten Transistors gemäß einem weiteren Ausführungsbeispiel;
21 veranschaulicht schematisch eine Draufsicht auf einen Halbleiterkörper, in dem eine Halbbrücke integriert ist;
22 veranschaulicht eine vertikale Querschnittsansicht des Halbleiterkörpers gemäß 19;
23 veranschaulicht eine vertikale Querschnittsansicht eines ersten Transistors eines Low-Side-Schalters gemäß einem Ausführungsbeispiel;
24 veranschaulicht eine vertikale Querschnittsansicht eines zweiten Transistors eines Low-Side-Schalters oder High-Side-Schalters gemäß einem Ausführungsbeispiel;
25 veranschaulicht eine vertikale Querschnittsansicht eines ersten Transistors eines High-Side-Schalters gemäß einem Ausführungsbeispiel;
26 (die 26A und 26B) umfasst, veranschaulicht vertikale Querschnittsansichten eines ersten Transistors eines Low-Side-Schalters bzw. eines High-Side-Schalters gemäß einem weiteren Ausführungsbeispiel;
27 veranschaulicht eine Draufsicht auf einen Abschnitt eines Halbleiterkörpers, in dem ein Schalter einer Halbbrücke integriert ist;
28 veranschaulicht ein weiteres Ausführungsbeispiel einer Halbbrücke;
29 veranschaulicht eine Schaltungsanordnung mit vier in Reihe geschalteten Schaltern.
In der nachfolgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen zur Veranschaulichung spezielle Ausführungsbeispiele, wie die Erfindung realisiert werden kann, dargestellt sind.
1 veranschaulicht ein Ausführungsbeispiel einer Schaltungsanordnung mit einer Halbbrückenschaltung, die nachfolgend einfach als Halbbrücke bezeichnet wird. Die Halbbrücke umfasst einen ersten Schalter 1 ₁ und einen zweiten Schalter 1 ₂, die jeweils einen Steueranschluss 11 ₁, 11 ₂ und eine Laststrecke zwischen einem ersten Lastanschluss 12 ₁, 12 ₂ und einen zweiten Lastanschluss 13 ₁, 13 ₂ aufweisen. Die Laststrecken der zwei Schalter 1 ₁, 1 ₂ sind in Reihe geschaltet. Im Betrieb der Halbbrücke ist die Reihenschaltung zwischen einen Anschluss für ein erstes Versorgungspotenzial V1 und ein zweites Versorgungspotenzial GND geschaltet. Gemäß einem Ausführungsbeispiel ist das erste Versorgungspotenzial V1 ein positives Versorgungspotenzial, während das zweite Versorgungspotenzial GND ein negatives Versorgungspotenzial oder ein Bezugspotenzial, wie beispielsweise Masse, ist. Der erste Schalter 1 ₁, der in der Reihenschaltung näher an dem negativen Versorgungspotenzial GND ist, wird nachfolgend als Low-Side-Schalter bezeichnet, während der zweite Schalter 1 ₂, der näher an dem positiven Versorgungspotenzial V1 ist, nachfolgend als High-Side-Schalter bezeichnet wird.
Die Halbbrücke umfasst einen Ausgang OUT zum Anschließen einer Last Z (in gestrichelten Linien dargestellt). Der Ausgang OUT ist ein Schaltungsknoten der Reihenschaltung zwischen den Laststrecken des ersten und zweiten Schalters 1 _1, 1 ₂. Bei dem Ausführungsbeispiel gemäß 1 entspricht der Ausgang OUT dem ersten Lastanschluss 13 ₁ des Low-Side-Schalters 1 ₁ und dem zweiten Lastanschluss 12 ₂ des High-Side-Schalters 1 ₂. Allerdings ist dies nur ein Beispiel. Zusätzliche Schaltelemente, wie beispielsweise Widerstände oder Spulen (nicht dargestellt) können zwischen die Laststrecken der Schalter 1 ₁, 1 ₂ geschaltet sein. In diesem Fall kann der Ausgang OUT einem beliebigen der Lastanschlüsse 12 ₂, 13 ₁ oder einem Schaltungsknoten zwischen diesen Lastanschlüssen 12 ₂, 13 ₁ entsprechen. Die Last Z kann an einen oder beide von einem weiteren positiven Versorgungspotenzial V2 und Bezugspotenzial GND angeschlossen sein.
Bezugnehmend auf 1 umfasst die Schaltungsanordnung außerdem eine Ansteuerschaltung 20, die an die Steueranschlüsse 11 ₁, 11 ₂ der Schalter 1 ₁, 1 ₂ gekoppelt ist, und die dazu ausgebildet ist, die Schalter 1 _1, 1 ₂ gemäß einem gewünschten Ansteuerschema ein- und auszuschalten. Das Ansteuerschema kann abhängig sein von der Art der Last Z, die an die Halbbrücke angeschlossen und durch die Halbbrücke angesteuert ist.
Die ersten und zweiten Schalter 1 ₁, 1 ₂ sind als Halbleiterschalter ausgebildet, d. h., jeder dieser Schalter 1 ₁, 1 ₂ ist in einem Halbleiterkörper (in 1 nicht dargestellt) integriert. Gemäß einem Ausführungsbeispiel sind die zwei Schalter 1 ₁, 1 ₂ in einem gemeinsamen Halbleiterkörper integriert. Dies wird nachfolgend im Detail erläutert.
Halbbrücken, wie beispielsweise die in 1 dargestellte Halbbrücke, können in verschiedenen Industrie- oder Automobilschaltungen verwendet werden. Beispiele solcher Schaltungen (ohne die Anwendung der Halbbrücken auf diese speziellen Schaltungen zu beschränken) sind Leistungswandlerschaltungen oder Ansteuerschaltungen für Lasten, insbesondere für induktive Lasten, wie beispielsweise Magnetventile.
2 veranschaulicht ein erstes Ausführungsbeispiel einer Leistungswandlerschaltung, die eine Halbbrücke aufweist. Diese Leistungswandlerschaltung umfasst Eingangsanschlüsse zum Anlegen einer Eingangsspannung Vin und Ausgangsanschlüsse zum Bereitstellen einer Ausgangsspannung Vout. Die Halbbrücke ist zwischen die Ausgangsanschlüsse geschaltet, d. h. die Reihenschaltung mit den Laststrecken der ersten und zweiten Schalter 1 ₁, 1 ₂ ist zwischen die Ausgangsanschlüsse geschaltet. Ein Ausgangskondensator Cout ist zwischen die Ausgangsanschlüsse, und damit parallel zu der Halbbrücke geschaltet. Ein induktives Speicherelement Lin ist an den Ausgang OUT der Halbbrücke angeschlossen, wobei eine Reihenschaltung mit dem induktiven Speicherelement Lin und dem Low-Side-Schalter 1 ₁ zwischen Eingangsanschlüsse zum Anlegen einer Eingangsspannung Vin geschaltet ist.
Der Leistungswandler gemäß 2 ist als Hochsetzwandler (engl.: boost converter) ausgebildet, also als Wandler, in dem die Ausgangsspannung Vout höher ist als die Eingangsspannung Vin. Die Ansteuerschaltung 20 liefert ein pulsweitenmoduliertes (PWM) Ansteuersignal S1₁, S1₂, an jedem der ersten und zweiten Schalter 1 ₁, 1 ₂, wobei die Ansteuerschaltung 20 die Ansteuersignale S1₁, S1₂ so erzeugt, dass die zwei Schalter nicht zum selben Zeitpunkt eingeschaltet (leitend) sind. Außerdem wird ein Tastverhältnis (duty-cycle) dieser Ansteuersignale S1₁, S1₂ so eingestellt, dass die Ausgangsspannung Vout einer gewünschten Sollspannung entspricht. Ein Ausgangsspannungssignal Sout, das der Steuerschaltung zugeführt ist, repräsentiert die Ausgangsspannung Vout und erlaubt der Steuerschaltung, die Ausgangsspannung durch geeignetes Wählen des Tastverhältnisses der Ansteuersignale S1₁, S1₂ zu regeln.
Das Funktionsprinzip der Leistungswandlerschaltung gemäß 2 ist wie folgt: Jedesmal dann, wenn der Low-Side-Schalter 1 ₁ eingeschaltet wird, wird Energie magnetisch in dem induktiven Speicherelement Lin gespeichert. Wenn der Low-Side-Schalter 1 ₁ ausgeschaltet wird und der High-Side-Schalter 1 ₂ eingeschaltet wird, wird die in dem induktiven Speicherelement Lin gespeicherte Energie an die Ausgangsanschlüsse bzw. den Ausgangskondensator Cout übertragen. Das Funktionsprinzip eines Hochsetzwandlers ist allgemein bekannt, so dass diesbezüglich keine weiteren Erläuterungen notwendig sind.
3 zeigt ein Ausführungsbeispiel einer Leistungswandlerschaltung, die als Tiefsetzwandler (engl.: buck converter) ausgebildet ist. In diesem Fall ist die Halbbrücke zwischen die Eingangsanschlüsse geschaltet, während eine Reihenschaltung mit einem induktiven Speicherelement Lout und dem Ausgangskondensator Cout zwischen den Ausgangsanschluss OUT und das negative Versorgungspotenzial (Bezugspotenzial) GND geschaltet ist. Eine Ausgangsspannung Vout ist über dem Ausgangskondensator Cout verfügbar.
In dem Tiefsetzwandler ist die Ausgangsspannung Vout kleiner als die Eingangsspannung Vin. Die Ansteuerschaltung 20 ist dazu ausgebildet, PWM-Ansteuersignale S1₁, S1₂ derart an den ersten und zweiten Schalter 1 ₁, 1 ₂ zu liefern, dass diese Schalter 1 ₁, 1 ₂ nicht zum selben Zeitpunkt eingeschaltet sind. Außerdem wird das Tastverhältnis der Ansteuersignale S1₁, S1₂ so eingestellt, dass die Ausgangsspannung Vout einer vorgegebenen Sollspannung entspricht. Das Funktionsprinzip des Tiefsetzwandlers gemäß 3 ist wie folgt: Wenn der zweite Schalter (High-Side-Schalter) 1 ₂ eingeschaltet ist, wird Energie magnetisch in dem induktiven Speicherelement Lout gespeichert und die Ausgangskapazität Cout wird geladen. Wenn der zweite Schalter 1 ₂ ausgeschaltet wird und der erste Schalter 1 ₁ eingeschaltet wird, funktioniert der erste Schalter 1 ₁ als Freilaufelement, das ermöglicht, dass der Strom durch das induktive Speicherelement Lout weiter fließt und dass das induktive Speicherelement Lout die gespeicherte Energie an den Ausgangskondensator Cout und/oder eine Last (nicht dargestellt), die an die Ausgangsanschlüsse gekoppelt ist, überträgt. Dieses Funktionsprinzip ist allgemein bekannt, so dass diesbezüglich keine weiteren Erläuterungen notwendig sind.
4 veranschaulicht ein Ausführungsbeispiel einer Vollbrückenschaltung. Diese Vollbrückenschaltung umfasst zwei Halbbrückenschaltungen des anhand von 1 erläuterten Typs. Die Last Z ist zwischen Ausgänge OUT, OUT' der Halbbrücken geschaltet. Die Last Z ist beispielsweise eine induktive Last, wie beispielsweise ein Motor, ein induktives Ventil, oder ähnliches.
Wenigstens einer der ersten und zweiten Schalter 1 ₁, 1 ₂ der Halbbrücke ist mit einer Halbleiteranordnung realisiert, die ein erstes Halbleiterbauelement und mehrere zweite Halbleiterbauelemente aufweist. Ein erstes Ausführungsbeispiel einer solchen Halbleiteranordnung zum Realisieren eines der ersten und zweiten Schalter 1 ₁, 1 ₂ ist unten anhand von 5 erläutert.
In 5 bezeichnet das Bezugszeichen 1 einen der ersten und zweiten Halbleiterschalter 1 ₁, 1 ₂, wobei nur einer oder beide dieser Schalter 1 ₁, 1 ₂ gemäß 5 realisiert sein kann. Außerdem bezeichnet das Bezugszeichen 11 den Steueranschluss und die Bezugszeichen 12, 13 bezeichnen die ersten bzw. zweiten Lastanschlüsse.
Bezugnehmend auf 5 umfasst der Halbleiterschalter (Halbleiteranordnung) 1 ein erstes Halbleiterbauelement 2 und mehrere zweite Halbleiterbauelemente 3 ₁–3 _n. Das erste Halbleiterbauelement 2 hat eine Laststrecke zwischen einem ersten Lastanschluss 22 und einem zweiten Lastanschluss 23 und einen Steueranschluss 21 und kann einen von einem Ein-Zustand, in dem die Laststrecke einen Strom leitet, und einem Aus-Zustand, in dem die Laststrecke sperrt, annehmen. Das erste Halbleiterbauelement 2 gemäß 5 ist als Transistorbauelement (Transistor) ausgebildet. Das erste Halbleiterbauelement gemäß 5 ist insbesondere als MOSFET ausgebildet, wobei der Steueranschluss 21 ein Gateanschluss und die ersten und zweiten Lastanschlüsse 22, 23 Source- bzw. Drainanschlüsse sind. Das erste Halbleiterbauelement wird nachfolgend als erster Transistor bezeichnet.
In 5, ebenso wie in den nachfolgenden Figuren, bezeichnet das Bezugszeichen ”3” gefolgt von einem tief gestellten Index die einzelnen zweiten Halbleiterbauelemente. Gleiche Teile der einzelnen zweiten Halbleiterbauelemente, wie beispielsweise Steueranschlüsse und Lastanschlüsse haben dasselbe Bezugszeichen gefolgt von einem tief gestellten Index. 3 ₁ bezeichnet beispielsweise ein Erstes der zweiten Halbleiterbauelemente, das einen Steueranschluss 31 ₁ und erste und zweite Lastanschlüsse 32 ₁, 33 ₁ aufweist. Im Folgenden, wenn Bezug auf ein beliebiges der zweiten Halbleiterbauelemente oder auf die mehreren zweiten Halbleiterbauelemente genommen wird und wenn keine Unterscheidung zwischen den einzelnen zweiten Halbleiterbauelementen notwendig ist, werden Bezugszeichen 3, 31, 32, 33 ohne Indizes verwendet, um die zweiten Halbleiterbauelemente und deren einzelne n Teile zu bezeichnen.
Die zweiten Halbleiterbauelemente 3 sind bei dem in 5 dargestellten Ausführungsbeispiel als Transistorbauelemente (Transistoren) ausgebildet und werden nachfolgend als zweite Transistoren bezeichnet. Jeder dieser zweiten Transistoren besitzt einen Steueranschluss 31 und eine Laststrecke zwischen einem ersten Lastanschluss 32 und einem zweiten Lastanschluss 33. Die Laststrecken 22–33 der zweiten Halbleiterbauelemente sind in Reihe zueinander geschaltet, so dass der erste Lastanschluss eines zweiten Transistors an den zweiten Lastanschluss eines benachbarten zweiten Transistors angeschlossen ist. Außerdem sind die Laststrecken der zweiten Transistoren 3 in Reihe zu der Laststrecke 22–23 des ersten Halbleiterbauelements 2 geschaltet, so dass das erste Halbleiterbauelement 2 und die mehreren zweiten Transistoren 3 eine kaskodenartige Schaltung bilden.
Bezugnehmend auf 5 sind n zweite Transistoren 3 vorhanden, wobei n < 1. Von diesen n zweiten Transistoren 3 ist ein erster zweiter Transistor 3 ₁ derjenige zweite Transistor, der in der Reihenschaltung mit den n zweiten Transistoren 3 am nächsten zu dem ersten Halbleiterbauelement 2 angeordnet ist und dessen Laststrecke 32 ₁, 33 ₁ direkt an die Laststrecke 22–23 des ersten Halbleiterbauelements 2 angeschlossen ist. Ein n-ter zweiter Transistor 3 _n ist der zweite Transistor, der am weitesten entfernt zu dem ersten Halbleiterbauelement 2 in der Reihenshaltung mit den n zweiten Transistoren 3 angeordnet ist. Bei dem in 5 dargestellten Ausführungsbeispiel sind n = 4 zweite Transistoren 3 vorhanden. Dies ist jedoch nur ein Beispiel. Die Anzahl n der zweiten Transistoren 3 kann beliebig gewählt werden, nämlich abhängig von einer gewünschten Spannungsfestigkeit der Halbleiterbauelementanordnung. Dies ist nachfolgend weiter im Detail erläutert.
Der Steueranschluss 31 jeder der zweiten Transistoren 3 ist an einen der Lastanschlüsse eines anderen der zweiten Transistoren 3 oder an einen der Lastanschlüsse des ersten Transistors 2 angeschlossen. Bei dem in 1 dargestellten Ausführungsbeispiel ist der Steueranschluss 31 ₁ des 1. zweiten Transistors 3 ₁ an den ersten Lastanschluss 2 des ersten Transistors 2 angeschlossen. Der Steueranschluss 31 ₂–31 _n jedes der anderen zweiten Transistoren 3 ₂–3 _n-1 ist an den ersten Lastanschluss 32 ₁–32 _n-1 desjenigen zweiten Transistors angeschlossen, der in der Reihenschaltung in Richtung des ersten Halbleiterbauelements 2 benachbart ist. Zu Erläuterungszwecken sei angenommen, dass 3 _i einer der zweiten Transistoren 3 ₂–3 _n und ein anderer als der 1. zweite Transistor 31 ist. In diesem Fall ist der Steueranschluss 31 _j dieses zweiten Transistors (oberer Transistor) 3 _i an den ersten Lastanschluss 32 _i-1 eines benachbarten zweiten Transistors (unterer zweiter Transistor) 3 _i-1 angeschlossen. Er erste Lastanschluss 32 _i-1 des unteren zweiten Transistors 3 _i-1, an den der Steueranschluss des oberen Transistors 3 _i angeschlossen ist, ist nicht direkt an einen der Lastanschlüsse 32 _i, 33 _i dieses oberen zweiten Transistors 3 _i angeschlossen. Gemäß einem weiteren Ausführungsbeispiel (nicht dargestellt) ist ein Steueranschluss 31 _i eines zweiten Transistors 3 _i nicht an den ersten Lastanschluss 31 _i-1 desjenigen zweiten Transistors 3 _i-1 angeschlossen, der direkt an den zweiten Transistor 3 _i angeschlossen ist, sondern ist an den Lastanschluss 32 _i-k eines zweiten Transistors 3 _i-k, mit k < 1, angeschlossen, der von dem Transistor weiter entfernt ist. Wenn beispielsweise k = 2, dann ist der Steueranschluss 31 _i des zweiten Transistors 3 _i an den ersten Lastanschluss 32 _i-2 des zweiten Transistors 3 _i-2 angeschlossen, der in der Reihenschaltung in der Richtung des ersten Transistors 2 zwei Transistoren von dem zweiten Transistor 3 _i entfernt ist.
Bezugnehmend auf 5 können der erste Transistor 2 und die zweiten Transistoren 3 als MOSFETs ausgebildet sein. Jeder dieser MOSFETs weist einen Gateanschluss als einen Steueranschluss 21, 31, einen Sourceanschluss als einen ersten Lastanschluss 22, 32 und einen Drainanschluss als eine zweiten Lastanschluss 23, 33 auf. MOSFETs sind spannungsgesteuerte Bauelemente, die durch die zwischen die Gate- und Sourceanschlüsse (den Steueranschluss und den ersten Lastanschluss) angelegte Spannung gesteuert werden können. Dadurch ist bei der in 5 dargestellten Anordnung der 1. zweite Transistor 3 ₁ durch eine Spannung gesteuert, die der Laststreckenspannung des ersten Transistors 2 entspricht, und die anderen zweiten Transistoren 3 _i sind durch die Laststreckenspannung wenigstens eines zweiten Transistors 3 _i-1 oder 3 _i-2 gesteuert. Die ”Laststreckenspannung” eines MOSFET ist die Spannung zwischen dem ersten und zweiten Lastanschluss (Drain- und Sourceanschluss) dieses MOSFET. Allgemein ist einer der zweiten Transistoren durch die Laststreckenspannung wenigstens des ersten Transistors 2 und die anderen zweiten Transistoren sind durch die Laststreckenspannung wenigstens eines anderen zweiten Transistors gesteuert.
Bei dem in 5 dargestellten Ausführungsbeispiel ist der erste Transistor 2 der Transistoranordnung 1 ein selbstsperrender (Anreicherungs-)Transistor, während die zweiten Transistoren 3 selbstsperrende (Verarmungs-)Transistoren sind. Dies ist jedoch nur ein Beispiel. Jeder von dem ersten Halbleiterbauelement 2 und den zweiten Transistoren 3 kann als selbstleitender Transistor oder als selbstsperrender Transistor ausgebildet sein. Die einzelnen Transistoren können als n-leitende Transistoren oder als p-leitende Transistoren ausgebildet sein.
Das Realisieren des ersten Transistors 2 und der zweiten Transistoren 3 als MOSFETs ist nur ein Beispiel. Eine beliebige Art von Transistor kann dazu verwendet werden, das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 zu realisieren, wie beispielsweise ein MOSFET, ein MISFET, ein MESFET, ein IGBT, ein JFET, ein FINFET, ein NANOTUBE-Bauelement, ein HEMT, usw. Unabhängig von der Art des Bauelements, das dazu verwendet wird, das erste Halbleiterbauelement 2 und die zweiten Halbleiterbauelemente 3 zu realisieren, sind diese Bauelemente derart verschaltet, dass jedes der zweiten Halbleiterbauelemente 3 durch die Laststreckenspannung wenigstens eines anderen der zweiten Halbleiterbauelemente 3 oder des ersten Halbleiterbauelements 2 in der Reihenschaltung angesteuert ist.
Die Halbleiterbauelementanordnung 1 mit dem ersten Transistor 2 und den zweiten Transistoren 3 kann wie ein herkömmlicher Transistor durch Anlegen einer geeigneten Ansteuerspannung an das erste Halbleiterbauelement 2 ein- und ausgeschaltet werden. Der Steueranschluss 21 des ersten Transistors 2 bildet einen Steueranschluss 11 der Gesamtanordnung 1, und der erste Lastanschluss 21 des ersten Transistors 2 und der zweite Lastanschluss des n-ten zweiten Transistors bilden den ersten bzw. zweiten Lastanschluss 12, 13 dieser Gesamtanordnung.
Das Funktionsprinzip der Halbleiteranordnung, die als Schalter 1 funktioniert, ist nachfolgend erläutert. Lediglich zu Erläuterungszwecken sei angenommen, dass der erste Transistor 2 als n-leitender Anreicherungs-MOSFET ausgebildet ist, das die zweiten Transistoren 3 als n-leitende Verarmungs-MOSFETs oder n-leitende JFETs ausgebildet sind und dass die einzelnen Bauelemente 2, 3 wie in 5 dargestellt miteinander verschaltet sind. Das grundlegende Funktionsprinzip gilt jedoch auch für Halbleiterbauelementanordnungen, die mit anderen Arten von ersten und zweiten Halbleiterbauelementen realisiert sind.
Es ist allgemein bekannt, dass Verarmungs-MOSFETs oder JFETs, die dazu verwendet werden können, die zweiten Transistoren 3 zu realisieren, Halbleiterbauelemente sind, die in einem Ein-Zustand sind, wenn eine Ansteuerspannung (Gate-Source-Spannung) von etwa Null angelegt wird, während Verarmungs-MOSFETs oder JFETs im Aus-Zustand sind, wenn der Betrag der Ansteuerspannung höher ist als eine Abschnürspannung des Bauelements. Die ”Ansteuerspannung” ist die Spannung zwischen dem Gateanschluss und dem Sourceanschluss des Bauelements. Bei einem n-leitenden Verarmungs-MOSFET oder JFET ist die Abschnürspannung eine negative Spannung, während die Abschnürspannung bei einem p-leitenden Verarmungs-MOSFET oder JFET eine positive Spannung ist.
Wenn eine (positive) Spannung zwischen die zweiten und ersten Lastanschlüsse 13, 12 angelegt wird, und wenn der erste Transistor 1 durch Anlegen eines geeigneten Ansteuerpotenzials an den Steueranschluss 11 eingeschaltet wird, leitet der 1. zweite Transistor 3 ₁ (ist im Ein-Zustand), der Betrag der Spannung über der Laststrecke 22–23 des ersten Transistors 2 ist zu niedrig, um den 1. zweiten Transistor 3 ₁ abzuschnüren. Entsprechend beginnt der zweite Transistor 3 ₂ gesteuert durch die Laststreckenspannung des zweiten Transistors 3 ₁ ebenfalls zu leiten, usw. Mit anderen Worten: Der erste Transistor 2 und jeder der zweiten Transistoren 3 leitet schließlich, so dass die Halbleiteranordnung 1 im Ein-Zustand ist. Wenn die Halbleiteranordnung 1 im Ein-Zustand ist und der erste Transistor 2 ausgeschaltet wird, nimmt der Spannungsabfall über der Laststrecke des ersten Transistors 2 zu, so dass der 1. zweite Transistor 31 auszuschalten beginnt, wenn der Betrag der Laststreckenspannung die Abschnürspannung des 1. zweiten Transistors 3 ₁ erreicht. Wenn eine positive Spannung zwischen dem zweiten Lastanschluss 13 und dem ersten Lastanschluss 12 der Anordnung angelegt wird, ist die Spannung zwischen dem zweiten Lastanschluss 23 und dem ersten Lastanschluss 22 des ersten Halbleiterbauelements ebenfalls eine positive Spannung, wenn das erste Halbleiterbauelement 2 ausschaltet. In diesem Fall ist die Gate-Source-Spannung des 1. zweiten Transistors 3 ₁ eine negative Spannung, die geeignet ist, diesen Transistor 3 ₁ abzuschnüren.
Wenn der 1. zweite Transistor 3 ₁ ausgeschaltet wird, nimmt der Spannungsabfall über dessen Laststrecke zu, so dass der 2. zweite Transistor 3 ₂ ausgeschaltet wird, welcher wiederum den 3. zweiten Transistor ausschaltet, usw., bis jeder der zweiten Transistoren ausgeschaltet ist und die Halbleiterbauelementanordnung 1 schließlich in einem stabilen Aus-Zustand ist. Die externe Spannung, die zwischen die zweiten und ersten Anschlüsse 13 und 12 angelegt wird, schaltet so viele zweite Transistoren vom Ein-Zustand in den Aus-Zustand, wie notwendig ist, um die externe Spannung über das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 zu verteilen. Bei Anlegen einer niedrigen externen Spannung sind einige zweite Transistoren immer noch im Ein-Zustand, während andere im Aus-Zustand sind. Die Anzahl der zweiten Transistoren, die im Aus-Zustand sind, nimmt zu, wenn die externe Spannung zunimmt. Wenn also eine hohe externe Spannung angelegt wird, die im Bereich der Spannungsfestigkeit der Gesamt-Halbleiterbauelementanordnung ist, sind das erste Halbleiterbauelement und jeder der zweiten Transistoren im Aus-Zustand.
Wenn die Halbleiterbauelementanordnung 1 in einem Aus-Zustand ist und wenn der erste Transistor 2 ausgeschaltet wird, nimmt der Spannungsabfall über der Laststrecke des ersten Transistors 2 ab, so dass dieser den 1. zweiten Transistor 3 ₁ einschaltet, welcher wiederum den 2. zweiten Transistor 3 ₂ einschaltet, usw. Dies geht weiter bis jeder der zweiten Transistoren 3 wieder eingeschaltet ist.
Die Schaltzustände der in Reihe zu dem ersten Halbleiterbauelement 2 geschalteten zweiten Transistoren 3 sind abhängig von dem Schaltzustand des ersten Halbleiterbauelements 2 und folgen dem Schaltzustand des ersten Halbleitebauelements 2. Damit ist der Schaltzustand der Halbleiteranordnung 1 definiert durch den Schaltzustand des ersten Transistors 2. Die Halbleiteranordnung 1 ist im Ein-Zustand, wenn das erste Halbleiterbauelement 2 im Ein-Zustand ist, und die Halbleiteranordnung 1 ist im Aus-Zustand, wenn das erste Halbleiterbauelement 2 im Aus-Zustand ist.
Die Halbleiteranordnung 1 besitzt einen niedrigen Widerstand zwischen den ersten und zweiten Lastanschlüssen 12, 13, wenn sie im Ein-Zustand ist, und besitzt einen hohen Widerstand zwischen den ersten und zweiten Lastanschlüssen 12, 13, wenn sie im Aus-Zustand ist. Im Ein-Zustand entspricht ein Ohmscher Widerstand zwischen den ersten und zweiten Lastanschlüssen 12, 13 der Summe der Einschaltwiderstände R_ON des ersten Halbleiterbauelements 2 und de zweiten Transistoren 3. Eine Spannungsfestigkeit, welche die maximale Spannung ist, die zwischen den ersten und zweiten Lastanschlüssen 12, 13 angelegt werden kann, wenn die Halbleiteranordnung im Aus-Zustand ist, bevor ein Lawinendurchbruch einsetzt, entspricht der Summe der Spannungsfestigkeiten des ersten Transistors 2 und der zweiten Transistoren 3. Der erste Transistor 1 und die einzelnen zweiten Transistoren können relativ niedrige Spannungsfestigkeiten besitzen, wie beispielsweise Spannungsfestigkeiten zwischen 3 V und 50 V. Allerdings kann abhängig von der Anzahl n der zweiten Transistoren 3 eine hohe Gesamtspannungsfestigkeit von bis zu einigen 100 V, wie beispielsweise 600 V oder mehr erreicht werden.
Die Spannungsfestigkeit und der Einschaltwiderstand der Halbleiteanordnung 1 sind definiert durch die Spannungsfestigkeiten des ersten Transistors 2 und der zweiten Transistoren 3 bzw. die Einschaltwiderstände des ersten Transistors 2 und der zweiten Transistoren 3. Wenn wesentlich mehr als zwei zweite Transistoren realisiert sind (n << 2) wie beispielsweise mehr als 5, mehr als 10, oder mehr als 20 zweite Transistoren 3 implementiert sind, sind die Spannungsfestigkeit und der Einschaltwiderstand der Halbleiteranordnung 1 hauptsächlich definiert durch die Anordnung 30 mit den zweiten Transistoren 3. Die Gesamt-Halbleiteranordnung 1 kann wie ein herkömmlicher Leistungstransistor betrieben werden, wobei bei einem herkömmlichen Leistungstransistor ein integriertes Driftgebiet hauptsächlich den Einschaltwiderstand und die Spannungsfestigkeit definiert. Damit hat die Anordnung 30 mit den zweiten Transistoren 3 eine Funktion, die dem Driftgebiet in einem herkömmlichen Leistungstransistor entspricht. Die Anordnung 30 mit den zweiten Transistoren 3 wird daher nachfolgend als aktives Driftgebiet (Active Drift Region, ADR) oder aktive Driftzone (Activ Drift Zone, ADZ) bezeichnet. Die Gesamt-Halbleiterbauelementanordnung 1 gemäß 5 kann als ADZ-Transistor oder als ADR-Transistor oder als ADRFET, wenn das erste Halbleiterbauelement als MOSFET ausgebildet ist, bezeichnet werden.
Wenn die Halbleiterbauelementanordnung 1 in einem Aus-Zustand ist, ist die Spannung zwischen den ersten und zweiten Lastanschlüssen 12, 13 so verteilt, dass ein Teil dieser Spannung über der Laststrecke 22–23 des ersten Transistors 2 abfällt, während andere Teile dieser Spannung über den Laststrecken der zweiten Transistoren 3 abfallen. Allerdings kann es Fälle geben, in denen keine gleiche Verteilung dieser Spannung auf die zweiten Transistoren 3 vorhanden ist. Stattdessen können solche zweite Transistoren 3, die näher an dem ersten Halbleiterbauelement 2 angeordnet sind, eine höhere Spannungsbelastung haben als solche zweite Transistoren 3, die weiter beabstandet zu dem ersten Halbleiterbauelement 2 sind.
Um die Spannung gleichmäßiger auf die zweiten Transistoren 3 zu verteilen, umfasst die Halbleiteranordnung optional Spannungsbegrenzungsmittel 1000, die dazu ausgebildet sind, die Spannung über den Laststrecken der zweiten Transistoren 3 zu begrenzen oder klemmen. Optional ist ein Klemmelement 100 auch parallel zu der Laststrecke (zwischen die source- und Drainanschlüsse) des ersten Halbleiterbauelements 2 geschaltet. Diese Spannungsklemmmittel 10 ₀–10 _n können auf vielfältige Weise realisiert werden. Lediglich zu Erläuterungszwecken umfassen die Klemmmittel 10 ₀–10 _n, die in 5 dargestellt sind, Zenerdioden 10 ₀–10 _n, wobei jede Zenerdiode 10 ₀–10 _n parallel zu de Laststrecke eines der zweiten Transistoren 3 und, optional, des ersten Transistors 2 geschaltet ist.
Anstelle von Zenerdioden 10 ₀–10 _n können auch Tunneldioden, PIN-Dioden, Avalanchedioden, oder Ähnliche, ebenso verwendet werden. Gemäß einem weiteren Ausführungsbeispiel (nicht dargestellt) sind die einzelnen Klemmelemente 10 ₀–10 _n als Transistoren ausgebildet, wie beispielsweise als p-leitende MOSFETs, wenn die zweiten Transistoren 3 n-leitende MOSFETs sind. De Gateanschluss jedes dieser Klemm-MOSFETs ist an dessen Drainanschluss angeschlossen und die Laststrecke (Drain-Source-Strecke) jedes MOSFET ist parallel zu der Laststrecke eines zweiten Transistors 3 geschaltet.
Die einzelnen Klemmelemente, wie beispielsweise die in 5 dargestellten Zenerdioden 10 ₀–10 _n können in demselben Halbleiterkörper wie der erste Transistor und die zweiten Transistoren integriert sein. Allerdings könnten diese Klemmelemente auch als externe Bauelemente außerhalb des Halbleiterbkörpers realisiert sein.
6 veranschaulicht ein weiteres Ausführungsbeispiel zum Realisieren eines oder beider der Schalter 1 ₁, 1 ₂ der Halbbrücke. Der Schalter 1 gemäß 6 ist mit einem Verarmungs-MOSFET, insbesondere einem n-leitenden Verarmungs-MOSFET, als erstem Transistor 1 realisiert. Wie bei dem Ausführungsbeispiel gemäß 5 sind die zweiten Transistoren 3 gemäß 6 als Verarmungstransistoren, insbesondere als n-leitende Verarmungstransistoren ausgebildet.
Wie oben im Zusammenhang mit 5 erläutert wurde, ist das Schaltverhalten des Schalters 1 abhängig von dem Schaltverhalten des ersten Transistors 2. Damit ist bei dem Schalter 1 gemäß 6 das Schaltverhalten abhängig von dem Schaltverhalten des Verarmungs-MOSFET 2. Zu Erläuterungszwecken sei angenommen, dass der Verarmungs-MOSFET 2 ein n-leitender Verarmungs-MOSFET mit einer negativen Schwellenspannung ist. In diesem Fall ist der erste Transistor 2, und damit der Schalter, solange eingeschaltet, solange die Spannung zwischen dem Gateanschluss 11 und dem Sourceanschluss 12 des Depletion-MOSFET 2 oberhalb der negativen Schwellenspannung ist. Der Schalter 1 ist ausgeschaltet, wenn die Spannung zwischen dem Gateanschluss und dem Sourceanschluss 12 auf unterhalb der negativen Schellenspannung absinkt.
7 veranschaulicht ein weiteres Ausführungsbeispiel des Schalters 1, der verwendet werden kann, die ersten und zweiten Schalter 1 ₁, 1 ₂ zu realisieren. Bei diesem Ausführungsbeispiel ist der erste Transistor 2 als p-leitender Anreicherungs-MOSFET ausgebildet, während die zweiten Transistoren 3 als n-leitende Verarmungs-MOSFETs oder JFETs ausgebildet sind. Der erste Transistor 2 ist so verschaltet, dass dessen Sourceanschluss 22 an den Sourceanschluss 321 des 1. zweiten Transistors 3 ₁ angeschlossen ist, während der Drainanschluss 23 den ersten Lastanschluss 21 des Schalters 1 bildet. De Schalter 1 ist eingeschaltet, wenn der p-leitende MOSFET 2 eingeschaltet ist, und ist ausgeschaltet, wenn der p-leitende MOSFET 2 ausgeschaltet ist.
Der Schalter 1, der mit einem ersten Transistor 2 und mehreren zweiten Transistoren 3 ausgebildet ist, besitzt niedrige kapazitive Verluste, das die einzige Kapazität, die für Verluste sorgt, wenn de Schalter 1 zyklisch ein- und ausgeschaltet wird, eine Ausgangskapazität des ersten Transistors 2 ist. Diese Ausgangskapazität umfasst eine interne Drain-Source-Kapazität und eine interne Gate-Drain-Kapazität, wenn der erste Transistor 1 als MOSFET ausgebildet ist. Da der erste Transistor 1 mit einer niedrigen Spannungsfestigkeit ausgebildet sein kann, ist die Ausgangskapazität der Gesamt-Halbleiterbauelementanordnung 1 (des ADZFET) mit den mehreren Transistoren 2, die in Reihe geschaltet sind, gering im Vergleich zu der Ausgangskapazität eines Hochspannungstransistors, der eine de Spannungsfestigkeit des ADZFET 1 entsprechende Spannungsfestigkeit besitzt. Die niedrige Ausgangskapazität hält Schaltverluste niedrig und führt zu hohen Schaltgeschwindigkeiten, also zu schnellen Übergängen zwischen dem Ein-Zustand und dem Aus-Zustand des Schalters 1 und umgekehrt. Gate-Source-, Gate-Drain- und Drain-Source-Kapazitäten der zweiten Transistoren 3 werden ebenfalls geladen und entladen, wenn der Schalter 1 ein- und ausgeschaltet wird. Allerdings werden elektrische Ladungen, die zum Laden der Gate-Source-Kapazitäten der zweiten Transistoren 3 benötigt werden, hauptsächlich in der Anordnung 30 mit den zweiten Transistoren 3 gehalten, so dass diese Ladungen nicht in jedem Schaltprozess durch die Ansteuerschaltung 20 bereitgestellt werden müssen. Der Einschaltprozess des ADZFET 1 kann schneller sein und kann niedrigere Verluste umfassen als das Ausschalten des ADZFET 1, oder umgekehrt, abhängig von der Schwellenspannung der zweiten Transistoren. Das Verwenden von ADZFETs in einer Halbbrückenkonfiguration erlaubt, den Vorteil des schnelleren Einschaltprozesses zweimal zu nutzen, nämlich Einschalten des Low-Side-Schalters, um die Ausgangsspannung OUT auf das Bezugspotenzial (Masse) GND zu ziehen, und Einschalten des High-Side-Schalters, um den Ausgang OUT auf das Versorgungspotenzial V1 zu ziehen.
8 veranschaulicht ein Ausführungsbeispiel einer Halbbrücke und einer zugehörigen Ansteuerschaltung 20. In dem vorliegenden Ausführungsbeispiel ist der High-Side-Schalter 1 ₂ mit einem ersten Transistor 2 und mehreren zweiten Transistoren 3 ₁–3 _n ausgebildet, wie anhand der 5 bis 7 zuvor erläutert wurde. Insbesondere ist der erste Transistor 2 als n-leitender Verarmungs-MOSFET ausgebildet, während die zweiten Transistoren als n-leitende Verarmungs-MOSFETs oder n-leitende JFETs ausgebildet sind. Der Low-Side-Schalter 1 ₁ der Halbbrücke kann als herkömmlicher Halbleiterschalter ausgebildet sein, wie beispielsweise als n-leitender MOSFET, als IGBT oder als Bipolar-Sperrschichttransistor (Bipolar Junction Transistor, BJT). Es ist jedoch auch möglich, den Low-Side-Schalter 1 _i so zu realisieren, dass er einen ersten Transistor und mehrere zweite Transistoren aufweist. Gemäß einem Ausführungsbeispiel ist der Low-Side-Schalter 1 ₁ mit einem ersten Transistor und mehreren zweiten Transistoren ausgebildet, wobei der erste Transistor in dem Low-Side-Schalter 1 ₁ als n-leitender Anreicherungs-MOSFET ausgebildet ist, wie in 5 dargestellt ist.
Die Ansteuerschaltung 20 erhält ein Eingangssignal Sin und ist dazu ausgebildet, den High-Side-Schalter 1 ₂ und den Low-Side-Schalter 1 ₁ abhängig von dem Eingangssignal Sin so anzusteuern, dass nur einer von dem High-Side-Schalter 1 ₂ und dem Low-Side-Schalter 1 ₁ zum selben Zeitpunkt eingeschaltet ist. Zu Erläuterungszwecken sei angenommen, dass das Eingangssignal Sin einen von zwei unterschiedlichen Signalpegeln annimmt, nämlich von einem ersten Signalpegel und einem zweiten Signalpegel. Zu Erläuterungszwecken sei weiterhin angenommen, dass die Ansteuerschaltung 20 dazu ausgebildet ist, den Low-Side-Schalter 1 ₁ einzuschalten und den High-Side-Schalter 1 ₂ auszuschalten, wenn das Eingangssignal Sin den ersten Signalpegel aufweist, und den High-Side-Schalter 1 ₂ einzuschalten und den Low-Side-Schalter 1 ₁ auszuschalten, wenn das Eingangssignal Sin den zweiten Signalpegel aufweist. Das Funktionsprinzip der Ansteuerschaltung 20 ist nachfolgend anhand von 10 erläutert. 10 veranschaulicht Zeitdiagramme des Eingangssignals Sin und anderer Signale, die in der Ansteuerschaltung 20 vorkommen. In 10 repräsentiert ein hoher Signalpegel des Eingangssignals Sin den ersten Signalpegel, während ein niedriger Signalpegel den zweiten Signalpegel repräsentiert.
Bezugnehmend auf 8 umfasst die Ansteuerschaltung 20 eine Steuerschaltung 203, die das Eingangssignal Sin erhält und die dazu ausgebildet ist, das erste Ansteuersignal S1₁ des Low-Side-Schalters 1 ₁ abhängig von dem Eingangssignal Sin zu erzeugen. Zu Erläuterungszwecken sei angenommen, dass das erste Ansteuersignal S1₁ einen von zwei unterschiedlichen Signalpegeln annehmen kann, nämlich einen Ein-Pegel, der den Low-Side-Schalter 1 ₁ einschaltet, und einen Aus-Pegel, der den Low-Side-Schalter 1 ₁ ausschaltet. Zu Erläuterungszwecken sei außerdem angenommen, dass der Ein-Pegel des ersten Ansteuersignals S1₁ ein hoher Signalpegel ist, während der Aus-Pegel ein niedriger Signalpegel ist.
Bezugnehmend auf 9 ist die Steuerschaltung 203 dazu ausgebildet, einen Ein-Pegel des ersten Ansteuersignals S1₁ nach einer Verzögerungszeit Td1 zu erzeugen, nachdem das Eingangsignal Sin den ersten Signalpegel angenommen hat. Bezugnehmend auf die vorangehende Erläuterung wird der High-Side-Schalter 1 ₂ ausgeschaltet, wenn das Eingangssignal Sin den ersten Signalpegel annimmt, und nach der Verzögerungszeit Td1 wird der Low-Side-Schalter 1 ₁ eingeschaltet. Während der Verzögerungszeit Td1 ist der High-Side-Schalter 1 ₂ ausgeschaltet, bevor der Low-Side-Schalter 1 ₁ einschaltet, um zu verhindern, dass der High-Side-Schalter 1 ₂ und der Low-Side-Schalter 11 zum selben Zeitpunkt eingeschaltet sind. Bezugnehmend auf 9 ist die Steuerschaltung 203 weiterhin dazu ausgebildet, einen Aus-Pegel des ersten Ansteuersignals S1 zu erzeugen, wenn das Eingangssignal Sin den zweiten Signalpegel annimmt.
Bezugnehmend auf 8 umfasst die Ansteuerschaltung 20 außerdem ein Schaltelement 204, das zwischen die Gate- und Sourceanschlüsse 21, 22 des ersten Transistors 2 geschaltet ist. Damit ist das Schaltelement 204 parallel zu einer internen Gate-Source-Kapazität C_GS des ersten Transistors 2 geschaltet. Es ist allgemein bekannt, dass bei einem MOSFET, wie beispielsweise dem Verarmungs-MOSFET 2 gemäß 8, ein Ladezustand der Gate-Source-Kapazität den Schaltzustand (Ein oder Aus) des MOSFET definiert. Der n-leitende Verarmungs-MOSFET gemäß 2 ist im Ein-Zustand, wenn die Gate-Source-Spannung, welche die Spannung zwischen dem Gateanschluss 21 und dem Sourceanschluss 22 ist, Null ist, d. h., wenn die Gate-Source-Kapazität C_GS entladen ist. Wenn das Schaltelement 204 eingeschaltet ist, entläd es die Gate-Source-Kapazität C_Gs, so dass der erste Transistor 2, und damit der High-Side-Schalter 1 ₂ eingeschaltet ist. Das Schaltelement 204 erhält ein Ansteuersignal S204 von der Steuerschaltung 203. Das Schaltelement 204 wird eingeschaltet, wenn das Ansteuersignal S204 einen Ein-Pegel aufweist, und wird ausgeschaltet, wenn das Ansteuersignal S204 einen Aus-Pegel aufweist. Lediglich zu Erläuterungszwecken sei angenommen, dass der Ein-Pegel des Ansteuersignals S204 ein hoher Signalpegel ist, während der Aus-Pegel ein niedriger Signalpegel ist.
Bezugnehmend auf 8 umfasst die Ansteuerschaltung 20 außerdem ein weiteres Schaltelement 202, das zwischen den Steueranschluss 11 ₁ des High-Side-Schalters 1 ₂ (den Gateanschluss 21 des Transistors 2) und den Anschluss für das Bezugspotenzial GND geschaltet ist. Optional ist ein Widerstand 205 in Reihe zu dem Schaltelement 202 geschaltet. Das weitere Schaltelement 202 erhält ein Ansteuersignal S202 von der Steuerschaltung 203. Dieses Ansteuersignal S202 kann eine von zwei Signalpegeln annehmen, nämlich einen Ein-Pegel, der das weitere Schaltelement 202 einschaltet, und einen Aus-Pegel, der das weitere Schaltelement 202 ausschaltet.
Das Schaltelement 204 und das weitere Schaltelement 202 können jeweils als bidirektional sperrender Schalter ausgebildet sein. Ein bidirektional sperrender Schalter ist ein Schalter, der, wenn er ausgeschaltet ist, dazu ausgebildet ist, Spannungen mit einer ersten Polarität und Spannungen mit einer zu der ersten Polarität entgegengesetzten zweiten Polarität zu sperren. Ein Ausführungsbeispiel eines bidirektional sperrenden Schalters, der dazu geeignet ist, in dem Schaltelement 204 oder dem weiteren Schaltelement 202 verwendet zu werden, ist in 9 dargestellt. Der Schalter umfasst eine Reihenschaltung mit einem ersten Transistor N1 und einem zweiten Transistor P1 entgegen gesetzter Leitungstypen, deren Laststrecken in Reihe geschaltet sind. Bei dem Ausführungsbeispiel gemäß 9 ist der erste Transistor N1 als n-leitender Verarmungs-MOSFET ausgebildet, während der zweite Transistor als p-leitender Verarmungs-MOSFET ausgebildet ist. Jeder der MOSFETs umfasst eine integrierte Diode (Bodydiode). Aufgrund dieser Bodydioden ist jeder der MOSFETs N1, P1 in der Lage nur Spannungen einer Polarität zu sperren, nämlich solche Spannungen, die die entsprechende Bodydiode rückwärts polen, während die MOSFETs leiten, wenn Spannungen angelegt werden, die die entsprechende Bodydiode vorwärts polen.
Bezugnehmend auf 9 sind die zwei MOSFETs N1, P1 so verschaltet, dass die Bodydioden antiseriell verschaltet sind, so dass Spannungen bei der Polarität gesperrt werden können und so dass der Schalter 202, 204 nur abhängig von dem Ansteuersignal S202/S204 leitet. Dies kann erreicht werden durch Anschließen des Sourceanschlusses des n-leitenden MOSFET an den Drainanschluss des p-leitenden MOSFET P1. Die Steueranschlüsse (Gateanschlüsse) der zwei Transistoren N1, P1 sind miteinander verbunden, um beide dasselbe Ansteuersignal S202/S204 zu erhalten.
Das weitere Schaltelement 202 besitzt eine Spannungsfestigkeit, die hoch genug ist, um die Spannung zwischen dem ersten Versorgungspotenzial V1 und dem Bezugspotenzial GND, die nachfolgend als Versorgungsspannung bezeichnet wird, zu sperren. Allerdings muss das weitere Schaltelement 202 keinen hohen Strom tragen. Die Spannung zwischen dem ersten Versorgungspotenzial V1 und dem Versorgungspotenzial GND ist beispielsweise 400 V, 600 V, 800 V, 1200 V oder höher.
Bezugnehmend auf 8 besitzt die Reihenschaltung mit dem ersten Transistor 2 und den mehreren zweiten Transistoren 3 ₁–3 _n in dem High-Side-Schalter 12 einen Abgriff T, an dem das elektrische Potenzial an einem Schaltungsknoten dieser Reihenschaltung abgegriffen werden kann. Bei dem Ausführungsbeispiel gemäß 8 ist der Abgriff an einen Schaltungsknoten zwischen dem ersten Transistor 2 und dem 1. zweiten Transistor 3 ₁ angeschlossen. Dies ist jedoch nur ein Beispiel. Alternativ ist der Abgriff T an einen Schaltungsknoten angeschlossen, der weiter entfernt von dem ersten Transistor 2 ist. Ein Spannungsbegrenzungselement 201 ist zwischen den Abgriff T und den GAteanschluss 21 des ersten Transistors 2 geschaltet. Dieses Spannungsbegrenzungselement 201 kann als Zenerdiode oder als Reihenschaltung mit Zenerdioden realisiert sein und begrenzt eine Spannungsdifferenz zwischen dem Abgriff T und dem Gateanschluss des ersten Transistors 2 auf eine vorgegebene Spannung, die durch die Durchbruchsspannung des Spannungsbegrenzungselements 2 definiert ist.
Das Funktionsprinzip der Ansteuerschaltung 20 gemäß 8 ist nachfolgend unter Bezugnahme auf 10 erläutert. 10 zeigt Zeitdiagramme des Eingangssignals Sin, des ersten Ansteuersignals S1₁ und der Ansteuersignale S202, S204 des Schaltelements 202 und des weiteren Schaltelements 204. Die Zeitdiaramme gemäß 10 beginnen an einem Zeitpunkt, an dem das erste Ansteuersignal S1₁ einen Aus-Pegel (niedriger Pegel) aufweist, der den Low-Side-Schalter 1 ₁ ausschaltet, und das Ansteuersignal S204 des Schaltelements 204 einen Ein-Pegel (hoher Pegel) aufweist, der das Schaltelement 204 einschaltet, so dass der High-Side-Schalter 1 ₂ eingeschaltet ist. In diesem Fall ist eine Spannung V1₂ über dem High-Side-Schalter 12 im Vergleich zu der Versorgungsspannung (der Spannung zwischen dem ersten Versorgungspotenzial V1 und dem Bezugspotenzial GND) sehr gering und ist nur definiert durch den Einschaltwiderstand des High-Side-Schalters 1 ₂ und einen Strom durch den High-side-Schalter 1 ₂. Damit entspricht das elektrische Potenzial an dem Ausgangsanschluss OUT annähernd dem ersten Versorgungspotenzial V1, so dass eine Spannung V1₁ über dem Low-Side-Schalter 1 ₁ annähernd der Versorgungsspannung entspricht. Das elektrische Potenzial an dem Abgriff T entspricht annähernd dem ersten Versorgungspotenzial V1.
Wenn das Eingangssignal Sin auf den ersten Signalpegel wechselt (was anzeigt, dass der Low-Side-Schalter 1 ₁ eingeschaltet werden soll und der High-Side-Schalter 1 ₂ ausgeschaltet werden soll), wird das Schaltelement 204 ausgeschaltet und das weitere Schaltelement 202 wird eingeschaltet. Wenn das weitere Schaltelement 204 ausschaltet, nimmt das elektrische Potenzial an dem Gateanschluss 21 des ersten Transistors 2 bis auf unterhalb des elektrischen Potenzials an dem Ausgang OUT bzw. dem Sourceanschluss 22 ab. Dadurch wird die Gate-Source-Kapazität C_GS geladen, so dass die Gate-Source-Spannung des ersten Transistors 2 negativ wird, um dadurch den ersten Transistor 2 auszuschalten. Der Betrag der Gate-Source-Spannung des ersten Transistors 2 ist begrenzt durch das Spannungsbegrenzungselement 201, um hohe Gate-Source-Spannungen zu verhindern. Gemäß einem Ausführungsbeispiel ist der Betrag der Gate-Source-Spannung durch das Spannungsbegrenzungselement 201 auf Spannungen zwischen 3 V und 50 V, abhängig von der Durchbruchsspannung des Spannungsbegrenzungselements 201 begrenzt.
Der Betrag der Gate-Source-Spannung wird durch das Spannungsbegrenzungselement 201 wie folgt b begrenzt. Solange der Low-Side-Schalter 1 ₁ ausgeschaltet ist, entspricht das elektrische Potenzial an dem abgriff annähernd dem elektrischen Potenzial an dem Ausgang OUT und entspricht annähernd dem Versorgungspotenzial V1. Das elektrische Potenzial an dem Ausgang OUT entspricht dem Sourcepotenzial des ersten Transistors. Wenn das weitere Schaltelement 202 einschaltet, nimmt das elektrische Potenzial an dem Gateanschluss 21 des ersten Transistors 2 ab, bis das elektrische Potenzial an dem Gateanschluss 21 dem elektrischen Potenzial an dem Abgriff T abzüglich der Durchbruchsspannung des Spannungsbegrenzungselements 201 entspricht. Damit entspricht die (negative) Gate-Source-Spannung über der Gate-Source-Kapazität C_GS der Spannung über dem Spannungsbegrenzungselement 201.
Bezugnehmend auf 10 wird das Schaltelement 202 ausgeschaltet (nachdem die Gate-Source-Kapazität geladen wurde) bevor der Low-Side-Schalter 1 einschaltet. Wenn der Low-Side-Schalter 1 ₁ einschaltet, nimmt das elektrische Potenzial an dem Ausgang OUT ab und entspricht annähernd dem Bezugspotenzial GND. Der High-side-Schalter 1 ₂ wird im Aus-Zustand gehalten, bis das Schaltelement 204 wieder eingeschaltet wird, um die Gate-Source-Kapazität C_GS zu entladen, nachdem das Eingangssignal Sin auf den zweiten Signalpegel wechselt. Das Schaltelement 204 kann eingeschaltet gehalten werden solange der erste Transistor 2 eingeschaltet sein soll. Es ist jedoch auch möglich, das Schaltelement 204 nur für eine kurze Zeitdauer (in 10 in gepunkteten Linien dargestellt) einzuschalten, um die Gate-Source-Kapazität C_GS zu entladen und en ersten Transistor 2 einzuschalten. Die Gate-Source-Kapazität C_GS wird entladen bleiben, bis das weitere Schaltelement 202 die Gate-Source-Kapazität CGS wieder lädt, um den Transistor 2 auszuschalten.
Wenn der High-Side-Schalter ausgeschaltet ist, nimmt das elektrische Potenzial an dem Abgriff T zu. Bei dem Ausführungsbeispiel gemäß 8 entspricht der Abgriff dem Drainanschluss 23 des ersten Transistors, so dass eine Spannung zwischen dem Abgriff T und dem Sourceanschluss des ersten Transistors der Drainspannung V2 des ersten Transistors entspricht. Um den High-side-Schalter 1 ₂ um Aus-Zustand zu halten, sollte die Gate-Source-Kapazität nicht so entladen werden, dass die (negative) Gate-Source-Spannung V_GS2 bis auf oberhalb der Abschnürspannung des ersten Transistors ansteigt. Die Gate-Source-Kapazität CGS würde entladen, wenn die Spannung V201 über dem Spannungsbegrenzungselement 201 bis auf die Spannungsgrenze ansteigen würde. Dadurch kann durch geeignetes Einstellen der Spannungsgrenze des Spannungsbegrenzungselements 201 ein entladen der Gate-Source-Kapazität verhindert werden. Dies ist nachfolgend erläutert: Bezugnehmend auf 8 gilt: V_DS2 = V₂₀₁ + V_GS2 =< V₂₀₁ = V_DS2 – VGS2 (1).
Um also die Gate-Source-Spannung VGS2 unterhalb der negativen Abschnürspannung zu halten, sollte die Spannungsgrenze des Spannungsbegrenzungselements 201 wenigstens gleich der Drain-Source-Spannung VDS2 plus dem Betrag der Abschnürspannung sein. Bezugnehmend auf 8 kann die Drain-Source-Spannung VDS2 durch das weitere Spannungsbegrenzungselement 100, das parallel zu der Drain-Source-Strecke des ersten Transistors 2 geschaltet ist, begrenzt werden. Die Durchbruchspannung des weiteren Spannungsbegrenzungselements 10 ₀ sei beispielsweise 10 V und die Abschnürspannung beispielsweise –10 V. In diesem Fall sollte die Spannungsgrenze des Spannungsbegrenzungselements wenigstens 20 V (= 10 V – (–10 V)) sein.
Das erste Halbleiterbauelement (erster Transistor) 2 und die zweiten Halbleiterbauelemente (zweite Transistoren) 3 eines Schalters 1, die durch Schaltsymbole in den oben erläuterten Figuren repräsentiert sind, können auf vielfältige Weise realisiert sein. Einige veranschaulichen Ausführungsbeispiele zum Realisieren des ersten Transistors 2 und der zweiten Transistoren 3 sind nachfolgend erläutert.
11A zeigt eine perspektivische Ansicht eines zweiten Transistors 3. 11B zeigt eine vertikale Querschnittsansicht und 11C zeigt eine horizontale Querschnittsansicht dieses zweiten Transistors 3. Die 11A, 11B, 11C zeigen nur den Abschnitt des Halbleiterkörpers 100, in dem der zweite Transistor 3 implementiert ist. Aktive Gebiete des ersten Halbleiterbauelements 2 und aktive Gebiete von benachbarten zweiten Transistoren sind nicht dargestellt. Der zweite Transistor 3 gemäß der 11A bis 11C ist als MOSFET, insbesondere als FINFET, ausgebildet und umfasst ein Sourcegebiet 53, ein Draingebiet 54 und ein Bodygebiet 55, die jeweils in einem finnenartigen Halbleiterabschnitt 52 angeordnet sind, der nachfolgend auch als „Halbleiterfinne” bezeichnet wird. Die Halbleiterfinne ist auf einem Substrat 51 angeordnet. In einer ersten horizontalen Richtung reichen die Source- und Draingebiete 53, 54 von einer ersten Seitenwand 52 ₂ zu einer zweiten Seitenwand 52 ₃ der Halbleiterfinne 52. In einer zu der ersten Richtung senkrechten zweiten Richtung sind die Source- und Draingebiete 53, 54 beabstandet zueinander angeordnet und sind durch das Bodygebiet 55 getrennt. Die Gateelektrode 56 (in 11A in gestrichelten Linien dargestellt) ist durch ein Gatedielektrikum 57 dielektrisch von der Halbleiterfinne 52 isoliert und ist an den Seitenwänden 52 ₂, 52 ₃ und an einer oberen Oberfläche 52 ₁ der Halbleiterfinne 52 benachbart zu dem Bodygebiet 55.
Die 12A bis 12C veranschaulichen ein weiteres Ausführungsbeispiel eines zweiten Transistors 3, der als FINFET ausgebildet ist. 12A zeigt eine perspektivische Ansicht, 12B zeigt eine vertikale Querschnittsansicht in einer vertikalen Schnittebene E-E und 12C zeigt eine horizontale Querschnittsansicht in einer horizontalen Schnittsebene D-D. Die vertikale Schnittebene E-E verläuft senkrecht zu der oberen Oberfläche 52 ₁ der Halbleiterfinne 52 und in einer Längsrichtung der Halbleiterfinne 52. Die horizontale Schnittebene D-D verläuft parallel zu der oberen Oberfläche 52 ₁ der Halbleiterfinne. Die „Längsrichtung” der Halbleiterfinne 52 entspricht der zweiten horizontalen Richtung und ist die Richtung, in der das Source- und Draingebiet 53, 54 zueinander beabstandet sind.
Der Transistor 3 gemäß der 12A bis 12C ist als U-shape-surroundgate-FINFET ausgebildet. Bei diesem Transistor erstrecken sich das Sourcegebiet 53 und das Draingebiet 54 von der ersten Seitenwand 522 zu der zweiten Seitenwand 52 ₃ der Halbleiterfinne 52 in der ersten horizontalen Richtung und sind in der zweiten horizontalen Richtung (der Längsrichtung der Halbleiterfinne 52), die senkrecht zu der ersten horizontalen Richtung ist, beabstandet zueinander. Bezug nehmend auf die 12A und 12B sind das Sourcegebiet 53 und das Draingebiet 54 durch einen Graben getrennt, der sich von der ersten Oberfläche 52₁ der Halbleiterfinne in das Bodygebiet 55 erstreckt und der sich von Seitenwand 52 ₂ zu Seitenwand 52 ₃ in der ersten horizontalen Richtung erstreckt. Das Bodygebiet 55 ist unterhalb des Sourcegebiets 53, des Draingebiets 54 und des Grabens in der Halbleiterfinne 52 angeordnet. Die Gateelektrode 56 ist benachbart zu dem Bodygebiet 55 in dem Graben und entlang der Seitenwände 52 ₂, 52 ₃ der Halbleiterfinne 52 und ist durch das Gatedielektrikum dielektrisch von dem Bodygebiet 55 und den Source- und Draingebieten 53, 54 getrennt. In einem oberen Bereich des Grabens, welcher ein Bereich ist, in dem die Gateelektrode 56 nicht benachbart zu dem Bodygebiet 55 angeordnet ist, kann die Gateelektrode 56 mit einem isolierenden oder dielektrischen Material 58 bedeckt sein.
Die zweiten Transistoren gemäß der 11A bis 11C und der 12A bis 12C sind beispielsweise als Verarmungstransistoren ausgebildet, wie beispielsweise als n-leitende oder p-leitende Verarmungstransistoren. In diesem Fall besitzen die Source- und Draingebiete 53, 54 und das Bodygebiet 55 denselben Dotierungstyp. Das Bodygebiet 55 besitzt üblicherweise eine niedrigere Dotierungskonzentration als die Source- und Draingebiete 53, 54. Die Dotierungskonzentration des Bodygebiets 55 ist beispielsweise etwa E18 cm^–3. Um in der Lage zu sein, einen leitenden Kanal in dem Bodygebiet 55 zwischen dem Sourcegebiet 53 und dem Draingebiet 54 vollständig zu unterbrechen, erstreckt sich die Gateelektrode 56 entlang der Seitenwände 52 ₂, 52 ₃ der Halbleiterfinne 52 vollständig entlang der Halbleiterfinne 52 in der zweiten horizontalen Richtung (der Längsrichtung). In der vertikalen Richtung erstreckt sich die Gateelektrode 56 entlang der Seitenwände 52 ₂, 52 ₃ von den Source- und Draingebieten 53, 54 wenigstens bis unterhalb des Grabens. Gemäß einem weiteren Ausführungsbeispiel besitzen die Bodygebiete 44 einen zu dem Dotierungstyp der Source- und Draingebiete 53, 54 komplementären Leitungstyp und umfassen ein Kanalgebiet desselben Dotierungstyps wie die Drain- und Sourcegebiete 53, 54 entlang des Gatedielektrikums. Bei diesem Ausführungsbeispiel muss nicht das gesamte Kanalgebiet entlang des Gatedielektrikums ausgeräumt werden, um den jeweiligen zweiten Transistor 3 auszuschalten.
Bezug nehmend auf die 11A und 12A ist das Sourcegebiet 53 an den ersten Lastanschluss (Sourceanschluss) 32 angeschlossen, das Draingebiet 54 ist an den zweiten Lastanschluss (Drainanschluss) 33 angeschlossen und die Gateelektrode 56 ist an den Steueranschluss (Gateanschluss) 31 angeschlossen. Diese Anschlüsse sind in den 11A und 12A nur schematisch dargestellt.
Eine Dicke der Halbleiterfinne 52, welche die Dimension der Halbleiterfinne in der ersten horizontalen Richtung ist, und die Dotierungskonzentration des Bodygebiets 55 sind so eingestellt, dass ein durch die Gateelektrode 56 gesteuertes Verarmungsgebiet sich von Seitenwand 52 ₂ zu Seitenwand 52 ₃ erstrecken kann, um einen leitenden Kanal zwischen dem Source- und Draingebiet 53, 54 vollständig zu unterbrechen und um den zweiten Transistor 3 auszuschalten. Bei einem n-leitenden Verarmungs-MOSFET erstreckt sich ein Verarmungsgebiet in dem Bodygebiet 55, wenn eine negative Steuer-(Ansteuer-)Spannung zwischen die Gateelektrode 56 und das Sourcegebiet 53 bzw. zwischen dem Gateanschluss 31 und dem Sourceanschluss 32 angelegt wird. Bezug nehmend auf die unter Bezugnahme auf 1 gemachte Erläuterung ist diese Ansteuerspannung abhängig von der Lastspannung des ersten Halbleiterbauelements 2 oder ist abhängig von der Lastspannung eines anderen der zweiten Transistoren 3. Wie weit sich das Verarmungsgebiet senkrecht zu den Seitenwänden 52 ₂, 52 ₃ erstreckt, ist ebenfalls abhängig von dem Betrag, der zwischen dem Gateanschluss 31 und dem Sourceanschluss 32 angelegten Steuerspannung. Damit sind die Dicke der Halbleiterfinne 52 und die Dotierungskonzentration des Bodygebiets 55 ebenfalls abhängig von dem Betrag der Steuerspannung, die im Betrieb der Halbleiterbauelementanordnung auftreten kann, dimensioniert.
Das Realisieren der in den 11A bis 11C und 12A bis 12C dargestellten FINFETs als U-shape-surround-gate-FINFET, bei dem der Kanal (das Bodygebiet) 55 eine U-Form besitzt und bei dem die Gateelektrode 56 ebenfalls an Seitenwänden 52 ₂, 52 ₃ und einer oberen Oberfläche 52 ₁ der Halbleiterfinne 130 angeordnet ist, ist nur ein Beispiel. Diese FINFETs könnten auch so modifiziert werden (nicht dargestellt), dass die Gateelektrode 56 mit zwei Gateelektrodenabschnitten ausgebildet ist, die an den Seitenwänden 52 ₂, 52 ₃, jedoch nicht auf der oberen Oberfläche 52 ₁ der Halbleiterfinne 52 angeordnet sind. Ein FINFET dieses Typs kann als Doppel-Gate-FINFET bezeichnet werden. Jeder der zuvor und nachfolgend erläuterten FINFETs kann als U-shape-surround-gate-FINFET oder als Doppel-Gate-FINFET ausgebildet sein. Es ist sogar möglich, die einzelnen zweiten Transistoren 3 als unterschiedliche Arten von MOSFETs oder FINFETs in einer integrierten Schaltung zu realisieren.
Gemäß einem Ausführungsbeispiel umfasst das Bodygebiet einen Kontakt (in den 11A–11C und 12A–12C nicht dargestellt) zum elektrischen Kontaktieren des Bodygebiets 55. Über diesen Kontakt kann das Bodygebiet 55 eines zweiten Transistors an das Sourcegebiet bzw. den Sourceanschluss des zweiten Transistors gekoppelt werden. Der Bodykontakt ist insbesondere in solchen Fällen sinnvoll, in denen das Bodygebiet komplementär zu den Source- und Draingebieten 53, 54 dotiert ist (und einen ausräumbaren Kanal desselben Dotierungstyps wie die Source- und Draingebiete entlang des Gatedielektrikums aufweist). Der Bodykontakt hilft, Minoritätsladungsträger aus dem Bodygebiet zu entfernen. Bei einem n-leitenden Verarmungstransistor mit einem p-dotierten Bodygebiet sind diese Minoritätsladungsträger Löcher.
Jeder der zweiten Transistoren 3 und das erste Halbleiterbauelement 2 kann als FINFET ausgebildet sein. Diese einzelnen FINFETs können in unterschiedlicher Weise realisiert sein, um die Halbleiteranordnung 1 zu bilden.
13 veranschaulicht eine vertikale Querschnittsansicht einer Halbleiterfinne 52, in der aktive Gebiete (Source-, Drain- und Bodygebiete) eines ersten Halbleiterbauelements 2 und von n zweiten Transistoren angeordnet sind. Bei diesem Ausführungsbeispiel sind das erste Halbleiterbauelement 2 und die zweiten Transistoren als U-shape-surround-gate-FINFET oder als Doppel-Gate-FINFET ausgebildet. In 13 werden gleiche Bezugszeichen dazu verwendet, gleiche Merkmale wie in den 11A bis 11C und 12A bis 12C zu bezeichnen. In 13 besitzen die Bezugszeichen gleicher Merkmale der unterschiedlichen zweiten Transistoren 3 ₁–3 _n unterschiedliche Indizes (1, 2, 3, n).
Bezug nehmend auf 13 sind die aktiven Gebiete benachbarter zweiter Transistoren durch Dielektrikumsschichten 59 voneinander isoliert, die sich in einer vertikalen Richtung der Halbleiterfinne 52 erstrecken. Diese Dielektrikumsschichten 59 können sich nach unten bis zu dem oder nach unten bis in das Substrat 51 erstrecken. Außerdem erstrecken sich die Dielektrikumsschichten 59 von Seitenwand zu Seitenwand der Halbleiterfinne 52. Allerdings ist dies in 13 außerhalb der Darstellung. Die aktiven Gebiete des ersten Halbleiterbauelements 2 sind von aktiven Gebieten des 1. zweiten Transistors 3 ₁ durch eine weitere Dielektrikumsschicht 66 dielektrisch isoliert, die sich ebenfalls in einer vertikalen Richtung der Halbleiterfinne 52 erstreckt. In dem ersten Halbleiterbauelement 2 sind ein Sourcegebiet 61 und ein Draingebiet 62 durch ein Bodygebiet 63 getrennt. Die Gateelektrode 64, die in dem Graben angeordnet ist (und deren Position an den Seitenwänden der Halbleiterfinne durch gepunktete Linien dargestellt ist), erstreckt sich von dem Sourcegebiet 61 entlang des Bodygebiets 63 zu dem Draingebiet 62. Das Sourcegebiet 61 ist an den ersten Lastanschluss 22 angeschlossen, der den ersten Lastanschluss 12 der Halbleiteranordnung 1 bildet, und das Draingebiet 62 ist an den zweiten Lastanschluss 23 angeschlossen und die Gateelektrode 64 ist an den Steueranschluss 21 angeschlossen, der den Steueranschluss 11 der Halbleiteranordnung 1 bildet. Das Bodygebiet 63 ist ebenfalls an den ersten Lastanschluss 22 angeschlossen.
Das erste Halbleiterbauelement 2 ist beispielsweise als Anreicherungs-MOSFET ausgebildet. In diesem Fall ist das Bodygebiet 63 komplementär zu den Source- und Draingebieten 61, 62 dotiert. Bei einem n-leitenden MOSFET sind die Source- und Draingebiete 61, 62 n-dotiert, während das Bodygebiet 63 p-dotiert ist, und in einem p-leitenden MOSFET sind die Source- und die Draingebiete 61, 62 p-dotiert, während das Bodygebiet 63 n-dotiert ist.
Gemäß einem Ausführungsbeispiel ist das Substrat 51 komplementär zu den aktiven Gebieten der zweiten Transistoren 3 und zu den Source- und Draingebieten 61, 62 des ersten Halbleiterbauelements 2 dotiert. In diesem Fall ist eine Sperrschichtisolation zwischen den einzelnen zweiten Transistoren vorhanden. Gemäß einem weiteren Ausführungsbeispiel (in gestrichelten Linien dargestellt) ist das Substrat ein SOI-Substrat und umfasst ein Halbleitersubstrat 51 ₁ und eine Isolationsschicht 51 ₂ auf dem Halbleitersubstrat 51. Die Halbleiterfinne 52 ist auf der Isolationsschicht angeordnet. Bei diesem Ausführungsbeispiel ist eine Dielektrikumsschicht zwischen den einzelnen zweiten Transistoren 3 in dem Substrat 51 vorhanden.
Gemäß noch einem weiteren Ausführungsbeispiel, das in 14 dargestellt ist, besitzt das Substrat 51 denselben Dotierungstyp wie die aktiven Gebiete der zweiten Transistoren 3 und wie die Source- und Draingebiete 61, 62 des ersten Halbleiterbauelements. Bei diesem Ausführungsbeispiel erstreckt sich die Gateelektrode 64 des ersten Halbleiterbauelements bis an das Substrat, so dass ein leitender Pfad in dem Bodygebiet zwischen dem Sourcegebiet 61 und dem Substrat 51 vorhanden ist, wenn das erste Halbleiterbauelement 2 im Ein-Zustand ist. Außerdem ist das Substrat an den zweiten Lastanschluss 13 der Halbleiteranordnung über ein Kontaktgebiet 67 desselben Dotierungstyps wie das Substrat 51 angeschlossen. Das Kontaktgebiet 67 ist höher dotiert als das Substrat 51 und erstreckt sich von der ersten Oberfläche 52 ₁ der Halbleiterfinne 52 bis an das Substrat. Das Kontaktgebiet 67 kann an das Draingebiet 54 _n des n-ten zweiten Transistors 3 angrenzen. Das Kontaktgebiet 67 ist optional. Eine Verbindung zwischen dem zweiten Lastanschluss 13 und dem Substrat 51 könnte ebenso durch die Drain- und Bodygebiete 54 _n, 55 _n des zweiten Transistors 3 _n zur Verfügung gestellt werden.
Bei der Halbleiteranordnung gemäß 14 bildet das Substrat 51 einen Strompfad, der parallel ist zu dem Strompfad durch die zweiten Transistoren 3 oder der parallel ist zu der ADZ. Das Substrat 51 ist ähnlich dem Driftgebiet in einem herkömmlichen Leistungstransistor. Bei diesem Ausführungsbeispiel sind die Bodygebiete 55 der einzelnen zweiten Transistoren 3 an das Driftgebiet 51 gekoppelt.
Gemäß einem weiteren Ausführungsbeispiel (in 14 in gestrichelten Linien dargestellt) umfasst das Substrat 51 eine Halbleiterschicht 51 ₃, die komplementär zu verbleibenden Abschnitten des Substrats 51 und den Bodygebieten 55 der zweiten Transistoren 3 dotiert ist. Diese Schicht 51 ₃ ist zwischen den Bodygebieten 55 der zweiten Transistoren 3 und solchen Abschnitten des Substrats, die als Driftgebiet wirken, angeordnet und bildet eine Sperrschichtisolation zwischen den einzelnen zweiten Transistoren 3 in dem Substrat 51.
Das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 (nachfolgend als Bauelemente bezeichnet) können jeweils mehrere identische Zellen (Transistorzellen) aufweisen, die parallel geschaltet sind. Jede dieser Zellen kann wie das erste Halbleiterbauelement 2 bzw. wie die zweiten Transistoren 3, die in den 10 und 11 dargestellt sind, realisiert sein. Das Vorsehen von mehreren Zellen, die in einem Bauelement parallel geschaltet sind, kann helfen, die Stromtragfähigkeit zu erhöhen und den Einschaltwiderstand des einzelnen Bauelements zu reduzieren.
15 veranschaulicht eine Draufsicht auf eine Halbleiteranordnung gemäß einem ersten Ausführungsbeispiel, die ein erstes Halbleiterbauelement 2 und mehrere zweite Transistoren 3 aufweist, wobei jedes dieser Bauelemente mehrere (von denen drei dargestellt sind) parallel geschaltete Zellen aufweist. Die einzelnen Zellen eines Bauelements sind in unterschiedlichen Halbleiterfinnen 52 _I, 52 _II, 52 _III ausgebildet. Jeder dieser Zellen weist ein Sourcegebiet 61, 53, das in 15 zusätzlich mit „S” bezeichnet ist, und ein Draingebiet 62, 54, das in 15 zusätzlich mit „D” bezeichnet ist, auf. Die Zellen eines Bauelements sind parallel geschaltet, indem die Sourcegebiete des einen Bauelements miteinander verbunden sind und indem die Draingebiete des einen Bauelements miteinander verbunden sind. Diese Verbindungen, ebenso wie Verbindungen zwischen den Lastanschlüssen der einzelnen Bauelemente, sind in 15 in fetten Linien dargestellt. Verbindungen zwischen den Steueranschlüssen (Gateanschlüssen) und den Lastanschlüssen der unterschiedlichen Bauelemente sind in 15 nicht dargestellt. Die Verbindungen zwischen den Zellen und den unterschiedlichen Bauelementen können unter Verwendung herkömmlicher Verdrahtungsanordnungen, die oberhalb des Halbleiterkörpers angeordnet sind und die die einzelnen aktiven Gebiete (Source- und Draingebiete) über Vias kontaktieren, realisiert werden. Solche Verdrahtungsanordnungen sind allgemein bekannt, so dass diesbezüglich keine weiteren Erläuterungen notwendig sind. Die einzelnen Zellen eines Bauelements 2, 3 ₁, 3 ₂, 3 ₃, 3 _n besitzen eine gemeinsame Gateelektrode 64, 56 ₁, 56 ₂, 56 ₃, 56 _n, die in den U-förmigen Gräben der einzelnen Halbleiterfinnen und in Gräben zwischen den einzelnen Finnen angeordnet sind. Diese „Gräben zwischen den Finnen” sind longitudinale Gräben entlang der Finnen. Alle Gates 64, 56 ₁, 56 ₂, 56 ₃, 56 sind durch ein Dielektrikum 66 und 59 dielektrisch voneinander isoliert.
16 veranschaulicht ein weiteres Ausführungsbeispiel zum Realisieren eines zweiten Transistors 3 mit mehreren Transistorzellen. Bei diesem Ausführungsbeispiel sind mehrere Transistorzellen des zweiten Transistors 3 in einer Halbleiterfinne ausgebildet. In der Längsrichtung der Halbleiterfinne 52 sind Source- und Draingebiete 53, 54 abwechselnd angeordnet, wobei ein Sourcegebiet 53 und ein benachbartes Draingebiet 54 durch einen (U-förmigen) Graben getrennt sind, der die Gateelektrode 56 aufnimmt. Die Sourcegebiete 53 sind an den ersten Lastanschluss 22 angeschlossen, und die Draingebiete 54 sind an den zweiten Lastanschluss 23 angeschlossen, so dass die einzelnen Transistorzellen parallel geschaltet sind. Die Gateelektrode 56 ist den einzelnen Transistorzellen gemeinsam und erstreckt sich entlang der Seitenwände der Halbleiterfinne 52 in der Längsrichtung. Jedes Sourcegebiet 53 und jedes Draingebiet 54 (außer den Source- und Draingebieten, die an den longitudinalen Enden der Halbleiterfinne 52 angeordnet sind) ist zwei benachbarten Transistorzellen gemeinsam.
Das Bodygebiete 55 kann denselben Dotierungstyp wie Source- und Draingebiete 53, 54 aufweisen oder kann komplementär zu den Source- und Draingebieten dotiert 53, 54 dotiert sein. Im zuletzt genannten Fall kann das Bodygebiet einen ausräumbaren Kanal desselben Dotierungstyps wie die Drain- und Sourcegebiete 53, 54 entlang des Gatedielektrikums aufweisen und kann einen Bodykontakt (nicht dargestellt) aufweisen, der das Bodygebiet 55 elektrisch kontaktiert und der elektrisch an das Sourcegebiet 53 bzw. den Sourceanschluss 32 angeschlossen ist.
Das Konzept, mehrere Transistorzellen in einer Halbleiterfinne vorzusehen, und das unter Bezugnahme auf 16 erläutert ist, ist selbstverständlich auch auf die Realisierung des ersten Halbleiterbauelements 2 anwendbar.
Bezug nehmend auf die 17A bis 17C kann ein zweiter Transistor 3 mehrere Halbleiterfinnen 52 _IV, 52 _V, 52 _V, 52 _VII aufweisen, wobei jede Halbleiterfinne 52 _IV–52 _VII mehrere Transistorzellen aufweisen kann (eine dieser Zellen ist in 17A durch einen strichpunktierten Rahmen hervorgehoben). 17A zeigt eine Draufsicht auf einen zweiten Transistor, 17B zeigt eine vertikale Querschnittsansicht in einer Schnittebene F-F, die durch Sourcegebiete in unterschiedlichen Finnen schneidet, und 17C zeigt eine vertikale Querschnittsansicht in einer Schnittebene G-G, die durch die Gräben mit der Gateelektrode 56 in unterschiedlichen Finnen schneidet. Bezug nehmend auf 17A sind die Sourcegebiete der einzelnen Transistorzellen an den ersten Lastanschluss 22 angeschlossen, und die Draingebiete der einzelnen Transistorzellen sind an den zweiten Lastanschluss 23 angeschlossen, so dass die einzelnen Transistorzellen parallel geschaltet sind. Diese Verbindungen sind in 17A nur schematisch dargestellt.
Das Konzept, mehrere Halbleiterfinnen vorzusehen, wobei jede Halbleiterfinne mehrere Transistorzellen umfasst, das unter Bezugnahme auf die 17A bis 17C erläutert wurde, ist selbstverständlich auch auf die Realisierung des ersten Halbleiterbauelements 2 anwendbar.
Obwohl in 17A nur 20 Transistorzellen dargestellt sind, nämlich fünf Zellen in jeder der vier Halbleiterfinnen 52 _IV–52 _IIV, kann ein zweiter Transistor 3 oder das erste Halbleiterbauelement 2 bis hin zu einigen tausend oder sogar bis hin zu einigen zehn oder einigen hundert Millionen parallel geschalteten Transistorzellen aufweisen. Die einzelnen Transistorzellen bilden eine Matrix von Transistorzellen, die parallel geschaltet sind. Ein Bauelement (erstes Bauelement 2 oder zweiter Transistor 3) mit mehreren Transistorzellen, die in einer Matrix angeordnet sind, wird nachfolgend als Matrixbauelement bezeichnet.
18 veranschaulicht, wie zweite Transistoren, die als Matrixbauelemente ausgebildet sind, in Reihe geschaltet werden können. Zu Erläuterungszwecken sind in 18 nur zwei zweite Transistoren 3 _i, 3 _i+1 dargestellt. Zum In-Reihe-Schalten dieser zwei Transistoren sind die Sourcegebiete des zweiten Transistors 3 _i+1 an die Draingebiete des Transistors 3 _i angeschlossen. Die Sourcegebiete des zweiten Transistors 3 _i sind an die Draingebiete des zweiten Transistors 3 (nicht dargestellt) angeschlossen, und die Draingebiete des zweiten Transistors 3 _i+1 sind an die Sourcegebiete des zweiten Transistors 3 _i+2 (nicht dargestellt) angeschlossen.
19 veranschaulicht eine vertikale Querschnittsansicht einer Transistorzelle des ersten Transistors 2 gemäß einem weiteren Ausführungsbeispiel. Einige der Transistorzellen gemäß 19 können parallel geschaltet werden, um den ersten Transistor 2 zu bilden. Die Transistorzelle gemäß 19 ist mit einer planaren Gateelektrode 64 ausgebildet. Die Gateelektrode 64 ist oberhalb der ersten Oberfläche 101 des Halbleiterkörpers 100 angeordnet und ist durch das Gatedielektrikum 65 dielektrisch von dem Bodygebiet 63 isoliert. Die Source- und Draingebiete 61, 62 sind im Bereich der ersten Oberfläche 101 angeordnet und sind in einer lateralen Richtung des Halbleiterkörpers 100 beabstandet. Das Bodygebiet 63 grenzt an das Substrat 51 an, wobei das Substrat 51 gemäß einem der zuvor erläuterten Ausführungsbeispiele realisiert sein kann. Außerdem ist das Bodygebiet 63 elektrisch an den Sourceanschluss 22 angeschlossen. Bezug nehmend auf 19 kann sich die vertikale Dielektrikumsschicht 66 durch das Bodygebiet 63 zu dem oder in das Substrat 51 erstrecken. Die vertikale Dielektrikumsschicht 66 kann das Bodygebiet 63 in einer horizontalen Ebene des Halbleiterkörpers 100 umgeben, welche eine Ebene senkrecht zu der in 19 dargestellten Schnittebene ist. Der erste Transistor 2 gemäß 19 kann als Anreicherungstransistor ausgebildet sein. In diesem Fall ist das Bodygebiet 63 komplementär zu den Source- und Draingebieten 61, 62 dotiert. Bezüglich der Dotierungstypen der einzelnen Bauelementgebiete wird auf die zuvor erläuterten Ausführungsbeispiele Bezug genommen.
20 veranschaulicht eine vertikale Querschnittsansicht einer Transistorzelle eines zweiten Transistors 2 gemäß einem weiteren Ausführungsbeispiel. Einige der Transistorzellen gemäß 20 können parallel geschaltet werden, um einen zweiten Transistor 3 zu bilden. Die Transistorzelle gemäß 20 ist mit einer planaren Gateelektrode 56 ausgebildet. Die Gateelektrode 56 ist oberhalb der ersten Oberfläche 101 des Halbleiterkörpers 100 angeordnet und ist durch das Gatedielektrikum 57 dielektrisch von dem Bodygebiet 55 isoliert. Die Source- und Draingebiete 53, 54 sind im Bereich der ersten Oberfläche 101 angeordnet und sind in einer lateralen Richtung des Halbleiterkörpers 100 beabstandet. Das Bodygebiet 55 grenzt an das Substrat 51 an, wobei das Substrat 51 gemäß einem der zuvor erläuterten Ausführungsbeispiele realisiert sein kann. Außerdem ist das Bodygebiet 55 elektrisch an den Sourceanschluss 32 angeschlossen. Bezug nehmend auf 30 kann sich die vertikale Dielektrikumsschicht 59 durch das Bodygebiet 55 zu dem oder in das Substrat 51 erstrecken. Die vertikale Dielektrikumsschicht 59 kann das Bodygebiet 55 in einer horizontalen Ebene des Halbleiterkörpers 100 umgeben, welches eine Ebene senkrecht zu der in 30 dargestellten Schnittebene ist.
Der zweite Transistor 3 gemäß 20 kann als Verarmungstransistor ausgebildet sein. In diesem Fall ist das Bodygebiet 55 komplementär zu den Source- und Draingebieten 53, 54 dotiert und umfasst ein Kanalgebiet 55' desselben Dotierungstyps wie die Source- und Draingebiete 53, 54 entlang des Gatedielektrikums. Das Kanalgebiet 55' erstreckt sich von dem Sourcegebiet 53 zu dem Draingebiet 54. Bei einem n-leitenden Verarmungstransistor sind das Sourcegebiet 53 und das Draingebiet 54 und das Kanalgebiet 55' n-dotiert, während das Bodygebiet p-dotiert ist. Bei einem p-leitenden Verarmungstransistor sind die Dotierungstypen dieser Bauelementgebiete komplementär zu solchen in einem n-leitenden Transistor.
Die Halbbrücke mit dem Low-Side-Schalter 1 ₁ und dem High-Side-Schalter 12 kann in einem gemeinsamen Halbleiterkörper realisiert sein. Optional sind die Ansteuerschaltung 20 und andere Logikschaltungen in dem selben Halbleiterkörper integriert. Ein Ausführungsbeispiel zum Implementieren des Low-Side-Schalters 1 ₁ und des High-Side-Schalters 12 in einem Halbleiterkörper 100 ist nachfolgend anhand der 21 und 22 erläutert. 21 veranschaulicht schematisch eine Draufsicht auf einen Halbleiterkörper 100. 22 veranschaulicht schematisch eine vertikale Querschnittsansicht des Halbleiterkörpers 100 gemäß 21 in der Schnittebene H-H. In 21 bezeichnen Bezugszeichen 1 ₁, 1 ₂ Bereiche des Halbleiterkörpers 100, in denen der Low-Side-Schalter 1 ₁ bzw. der High-Side-Schalter 1 ₂ integriert sind. Bezugszeichen 12 ₂, 13 ₂ bezeichnen die ersten und zweiten Lastanschlüsse des High-Side-Schalters 1 ₂, und Bezugszeichen 12 ₁, 13 ₁ bezeichnen die ersten und zweiten Lastanschlüsse des Low-Side-Schalters 1 ₁. Der Low-Side-Schalter 1 ₁ und der Highside-Schalter 1 ₂ können jeweils wie zuvor anhand der 11 bis 20 erläutert realisiert sein. Insbesondere können der Low-Side-Schalter 1 ₁ und der High-Side-Schalter 1 ₂ mit einem ersten Transistor und mit mehreren zweiten Transistoren (wie in 28 dargestellt) realisiert sein, und jeder dieser Transistoren kann als Matrixbauelement mit mehreren parallel geschalteten lateralen Transistorzellen realisiert sein.
Bezugnehmend auf 21 ist der Halbleiterbereich, in dem der Low-Side-Schalter 1 _i integriert ist, von dem Halbleiterbereich umgeben, in dem der High-Side-Schalter 1 ₂ integriert ist. Der zweite Lastanschluss 13 ₂ der High-Side-Schalters 1 ₂ ist im wesentlichen in der Mitte der Gesamtanordnung mit dem High-Side-Schalter 1 ₂ und dem Low-Side-Schalter 1 ₁, und der erste Lastanschluss 12 ₁ des Low-Side-Schalters 1 ₁ ist im wesentlichen nahe eines Randes dieser Gesamtanordnung angeordnet. Bezugnehmend auf 1 kann das positive Versorgungspotenzial V1 an den zweiten Lastanschluss 13 ₂ des High-Side-Schalters 1 ₂ angeschlossen sein, während das Bezugspotenzial GND an den ersten Lastanschluss 12 ₁ des Low-Side-Schalters 1 ₁ angeschlossen sein kann. Damit wird der Rand des Halbleiterbereichs, in dem der High-Side-Schalter 1 ₂ und der Low-Side-Schalter 1 ₁ integriert sind, auf dem Bezugspotenzial GND gehalten, während die Versorgungsspannung in einer lateralen Richtung des Halbleiterkörper 100 zwischen dem zweiten Lastanschluss 13 ₂ und dem ersten Lastanschluss 12 ₂ des High-Side-Schalters 1 ₂ oder zwischen dem zweiten Lastanschluss 13 ₁ und dem ersten Lastanschluss 12 ₁ des Low-Side-Schalters 1 ₂ abfällt, nämlich abhängig von dem Schaltzustand des High-sideschalters 1 ₂ und des Low-Side-Schalters 1 ₁. Der erste Lastanschluss 12 ₂ des High-Side-Schalters 1 ₂ ist nahe einem äußeren Rand des Halbleiterbereichs, in dem der High-Side-Schalter 1 ₂ implementiert ist, und der zweite Lastanschluss 13 ₁ des Low-Side-Schalters 1 ₁ ist im Wesentlichen nahe eines inneren Randes des Halbleiterbereichs, in dem der Low-Side-Schalter 1 ₁ integriert ist. Bezugnehmend auf 1 kann der Ausgangsanschluss OUT an den ersten Lastanschluss 12 ₂ des High-side-Schalters 1 ₂ und den zweiten Lastanschluss 131 des Low-Side-Schalters 1 ₁ angeschlossen sein. Diese Lastanschlüsse können in einer herkömmlichen Weise unter Verwendung von Verdrahtungs- oder Metallisierungsanordnungen oberhalb des Halbleiterkörpers 100 (in 21 nicht dargestellt) verbunden sein. Der Ausgangsanschluss OUT ist in 21 nicht dargestellt.
Da der Rand des Halbleiterbereichs, in dem der High-Side-Schalter 1 ₂ und der Low-Side-Schalter 1 ₁ integriert sind, auf dem Bezugspotenzial GND gehalten wird, können Logikschaltungen, wie beispielsweise die Ansteuerschaltung 20, in dem Halbleiterkörper 100 integriert werden, ohne spezielle Isolationsmaßnahmen zu benötigen. Die Ansteuerschaltung 20 ist in der vertikalen Querschnittsansicht gemäß 22 schematisch dargestellt. Gemäß einem weiteren Ausführungsbeispiel können Teile der Ansteuerschaltung 20, wie beispielsweise Schaltelemente 202, 204 gemäß 8, in dem Halbleiterkörper 100 in dem Bereich integriert sein, in dem der Low-Side-Schalter 1 ₁ und der erste Transistor des High-side-Schalters 1 ₂ integriert sind. Bei den in den 21 und 22 dargestellten Ausführungsbeispielen ist dies der Halbleiterbereich zwischen dem ersten Lastanschluss 12 ₂ des High-side-Schalters 1 ₂ und dem ersten Lastanschluss 12 ₂ des Low-Side-Schalters 1 ₁.
Bezugnehmend auf 22 sind der Low-Side-Schalter 1 ₁ und der High-Side-Schalter 1 ₂ in dem Halbleiterkörper 100 oberhalb eines Substrats 51 integriert. Dieses Substrat 51 kann dem zuvor anhand der 10 bis 20 erläuterten Substrat 51 entsprechen. Das Substrat 51 kann ein komplementär zu den aktiven Gebieten der ersten und zweiten Transistoren in dem Low-Side-Schalter 1 ₁ und dem High-Side-Schalter 1 ₂ komplementär dotiertes Substrat umfassen. Zu Erläuterungszwecken sei angenommen, dass die ersten Transistoren und die zweiten Transistoren in dem High-Side-Schalter 1 ₂ und dem Low-Side-Schalter 1 ₁ n-leitende Transistoren sind. In diesem Fall ist das Halbleitersubstrat p-dotiert.
Dies bewirkt eine Sperrschichtisolation zwischen dem Substrat 51 und den aktiven Gebieten jedes der Transistoren in den ADZFET in dem High-Side-Schalter 1 ₂ und den zweiten Transistoren des Low-Side-Schalters 1 ₁. Die einzelnen Transistoren in dem High-Side-Schalter 1 ₂ und dem Low-Side-Schalter 1 ₁ können wie zuvor anhand der 10 bis 18 erläutert als Anreichungs- oder Verarmungs-Bauelemente realisiert sein. Alle Dotierungen können vertauscht werden, um eine Halbbrücke mit PFET-Bauelementen zu erhalten.
Bezugnehmend auf 22 kann das Substrat an das Bezugspotenzial GND angeschlossen sein, so dass die pn-Sperrschichtisolation (repräsentiert durch Dioden in 20) immer rückwärts gepolt ist.
Gemäß einem weiteren Ausführungsbeispiel ist das Substrat 51 als ein SOI-Substrat ausgebildet.
Bezugnehmend auf 20 können dielektrisch isolierende Bereiche 14 angeordnet sein zwischen den Halbleiterbereichen, in denen der Low-Side-Schalter 1 ₁ und der High-Side-Schalter 1 ₂ integriert sind, und zwischen dem Gesamtgebiet mit dem Low-Side-Schalter 1 ₁ und dem High-Side-Schalter 1 ₂ und anderen Halbleitergebieten, wie beispielsweise Halbleitergebieten, in denen die Ansteuerschaltung 20 implementiert ist. Diese dielektrisch isolierenden Gebiete 14 erstrecken sich von einer Oberfläche des Halbleiterkörpers 100 in das Substrat. Wenn das Substrat ein SOI-Substrat ist, bilden die Isolationsschicht 51 ₂ (in 20 in gestrichelten Linien dargestellt) des SOI-Substrats und die dielektrischen Gebiete 14 dielektrische Wannen, wobei jede dielektrische Wanne ein Halbleitergebiet aufweist, in dem einer von dem Low-Side-Schalter 1 ₁ und dem High-Side-Schalter 1 ₂ integriert ist. Bezugnehmend auf die 12 bis 15 und 18 können weitere dielektrische Gebiete (59 in diesen Figuren) zwischen den einzelnen Transistoren der Reihenschaltung mit dem ersten Transistor 2 und den mehreren zweiten Transistoren 3 angeordnet sein. Gemäß einem weiteren Ausführungsbeispiel (nicht dargestellt) erstrecken sich die dielektrisch isolierenden Gebiete 14 durch den ersten Halbleiterkörper 100 von der ersten Oberfläche 101 zu einer gegenüber liegenden zweiten Oberfläche 102.
Um das Verständnis bezüglich der Isolation zwischen den einzelnen Transistoren in dem Low-Side- und dem High-Side-Schalter 1 ₁, 1 ₂ und dem Substrat zu erleichtern, sind exemplarisch Ausführungsbeispiele zum Realisieren der ersten und zweiten Transistoren in dem Low-Side-Schalter 1 ₁ und dem High-side-Schalter 1 ₂ unter Bezugnahme auf Zeichnungen nachfolgend erläutert. In diesen Zeichnungen sind vertikale Querschnittsansichten einer Transistorzelle der einzelnen Transistoren und ein Abschnitt des darunter liegenden Substrats 51 veranschaulicht.
23 veranschaulicht eine vertikale Querschnittsansicht einer Transistorzelle des ersten Transistors 2 in dem Low-Side-Schalter 1 ₁. Die Transistorzelle gemäß 23 ist wie zuvor anhand von 19 erläutert implementiert. Das Substrat 51 besitzt denselben Dotierungstyp wie das Bodygebiet 63, so dass das Bodygebiet 63 und der Sourceanschluss (der an das Bodygebiet 63 angeschlossen ist) des Transistors 2 elektrisch an das Substrat 51 angeschlossen sind. Bezugnehmend auf 22 besitzen das Substrat 51 und der Sourceanschluss des ersten Transistors 2 ₁ des Low-Side-Schalters 1 ₁ dasselbe elektrische Potenzial (GND bei dem Ausführungsbeispiel gemäß 22). Der erste Transistor 2 kann als n-leitender Anreicherungstransistor ausgebildet sein. In diesem Fall sind das Bodygebiet 63 und das Substrat 51 p-dotiert.
24 veranschaulicht eine vertikale Querschnittsansicht einer Transistorzelle eines der zweiten Transistoren 3 in dem Low-Side-Schalter 1 ₁ oder dem High-Side-Schalter. Der Transistor gemäß 24 ist als Verarmungstransistor entsprechend dem Ausführungsbeispiel gemäß 21 ausgebildet und umfasst ein Bodygebiet 55, das komplementär zu den Source- und Draingebieten 53, 54 dotiert ist, und ein Kanalgebiet 55' desselben Dotierungstyps wie die Source- und Draingebiet 53, 54. Eine Sperrschichtisolation ist zwischen dem Bodygebiet 55 und dem Substrat 51 vorhanden. Diese Sperrschichtisolation wird durch ein Halbleitergebiet 51, das komplementär zu dem Substrat 51 und dem Bodygebiet 55 dotiert ist und das zwischen dem Substrat 52 und dem Bodygebiet 55 angeordnet ist, gebildet. Optional ist das Halbleitergebiet 51' elektrisch an den Sourceanschluss 32 angeschlossen. Der erste Transistor 2 kann als n-leitender Verarmungstransistor ausgebildet sein und das Substrat 51 kann p-dotiert sein. In diesem Fall ist das Halbleitergebiet 51' n-dotiert.
25 veranschaulicht eine vertikale Querschnittsansicht einer Transistorzelle des ersten Transistors 2 in dem High-Side-Schalter 1 ₂. Die Transistorzelle gemäß 25 ist wie anhand von 19 erläutert ausgebildet, mit dem Unterschied, dass eine Sperrschichtisolation zwischen dem Bodygebiet 63 und dem Substrat 51 vorhanden ist. Diese Sperrschichtisolation wird durch ein Halbleitergebiet 51'' gebildet, das komplementär zu dem Substrat 51 und dem Bodygebiet 63 dotiert ist und das zwischen dem Substrat 51 und dem Bodygebiet 63 angeordnet ist. Optional ist das Halbleitergebiet 51'' elektrisch an den Sourceanschluss 22 angeschlossen. Der erste Transistor 2 kann als n-leitender Anreichungstransistor ausgebildet sein und das Substrat 51 kann p-dotiert sein. In diesem Fall ist das Halbleitergebiet 51'' n-dotiert.
Wenn der erste Transistor 2 des Low-Side-Schalters 1 ₁ als p-leitender Transistor ausgebildet ist (wie anhand von 7 erläutert ist), mit einem n-dotierten Bodygebiet 63 und p-dotierten Source- und Draingebieten 61, 62, hat der Drainanschluss 23 das niedrigste elektrische Potenzial in der Halbbrücke. Der erste Transistor 2 kann gemäß dem Ausführungsbeispiel von 26A ausgebildet sein. Der Transistor gemäß 26A basiert auf dem Transistor gemäß 23, mit dem Unterschied, dass das Substrat 51 elektrisch an den Drainanschluss 23 angeschlossen ist.
Wenn der erste Transistor 2 des High-Side-Schalters 12 als p-leitender Transistor ausgebildet ist (wie anhand von 7 erläutert), mit einem n-dotierten Bodygebiet 63, ist eine Sperrschichtisolation bereits zwischen dem Bodygebiet 55 und dem p-Substrat vorhanden. In diesem Fall kann der erste Transistor wie anhand von 23 erläutert ausgebildet sein, mit einem p-dotierten Substrat 51 und einem n-dotierten Bodygebiet 63. Optional ist der Drainanschluss oder der Sourceanschluss an das Bodygebiet 63 angeschlossen. Ein Transistor mit dem an das Bodygebiet 63 angeschlossenen Drainanschluss ist in 26B dargestellt. Anstelle des Drainanschluss 23 kann er Sourceanschluss 22 an das Bodygebiet 63 (in 26B nicht dargestellt) angeschlossen sein.
Die Sperrschichtisolationen zwischen dem Substrat 51 und den Bodygebieten 55 der zweiten Transistoren in dem High-side-Schalter 12 und dem Low-Side-Schalter 1 ₁ (wie in 24 dargestellt) und zwischen dem Bodygebiet 63 des ersten Transistors 2 in dem High-Side-Schalter (wie in den 25A und 26B dargestellt) ist unabhängig von der speziellen Transistortopologie. Bei den Ausführungsbeispielen gemäß der 24, 25 und 26B sind diese Transistoren (die Transistorzellen dieser Transistoren) mit einer planaren Gateelektrode 64 ausgebildet. Dies ist jedoch nur ein Beispiel, eine beliebige andere Art von Gateelektrode, wie beispielsweise eine U-förmige Gateelektrode, wie hier zuvor erläutert, können ebenso verwendet werden. Entsprechend ist die Topologie des ersten Transistors 2 des Low-Side-Schalters 1 ₁ nicht auf die in den 23 und 26A Dargestellte beschränkt.
Bei den Ausführungsbeispielen mit Sperrschichtisolationen können die Sperrschichtisolationen weggelassen werden, wenn das Substrat 51 als SOI-Substrat ausgebildet ist.
27 zeigt mehr im Detail die Realisierung eines von dem High-Sideschalter 1 ₂ und dem Low-Side-Schalter 1 ₁ in dem Halbleiterkörper 100. 27 veranschaulicht die Realisierung des High-Side-schalters 1 ₂. 27 veranschaulicht schematisch eine Draufsicht auf einen Abschnitt des Halbleiterkörpers 100, in dem aktiven Gebiet des ersten Transistors 2 und der zweiten Transistoren 3 realisiert sind. Lediglich zu Erläuterungszwecken sei angenommen, dass n = 3. Bezugnehmend auf 27 ist das aktive Bauelementgebiet des n-ten zweiten Transistorbauelements 3 _n durch das aktive Bauelementgebiet des zweiten Halbleiterbauelementes umgeben, das direkt an das n-te zweite Halbleiterbauelement 3 angeschlossen ist, welches bei dem in 27 dargestellten Ausführungsbeispiel das zweite Halbleiterbauelement 3 ₂ ist. Allgemein ist das aktive Bauelementgebiet eines beliebigen zweiten Halbleiterbauelements 3 _i durch das aktive Bauelementgebiet des zweiten Halbleiterbauelements 3 _i-1 umgehen, das direkt an das zweite Halbleiterbauelement 3 _i angeschlossen ist, und das 1. zweite Halbleiterbauelement 3 ₁ ist von dem aktiven Bauelementgebiet des ersten Halbleiterbauelements 2 umgeben. Die aktiven Bauelementgebiete der Bauelemente 2, 3, außer des n-ten zweiten Halbleiterbauelements 3 _n, sind im Wesentlichen ringförmig. In der Darstellung gemäß 27 sind diese Ringe rechteckförmige ringe. Dies ist jedoch nur ein Beispiel, eine beliebige andere Ringgeometrie kann ebenso versendet werden.
Die einzelnen Halbleiterbauelemente können als Matrixbauelemente realisiert sein, so dass innerhalb jedes der in 27 dargestellten Ringe in ein anhand von 18 erläutertes Matrixbauelement integriert ist. Gemäß einem Ausführungsbeispiel sind mehrere Matrixbauelemente in jedem der in 27 dargesteilten ringförmigen Gebiete integriert, wobei diese Matrixbauelemente innerhalb jedes Rings parallel geschaltet sind, um eines der Bauelemente 2, 3 zu bilden. Die Lastanschlüsse der einzelnen Bauelemente können ebenfalls ringförmig sein und sind in 27 schematisch als fette Linien dargestellt. Steueranschlüsse der einzelnen Bauelemente 2, 3, ebenso wie die Verschaltung der einzelnen Bauelemente 2, 3 sind in 27 nicht dargestellt. Zum Verschalten der einzelnen Bauelemente können allgemein bekannte Verdrahtungs- und Verschaltungstechniken verwendet werden.
Bei der Halbleiterbauelementanordnung gemäß 27 wird keine zusätzliche Randabschlussstruktur benötigt, da bei diesem Ausführungsbeispiel der Anschluss, der das höchste elektrische Potenzial aufweist, nämlich der zweite Lastanschluss 13, der durch den zweiten Lastanschluss 33n des n-ten zweiten Halbleiterbauelements 3 _n gebildet ist, in der Mitte der Ringstruktur ist und durch die anderen Bauelemente, die das n-te zweite Halbleiterbauelement 3 umgeben, ”abgeschirmt ist. Die ”Grenze” der Halbleiterbauelementanordnung, die in dem Halbleiterkörper 100 integriert ist, ist gebildet durch das aktive Gebiet des ersten Halbleiterbauelements 2 mit dem ersten Lastanschluss 12. Der erste Lastanschluss ist der Anschluss, der das niedrigste elektrische Potenzial in der Halbleiterbauelementanordnung aufweist, welches einem Referenzpotenzial oder Masse potenzial entsprechen kann, das an den Halbleiterkörper 100 angelegt ist. Allerdings ist diese Verbindung zu Bezugs- oder Massepotenzial des Halbleiterkörpers 100 in 27 nicht explizit dargestellt.
Bezugnehmend auf die im Zusammenhang mit den 21 bis 26 gemachte Erläuterung, kann eine Halbbrücke durch Integrieren mehrerer lateraler Transistorbauelemente in einem Halbleiterkörper realisiert werden, wobei einer der Lastanschlüsse oder das Bodygebiet des Transistorbauelements, das an Bezugspotenzial angeschlossen ist (der erste Transistor 2 des Low-Side-Schalters 1 ₁ bei dem zuvor erläuterten Ausführungsbeispiel) an das Substrat angeschlossen ist, während die Bodygebiete der anderen Transistoren durch Sperrschichtisolationen oder dielektrische Isolationen von dem Substrat isoliert sind. 28 zeigt das Schaltbild einer Halbbrücke mit einem High-Side-Schalter 1 ₂ und einem Low-Side-Schalter 1 ₁, die jeweils einen ersten Transistor 2 ₁, 2 ₂ und mehrere zweite Transistoren in einer Transistoranordnung 30 ₁, 30 ₂ aufweisen. Jeder dieser Transistoranordnungen 30 ₁, 30 ₂ kann wie zuvor anhand von 5 erläutert realisiert sein.
Die Schaltungsanordnung gemäß 28 kann auf einfache Weise modifiziert werden durch Schalten eines oder mehrerer zusätzlicher Schalter in Reihe zu den Schaltern 1 ₁, 1 ₂.
29 veranschaulicht ein Ausführungsbeispiel einer Schaltungsanordnung mit vier Schaltern 1 ₁, 1 ₂, 1 ₃, 1 ₄, die in Reihe geschaltet sind. Jeder dieser Schalter 1 ₁, 1 ₂, 1 ₃, 1 ₄ umfasst einen ersten Transistor 2 ₁, 2 ₂, 2 ₃, 2 ₄ und mehrere (mehr als einen) zweite Transistoren, die in 29 nur schematisch als Transistoranordnungen 30 ₁, 30 ₂, 30 ₃, 30 ₄ dargestellt sind. Die ersten Transistoren 2 ₁, 2 ₂, 2 ₃, 2 ₄ sind als n-leitende Anreicherungstransistoren in dem Ausführungsbeispiel gemäß 19 ausgebildet. Dies ist jedoch nur ein Beispiel. Jeder dieser Transistoren 2 ₁, 2 ₂, 2 ₃, 2 ₄ kann ebenso als Transistor eines anderen Typs ausgebildet sein. Transistoren der Reihenschaltung mit den Schaltern kann in einem Halbleiterkörper integriert sein. Die einzelnen Transistoren des ersten Schalters 1 ₁ können wie die anhand der 21 bis 26 erläuterten Transistoren des Low-Side-Schalters 1 ₁ ausgebildet sein, und die einzelnen Transistoren des zweiten, dritten und vierten Schalters 1 ₁, 1 ₂, 1 ₃, 1 ₄ können wie die anhand der 21 bis 26 erläuterten Transistoren des High-Side-schalters 1 ₂ ausgebildet sein.
Die Reihenschaltung mit den vier Schaltern gemäß 29 kann in einem Inverter verwendet werden.
Obwohl verschiedene exemplarische Ausführungsbeispiele der Erfindung beschrieben wurden, ist es für Fachleute ersichtlich, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, die einige Vorteile der Erfindung erreichen. Es sei erwähnt, dass Merkmale, die im Zusammenhang mit einer speziellen Figur erläutert wurden, mit Merkmalen anderer Figuren kombiniert werden können, auch in solchen Fällen, in denen dies nicht explizit erwähnt wurde. Außerdem können die Verfahren der Erfindung entweder als reine Softwareimplementierungen unter Verwendung geeigneter Prozessorbefehle, oder als Hybrid-Implementierungen, die eine Kombination von Hardwarelogik und Softwarelogik nutzen, realisiert werden, um dieselben Ergebnisse zu erreichen.

Claims

Schaltungsanordnung, die aufweist: eine Schaltung mit einem ersten Halbleiterschalter (1 ₁) und einem zweiten Halbleiterschalter (1 ₂), wobei der erste Halbleiterschalter (1 ₁) und der zweite Halbleiterschalter (1 ₂) jeweils eine Laststrecke und einen Steueranschluss (11 ₁, 11 ₂) aufweisen und deren Laststrecken in Reihe geschaltet sind, wobei wenigstens einer von dem ersten und zweiten Halbleiterschalter (1 ₁, 1 ₂) aufweist: ein erstes Halbleiterbauelement (2), das eine Laststrecke und einen Steueranschluss aufweist, wobei der Steueranschluss (21) des ersten Halbleiterbauelements an den Steueranschluss des wenigstens einen von dem ersten und zweiten Halbleiterschalter gekoppelt ist; mehrere zweite Halbleiterbauelemente (3 ₁–3 _n), die jeweils eine Laststrecke zwischen einem ersten Lastanschluss und einem zweiten Lastanschluss und einen Steueranschluss (31 ₁–31 _n) aufweisen; wobei die Laststrecken der zweiten Halbleiterbauelemente (3 ₁–3 _n) in Reihe geschaltet und in Reihe zu der Laststrecke des ersten Halbleiterbauelements (2) geschaltet sind, und wobei der Steueranschluss (31 ₁–31 _n) jedes zweiten Halbleiterbauelements an den Lastanschluss eines anderen der zweiten Halbleiterbauelemente (3 ₁–3 _n) oder an einen der Lastanschlüsse des ersten Halbleiterbauelements (2) angeschlossen ist.
Schaltungsanordnung nach Anspruch 1, bei der jeder der ersten und zweiten Halbleiterschalter aufweist: ein erstes Halbleiterbauelement (2), das eine Laststrecke und einen Steueranschluss aufweist; mehrere zweite Halbleiterbauelemente (3 ₁–3 _n), die jeweils eine Laststrecke zwischen einem ersten Lastanschluss und einem zweiten Lastanschluss und einen Steueranschluss (31 ₁–31 _n) aufweisen; wobei die Lastrecken der zweiten Halbleiterbauelemente (3 ₁–3 _n) in Reihe geschaltet sind und in Reihe zu der Laststrecke des ersten Halbleiterbauelements (2) geschaltet sind, und wobei der Steueranschluss jedes der zweiten Halbleiterbauelemente an den Lastanschluss eines anderen der zweiten Halbleiterbauelemente oder an einen der Lastanschlüsse des ersten Halbleiterbauelements (2) angeschlossen ist.
Schaltungsanordnung nach Anspruch 1 oder 2, bei dem der Steueranschluss (31 ₁–31 _n ₎ eines der zweiten Halbleiterbauelemente (3 ₁–3 _n) an einen der Lastanschlüsse des ersten Halbleiterbauelements (2) angeschlossen ist, und bei dem der Steueranschluss von jedem, außer dem einen zweiten Halbleiterbauelement an einen der Lastanschlüsse eines Anderen der zweiten Halbleiterbauelemente angeschlossen ist.
Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei dem wenigstens die zweiten Halbleiterbauelemente eines Schalters Verarmungs-MOSFETs oder JFETs eines ersten Leitfähigkeitstyps sind.
Schaltungsanordnung nach Anspruch 4, bei dem das erste Halbleiterbauelement (2) ein MOSFET des ersten Leitfähigkeitstyps ist.
Schaltungsanordnung nach Anspruch 5, bei dem der MOSFET ein Anreicherungs-MOSFET oder ein Verarmungs-MOSFET ist.
Schaltungsanordnung nach Anspruch 4, bei dem das erste Halbleiterbauelement (2) ein MOSFET eines zweiten Leitfähigkeitstyps komplementär zu dem ersten Leitfähigkeitstyp ist.
Schaltungsanordnung nach einem der vorangehenden Ansprüche, die weiterhin aufweist: eine Ansteuerschaltung (20), die dazu ausgebildet ist, ein erstes Ansteuersignal (S1₁) an dem Steueranschluss (11 ₁) des ersten Halbleiterschalters (11) zu erzeugen und ein zweites Ansteuersignal (S1₂) an dem Steueranschluss (11 ₂) des zweiten Halbleiterschalters (1 ₂) zu erzeugen.
Schaltungsanordnung nach Anspruch 8, die weiterhin aufweist: einen Anschluss (13 ₁) für ein erstes Versorgungspotenzial (V1), der an die Laststrecke des zweiten Halbleiterschalters (1 ₂) angeschlossen ist; einen Anschluss (12 ₁) für ein zweites Versorgungspotenzial (GND), das an die Lastrecke des ersten Halbleiterschalters (1 ₁) angeschlossen ist; wobei wenigstens der zweite Halbleiterschalter (1 ₂) mit einem ersten Halbleiterbauelement (2) und mehreren zweiten Halbleiterbauelementen (3 ₁–3 _n) ausgebildet ist, wobei das erste Halbleiterbauelement (2) ein Verarmungs-MOSFET ist, wobei die Reihenschaltung mit dem ersten Halbleiterbauelement (2) und dem zweiten Halbleiterbauelementen (3 ₁–3 _n) wenigstens einen Abgriff (T) aufweist, und bei dem die Ansteuerschaltung weiterhin aufweist: ein Spannungsbegrenzungselement (201), das zwischen den Abgriff und den Steueranschluss des zweiten Schaltelements gekoppelt ist; ein Schaltelement (204), das zwischen den Steueranschluss (11 ₂) des zweiten Halbleiterschalters (1 ₂) und einen Schaltungsknoten zwischen den Laststrecken des ersten Halbleiterschalters (11) und des zweiten Halbleiterschalters (12) gekoppelt ist; und ein weiteres Schaltelement (202), das zwischen den Steueranschluss (11 ₂) des zweiten Schaltelements (1 ₂) und den Anschluss für das zweite Versorgungspotenzial (GND) gekoppelt ist.
Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei dem der erste Halbleiterschalter (1 ₁) und der zweite Halbleiterschalter (1 ₂) in einem gemeinsamen Halbleiterkörper (100) integriert sind.
Schaltungsanordnung nach Anspruch 2 und 10, bei dem der Halbleiterkörper ein Substrat (51) eines ersten Leitfähigkeitstyps aufweist, jedes der ersten Halbleiterbauelemente und der zweiten Halbleiterbauelemente des ersten Halbleiterschalters (1 ₁) und des zweiten Halbleiterschalters (1 ₂) ein Bodygebiet (55) aufweist, und wobei eine Sperrschichtisolation zwischen dem Substrat (51) und dem Bodygebiet (55) jedes der zweiten Halbleiterbauelemente und zwischen dem Substrat und dem Bodygebiet des ersten Halbleiterbauelements des zweiten Halbleiterschalters (1 ₂) vorhanden ist.
Schaltungsanordnung nach Anspruch 11, bei dem jedes der ersten und zweiten Halbleiterbauelemente (1 ₁, 1 ₂) ein lateraler Transistor ist.
Schaltungsanordnung nach Anspruch 11 oder 12, bei dem jedes der ersten und zweiten Halbleiterbauelemente (1 ₁, 1 ₂) als Transistor ausgebildet ist, der mehrere parallel geschaltete Transistorzellen aufweist.
Schaltungsanordnung nach einem der Ansprüche 11 bis 13, bei dem das erste Halbleiterbauelement des ersten Halbleiterschalters (1 ₁) wenigstens ein Bodygebiet aufweist und von einen der Lastanschlüsse an das Substrat angeschlossen hat.
Schaltungsanordnung nach einem der Ansprüche 10 bis 14, bei dem der erste Halbleiterschalter (1 ₁) in einem ersten Bereich des Halbleiterkörpers (100) integriert ist, der zweite Halbleiterschalter (1 ₂) in einem zweiten Bereich des Halbleiterkörpers (100) integriert ist, und wobei in einer horizontalen Ebene des Halbleiterkörpers (100) der erste Bereich den zweiten Bereich umgibt.