DE102012219375A1 - Halbleitervorrichtung mit lokalen Transistorverbindungsleitungen - Google Patents

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Abstract

Es wird eine Halbleitervorrichtung zur Implementierung von wenigstens einem Logikelement bereit gestellt. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat mit einem ersten Transistor und einem zweiten Transistor, die auf dem Halbleitersubstrat ausgebildet sind. Jeder Transistor umfasst ein Source, ein Drain und ein Gate. Eine Grabensilizidschicht verbindet Source oder Drain des ersten Transistors mit Source oder Drain des zweiten Transistors.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen Halbleitervorrichtungen und insbesondere lokale Verbindungsleitungen zwischen Transistoren in Halbleitervorrichtungen.
  • Hintergrund der Erfindung
  • Da die Größe von Halbleitervorrichtungen in zunehmendem Maße abnimmt, wird es immer schwerer, Standardzellenbibliothek-Logikelemente, wie etwa scan-D Flip-Flops und Multiplexer, herzustellen. Dies trifft insbesondere am 20 nm Knoten zu, an dem lithographische Beschränkungen zum Verlust von Skalierung der Standardzellenbibliothek-Elementen führen. Querverbindungen von Transistoren stellen sich hinsichtlich der Skalierung von Schlüssel-Standardzellenbibliothek-Elementen als kritisch dar. Ohne Querverbindung nimmt die Skalierung der Logik eine größere Fläche der Halbleitervorrichtung ein. Darüber hinaus nimmt auch eine herkömmliche Querverbindung, die eine Standardmetallschicht verwendet, ein größeres Flächenmaß ein. Offensichtlich ist keine dieser Konditionen wünschenswert, da sie zu einer größeren Halbleitervorrichtung oder zu geringerer Funktionalität in der Halbleitervorrichtung führen.
  • Demzufolge ist es wünschenswert, eine Verbindung von Transistoren unabhängig von einer Standardmetallschicht bereit zu stellen, um Standardzellenbibliothek-Elemente herzustellen, während Halbleitervorrichtungsflächen erhalten bleiben. Andere wünschenswerte Merkmale und Eigenschaften der vorliegenden Erfindung sind desweiteren aus der nachfolgenden detaillierten Beschreibung der Erfindung und aus den angehängten Ansprüchen in Verbindung mit den beigefügten Figuren und dem Hintergrund der Erfindung ersichtlich.
  • Kurze Zusammenfassung der Erfindung
  • Es wird eine Halbleitervorrichtung zur Implementierung wenigstens eines Logikelements bereitgestellt. Die Halbleitervorrichtung umfasst gemäß einem Aspekt der Erfindung ein Halbleitersubstrat mit einem ersten Transistor und einem zweiten Transistor, die auf dem Halbleitersubstrat ausgebildet sind. Jeder Transistor umfasst einen Sourcebereich, einen Drainbereich und einen Gatebereich. Eine Grabensilizidschicht verbindet den Sourcebereich oder den Drainbereich des ersten Transistors elektrisch mit dem Sourcebereich oder dem Drainbereich des zweiten Transistors.
  • Die Halbleitervorrichtung umfasst gemäß einem anderen Aspekt der Erfindung ein Halbleitersubstrat mit einem ersten Transistor und einem zweiten Transistor, die auf dem Substrat angeordnet sind. Jeder Transistor weist einen Sourcebereich, einen Drainbereich und einen Gatebereich auf. Eine erste CB-Schicht ist mit dem Gatebereich des ersten Transistors elektrisch verbunden. Eine zweite CB-Schicht ist mit dem Gatebereich des zweiten Transistors elektrisch verbunden. Eine CA-Schicht erstreckt sich in Längsrichtung zwischen einem ersten Ende und einem zweiten Ende. Die erste CB-Schicht ist nahe dem ersten Ende der CA-Schicht elektrisch verbunden. Die zweite CB-Schicht ist nahe dem zweiten Ende der CA-Schicht elektrisch verbunden.
  • Die Halbleitervorrichtung umfasst gemäß einem weiteren Aspekt der Erfindung ein Halbleitersubstrat mit einem ersten Transistor und einem zweiten Transistor, die auf dem Substrat angeordnet sind. Jeder Transistor weist einen Gatebereich auf, wobei sich die Gatebereiche in Längsrichtung erstrecken und im Allgemeinen parallel zueinander angeordnet sind. Eine CB-Schicht verbindet die Gatebereiche des ersten und des zweiten Transistors elektrisch miteinander und weist eine zick-zack-förmige Gestalt auf.
  • Kurze Beschreibung der Figuren
  • Die vorliegende Erfindung wird nachfolgend zusammen mit den folgenden Figuren beschrieben, wobei ähnliche Elemente mit ähnlichen Bezugszeichen bezeichnet sind, und
  • 1 eine Querschnittsseitenansicht eines Bereichs einer Halbleitervorrichtung darstellt;
  • 2 eine Aufsicht auf eine Ausführungsform der Halbleitervorrichtung zeigt, in der die Gatebereiche von Transistoren, verschiedene lokale Verbindungsschichten und Grabensilizidschichten gezeigt sind;
  • 3 eine Aufsicht auf eine weitere Ausführungsform der Halbleitervorrichtung darstellt, in der eine über den Gatebereichen der Transistoren und den verschiedenen lokalen Verbindungsschichten angeordnete Metallschicht gezeigt ist;
  • 4 eine Aufsicht auf einen Bereich einer ersten Ausführungsform der Halbleitervorrichtung darstellt;
  • 5 eine Aufsicht auf einen Bereich einer zweiten Ausführungsform der Halbleitervorrichtung darstellt;
  • 6 eine Aufsicht auf einen Bereich einer vierten Ausführungsform der Halbleitervorrichtung darstellt;
  • 7 eine Querschnittsseitenansicht der vierten Ausführungsform der Halbleitervorrichtung entsprechend der in 6 gezeigten Linie 7-7 darstellt;
  • 8 eine Aufsicht auf einen Bereich einer fünften Ausführungsform der Halbleitervorrichtung darstellt;
  • 9 eine Aufsicht auf einen Bereich einer sechsten Ausführungsform der Halbleitervorrichtung darstellt; und
  • 10 eine Seitenansicht eines Bereichs einer siebten Ausführungsform der Halbleitervorrichtung entsprechend der in 2 gezeigten Linie 10-10 darstellt.
  • Detaillierte Beschreibung
  • Die folgende detaillierte Beschreibung der Erfindung ist lediglich von beispielhafter Natur und es ist keine Beschränkung der Erfindung oder der Anwendung und Verwendungen der Erfindung beabsichtigt. Des weiteren ist keine Beschränkung durch eine in dem vorangehenden Abschnitt „Hintergrund der Erfindung” oder in der folgenden detaillierten Beschreibung der Erfindung dargestellte Theorie beabsichtigt.
  • Es wird nun auf die Figuren Bezug genommen, in denen in den verschiedenen Ansichten ähnliche Elemente mit ähnlichen Bezugszeichen bezeichnet sind. In den Figuren wird eine Halbleitervorrichtung 20 dargestellt und hierin beschrieben. Es ist zu bemerken, dass die Halbleitervorrichtung 20 als Teil einer integrierten Schaltung (nicht eigens nummeriert) vorgesehen sein kann.
  • Es wird nun auf 1 Bezug genommen. Die Halbleitervorrichtung 20 umfasst ein Halbleitersubstrat 22. Die Halbleitervorrichtung 20 umfasst eine Vielzahl von Transistoren 24. In den dargestellten Ausführungsformen sind die Transistoren 24 im Besonderen als Feldeffekt-Transistoren (FETs) und insbesondere als Metalloxid-Halbleiter-Feldeffekt-Transistoren (MOS-FETs) ausgeführt. Jeder Transistor 24 umfasst einen Sourcebereich 26, einen Drainbereich 28 und einen Gatebereich 30.
  • Sourcebereiche 26 und Drainbereiche 28 sind unter Verwendung von bekannten Techniken in und/oder auf dem Substrat 22 ausgebildet. Gemäß den dargestellten Ausführungsformen sind die Sourcebereiche 26 und Drainbereiche 28 als erhöhte Sourcebereiche 26 und Drainbereiche 28 ausgebildet, wobei insbesondere ein Gebiet der Sourcebereiche 26 und der Drainbereiche 28 über dem Substrat 22 ausgebildet ist. In der in 1 dargestellten Konfiguration erstreckt sich der erhöhte Sourcebereich 26 und der erhöhte Drainbereich 28 jeweils um etwa 15 nm über das Substrat 22. Es können jedoch in alternativen Ausführungsformen auch andere Dimensionen umgesetzt sein. Es wird angemerkt, dass die erhöhten Sourcebereiche 26 und Drainbereiche 28 unter Verwendung von eingebetteten-Siliziumgermanium(eSiGe)-Techniken ausgebildet sein können. Natürlich können auch weitere Techniken zur Bildung der erhöhten Sourcebereiche 26 und Drainbereiche 28 vorgesehen sein. In alternativen Ausführungsformen (nicht dargestellt) ragen die Sourcebereiche 26 und die Drainbereiche 28 nicht über das Substrat 22 bzw. stehen nicht davon ab.
  • Typischerweise werden die Gatebereiche 30 unter Verwendung von bekannten Techniken über dem Substrat 22 gebildet. In den dargestellten Ausführungsformen sind die Gatebereiche 30 hauptsächlich aus einem, über dem Substrat 22 angeordneten, polykristallinen Silizium gebildet, das im Allgemeinen als Polysilizium oder einfach PolySi bezeichnet wird. Die Gatebereiche 30 können jedoch auch aus anderen Materialien gebildet sein, wie etwa einem high-k-Material (Dielektrikum mit großer Dielektrizitätskonstante). In der in 1 dargestellten Konfiguration erstreckt sich der Gatebereich 30 um etwa 35 nm über das Substrat 22. Gemäß alternativen Ausführungsformen sind jedoch für die Gatebereiche 30 auch andere Dimensionen denkbar.
  • Wie mit Bezug auf 2 ersichtlich ist, sind die Gatebereiche 30 als geradlinige Streifen 31 ausgebildet, die im Allgemeinen parallel zueinander angeordnet sind. In den Streifen 31 können Spalte oder Ausnehmungen 32 ausgebildet sein, so dass entlang eines jeden Streifens 31 in Längsrichtung mehr als ein Transistor 30 vorgesehen sein kann. Entsprechende Spalte 32 können unter Verwendung von Schnittmasken-Techniken gebildet werden, wie dem Fachmann bekannt ist.
  • Es wird nun auf die 1 und 3 Bezug genommen. Die Halbleitervorrichtung 20 umfasst wenigstens eine Metallschicht 33, die über den Sourcebereichen 26, den Drainbereichen 28 und den Gatebereichen 30 der Transistoren 24 angeordnet ist, wie für den Fachmann ersichtlich ist.
  • Die Metallschichten 33 fördern eine elektrische Verbindung zwischen den verschiedenen Logikelementen der Vorrichtung 20 und weiteren Logikelementen der Vorrichtung 20, sowie abgesehen von der Vorrichtung 20 auch mit weiteren Systemen. Es wird angemerkt, dass die Metallschichten 33 entsprechend mit den Bezugszeichen M1, M2 etc. bezeichnet sind. In der in 1 dargestellten Konfiguration ist eine Metallschicht 33 um etwa 165 nm über dem Substrat 22 angeordnet. Im Hinblick auf die Metallschicht 33 sind jedoch gemäß alternativer Ausführungsformen auch andere Abstände und Dimensionen denkbar.
  • Weiterhin umfasst die Halbleitervorrichtung 20 wenigstens eine lokale Verbindungsschicht 34, 36, um die Sourcebereiche 26, die Drainbereiche 28 und die Gatebereiche 30 der Transistoren 24 mit weiteren Sourcebereichen 26, Drainbereichen 28 und Gatebereichen 30 von weiteren Transistoren 24 wahlweise zu verbinden. Die wenigstens eine lokale Verbindungsschicht 34, 36 kann auch mit der wenigstens einen Metallschicht 33 verbunden sein. Die wenigstens eine lokale Verbindungsschicht 34, 36 ist zwischen der wenigstens einen Metallschicht 33 und dem Substrat 22 angeordnet. Die Metallschicht 33 ist, anders gesagt, hinsichtlich des Substrats 22 über der wenigstens einen lokalen Zwischenschicht 34, 36 angeordnet. Die wenigstens eine lokale Verbindungsschicht 34 der dargestellten Ausführungsform ist hauptsächlich aus Wolfram gebildet. Gemäß weiterer Ausführungsformen kann die wenigstens eine lokale Verbindungsschicht 34, 36 hauptsächlich aus Kupfer gebildet sein. Die lokalen Verbindungsschichten 34, 36 können jedoch aus weiteren Elementen gebildet sein oder weitere Elemente aufweisen.
  • In den verschiedenen Figuren und wie nachstehend beschrieben, zeigen verschiedene Ausführungsformen der Halbleitervorrichtung 20 unterschiedliche Formen, Anordnungen und elektrische Verbindungen der wenigstens einen lokalen Verbindungsschicht 34, 36. Eine erste lokale Verbindungsschicht 34 ist hierin als eine CA-Schicht 34 bezeichnet und auf eine zweite lokale Verbindungsschicht 36 wird hierin als CB-Schicht 36 Bezug genommen. Natürlich können mehrere CA-Schichten 34 und mehrere CB-Schichten 36 in der Halbleitervorrichtung 20 implementiert sein und weitere lokale Verbindungsschichten (nicht dargestellt) können auch vorgesehen sein. Die eine oder mehreren CA-Schichten 34 sind typischerweise mit den Sourcebereichen 26 oder den Drainbereichen 28 elektrisch verbunden, während die eine oder mehreren CB-Schichten 36 mit den Gatebereichen 30 elektrisch verbunden sind. Entsprechende typische Konfigurationen sollten jedoch nicht als beschränkend angesehen werden. Tatsächlich sind eine oder mehrere CA-Schichten 34 und/oder eine oder mehrere CB-Schichten 36 gemäß einiger der nachfolgend beschriebenen Ausführungsformen auch nicht mit Sourcebereichen 26, Drainbereichen 28 oder Gatebereichen 30 elektrisch verbunden.
  • Die Verwendung der CA- und CB-Schichten 34, 36 in den dargestellten Ausführungsformen können zur Herstellung unterschiedlicher Standardzellen verwendet werden, wie beispielsweise scan-D Flip-Flops. Herkömmlicherweise wird eine Metallschicht dazu verwendet, die Verbindung für scan-D Flip-Flops bereit zu stellen. Unter Verwendung von CA- und CB-Schichten 34, 36, die zu dem Substrat näher angeordnet sind, wie die herkömmliche Metallschicht, können die sich daraus ergebenden scan-D Flip-Flops eine im Vergleich zu den bekannten Vorrichtungen verringerte Fläche aufweisen.
  • Die Halbleitervorrichtung 20 kann des Weiteren ein oder mehrere Grabensilizidschichten 37 aufweisen. Die Grabensilizidschicht 37 kann zum elektrischen Verbinden des Sourcebereichs 26 und/oder des Drainbereichs 28 des Transistors 24 mit einer der CA- oder CB-Schichten 34, 36, typischerweise der CA-Schicht, verwendet werden, wie in 1 dargestellt ist. Die Grabensilizidschicht 37 ist zwischen einer der CA- oder CB-Schichten 34, 36 und wenigstens einem aus dem Sourcebereich 26 oder dem Drainbereich 28 des Transistors 24 angeordnet bzw. zwischen gelegt. Die Grabensilizidschicht 37 ist durch Bilden eines Grabens (nicht eigens nummeriert) in einem Dielektrikum (nicht dargestellt) bis zu einer Tiefe des Substrats 22 und durch Füllen des Grabens mit einem Salizidmaterial gebildet. Das Salizidmaterial kann beispielsweise ein Metall, wie etwa Nickel, Kobalt oder Wolfram, aufweisen.
  • Die Grabensilizidschicht 37 gemäß der in 1 dargestellten Konfiguration weist eine Höhe von ca. 50 nm auf. Die CA-Schicht 34 in 1 ist durch die Grabensilizidschicht 34 gehaltert und weist eine Höhe von ca. 40 nm auf. Die in 1 dargestellte CB-Schicht 36 weist eine Höhe von ca. 70 nm auf. Die CA-Schicht 34 und die CB-Schicht 36 in 1 sind im Allgemeinen bezüglich des Substrats 22 auf gleicher Höhe zueinander ausgerichtet. Wie weiterhin aus 1 ersichtlich ist, erstrecken sich die CA- und die CB-Schichten 34, 36 der dargestellten Ausführungsformen um nicht mehr als 105 nm über das Substrat 22. Natürlich können die Höhen und Dimensionen der Grabensilizidschicht 37, der CA-Schicht 34 und der CB-Schicht 36 abhängig von einer beliebigen Anzahl von Faktoren in alternativen Ausführungsformen verschieden sein.
  • Die Halbleitervorrichtung 20 kann eine Vielzahl von Durchkontaktierungen 38 aufweisen, um wahlweise elektrische Verbindungen zwischen den CA- oder CB-Schichten 34, 36 und der wenigstens einen Metallschicht 33 bereit zu stellen. Die Durchkontaktierungen 38 können als solche zwischen der wenigstens einen Metallschicht 33 und einer aus den CA- oder CB-Schichten 34, 36 angeordnet sein. Die Durchkontaktierungen 38 können hauptsächlich aus einem Metall gebildet sein, beispielsweise Kupfer. Andere Metalle oder elektrisch leitfähige Materialien können jedoch auch geeignet sein. Die Durchkontaktierungen 38 der in 1 dargestellten Konfiguration weisen eine Höhe von ca. 60 nm auf.
  • Wie in 4 dargestellt ist umfasst die Halbleitervorrichtung 20 gemäß einer ersten Ausführungsform wenigstens einen ersten Transistor 24a und einen zweiten Transistor 24b, Die Halbleitervorrichtung 20 umfasst eine CA-Schicht 34 und eine CB-Schicht 36. Die CA-Schicht 34 ist mit wenigstens einem aus dem Sourcebereich 26a und dem Drainbereich 28a des ersten Transistors 24a elektrisch verbunden. Eine CB-Schicht 36 ist wenigstens mit einem der Gatebereiche 30 der Transistoren 24a, 24b elektrisch verbunden. Abhängig von einer besonderen Anwendung kann die CB-Schicht 36 mit beiden Gatebereichen 30 der Transistoren 24a, 24b elektrisch verbunden sein. Die CA- und CB-Schichten 34, 36 sind miteinander elektrisch verbunden.
  • Gemäß der ersten Ausführungsform erstreckt sich die CA-Schicht 34 zwischen einem ersten Ende 40 und einem zweiten Ende 42. Die CB-Schicht 36 ist im Allgemeinen bei einer Mitte 44 der CA-Schicht 34 zwischen den Enden 40, 42 angeordnet. Genauer gesagt ist ein Ende 46 der CB-Schicht 36 im Allgemeinen bei der Mitte 44 der CA-Schicht 34 angeordnet. Die CA- und CB-Schichten 34, 36 bilden in Aufsicht eine Gestalt in Form eines länglichen „T”.
  • Eine zweite Ausführungsform der Halbleitervorrichtung 20 ist im Wesentlichen ähnlich zu der ersten Ausführungsform, weist aber des Weiteren eine Grabensilizidschicht 37 auf, die zwischen der CA-Schicht 34 und wenigstens einem aus dem Sourcebereich 26 und dem Drainbereich 28 des ersten Transistors 24a angeordnet ist. Eine entsprechende Anordnung ist wiederum mit Bezug auf 1 ersichtlich.
  • Die Halbleitervorrichtung 20 gemäß einer dritten Ausführungsform, wie in 5 dargestellt, umfasst wenigstens den ersten Transistor 24a und den zweiten Transistor 24b. Die Halbleitervorrichtung 20 umfasst eine erste CA-Schicht 34a und eine CB-Schicht 36. Die erste CA-Schicht 34a ist mit wenigstens einem aus dem Sourcebereich 26a und dem Drainbereich 28a des ersten Transistors 24a elektrisch verbunden. Die CB-Schicht 36 ist wenigstens mit einem der Gatebereiche 30a, 30b der Transistoren 24a, 24b elektrisch verbunden. Abhängig von einer besonderen Anwendung kann die CB-Schicht 36 mit beiden Gatebereichen 30a, 30b der Transistoren 24a, 24b elektrisch verbunden sein. Die CA- und CB-Schichten 34, 36 sind auch elektrisch miteinander verbunden.
  • In der dritten Ausführungsform erstreckt sich die CA-Schicht 34 genau wie in der ersten Ausführungsform zwischen dem ersten Ende 40 und dem zweiten Ende 42. Jedoch ist die CB-Schicht 36 in der dritten Ausführungsform nahe einem der Enden 40, 42 angeordnet, vorzugsweise neben einem Ende 40, 42. Die CA- und CB-Schichten 34, 36 bilden in Aufsicht die Gestalt in Form eines länglichen „L”. Die Gestalt in Form eines länglichen „L” gemäß der dritten Ausführungsform erlaubt eine Anordnung der CB-Schicht 36 abseits von einer zweiten CA-Schicht 48, um einer elektrischen Verbindung zwischen der CB-Schicht 36 und der zweiten CA-Schicht 48 vorzubeugen.
  • Im Folgenden wird auf die 6 und 7 Bezug genommen. Die Halbleitervorrichtung 20 gemäß einer vierten Ausführungsform umfasst einen ersten Transistor 24a, einen zweiten Transistor 24b und einen dritten Transistor 24c, die auf dem Substrat 22 ausgebildet sind. Die Transistoren 24 sind vom ersten Transistor 24a bis zum dritten Transistor 24c in Reihe angeordnet. Die Vorrichtung 20 kann des weiteren einen vierten Transistor 24d umfassen, wobei die Transistoren 24 ausgehend vom ersten Transistor 24a bis zum vierten Transistor 24d in Reihe angeordnet sind.
  • Eine erste CB-Schicht 36a ist mit dem Gatebereich 30a des ersten Transistors 24a elektrisch verbunden und eine zweite CB-Schicht 36b ist mit dem Gatebereich 30c des dritten Transistors 24c elektrisch verbunden. Eine CA-Schicht 34 verbindet die erste CB-Schicht 36a mit der zweiten CB-Schicht 36b. Der Gatebereich 30a des ersten Transistors 24a und der Gatebereich 30c des dritten Transistors 24c sind mittels der CB-Schichten 34a, 36b und der CA-Schicht 34 elektrisch verbunden.
  • Die CA-Schicht 34 ist von dem Gatebereich 30b des zweiten Transistors 24b elektrisch isoliert. Die CA-Schicht 34 als solche bildet eine „Brücke” oder einen „Jumper” über den Gatebereich 30b des zweiten Transistors 24b. Ein oder mehrere isolierende Schichten 44 können zwischen die CA-Schicht 34 und den Gatebereich 30b des zweiten Transistors 24b zwischen gelegt sein. Die eine oder mehreren isolierenden Schichten 44 können zwischen die CA-Schicht 36 und das Substrat 22 zwischen gelegt sein.
  • Abhängig von den genauen Anforderungen an die Logikelemente kann die zweite CB-Schicht 36b auch mit dem Gatebereich 30 des vierten Transistors 24d elektrisch verbunden sein. Die CA-Schicht 34 kann des weiteren auch mit wenigstens einem aus dem Sourcebereich 26 und dem Drainbereich 28 von einem der Transistoren 24a, 24b, 24c elektrisch verbunden sein. Die CA-Schicht 34 und die CB-Schichten 36a, 36b sind gemäß den 6 und 7 mit Bezug auf das Substrat 22 über den Gatebereichen 30 der Transistoren 24a, 24b, 24c, 24d angeordnet.
  • Die Halbleitervorrichtung 20 gemäß einer fünften Ausführungsform umfasst ein Halbleitersubstrat 22 mit einem ersten Transistor 24a und einem zweiten Transistor 24b, die auf dem Substrat 22 angeordnet sind, wie in 8 dargestellt ist. Eine erste CB-Schicht 36a ist mit dem Gatebereich 30a des ersten Transistors 24a elektrisch verbunden und eine zweite CB-Schicht 36b ist mit dem Gatebereich 30b des zweiten Transistors 24b elektrisch verbunden. Eine CA-Schicht 34 erstreckt sich in Längsrichtung zwischen einem ersten Ende 40 und einem zweiten Ende 42. Die erste CB-Schicht 36a ist mit der CA-Schicht 34 nahe dem ersten Ende 40 der CA-Schicht 34 elektrisch verbunden, vorzugsweise neben dem ersten Ende 40. Die zweite CB-Schicht 36b ist mit der CA-Schicht 34 nahe dem zweiten Ende 42 der CA-Schicht 34 elektrisch verbunden, vorzugsweise neben dem zweiten Ende 42.
  • Der Gatebereich 30a des ersten Transistors 24a erstreckt sich in Längsrichtung als Teil eines ersten geradlinigen Streifens 31a und der Gatebereich 30b des zweiten Transistors 24b erstreckt sich in Längsrichtung als Teil eines zweiten geradlinigen Streifens 31b. Der erste Streifen 31a und der zweite Streifen 31b sind im Allgemeinen parallel zueinander angeordnet und voneinander beabstandet. Die CA-Schicht 34 ist im Allgemeinen senkrecht zu den ersten und zweiten CB-Schichten 36a, 36b angeordnet. Die CA-Schicht 34 als solche erstreckt sich im Allgemeinen parallel zu den Streifen 31a, 31b und ist zwischen den Streifen 31a, 31b angeordnet. Die CA-Schicht 34 und die CB-Schichten 36a, 36b bilden zusammen eine Zick-Zack Form oder im Allgemeinen eine S-Form, wenn in Aufsicht betrachtet.
  • Die Halbleitervorrichtung 20 gemäß der fünften Ausführungsform kann des Weiteren einen dritten Transistor 24c und einen vierten Transistor 24d umfassen. Der Gatebereich 30c des dritten Transistors 24c erstreckt sich in Längsrichtung als Teil des ersten Streifens 31a und der Gatebereich 30d des vierten Transistors 24d erstreckt sich in Längsrichtung als Teil des zweiten Streifens 31b. Ein Spalt oder Ausnehmung 32 beabstandet den Gatebereich 30a des ersten Transistors 24a von dem Gatebereich 30c des dritten Transistors 24c und den Gatebereich 30 des zweiten Transistors 24b von dem Gatebereich 30 des vierten Transistors 24d. Die Gatebereiche 30 des ersten und zweiten Transistors 24a und 24b sind einander schräg gegenüberliegend (cater-corner) angeordnet, so dass sich die CA-Schicht 34 quer zum Spalt 32 erstreckt.
  • Die Halbleitervorrichtung 20 gemäß einer sechsten Ausführungsform umfasst ein Halbleitersubstrat 22 mit einem ersten Transistor 24a und einem zweiten Transistor 24b, die auf dem Substrat 22 angeordnet sind, wie in der 9 dargestellt ist. Die Gatebereiche 30a, 30b der Transistoren 24a, 24b erstrecken sich in Längsrichtung und im Allgemeinen parallel zu einander. Der erste Gatebereich 30a ist als Teil eines ersten geradlinigen Streifens 31a ausgebildet und der zweite Gatebereich 30b ist als Teil eines zweiten geradlinigen Streifens 31b ausgebildet. Eine einzige CB-Schicht 36 ist mit beiden Gatebereichen 30 der ersten und zweiten Transistoren 24a, 24b elektrisch verbunden. Die Gatebereiche 30a, 30b der Transistoren 24a, 24b können auch nicht direkt nebeneinander angeordnet sein. Die CB-Schicht 36 bildet als solche eine Zick-Zack Form, um beide Transistoren 24a, 24b elektrisch zu verbinden.
  • Die Halbleitervorrichtung 20 umfasst einen dritten Transistor 24c und einen vierten Transistor 24d, wie in 9 dargestellt ist. Der Gatebereich 30c des dritten Transistor 24c erstreckt sich in Längsrichtung als Teil des ersten Streifens 31a und der Gatebereich 30d des vierten Transistors 24d erstreckt sich in Längsrichtung als Teil des zweiten Streifens 31b. Eine erste Ausnehmung 32a beabstandet den Gatebereich 30a des ersten Transistors 24a von dem Gatebereich 30c des dritten Transistors 24c. Eine zweite Ausnehmung 32b beabstandet den Gatebereich 30b des zweiten Transistors 24b von dem Gatebereich 30d des vierten Transistors 24d. Die Ausnehmungen 32a, 32b der sechsten Ausführungsform sind nicht mit Bezug zueinander ausgerichtet.
  • Es wird nun auf die 2 und 10 Bezug genommen. Die Halbleitervorrichtung 20 gemäß einer siebten Ausführungsform umfasst einen ersten Transistor 24a und einen zweiten Transistor 24b. Eine Grabensilizidschicht 37 verbindet den Sourcebereich 26a oder den Drainbereich 28a des ersten Transistors 24a elektrisch mit dem Sourcebereich 26b oder dem Drainbereich 28b des zweiten Transistors 24b. Insbesondere stellt die 10 den ersten Transistor 24a als einen n-Typ Feldeffekttransistor (n-FET) und den zweiten Transistor 24b als einen p-Typ Feldeffekttransistor (p-FET) dar. Weiterhin ist in 10 dargestellt, dass die erhöhten Drainbereiche 28a, 28b der Transistoren 24a, 24b mittels der Grabensilizidschicht 37 miteinander elektrisch verbunden sind.
  • Der Gatebereich 30a des ersten Transistors 24a und der Gatebereich 30b des zweiten Transistors 24b sind aus einem gemeinsamen geradlinigen Streifen 31 gebildet. Die Gatebereiche 30a, 30b erstrecken sich geradlinig zueinander. Die Grabensilizidschicht 37 ist auf einer Seite der Gatebereiche 30a, 30b angeordnet. Dies bedeutet, dass die Grabensilizidschicht 37 nicht quer über den Gatebereichen 30a, 30b oder dem gemeinsamen geradlinigen Streifen 31 liegt, während sie weiterhin die Drainbereiche 28a, 28b der Transistoren 24a, 24b elektrisch verbindet. Anders gesagt liegt die Grabensilizidschicht 37 nicht quer über einer durch den geradlinigen Streifen 31 gebildeten „Polygrenze”. Diese Anordnung kann zur Herstellung von scan-D Flip-Flops verwendet werden. Die resultierenden scan-D Flip-Flops weisen im Vergleich zu herkömmlichen Vorrichtungen eine geringere Fläche auf. Es wird angemerkt, dass die Anordnung auch zur Herstellung von weiteren Logikvorrichtungen anders als den scan-D Flip-Flops verwendet werden kann.
  • Die Halbleitervorrichtung 20 gemäß der siebten Ausführungsform kann auch einen einseitigen Kontakt (nicht dargestellt) aufweisen, der mit jedem Gatebereich 30a, 30b der Transistoren 24a, 24b elektrisch verbunden ist. Unter Verwendung eines einseitigen Kontaktes, insbesondere eines sich nicht über die gesamte Breite der Gatebereich 30a, 30b erstreckenden Kontaktes, wird das Risiko eines Zusammenbruchs des Dielektrikums zwischen der Grabensilizidschicht 37 und den Gatebereichen 30a, 30b verringert.
  • Während in der vorangehenden Beschreibung wenigstens eine beispielhafte Ausführungsform dargestellt wurde wird angemerkt, dass eine große Anzahl von Abweichungen möglich sind. Es ist zu bemerken, dass die beispielhafte Ausführungsform oder die beispielhaften Ausführungsformen nur Beispiele darstellen und nicht zur Beschränkung des Schutzbereichs, der Anwendbarkeit oder der Konfiguration der Erfindung, in keinster Weise beabsichtigt sind. Die vorangehende detaillierte Beschreibung stellt für den Fachmann eine Anleitung für beispielhafte Ausführungsformen der Erfindung bereit. Es ist ersichtlich, dass verschiedene Änderungen in der Funktion und Anordnung von Elementen denkbar sind, die in beispielhaften Ausführungsformen beschrieben wurden, ohne dass von dem Grundgedanken der Erfindung, wie er in den angehängten Ansprüchen weiter ausgeführt ist, oder deren Äquivalente abgewichen wird.
  • Es wird angemerkt, dass gemäß einiger anschaulicher Ausführungsformen eine Halbleitervorrichtung bereitgestellt wird. Die Halbleitervorrichtung kann ein Halbleitersubstrat mit einem ersten Transistor und einem zweiten Transistor aufweisen, die auf dem Substrat angeordnet sind, wobei jeder Transistor einen Sourcebereich, einen Drainbereich und einen Gatebereich umfasst. Eine erste CB-Schicht kann mit dem Gatebereich des ersten Transistors elektrisch verbunden sein und eine zweite CB-Schicht kann mit dem Gatebereich des zweiten Transistors elektrisch verbunden sein. Ferner kann sich eine CA-Schicht längs zwischen einem ersten Ende und einem zweiten Ende erstrecken. Dabei ist die erste CB-Schicht nahe dem ersten Ende der CA-Schicht elektrisch verbunden und die zweite CB-Schicht ist nahe dem zweiten Ende der CA-Schicht elektrisch verbunden. Gemäß beispielhafter Ausgestaltungen hierein kann sich der Gatebereich des ersten Transistors entlang einer ersten Linie in Längsrichtung erstrecken und der Gatebereich des zweiten Transistors kann sich entlang einer zweiten Linie in Längsrichtung erstrecken, wobei die erste und die zweite Linie zueinander parallel angeordnet und voneinander beabstandet sind. Gemäß weiterer beispielhafter Ausgestaltungen können die Linien Leitungen aufweisen.
  • Es wird angemerkt, dass die vorliegende Offenbarung zur Implementierung von wenigstens einem Logikelement eine Halbleitervorrichtung bereitstellt. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat mit einem ersten Transistor und einem zweiten Transistor, die auf dem Halbleitersubstrat ausgebildet sind. Jeder Transistor weist ein Source, ein Drain und ein Gate. Eine Grabensilizidschicht verbindet Source oder Drain des ersten Transistors mit Source oder Drain des zweiten Transistors.

Claims (20)

  1. Halbleitervorrichtung, umfassend: ein Halbleitersubstrat; ein erster Transistor und ein zweiter Transistor, die auf dem Halbleitersubstrat ausgebildet sind; wobei jeder Transistor einen Sourcebereich, einen Drainbereich und einen Gatebereich umfasst; und eine Grabensilizidschicht, die einen Sourcebereich oder einen Drainbereich des ersten Transistors mit einem Sourcebereich oder einem Drainbereich des zweiten Transistors elektrisch verbindet.
  2. Halbleitervorrichtung nach Anspruch 1, wobei sich der Gatebereich des ersten Transistors sich und der Gatebereich des zweiten Transistors geradlinig erstrecken.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die Grabensilizidschicht auf einer Seite der Gatebereiche der ersten und zweiten Transistoren angeordnet ist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die Grabensilizidschicht den Drainbereich des ersten Transistors mit dem Drainbereich des zweiten Transistors elektrisch verbindet.
  5. Halbleitervorrichtung nach Anspruch 4, wobei der erste Transistor ein n-Typ Feldeffekttransistor und der zweite Transistor ein p-Typ Feldeffekttransistor ist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei sich der Gatebereich des ersten Transistors und der Gatebereich des zweiten Transistors geradlinig erstrecken.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die Grabensilizidschicht auf einer Seite der Gatebereiche des ersten und zweiten Transistors angeordnet ist.
  8. Halbleitervorrichtung nach Anspruch 1, ferner einen einseitigen Kontakt umfassend, der mit jedem Gatebereich der Transistoren elektrisch verbunden ist.
  9. Halbleitervorrichtung nach Anspruch 1, ferner eine CA-Schicht umfassend, die mit der Grabensilizidschicht elektrisch verbunden ist.
  10. Halbleitervorrichtung nach Anspruch 1, wobei die Grabensilizidschicht Wolfram umfasst.
  11. Halbleitervorrichtung, umfassend: ein Halbleitersubstrat; einen ersten Transistor und einen zweiten Transistor, die auf dem Substrat angeordnet sind, wobei jeder Transistor einen Sourcebereich, einen Drainbereich und einen Gatebereich umfasst; eine erste CB-Schicht, die mit dem Gatebereich des ersten Transistors elektrisch verbunden ist; eine zweite CB-Schicht, die mit dem Gatebereich des zweiten Transistors elektrisch verbunden ist; und eine CA-Schicht, die sich längs zwischen einem ersten Ende und einem zweiten Ende erstreckt; wobei die erste CB-Schicht nahe dem ersten Ende der CA-Schicht elektrisch verbunden ist und die zweite CB-Schicht nahe dem zweiten Ende der CA-Schicht elektrisch verbunden ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei der Gatebereich des ersten Transistors sich entlang einer ersten Linie in Längsrichtung erstreckt und der Gatebereich des zweiten Transistors sich entlang einer zweiten Linie in Längsrichtung erstreckt, wobei die erste und die zweite Linie zueinander parallel angeordnet und voneinander beabstandet sind.
  13. Halbleitervorrichtung nach Anspruch 12, wobei CA-Schicht zwischen den Gatebereichen angeordnet ist.
  14. Halbleitervorrichtung nach Anspruch 13, wobei sich die CA-Schicht parallel zu den Linien erstreckt.
  15. Halbleitervorrichtung nach Anspruch 14, wobei die Halbleitervorrichtung ferner einen dritten Transistor, der einen sich in Längsrichtung entlang der ersten Linie erstreckenden Gatebereich aufweist, und einen vierten Transistor umfasst, der einen sich in Längsrichtung entlang der zweiten Linie erstreckenden Gatebereich aufweist.
  16. Halbleitervorrichtung nach Anspruch 15, wobei die Gatebereiche des ersten und dritten Transistors durch einen Spalt beabstandet sind und die Gatebereiche des zweiten und vierten Transistors durch einen Spalt beabstandet sind.
  17. Halbleitervorrichtung nach Anspruch 16, wobei sich die CA-Schicht quer zu dem Spalt erstreckt.
  18. Halbleitervorrichtung, umfassend: ein Halbleitersubstrat; einen ersten Transistor und einen zweiten Transistor, die auf dem Substrat angeordnet sind, wobei jeder Transistor einen Gatebereich umfasst, wobei sich die Gatebereiche in Längsrichtung und parallel zueinander erstrecken; und eine CB-Schicht, die die Gatebereiche des ersten und des zweiten Transistors miteinander elektrisch verbindet, wobei die CB-Schicht eine Zick-Zack Form aufweist.
  19. Halbleitervorrichtung nach Anspruch 18, ferner umfassend eine über der CB-Schicht bezüglich des Substrats angeordnete Metallschicht.
  20. Halbleitervorrichtung nach Anspruch 19, ferner umfassend eine zwischen die Metallschicht und die CB-Schicht zwischen gelegte Durchkontaktierung, die die Metallschicht mit der CB-Schicht verbindet.
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