DE102012217730A1

DE102012217730A1 - Halbleitervorrichtung und Verfahren des Betreibens von dieser

Info

Publication number: DE102012217730A1
Application number: DE102012217730A
Authority: DE
Inventors: Jin Haeng Lee
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2011-09-29
Filing date: 2012-09-28
Publication date: 2013-04-04
Also published as: US20130083600A1; KR20130034919A; TW201324514A; CN103035292A

Abstract

Ein Verfahren des Betreibens einer Halbleitervorrichtung weist das Auswählen von einem aus einer Vielzahl von Speicherzellenblöcken, welche in einer Speicherzellen-Matrix enthalten sind, das Programmieren von geradzahligen Speicherzellen, welche mit einer ausgewählten Wortleitung unter den Wortleitungen von dem ausgewählten Speicherzellenblock gekoppelt sind, das Programmieren von ungeradzahligen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, das Programmieren von ungeradzahligen Speicherzellen, welche mit einer nächsten Wortleitung angrenzend an die ausgewählte Wortleitung gekoppelt sind, und das Programmieren von geradzahligen Speicherzellen auf, welche mit der nächsten Wortleitung gekoppelt sind, wobei das Programmieren wiederholt wird, bis das Programmieren an ausgewählten Speicherzellen, welche mit allen der Wortleitungen des ausgewählten Speicherzellenblocks gekoppelt sind, abgeschlossen ist.

Description

HINTERGRUND
Ausführungsformen der vorliegenden Erfindung betreffen im Allgemeinen eine Halbleitervorrichtung und ein Verfahren des Betreibens von dieser, und insbesondere Programmierverfahren, welche die Zuverlässigkeit einer Halbleitervorrichtung verbessern können.
Eine Halbleitervorrichtung weist eine Vielzahl von Speicherzellen-Matrizen zum Speichern von Daten auf. Zum Herstellen von kleinen und hochdichten Halbleitervorrichtungen wird die Anzahl von Speicherzellen in den Speicherzellen-Matrizen erhöht und ein Abstand zwischen angrenzenden Speicherzellen wird verringert. Dies verursacht eine Interferenz zwischen angrenzenden Speicherzellen und auf diese Weise kann sich die Zuverlässigkeit der Halbleitervorrichtung verschlechtern.
1 ist ein Schaubild, welches die Interferenz zwischen angrenzenden Speicherzellen veranschaulicht, wenn eine bekannte Programmoperation durchgeführt wird.
Bezugnehmend auf 1, weist eine Speicherzellen-Matrix 10 Speicherzellenblöcke auf, wobei jeder eine Vielzahl von Zellstrings STe und STo aufweist. Ein Bereich der Speicherzellenblöcke ist in 1 zum Vorteil der Beschreibung dargestellt. Der Speicherzellenblock weist eine Vielzahl von Zellstrings STe und STo auf, und jeder der Zellstrings STe und STo weist eine Vielzahl von Speicherzellen auf, welche in Serie miteinander verbunden sind. Die geradzahligen Strings des Zellstrings STe und STo werden gerade Strings STe genannt, und die ungeradzahligen Strings von diesen werden ungerade Strings STo genannt. Des Weiteren wird eine Gruppe von Speicherzellen, welche in unterschiedlichen Zellstrings STe und STo enthalten sind und mit derselben Wortleitung verbunden sind, eine Speicherseite (page) genannt. Eine Programmoperation wird sequentiell auf den Speicherseiten N – 2, N – 1, N, N + 1, N + 2, ... durchgeführt.
Die Programmoperation wird untenstehend beschrieben. Nachdem die Programmoperation an den geradzahligen Strings STe von einer (N – 2)ten Speicherseite durchgeführt ist, wird die Programmoperation an den ungeradzahligen Strings STo von der (N – 2)ten Speicherseite durchgeführt. Wenn sowohl die Programmoperationen an den geradzahligen als auch den ungeradzahligen Strings STe und STo von der (N – 2)ten Speicherseite abgeschlossen sind, dann wird die Programmoperation an den geradzahligen Strings STe von einer (N – 1)ten Speicherseite durchgeführt, das heißt, eine nächste Speicherseite, und wird dann an den ungeradzahligen Strings STo von der (N – 1)ten Speicherseite durchgeführt. Wenn die Programmoperationen wie oben stehend beschrieben durchgeführt werden, dann werden Speicherzellen, welche in den geradzahligen Strings STe von allen den (N – 2)ten bis zu (N + 2)ten Speicherseiten enthalten sind, zuerst programmiert und diejenigen Speicherzellen, welche in den ungeradzahligen Strings STe von allen den (N – 2)ten bis zu (N + 2)ten Speicherseiten enthalten sind, werden dann programmiert. Demzufolge sind diejenigen Speicherzellen, welche in den geradzahligen Strings STe enthalten sind, der Interferenz in einer Richtung der X-Achse ausgesetzt, wenn die Programmoperation an den Speicherzellen durchgeführt wird, welche in den ungeradzahligen Strings STo enthalten sind, angrenzend an die geradzahligen Strings STe und sind ebenfalls der Interferenz in einer Richtung der Y-Achse ausgesetzt, wenn die Programmoperation an den Speicherzellen durchgeführt wird, welche in einer nächsten Speicherseite enthalten sind. Im Gegensatz dazu, sind diejenigen Speicherzellen, welche in den ungeradzahligen Strings STo enthalten sind, der Interferenz in der Richtung der Y-Achse ausgesetzt, wenn die Programmoperation auf einer nächsten Speicherseite durchgeführt wird, aber selten der Interferenz lediglich in der Richtung der X-Achse ausgesetzt. In 1 kennzeichnen 'X + Y' und 'Y' Interferenzen zwischen angrenzenden Speicherzellen wie oben stehend beschrieben. Das heißt, diejenigen Speicherzellen, welche in den geradzahligen Strings STe enthalten sind, sind der Interferenz 'X + Y' ausgesetzt, und diejenigen Speicherzellen, welche in den ungeradzahligen Strings STo enthalten sind, sind lediglich der Interferenz 'Y' ausgesetzt.
2 ist ein Schaubild, welches Schwellenspannungen in Übereinstimmung mit der bekannten Programmoperation veranschaulicht.
Bezugnehmend auf 2, weisen ausgewählte Speicherzellen, an welchen eine Programmoperation durchgeführt wurde, eine Soll-Schwellenspannungs-verteilung Vt auf, falls sie nicht einer Interferenz ausgesetzt sind, wenn die Programmoperation an angrenzenden Speicherzellen durchgeführt wird, aber sie besitzen eine Schwellenspannungsverteilung, welche um 'Vy' oder 'Vx + y' erhöht ist, aufgrund der Interferenz, welche auftritt, wenn die Programmoperation an angrenzenden Speicherzellen durchgeführt wird. Der Fall, bei dem die Schwellenspannungsverteilung um 'Vy' zunimmt, entspricht dem Fall, bei dem die ausgewählten Speicherzellen lediglich der Interferenz 'Y' ausgesetzt sind, und der Fall, bei dem die Schwellenspannungsverteilung um 'Vx + y' zunimmt, entspricht dem Fall, bei dem die ausgewählten Speicherzellen der Interferenz 'X + Y' ausgesetzt sind.
Lesespannungen R1 und R2 werden festgesetzt, so dass sie eine Spanne eines bestimmten Niveaus im Hinblick auf eine Schwellenspannungsverteilung von programmierten Speicherzellen besitzen, weil die Schwellenspannungsverteilung durch Interferenz verändert wird, welche auftritt, wenn wie oben stehend beschrieben eine Programmoperation an angrenzenden Speicherzellen durchgeführt wird. Wenn die Speicherzellen, welche die Soll-Schwellenspannungsverteilung Vt zwischen den Lesespannungen R1 und R2 besitzen, gelesen werden, obwohl die Schwellenspannungsverteilung der Speicherzellen um 'Vy' aufgrund der Interferenz zunimmt, wie zum Beispiel 'Y' in 1, können die Daten in richtiger Art und Weise aus den Speicherzellen ausgelesen werden, weil die Schwellenspannungsverteilung 'Vy' niedriger als die Lesespannung R2 ist. Falls die Speicherzellen einer großen Interferenz ausgesetzt sind, wie zum Beispiel 'X + Y' in 1, und auf diese Weise die Schwellenspannungsverteilung von diesen um 'Vx + y' zunimmt, dann können die Daten jedoch nicht genau aus den Speicherzellen ausgelesen werden, weil die Schwellenspannungsverteilung 'Vx + y' höher als die Lesespannung R2 sein kann (siehe hierzu 20 in 2). Demzufolge wird die Zuverlässigkeit der Halbleitervorrichtung verschlechtert.
KURZE ZUSAMMENFASSUNG
Ausführungsformen der vorliegenden Erfindung betreffen Programmierverfahren, welche die Zuverlässigkeit von einer Halbleitervorrichtung verbessern kann, und Leseverfahren des Veränderns von Lesespannungen für ausgewählte Speicherzellen, abhängig davon, ob angrenzende Speicherzellen programmiert wurden oder nicht.
Bei einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren des Betreibens einer Halbleitervorrichtung das Auswählen von einem von einer Vielzahl von Speicherzellenblöcken, welche in einer Speicherzellen-Matrix enthalten sind, das Programmieren von geradzahligen Speicherzellen, welche mit einer ausgewählten Wortleitung unter den Wortleitungen des ausgewählten Speicherzellenblocks gekoppelt sind, das Programmieren von ungeradzahligen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, das Programmieren von ungeradzahligen Speicherzellen, welche mit einer nächsten Wortleitung angrenzend an die ausgewählte Wortleitung gekoppelt sind, und das Programmieren von geradzahligen Speicherzellen auf, welche mit der nächsten Wortleitung gekoppelt sind, wobei das Programmieren wiederholt wird, bis das Programmieren an ausgewählten Speicherzellen, welche mit allen der Wortleitungen des ausgewählten Speicherzellenblocks gekoppelt sind, abgeschlossen ist.
Bei einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren des Betreibens einer Halbleitervorrichtung das Programmieren von geradzahligen Speicherzellen, welche mit einer ersten Wortleitung gekoppelt sind, das Programmieren von ungeradzahligen Speicherzellen, welche mit der ersten Wortleitung gekoppelt sind, das Programmieren von ungeradzahligen Speicherzellen, welche mit einer zweiten Wortleitung angrenzend an die erste Wortleitung gekoppelt sind, das Programmieren von geradzahligen Speicherzellen, welche mit der zweiten Wortleitung gekoppelt sind, das Programmieren von geradzahligen Speicherzellen, welche mit einer dritten Wortleitung angrenzend an die zweite Wortleitung gekoppelt sind, und das Programmieren von ungeradzahligen Speicherzellen auf, welche mit der dritten Wortleitung gekoppelt sind.
Bei einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren des Betreibens einer Halbleitervorrichtung das Programmieren von geradzahligen Speicherzellen, welche in einer Nten Speicherseite von einer Vielzahl von Speicherseiten enthalten sind, welche in einem ausgewählten Speicherzellenblock enthalten sind, das Programmieren von ungeradzahligen Speicherzellen, welche in der Nten Speicherseite enthalten sind, wenn das Programmieren an den geradzahligen Speicherzellen von der Nten Speicherseite abgeschlossen ist, das Programmieren von ungeradzahligen Speicherzellen, welche in einer (N + 1)ten Speicherseite angrenzend an die Nte Speicherseite enthalten sind, wenn das Programmieren an den geradzahligen Speicherzellen von der Nten Speicherseite abgeschlossen ist, und das Programmieren von geradzahligen Speicherzellen auf, welche in der (N + 1)ten Speicherseite enthalten sind, wenn das Programmieren an den ungeradzahligen Speicherzellen von der (N + 1)ten Speicherseite abgeschlossen ist.
Bei einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren des Betreibens einer Halbleitervorrichtung das Durchführen von einer least significant bit (LSB) Programmoperation an einer ausgewählten Speicherseite, das Durchführen von einer most significant bit (MSB) Programmoperation an ungeradzahligen Speicherzellen, welche in der ausgewählten Speicherseite nach dem Durchführen der MSB Programmoperation an geradzahligen Speicherzellen enthalten sind, welche in der ausgewählten Speicherseite enthalten sind, das Durchführen der LSB Programmoperation an einer Speicherseite neben der ausgewählten Speicherseite, das Durchführen der MSB Programmoperation an geradzahligen Speicherzellen auf, welche in der nächsten Speicherseite nach dem Durchführen der MSB Programmoperation an ungeradzahligen Speicherzellen enthalten sind, welche in der nächsten Speicherseite enthalten sind.
Bei einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren des Betreibens einer Halbleitervorrichtung das Durchführen einer least significant bit (LSB) Programmoperation an einem ausgewählten Speicherzellenblock, das Durchführen einer most significant bit (MSB) Programmoperation an geradzahligen Speicherzellen, welche in einer Speicherseite enthalten sind, welche unter einer Vielzahl von Speicherseiten ausgewählt wurde, welche in dem ausgewählten Speicherzellenblock enthalten sind, das Durchführen der MSB Programmoperation an ungeradzahligen Speicherzellen, welche in der ausgewählten Speicherseite enthalten sind, das Durchführen der MSB Programmoperation an ungeradzahligen Speicherzellen, welche in einer Speicherseite neben der ausgewählten Speicherseite enthalten sind, und das Durchführen der MSB Programmoperation an geradzahligen Speicherzellen auf, welche in der nächsten Speicherseite enthalten sind.
Bei einer Ausführungsform der vorliegenden Erfindung weist eine Halbleitervorrichtung eine Speicherzellen-Matrix, welche dazu eingerichtet ist, um Speicherzellenblöcke und Flagzellenblöcke zu enthalten, welche eine Vielzahl von Speicherseiten enthalten, einen Reihendecoder, welcher mit den Wortleitungen der Speicherzellen-Matrix gekoppelt ist, einen Spannungsgenerator, welcher dazu eingerichtet ist, um Ansteuerspannungen zu erzeugen und die Ansteuerspannungen an den Reihendecoder zu übertragen, Speicherseitenpuffer, welche mit Bitleitungen der Speicherzellen-Matrix gekoppelt sind, und einen Kontroller auf, welcher dazu eingerichtet ist, um den Reihendecoder, den Spannungsgenerator und die Speicherseitenpuffer zu steuern, um alle ausgewählten Speicherzellen zu programmieren, welche in einem Speicherzellenblock enthalten sind, welcher unter den Speicherzellenblöcken derart ausgewählt wurde, um damit geradzahlige Speicherzellen und ungeradzahlige Speicherzellen sequentiell zu programmieren, welche in einer ausgewählten Speicherseite der Speicherseiten enthalten sind, welche in dem ausgewählten Speicherzellenblock enthalten sind, und dann ungeradzahlige Speicherzellen und geradzahlige Speicherzellen sequentiell zu programmieren, welche in einer Speicherseite neben der ausgewählten Speicherseite enthalten sind.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Schaubild, welches eine Interferenz zwischen angrenzenden Speicherzellen veranschaulicht, wenn eine bekannte Programmoperation durchgeführt wird;
2 ist ein Schaubild, welches Schwellenspannungen in Übereinstimmung mit der bekannten Programmoperation veranschaulicht;
3 ist ein Blockdiagramm von einer Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung;
4 ist ein detaillierter Schaltplan von einer in 3 dargestellten Speicherzellen-Matrix;
5 ist ein Ablaufdiagramm, welches ein Programmierverfahren in Übereinstimmung mit einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht;
6 ist ein Schaubild, welches die Interferenz zwischen Speicherzellen veranschaulicht, welche aus dem Programmierverfahren von 5 folgt;
7 ist ein Schaubild, welches eine Verschiebung in den Schwellenspannungen der Speicherzellen aufgrund von Programmoperationen veranschaulicht;
8 ist ein schematisches Ablaufdiagramm, welches ein Leseverfahren in Übereinstimmung mit einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht;
9 bis 12 sind detaillierte Ablaufdiagramme, welche Leseverfahren in Übereinstimmung mit manchen beispielhaften Ausführungsformen der vorliegenden Erfindung veranschaulichen; und
13 ist ein Schaubild, welches Lesespannungen, welche in Leseabläufen verwendet wurden, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
Im Folgenden werden unterschiedliche Ausführungsformen der vorliegenden Erfindung im Detail mit Bezugnahme auf die beigefügten Zeichnungen beschrieben. Die Figuren werden zur Verfügung gestellt, um dem Fachmann beim Verstehen der vorliegenden Erfindung mittels der beschriebenen und hierin dargestellten unterschiedlichen Ausführungsformen zu helfen.
3 ist ein Blockdiagramm von einer Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
Bezugnehmend auf 3, weist die Halbleitervorrichtung eine Speicherzellen-Matrix 110, eine Vielzahl von Schaltkreisen 130, 140, 150, 160, 170, und 180, welche dazu eingerichtet sind, um eine Programm-, Lese- oder Löschoperation an Speicherzellen durchzuführen, welche in der Speicherzellen-Matrix 110 enthalten sind, und einen Kontroller 120 auf, welcher dazu eingerichtet ist, um die Vielzahl von Schaltkreisen 130, 140, 150, 160, 170, und 180 zu steuern, um die Schwellenspannungen der ausgewählten Speicherzellen festzusetzen, basierend auf eingegebenen Daten.
Im Falle von einem NAND Flash Memory-Gerät, weisen die Schaltkreise einen Spannungsgenerator 130, einen Reihendecoder 140, eine Speicherseitenpuffergruppe 150, einen pass/fail (P/F) Überprüfungsschaltkreis 160, einen Spaltenselektor 170, und einen Eingabe/Ausgabe (I/O) Schaltkreis 180 auf.
Die Speicherzellen-Matrix 110 weist eine Vielzahl von Speicherzellenblöcken auf. Zur Vereinfachung ist in 3 lediglich einer von den Speicherzellenblöcken dargestellt. Jeder von den Speicherzellenblöcken weist einen Speicherzellenblock 111 auf, welcher normale Zellstrings für das Speichern von Hauptdaten enthält, und weist einen Flagzellenblock 112 auf, welcher Flagzellstrings für das Speichern von zusätzlichen Daten enthält, welche für unterschiedliche Operationen notwendig sind. Die normalen Zellstrings und die Flagzellstrings können dieselbe Konfiguration wie der jeweils andere besitzen, obwohl ihre Funktionen voneinander verschieden sind. Zum Beispiel können die Zellstrings des Speicherzellenblocks 111 und der Flagzellenblock 112 dieselbe Konfiguration wie der jeweils andere besitzen.
Der Kontroller 120 erzeugt ein Signal für den Programmablauf PGM, ein Signal für die Leseoperation READ, oder ein Signal für die Löschoperation ERASE in Erwiderung auf ein Befehlssignal CMD, und erzeugt ebenfalls Signale für den Speicherseitenpuffer PB SIGNALS zum Steuern der Speicherseitenpuffer der Speicherseitenpuffergruppe 150, abhängig von der Art von Operation. Des Weiteren erzeugt der Kontroller 120 ein Signal für die Reihenadresse RADD und ein Signal für die Spaltenadresse CADD in Erwiderung auf ein Adresssignal ADD. Der Kontroller 120 überprüft ein P/F Signal PFS, welches von dem P/F Überprüfungsschaltkreis 160 in einer Verifizierungsoperation ausgegeben wurde und bestimmt, ob eine relevante Operation erneut oder nicht durchgeführt werden soll, ob die relevante Operation abgeschlossen werden soll oder nicht, oder ob die relevante Operation durchfällt oder nicht, in Übereinstimmung mit einem Ergebnis der Überprüfung. Insbesondere bei einer Leseoperation verändert der Kontroller 120 eine Lesespannung für das Auslesen einer ausgewählten Speicherzelle, abhängig davon, ob die Speicherzellen angrenzend an die ausgewählten Speicherzellen programmiert wurden oder nicht.
Der Spannungsgenerator 130 erzeugt Betriebsspannungen (zum Beispiel, Vpgm, Vread, und Vpass) für das Programmieren, Auslesen oder Löschen von Speicherzellen an allgemeine Leitungen in Erwiderung auf die Betriebssignale PGM, READ und ERASE, das heißt, die internen Befehlssignale des Kontrollers 120.
Der Reihendecoder 140 überträgt die Betriebsspannungen des Spannungsgenerators 130 zu den Leitungen WL[n:0], DSL, und SSL von einem ausgewählten Speicherzellenblock in Erwiderung auf Signale für die Reihenadresse RADD des Kontrollers 120.
Die Speicherseitenpuffergruppe 150 erfasst den programmierten oder gelöschten Zustand von Speicherzellen. Die Speicherseitenpuffergruppe 150 enthält die Speicherseitenpuffer, welche mit den jeweiligen Bitleitungen BL gekoppelt sind, und stellt an die jeweiligen Bitleitungen BL die zum Speichern in den Speicherzellen notwendigen Spannungen zur Verfügung, in Erwiderung auf Speicherseitenpuffersignale PB SIGNALS des Kontrollers 120. Besonders die Speicherseitenpuffergruppe 150 lädt die Bitleitungen BL vorab, wenn eine Programmoperation, eine Löschoperation oder eine Leseoperation an Speicherzellen durchgeführt wird oder sperrt Daten entsprechend zu den Schwellenspannungen der Speicherzellen, welche abhängig von einer Veränderung bei den Spannungen der Bitleitungen BL erkannt werden. Das heißt, wenn eine Programmoperation durchgeführt wird, dann wendet jeder der Speicherseitenpuffer, welche in der Speicherseitenpuffergruppe 150 enthalten sind, eine Programmerlaubnisspannung 0 V auf eine relevante Bitleitung BL an, wenn diejenigen Programmdaten, welche in dem Signalspeicher (latch) des Speicherseitenpuffers 0 sind, und eine Programmsperrspannung Vcc auf die relevante Bitleitung BL, wenn diejenigen Programmdaten, welche in dem Signalspeicher des Speicherseitenpuffers gespeichert sind, 1 sind. Des Weiteren, wenn eine Leseoperation durchgeführt wird, dann steuern Speicherseitenpuffer die Spannungen der Bitleitungen BL in Erwiderung auf die Daten, welche in den Speicherzellen gespeichert sind, und erkennen Daten, welche in den Speicherzellen gespeichert sind, basierend auf den gesteuerten Spannungen. Zusätzlich dazu, wenn eine Verifizierungs- oder eine Leseoperation durchgeführt wird, dann schicken die Speicherseitenpuffer Daten VS, welche von den Speicherzellen erkannt wurden, an den P/F Überprüfungsschaltkreis 160.
Der P/F Überprüfungsschaltkreis 160 erzeugt das P/F Signal PFS von einer relevanten Operation in Erwiderung auf die Daten VS, welche von den Speicherseitenpuffern erhalten wurden, wenn eine Verifizierungsoperation nachfolgend auf eine Programm- oder Löschoperation durchgeführt wird, oder überprüft, ob eine Fehlerzelle aufgetreten ist oder nicht. Des Weiteren zählt der P/F Überprüfungsschaltkreis 160 die Anzahl der Fehlerzellen, wenn eine Fehlerzelle auftritt, und erzeugt ein Ergebnis der Zählung in der Form eines Zählsignals CS.
Der Spaltenselektor 170 wählt die Speicherseitenpuffer der Speicherseitenpuffergruppe 150 in Erwiderung auf das Signal für die Spaltenadresse CADD des Kontrollers 120 aus. Die in einem Speicherseitenpuffer gesperrten Daten, welche von dem Spaltenselektor 170 ausgewählt wurden, werden ausgegeben. Des Weiteren, empfängt der Spaltenselektor 170 Daten von der Speicherseitenpuffergruppe 150 mit Hilfe einer Spaltenleitung CL und überträgt die Daten an den I/O Schaltkreis 180.
Der I/O Schaltkreis 180 überträgt externe Daten DATA zu dem Spaltenselektor 170 in Erwiderung auf das Eingabe/Ausgabe Signal IN/OUT des Kontrollers 120, wenn eine Programmoperation durchgeführt wird, so dass die Daten DATA an die Speicherseitenpuffer der Speicherseitenpuffergruppe 150 eingegeben werden. Wenn der Spaltenselektor 170 die externen Daten DATA an die Speicherseitenpuffer der Speicherseitenpuffergruppe 150 überträgt, dann speichern die Speicherseitenpuffer die empfangenen Daten in ihren Signalspeichern. Des Weiteren, wenn eine Leseoperation durchgeführt wird, dann gibt der I/O Schaltkreis 180 diejenigen Daten DATA aus, welche von den Speicherseitenpuffern der Speicherseitenpuffergruppe 150 empfangen wurden, mit Hilfe des Spaltenselektors 170 in Erwiderung auf das I/O Signal IN/OUT des Kontrollers 120.
4 ist ein detaillierter Schaltplan von einer in 3 dargestellten Speicherzellen-Matrix 110.
Bezugnehmend auf 4, weisen die Zellstrings ST, welche in dem Speicherzellenblock 111 enthalten sind, und der Flagzellenblock 112 der Speicherzellen-Matrix 110 dieselbe Konfiguration auf. Als ein Beispiel wird einer der Zellstrings STe, welche in dem Speicherzellenblock 111 enthalten sind, untenstehend beschrieben. Der Zellstring STe weist einen Quellauswahltransistor (source select transistor) SST, welcher mit einer gemeinsamen Quellleitung (common source line) CSL gekoppelt ist, eine Vielzahl von Speicherzellen F0 bis Fn, und einen Abflussauswahltransistor (drain select transistor) DST auf, welcher mit einer Bitleitung BLe gekoppelt ist. Diejenigen Zellen, welche in einem Flagzellstring enthalten sind, werden Flagzellen genannt, aber sie können dieselbe Konfiguration wie die normale Speicherzelle besitzen. Das Gatter des Quellauswahltransistors SST ist mit einer Quellauswahlleitung (source select line) SSL gekoppelt, die Gatter der Speicherzellen F0 bis Fn sind mit den jeweiligen Wortleitungen WL0 bis WLn gekoppelt, und das Gatter von dem Abflussauswahltransistor DST ist mit einer Abflussauswahlleitung (drain select line) DSL gekoppelt. Die Zellstrings ST sind zwischen der gemeinsamen Quellleitung CSL und den jeweiligen Bitleitungen BLe und BLo entsprechend den Zellstrings ST gekoppelt. Geradzahlige Bitleitungen werden gerade Bitleitungen BLe genannt und ungeradzahlige Bitleitungen werden ungerade Bitleitungen BLo genannt, abhängig von der Reihenfolge der Anordnung der Bitleitungen. Demzufolge werden diejenigen Zellstrings, welche mit den geraden Bitleitungen BLe gekoppelt sind, gerade Strings STe genannt, und diejenigen Zellstrings, welche mit den ungeraden Bitleitungen BLo gekoppelt sind, werden ungerade Strings STo genannt.
5 ist ein Ablaufdiagramm, welches ein Programmierverfahren in Übereinstimmung mit einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
Eine Programmoperation an einer single level cell (im Folgenden als SLC bezeichnet) oder eine most significant bit (im Folgenden als MSB bezeichnet) Programmoperation an einer multi-level cell (im Folgenden als MLC bezeichnet) werden untenstehend mit Bezugnahme auf 5 beschrieben. Im Fall von einer MLC, nachdem eine least significant bit (im Folgenden als LSB bezeichnet) Programmoperation an einem ausgewählten Speicherzellenblock abgeschlossen ist, kann eine MSB Programmoperation durchgeführt werden. Bei manchen Ausführungsformen, nachdem eine LSB Programmoperation an einer ausgewählten Speicherseite durchgeführt ist, wenn eine Speicherseite in einem ausgewählten Speicherzellenblock ausgewählt ist, kann eine MSB Programmoperation an der ausgewählten Speicherseite durchgeführt werden.
Wenn eine Programmroutine gestartet wird, dann wird ein Speicherzellenblock in Erwiderung auf eine Reihenadresse ausgewählt, und eine von einer Vielzahl von Speicherseiten, welche in dem ausgewählten Speicherzellenblock enthalten ist, wird ausgewählt. Wenn die Reihenfolge der Speicherseiten durch N angezeigt ist, dann ist bei Schritt 501 die Reihenfolge N von einer ersten ausgewählten Speicherseite 1 (das heißt, N = 1).
Eine Programmoperation wird bei Schritt 502 an den geradzahligen Speicherzellen von der Nten Speicherseite durchgeführt. Die Programmoperation wird in Übereinstimmung mit einem inkrementellen Stufenpulsprogrammier-(incremental step pulse program (ISPP))Verfahren des schrittweisen Anhebens einer Programmspannung durchgeführt. Besonders um die Programmoperation an ausgewählten Speicherzellen, welche in den geraden Strings STe enthalten sind, aus unter den Speicherzellen von der Nten Speicherseite durchzuführen, wird die Programspannung einer ausgewählten Wortleitung zur Verfügung gestellt, welche mit der Nten Speicherseite gekoppelt ist, so dass die Schwellenspannungen der ausgewählten Speicherzellen zunehmen.
Als nächstes wird eine Verifizierungsoperation des Programms an den geradzahligen Speicherzellen von der Nten Speicherseite bei Schritt 503 durchgeführt. Die Verifizierungsoperation des Programms wird durchgeführt, um zu verifizieren, ob alle der Schwellenspannungen der geradzahligen Speicherzellen von der Nten Speicherseite ein Soll-Niveau erreicht haben. Falls ein Ergebnis der Verifizierungsoperation des Programms ein nicht bestehen ist, dann wird diejenige Programmspannung, welche der ausgewählten Wortleitung bereitgestellt wird, welche mit der Nten Speicherseite gekoppelt ist, bei Schritt 504 erhöht, und die Programmoperation wird an den geradzahligen Speicherzellen von der Nten Speicherseite bei Schritt 502 erneut durchgeführt. Die Schritte 502 bis 504 werden solange wiederholt, bis sämtliche der Schwellenspannungen der geradzahligen Speicherzellen von der Nten Speicherseite das Soll-Niveau erreichen. Wenn sämtliche der Schwellenspannungen der geradzahligen Speicherzellen von der Nten Speicherseite das Soll-Niveau erreichen, dann ist ein Ergebnis der Verifizierungsoperation des Programms bei Schritt 503 ein bestehen.
Falls ein Ergebnis der Verifizierungsoperation des Programms an den geradzahligen Speicherzellen von der Nten Speicherseite bei Schritt 503 ein bestehen ist, dann wird eine Programmoperation an den ungeradzahligen Speicherzellen von der Nten Speicherseite bei Schritt 505 durchgeführt. Die Programmoperation wird in Übereinstimmung mit einem Stufenpulsprogrammier-(incremental step pulse program (ISPP))Verfahren des schrittweisen Anhebens einer Programmspannung durchgeführt. Besonders um die Programmoperation an ausgewählten Speicherzellen, welche in den ungeradzahligen Strings STe enthalten sind, aus unter den Speicherzellen von der Nten Speicherseite durchzuführen, wird eine Programspannung der ausgewählten Wortleitung zur Verfügung gestellt, welche mit der Nten Speicherseite gekoppelt ist, so dass die Schwellenspannungen der ausgewählten Speicherzellen zunehmen.
Es wird eine Verifizierungsoperation des Programms an den ungeradzahligen Speicherzellen von der Nten Speicherseite bei Schritt 505 durchgeführt. Die Verifizierungsoperation des Programms wird durchgeführt, um zu verifizieren, ob sämtliche der Schwellenspannungen der ungeradzahligen Speicherzellen von der Nten Speicherseite das Soll-Niveau erreicht haben.
Falls ein Ergebnis der Verifizierungsoperation des Programms ein nicht bestehen ist, dann wird die Programmspannung, welche der ausgewählten Wortleitung zur Verfügung gestellt wird, welche mit der Nten Speicherseite gekoppelt ist, bei Schritt 507 erhöht, und die Programmoperation wird an den ungeradzahligen Speicherzellen von der Nten Speicherseite bei Schritt 505 erneut durchgeführt. Die Schritte 505 bis 507 werden solange wiederholt, bis sämtliche der Schwellenspannungen der ungeradzahligen Speicherzellen von der Nten Speicherseite das Soll-Niveau erreichen. Wenn sämtliche der Schwellenspannungen der ungeradzahligen Speicherzellen von der Nten Speicherseite das Soll-Niveau erreichen, dann ist ein Ergebnis der Verifizierungsoperation des Programms bei Schritt 505 ist ein bestehen.
Wenn die Programm- und Programmverifizierungsoperationen an den ausgewählten Speicherzellen, welche in der Nten Speicherseite enthalten sind, abgeschlossen sind, dann wird bei Schritt 508 eine Programmoperation an den ungeradzahligen Speicherzellen von einer (N + 1)ten Speicherseite durchgeführt, das heißt, einer nächsten Speicherseite. Besonders um die Programmoperation an ausgewählten Speicherzellen durchzuführen, welche in den ungeradzahligen Strings STo enthalten sind, aus unter den Speicherzellen der (N + 1)ten Speicherseite, wird eine Programmspannung einer ausgewählten Wortleitung zur Verfügung gestellt, welche mit der (N + 1)ten Speicherseite gekoppelt ist, so dass die Schwellenspannungen der ausgewählten Speicherzellen zunehmen.
Als nächstes wird bei Schritt 509 eine Verifizierungsoperation des Programms an den ungeradzahligen Speicherzellen der (N + 1)ten Speicherseite durchgeführt. Die Verifizierungsoperation des Programms wird durchgeführt, um zu verifizieren, ob sämtliche der Schwellenspannungen der ungeradzahligen Speicherzellen von der (N + 1)ten Speicherseite das Soll-Niveau erreicht haben. Falls ein Ergebnis der Verifizierungsoperation des Programms ein nicht bestehen ist, dann wird die Programmspannung, welche der ausgewählten Wortleitung zur Verfügung gestellt wird, welche mit der (N + 1)ten Speicherseite gekoppelt ist, bei Schritt 510 erhöht, und die Programmoperation wird bei Schritt 508 an den ungeradzahligen Speicherzellen von der (N + 1)ten Speicherseite erneut durchgeführt. Die Schritte 508 bis 510 werden solange wiederholt, bis sämtliche der Schwellenspannungen der ungeradzahligen Speicherzellen von der (N + 1)ten Speicherseite das Soll-Niveau erreicht haben. Wenn sämtliche der Schwellenspannungen der ungeradzahligen Speicherzellen von der (N + 1)ten Speicherseite das Soll-Niveau erreichen, dann ist ein Ergebnis der Verifizierungsoperation des Programms 509 ein bestehen.
Wenn ein Ergebnis der Verifizierungsoperation des Programms an den ungeradzahligen Speicherzellen von der (N + 1)ten Speicherseite bei Schritt 509 ein bestehen ist, dann wird bei Schritt 511 eine Programmoperation an den geradzahligen Speicherzellen von der (N + 1)ten Speicherseite durchgeführt. Besonders um die Programmoperation an ausgewählten Speicherzellen, welche in dem geradzahligen String STe enthalten sind, aus unter den Speicherzellen von der (N + 1)ten Speicherseite durchzuführen, wird eine Programmspannung einer ausgewählten Wortleitung zur Verfügung gestellt, welche mit der (N + 1)ten Speicherseite gekoppelt ist, so dass die Schwellenspannungen der ausgewählten Speicherzellen zunehmen.
Als nächstes wird bei Schritt 512 eine Verifizierungsoperation des Programms an den geradzahligen Speicherzellen von der (N + 1)ten Speicherseite durchgeführt. Die Verifizierungsoperation des Programms wird durchgeführt, um zu verifizieren, ob sämtliche der Schwellenspannungen der geradzahligen Speicherzellen von der (N + 1)ten Speicherseite das Soll-Niveau erreicht haben. Falls ein Ergebnis der Verifizierungsoperation des Programms ein bestehen ist, dann wird die Programmspannung, welche der ausgewählten Wortleitung zur Verfügung gestellt wird, welche mit der (N + 1)ten Speicherseite gekoppelt ist, bei Schritt 513 erhöht, und die Programmoperation wird erneut bei Schritt 511 an den geradzahligen Speicherzellen von der (N + 1)ten Speicherseite durchgeführt. Die Schritte 511 bis 513 werden solange wiederholt, bis sämtliche der Schwellenspannungen der geradzahligen Speicherzellen von der (N + 1)ten Speicherseite das Soll-Niveau erreichen. Wenn sämtliche der Schwellenspannungen der geradzahligen Speicherzellen von der (N + 1)ten Speicherseite das Soll-Niveau erreichen, dann ist ein Ergebnis der Verifizierungsoperation des Programms bei Schritt 512 ein bestehen.
Wenn die Programm- und Programmverifizierungsoperationen an den ausgewählten Speicherzellen, welche in der (N + 1)ten Speicherseite enthalten sind, abgeschlossen sind, dann wird bei Schritt 514 bestimmt, ob die (N + 1)te Speicherseite die letzte Speicherseite von dem ausgewählten Speicherzellenblock ist. Falls als ein Ergebnis der Bestimmung festgestellt wird, dass die (N + 1)te Speicherseite nicht die letzte Speicherseite des ausgewählten Speicherzellenblocks ist, dann wird die Adresse der Speicherseite, zum Beispiel um 1 erhöht (das heißt, N = N + 1), um bei Schritt 515 eine nächste Speicherseite auszuwählen. Als nächstes werden die Schritte 502 bis 514 solange wiederholt, bis die Programm- und Programmverifizierungsoperationen an den ausgewählten Speicherzellen der verbleibenden Speicherseiten abgeschlossen sind. Falls als ein Ergebnis der Bestimmung bei Schritt 514 festgestellt wird, dass eine programmierte Speicherseite die letzte Speicherseite des ausgewählten Speicherzellenblocks ist, dann ist die Programmroutine für den ausgewählten Speicherzellenblock beendet.
Falls eine Programmoperation wie oben stehend beschrieben durchgeführt wird, dann ist jede der Speicherzellen, welche in derselben Speicherseite enthalten ist, einer unterschiedlichen Interferenz ausgesetzt, und jede der Speicherzellen, welche in demselben Zellstring enthalten ist, ist ebenfalls einer unterschiedlichen Interferenz ausgesetzt. Eine Interferenz zwischen den Speicherzellen, welche aus der oben stehend beschriebenen Programmoperation folgt, wird unterhalb beschrieben.
6 ist ein Schaubild, welches die Interferenz zwischen Speicherzellen veranschaulicht, welche aus dem Programmierverfahren von 5 folgt.
Bezugnehmend auf 6, falls geradzahlige und ungeradzahlige Speicherzellen, welche in einer Nten Speicherseite enthalten sind, sequentiell programmiert werden, und ungeradzahlige und geradzahlige Speicherzellen, welche in einer (N + 1)ten Speicherseite enthalten sind, wie oberhalb beschrieben mit Bezugnahme auf 5 sequentiell programmiert werden, dann ist jede der Speicherzellen angrenzend an die Nte Speicherseite und die (N + 1)te Speicherseite einer unterschiedlichen Interferenz ausgesetzt. Zum Beispiel, wenn geradzahlige Speicherzellen, welche in den geraden Strings STe von einer (N – 2)ten Speicherseite enthalten sind, programmiert werden, und ungeradzahlige Speicherzellen, welche in den ungeraden Strings STo von der (N – 2)ten Speicherseite enthalten sind, dann programmiert werden, dann sind geradzahlige Speicherzellen, welche in der (N – 2)ten Speicherseite enthalten sind, der Interferenz in der Richtung der X-Achse ausgesetzt. Als nächstes, wenn ungeradzahlige Speicherzellen, welche in einer (N – 1)ten Speicherseite enthalten sind, das heißt, einer nächsten Speicherseite, programmiert werden, dann sind die ungeradzahligen Speicherzellen der Nten Speicherseite ebenfalls der Interferenz in Richtung der Y-Achse ausgesetzt. Wenn geradzahlige Speicherzellen, welche in der (N – 1)ten Speicherseite enthalten sind, programmiert werden, dann sind die geradzahligen Speicherzellen der Nten Speicherseite ebenfalls der Interferenz in der Richtung der Y-Achse ausgesetzt. Falls eine Programmoperation wie oben stehend beschrieben ausgeführt wird, dann sind die geradzahligen Speicherzellen, welche in den geraden Strings STe von der (N – 2)ten Speicherseite enthalten sind, der Interferenz 'X + Y' ausgesetzt, und die ungeradzahligen Speicherzellen, welche in den ungeraden Strings STo von der (N – 2)ten Speicherseite enthalten sind, sind der Interferenz 'Y' ausgesetzt. Des Weiteren sind die geradzahligen Speicherzellen, welche in den geraden Strings STe von der (N – 1)ten Speicherseite enthalten sind, der Interferenz 'Y' ausgesetzt, und die ungeradzahligen Speicherzellen, welche in den ungeraden Strings STo von der (N – 1)ten Speicherseite enthalten sind, sind der Interferenz 'X + Y' ausgesetzt. Das heißt, geradzahlige Speicherzellen und ungeradzahlige Speicherzellen, welche in derselben Speicherseite enthalten sind, sind abwechselnd der Interferenz 'X + Y' und der Interferenz 'Y' ausgesetzt. Speicherzellen, welche in unterschiedlichen Speicherseiten innerhalb desselben Zellstrings enthalten sind, sind ebenfalls abwechselnd der Interferenz 'X + Y' und der Interferenz 'Y' ausgesetzt. Die Schwellenspannungen derjenigen Speicherzellen, welche der Interferenz 'X + Y' ausgesetzt sind, weisen ein relativ geringeres Inkrement auf, als diejenigen von den Speicherzellen, welche lediglich der Interferenz 'Y' ausgesetzt sind.
7 ist ein Schaubild, welches eine Verschiebung in den Schwellenspannungen der Speicherzellen aufgrund von Programmoperationen veranschaulicht.
Bezugnehmend auf 7, wird eine Soll-Schwellenspannungsverteilung Vt von programmierten Speicherzellen zwischen einer ersten Lesespannung R1 und einer zweiten Lesespannung R2 gesetzt. Die Soll-Schwellenspannungsverteilung Vt nimmt jedoch um ein bestimmtes Niveau aufgrund der Interferenz zu, welche auftritt, wenn eine Programmoperation an Speicherzellen angrenzend an die programmierten Speicherzellen durchgeführt wird. Wie oben stehend mit Bezugnahme auf 6 beschrieben, wird im Allgemeinen eine Schwellenspannungsverteilung Vy, welche um die Interferenz 'Y' angehoben wurde, nicht größer als die zweite Lesespannung R2. Dies liegt daran, weil die zweite Lesespannung R2 unter Berücksichtigung einer Verschiebung in den Schwellenspannungen aufgrund der Interferenz 'Y' festgesetzt wird. Falls die programmierten Speicherzellen der Interferenz 'X + Y' ausgesetzt sind, welche größer als die Interferenz 'Y' ist, nehmen die Schwellenspannungen von den programmierten Speicherzellen jedoch weiter auf ein höheres Niveau zu (zum Beispiel, Vx + y), und die Schwellenspannungen von manchen programmierten Speicherzellen können größer als die zweite Lesespannung R2 werden. Falls die Schwellenspannungen von programmierten Speicherzellen wie oben stehend beschrieben zunehmen, dann wird eine Leseoperation wie folgt durchgeführt.
8 ist ein schematisches Ablaufdiagramm, welches ein Leseverfahren in Übereinstimmung mit einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
Bezugnehmend auf 8, vor dem Auslesen von ausgewählten Speicherzellen, werden Daten aus Speicherzellen angrenzend an die ausgewählten Speicherzellen ausgelesen, um Informationen über die Interferenz an den ausgewählten Speicherzellen zu erhalten, und Daten werden aus den ausgewählten Speicherzellen unter Verwendung einer Lesespannung ausgelesen, welche in Übereinstimmung mit den Informationen variiert wird. Dieser Prozess wird unten stehend im Detail beschrieben.
Vor dem Auslesen von Daten aus Speicherzellen, welche in einer ausgewählten Nten Speicherseite enthalten sind, werden bei Schritt 801 Daten aus Speicherzellen ausgelesen, welche in einer (N + 1)ten Speicherseite enthalten sind, das heißt, einer nächsten Speicherseite. Ob die gelesenen Speicherzellen von der (N + 1)ten Speicherseite programmierte Speicherzellen sind oder nicht, wird bei Schritt 802 bestimmt. Falls als ein Ergebnis der Bestimmung festgestellt wird, dass die Speicherzellen von der (N + 1)ten Speicherseite nicht programmierte Speicherzellen sind, dann werden bei Schritt 803 Daten aus den Speicherzellen von der (N + 1)ten Speicherseite unter Verwendung einer voreingestellten Lesespannung ausgelesen. Falls als ein Ergebnis der Bestimmung bei Schritt 802 festgestellt wird, dass die Speicherzellen von der (N + 1)ten Speicherseite programmierte Speicherzellen sind, dann wird bei Schritt 804 eine Lesespannung für die Nte Speicherseite um ein bestimmtes Niveau erhöht. Die Daten werden bei Schritt 805 aus den Speicherzellen von der Nten Speicherseite unter Verwendung der erhöhten Lesespannung ausgelesen. Falls wie oben stehend beschrieben eine Lesespannung für das Auslesen von ausgewählten Speicherzellen variiert wird, abhängig davon, ob angrenzende Speicherzellen programmiert wurden, kann die Zuverlässigkeit der aus den ausgewählten Speicherzellen gelesenen Daten verbessert werden.
Falls wie oben stehend beschrieben eine Programmoperation durchgeführt wird, kann eine maximale Interferenz, welche in jeder der Speicherzellen auftreten kann, bekannt sein. Demzufolge kann eine Leseoperation in Übereinstimmung mit einem Algorithmus entsprechend der ausgewählten Speicherzellen durchgeführt werden. Zum Beispiel, bezugnehmend auf 6, da diejenigen Speicherzellen, welche in den geraden Strings STe von der (N – 2)ten Speicherseite enthalten sind, der maximalen Interferenz 'X + Y' ausgesetzt sein können, kann eine passende Leseoperation durchgeführt werden. Des Weiteren, da diejenigen Speicherzellen, welche in den ungeraden Strings STo von der (N – 2)ten Speicherseite enthalten sind, der maximalen Interferenz 'Y' ausgesetzt sein können, kann eine passende Leseoperation durchgeführt werden.
Verfahren des Auslesens von programmierten Speicherzellen in Übereinstimmung mit dem obigen Programmierverfahren werden unten stehend im Detail beschrieben.
9 bis 12 sind detaillierte Ablaufdiagramme, welche Leseverfahren in Übereinstimmung mit manchen beispielhaften Ausführungsformen der vorliegenden Erfindung veranschaulichen. Es wird im Folgenden angenommen, dass eine Nte Speicherseite eine ausgewählte Speicherseite ist.
9 ist ein Ablaufdiagramm, welches das LSB Leseverfahren von Speicherzellen veranschaulicht, welche der Interferenz 'X + Y' ausgesetzt sein können.
Bezugnehmend auf 9, werden bei Schritt 901 Daten unter Verwendung einer ersten Lesespannung R1 aus Speicherzellen ausgelesen, welche in der Nten Speicherseite enthalten sind. Die gelesenen Daten werden in den Signalspeichern von Speicherseitenpuffern gespeichert. Als nächstes wird bei Schritt 902 festgestellt, ob die Nte Speicherseite eine LSB-programmierte Speicherseite oder eine MSB-programmierte Speicherseite ist. Um festzustellen, ob die Nte Speicherseite die LSB-programmierte Speicherseite oder die MSB-programmierte Speicherseite ist, werden Daten aus den Flagzellen von der Nten Speicherseite ausgelesen. Das heißt, nachdem an jeder Speicherseite eine MSB Programmoperation durchgeführt wird, wird die Zahl '0' in die Flagzellen von jeder Speicherseite programmiert. Auf diese Weise kann durch das Lesen der Daten von den Flagzellen festgestellt werden, ob die Speicherseite einem LSB Programm oder einem MSB Programm ausgesetzt war. Zum Beispiel, falls die aus den Flagzellen gelesene Zahl '0' ist, dann bedeutet dies, dass eine passende Speicherseite eine MSB-programmierte Speicherseite ist. Zum Beispiel, falls die aus den Flagzellen gelesene Zahl '1' ist, dann bedeutet dies, dass eine passende Speicherseite eine LSB-programmierte Speicherseite oder eine Speicherseite in einem gelöschten Zustand ist. Falls als ein Ergebnis der Feststellung bei Schritt 902 festgestellt wird, dass die Nte Speicherseite eine LSB-programmierte Speicherseite ist, dann werden die bei Schritt 901 gelesenen Daten ausgegeben, und die Leseoperation wird beendet. Falls als ein Ergebnis der Feststellung bei Schritt 902 festgestellt wird, dass die Nte Speicherseite eine MSB-programmierte Speicherseite ist, dann wird bei Schritt 903 eine Leseoperation an einer (N + 1)ten Speicherseite durchgeführt, das heißt, einer nächsten Speicherseite. Die Leseoperation an der (N + 1)ten Speicherseite wird unter Verwendung der ersten Lesespannung R1, einer zweiten Lesespannung R2 und einer dritten Lesespannung R3 durchgeführt. Die zweite Lesespannung R2 ist größer als die erste Lesespannung R1, und die dritte Lesespannung R3 ist größer als die zweite Lesespannung R2. Als nächstes wird bei Schritt 904 bestimmt, ob die (N + 1)te Speicherseite eine LSB-programmierte Speicherseite oder eine MSB-programmierte Speicherseite ist. Um zu bestimmen, ob die (N + 1)te Speicherseite eine LSB-programmierte Speicherseite oder eine MSB-programmierte Speicherseite ist, werden die Daten aus den Flagzellen von der (N + 1)ten Speicherseite gelesen. Zum Beispiel, falls die aus den Flagzellen gelesene Zahl '0' ist, bedeutet es, dass die (N + 1)te Speicherseite eine MSB-programmierte Speicherseite ist. Zum Beispiel, falls die aus den Flagzellen gelesene Zahl '1' ist, bedeutet es, dass die (N + 1)te Speicherseite eine LSB-programmierte Speicherseite oder eine Speicherseite in einem gelöschten Zustand ist. Falls als ein Ergebnis der Bestimmung bei Schritt 904 bestimmt wird, dass die (N + 1)te Speicherseite eine Speicherseite ist, an welcher lediglich ein LSB Programm durchgeführt wurde, dann wird bei Schritt 905 an der Nten Speicherseite durch die Verwendung der zweiten Lesespannung R2 eine LSB Leseoperation durchgeführt. Falls als ein Ergebnis der Bestimmung bei Schritt 904 festgestellt wird, dass die (N + 1)te Speicherseite eine Speicherseite ist, an welcher bis zu einem MSB Programm durchgeführt wurde, dann wird eine LSB Leseoperation an der Nten Speicherseite unter Verwendung der zweiten Lesespannung R2 durchgeführt, weil die Nte Speicherseite der Interferenzen bei Schritt 906 ausgesetzt sein kann. Als nächstes wird eine LSB Leseoperation an der Nten Speicherseite unter Verwendung einer zweiten variablen Spannung R2' durchgeführt, welche größer als die zweite Lesespannung R2 bei Schritt 907 ist. Hier kann die LSB Leseoperation, welche an der Nten Speicherseite unter Verwendung der zweiten Lesespannung R2 bei Schritt 906 durchgeführt wird, weggelassen werden, weil sie durchgeführt wird, um Daten auszulesen aus Speicherzellen, welche der Interferenz weniger ausgesetzt sind, aus den Speicherzellen, welche in der Nten Speicherseite enthalten sind.
Zum Beispiel kann der Schritt 906 durchgeführt werden, um Daten aus Speicherzellen auszulesen, bei denen es die Interferenz 'Y' gibt. Falls ein MSB Programm an angrenzenden Speicherzellen wie in Schritt 907 durchgeführt wurde, dann werden Daten aus ausgewählten Speicherzellen unter Verwendung der zweiten variablen Spannung R2' gelesen, welche größer als die zweite Lesespannung R2 ist, weil die Schwellenspannungen von den ausgewählten Speicherzellen zunehmen. Falls wie oben stehend beschrieben eine Lesespannung zum Auslesen der ausgewählten Speicherzellen abhängig von dem Zustand von angrenzenden Speicherzellen bestimmt ist, zum Beispiel Schwellenspannungen von angrenzenden Speicherzellen, dann können Daten in den ausgewählten Speicherzellen richtig ausgelesen werden, sogar wenn die Schwellenspannungen von den ausgewählten Speicherzellen verschoben sind.
10 ist ein Ablaufdiagramm, welches das LSB Leseverfahren von Speicherzellen veranschaulicht, welche der Interferenz 'Y' ausgesetzt sein können.
Bezugnehmend auf 10, werden Daten aus Speicherzellen, welche in der Nten Speicherseite enthalten sind, unter Verwendung der ersten Lesespannung R1 bei Schritt 1001 ausgelesen. Die gelesenen Daten werden in den Signalspeichern der jeweiligen Speicherseitenpuffer gespeichert. Als nächstes wird bei Schritt 1002 bestimmt, ob die Nte Speicherseite eine LSB-programmierte Speicherseite oder eine MSB-programmierte Speicherseite ist. Um zu bestimmen, ob die Nte Speicherseite eine LSB-programmierte Speicherseite oder eine MSB-programmierte Speicherseite ist, werden die Daten aus den Flagzellen von der Nten Speicherseite ausgelesen. Zum Beispiel, falls die aus den Flagzellen gelesene Zahl '0' ist, bedeutet es, dass die (N + 1)te Speicherseite eine MSB-programmierte Speicherseite ist. Zum Beispiel, falls die gelesene Zahl '1' ist, bedeutet es, dass die (N + 1)te Speicherseite eine LSB-programmierte Speicherseite oder eine Speicherseite in einem gelöschten Zustand ist. Falls als ein Ergebnis der Bestimmung bei Schritt 1002 bestimmt wird, dass die Nte Speicherseite eine LSB-programmierte Speicherseite ist, dann werden die bei Schritt 1001 gelesenen Daten ausgegeben, und die Leseoperation ist beendet. Falls als ein Ergebnis der Bestimmungen bei Schritt 1002 bestimmt wird, dass die Nte Speicherseite eine MSB-programmierte Speicherseite ist, dann wird bei Schritt 1003 eine LSB Leseoperation an der Nten Speicherseite unter Verwendung der zweiten Lesespannung R2 durchgeführt, und die Leseoperation ist beendet.
11 ist ein Ablaufdiagramm, welches das MSB Leseverfahren von Speicherzellen veranschaulicht, welche der Interferenz 'X + Y' ausgesetzt sein können.
Bezugnehmend auf 11, werden Daten aus Speicherzellen, welche in der (N + 1)ten Speicherseite enthalten sind, gelesen, das heißt, eine Speicherseite neben der Nten Speicherseite bei Schritt 1101. Zum Beispiel kann die Leseoperation unter Verwendung der ersten Lesespannung R1, der zweiten Lesespannung R2 und der dritten Lesespannung R3 durchgeführt werden. Wenn Daten aus den Speicherzellen gelesen werden, dann werden die Schwellenspannungen von den Speicherzellen unter Verwendung der ersten bis dritten Lesespannungen R1 bis R3 überprüft. Ob die Speicherzellen von der (N + 1)ten Speicherseite LSB-programmierte Speicherzellen oder MSB-programmierte Speicherzellen sind, wird bei Schritt 1102 basierend auf einem Ergebnis von der Leseoperation für die (N + 1)te Speicherseite bestimmt, welche bei Schritt 1101 durchgeführt wurde. Um zu bestimmen, ob die (N + 1)te Speicherseite eine LSB-programmierte Speicherseite oder eine MSB-programmierte Speicherseite ist, werden die Daten aus den Flagzellen von der (N + 1)ten Speicherseite gelesen. Zum Beispiel, falls die gelesene Zahl aus den Flagzellen '0' ist, bedeutet es, dass die (N + 1)te Speicherseite eine MSB-programmierte Speicherseite ist. Zum Beispiel, falls die gelesene Zahl aus den Flagzellen '1' ist, bedeutet es, dass die (N + 1)te Speicherseite eine LSB-programmierte Speicherseite oder eine Speicherseite in einem gelöschten Zustand ist. Falls als ein Ergebnis der Bestimmung bei Schritt 1102 festgestellt wird, dass die (N + 1)te Speicherseite eine LSB-programmierte Speicherseite ist, dann werden Daten aus den Speicherzellen von der Nten Speicherseite unter Verwendung der ersten Lesespannung R1 und der dritten Lesespannung R3 ausgelesen. Falls als ein Ergebnis der Bestimmung bei Schritt 1102 festgestellt wird, dass die (N + 1)te Speicherseite eine MSB-programmierte Speicherseite ist, dann werden Daten aus den Speicherzellen von der Nten Speicherseite bei Schritt 1104 unter Verwendung der ersten Lesespannung R1 ausgelesen. Die Leseoperation unter Verwendung der ersten Lesespannung R1 wird durchgeführt, um damit die richtigen Daten aus den Speicherzellen von der Nten Speicherseite auszulesen, welche Schwellenspannungen aufweisen, welche durch Interferenz geringfügig verschoben sind. Demzufolge kann der Schritt 1104 ausgelassen werden. Um die richtigen Daten aus den Speicherzellen von der Nten Speicherseite auszulösen, deren Schwellenspannungen wesentlich durch Interferenz verschoben sind, wird bei Schritt 1105 eine Leseoperation an den Speicherzellen von der Nten Speicherseite unter Verwendung einer ersten variablen Spannung R1' durchgeführt, welche größer als die erste Lesespannung R1 ist. Als nächstes werden bei Schritt 1106 Daten aus den Speicherzellen von der Nten Speicherseite unter Verwendung der dritten Lesespannung R3 ausgelesen. Die Leseoperation unter Verwendung der dritten Lesespannung R3 wird durchgeführt, um die richtigen Daten aus den Speicherzellen von der Nten Speicherseite auszulesen, welche Schwellenspannungen aufweisen, welche geringfügig durch Interferenz verschoben sind. Demzufolge kann der Schritt 1106 ebenfalls ausgelassen werden. Um die richtigen Daten aus den Speicherzellen von der Nten Speicherseite auszulesen, welche Schwellenspannungen aufweist, welche wesentlich durch Interferenz verschoben sind, wird bei Schritt 1107 eine Leseoperation an den Speicherzellen von der Nten Speicherseite unter Verwendung einer dritten variablen Spannung R3' durchgeführt, welche größer als die dritte Lesespannung R3 ist. Nach Schritt 1103 und Schritt 1107, wird bei Schritt 1108 bestimmt, ob die Nte Speicherseite eine LSB-programmierte Speicherseite oder eine MSB-programmierte Speicherseite ist. Um zu bestimmen, ob die Nte Speicherseite eine LSB-programmierte Speicherseite oder eine MSB-programmierte Speicherseite ist, werden die Daten von den Flagzellen von der Nten Speicherseite ausgelesen. Zum Beispiel, falls die aus den Flagzellen gelesene Zahl '0' ist, bedeutet es, dass die Nte Speicherseite eine MSB-programmierte Speicherseite ist. Zum Beispiel, falls die aus den Flagzellen gelesene Zahl '1' ist, bedeutet es, dass die Nte Speicherseite eine LSB-programmierte Speicherseite oder eine Speicherseite in einem gelöschten Zustand ist. Falls als ein Ergebnis von der Bestimmung bei Schritt 1108 festgestellt wird, dass die Nte Speicherseite eine MSB-programmierte Speicherseite ist, dann werden die zuvor gelesenen Daten ausgegeben und die Leseoperation ist dann beendet. Falls als ein Ergebnis der Bestimmung bei Schritt 1108 festgestellt wird, dass die Nte Speicherseite eine LSB-programmierte Speicherseite ist, dann werden bei Schritt 1109 die relevanten Speicherseitenpuffer so festgelegt, dass die Zahl '1' den Signalspeichern von den relevanten Speicherseitenpuffern eingegeben wird. Besonders, obwohl die ausgewählten Speicherzellen derart veranschaulicht sind, als ob sie einer MSB Leseoperation ausgesetzt sind, wird die Zahl '1', welche einen gelöschten Zustand kennzeichnet, in die Signalspeicher von sämtlichen Speicherseitenpuffern eingegeben und die Leseoperation ist dann beendet, weil die ausgewählten Speicherzellen nicht MSB-programmierte Speicherzellen sind, falls sie LSB-programmierte Speicherzellen sind.
12 ist ein Ablaufdiagramm, welches das MSB Leseverfahren von Speicherzellen veranschaulicht, welche der Interferenz 'Y' ausgesetzt sein können.
Bezugnehmend auf 12, werden bei Schritt 1201 Daten aus Speicherzellen, welche in der Nten Speicherseite enthalten sind, unter Verwendung der ersten Lesespannung R1 und der dritten Lesespannung R3 gelesen. Die gelesenen Daten werden in den Signalspeichern von den relevanten Speicherseitenpuffern gespeichert. Als nächstes wird bei Schritt 1202 bestimmt, ob die Nte Speicherseite eine LSB-programmierte Speicherseite oder eine MSB-programmierte Speicherseite ist. Um zu bestimmen, ob die Nte Speicherseite eine LSB-programmierte Speicherseite oder eine MSB-programmierte Speicherseite ist, werden Daten aus den Flagzellen von der Nten Speicherseite gelesen. Falls die aus den Flagzellen gelesene Zahl '0' ist, bedeutet es, dass die Nte Speicherseite eine MSB-programmierte Speicherseite ist. Falls die aus den Flagzellen gelesene Zahl '1' ist, bedeutet es, dass die Nte Speicherseite eine LSB-programmierte Speicherseite oder eine Speicherseite in einem gelöschten Zustand ist. Falls als ein Ergebnis der Bestimmung bei Schritt 1202 festgestellt wird, dass die Nte Speicherseite eine LSB-programmierte Speicherseite ist, dann werden die bei Schritt 1201 gelesenen Daten ausgegeben und die Leseoperation ist dann beendet. Falls als ein Ergebnis der Bestimmung bei Schritt 1202 festgestellt wird, dass die Nte Speicherseite eine MSB-programmierte Speicherseite ist, dann werden bei Schritt 1203 die relevanten Speicherseitenpuffer so festgelegt, dass die Zahl '1' den Signalspeichern der relevanten Speicherseitenpuffer eingegeben wird. Besonders, obwohl die ausgewählten Speicherzellen derart veranschaulicht sind, als ob sie einer MSB Leseoperation ausgesetzt sind, wird die Zahl '1', welche einen gelöschten Zustand kennzeichnet, in die Signalspeicher von sämtlichen Speicherseitenpuffer eingegeben und die Leseoperation ist dann beendet, weil die ausgewählten Speicherzellen nicht MSB-programmierte Speicherzellen sind, falls sie LSB-programmierte Speicherzellen sind.
13 ist ein Schaubild, welches Lesespannungen, welche in Leseoperationen verwendet wurden, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
Bezugnehmend auf 13, wie oben stehend mit Bezugnahme auf 9 bis 12 beschrieben, werden die Schwellenspannungsverteilungen 1301 von Speicherzellen, welche nicht oder geringfügig der Interferenz von angrenzenden Speicherzellen ausgesetzt sind, nicht verändert oder werden geringfügig verändert. Demzufolge werden die Leseoperationen an den Speicherzellen durch die Verwendung der ersten, zweiten und dritten Lesungsspannungen R1, R2 und R3 durchgeführt. Im Gegensatz dazu werden Schwellenspannungsverteilungen 1302 von Speicherzellen, welche wesentlich der Interferenz von angrenzenden Speicherzellen ausgesetzt sind, wesentlich verändert. Demzufolge werden die Leseoperationen an den Speicherzellen unter Verwendung der variierten Lesespannungen R1', R2' und R3' durchgeführt. Demzufolge kann die Zuverlässigkeit von einer Leseoperation verbessert werden.
In Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung kann die Abfolge von einer Programmoperation an Speicherzellen in Abhängigkeit von dem Zustand (zum Beispiel der Schwellenspannung) von Speicherzellen angrenzend an die ausgewählten Speicherzellen angepasst werden, und das kann die Zuverlässigkeit von einer Leseoperation verbessern.

Claims

Verfahren des Betreibens einer Halbleitervorrichtung, mit: Auswählen von einem von einer Vielzahl von Speicherzellenblöcken, welche in einer Speicherzellen-Matrix enthalten sind; Programmieren von geradzahligen Speicherzellen, welche mit einer ausgewählten Wortleitung unter den Wortleitungen des ausgewählten Speicherzellenblocks gekoppelt sind; Programmieren von ungeradzahligen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind; Programmieren von ungeradzahligen Speicherzellen, welche mit einer nächsten Wortleitung angrenzend an die ausgewählte Wortleitung gekoppelt sind; und Programmieren von geradzahligen Speicherzellen, welche mit der nächsten Wortleitung gekoppelt sind, wobei das Programmieren wiederholt wird, bis das Programmieren an ausgewählten Speicherzellen, welche mit allen der Wortleitungen des ausgewählten Speicherzellenblocks gekoppelt sind, abgeschlossen ist.
Verfahren nach Anspruch 1, wobei das Programmieren der geradzahligen Speicherzellen, welche an die ausgewählte Wortleitung gekoppelt sind, aufweist: Bereitstellen einer Programmspannung an die ausgewählte Wortleitung, so dass Schwellenspannungen von den geradzahligen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, zunehmen; Bestimmen, ob sämtliche der Schwellenspannungen von den geradzahligen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, ein Soll-Niveau erreicht haben oder nicht; und wiederholtes Programmieren der geradzahligen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, während die Programmspannung schrittweise angehoben wird, falls als ein Ergebnis der Bestimmung festgestellt wird, dass sämtliche der Schwellenspannungen das Soll-Niveau nicht erreicht haben.
Verfahren nach Anspruch 1, wobei das Programmieren der ungeradzahligen Speicherzellen, welche an die ausgewählte Wortleitung gekoppelt sind, aufweist: Bereitstellen einer Programmspannung an die ausgewählte Wortleitung, so dass Schwellenspannungen von den ungeradzahligen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, zunehmen; Bestimmen, ob sämtliche der Schwellenspannungen von den ungeradzahligen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, ein Soll-Niveau erreicht haben oder nicht; und wiederholtes Programmieren der ungeradzahligen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, während die Programmspannung schrittweise angehoben wird, falls als ein Ergebnis der Bestimmung festgestellt wird, dass sämtliche der Schwellenspannungen das Soll-Niveau nicht erreicht haben.
Verfahren nach Anspruch 1, des Weiteren umfassend: Lesen von Speicherzellen, welche an die nächste Wortleitung gekoppelt sind; und Lesen von Speicherzellen, welche an die ausgewählte Wortleitung gekoppelt sind, unter Verwendung einer ersten Lesespannung, wenn diejenigen Speicherzellen, welche an die nächste Wortleitung gekoppelt sind, nicht programmiert sind, und Lesen derjenigen Speicherzellen, welche an die ausgewählte Wortleitung gekoppelt sind, unter Verwendung einer zweiten Lesespannung, welche größer als die erste Lesespannung ist, wenn diejenigen Speicherzellen, welche an die nächste Wortleitung gekoppelt sind, programmiert sind.
Verfahren nach Anspruch 4, wobei das Lesen der Speicherzellen, welche mit der nächsten Wortleitung gekoppelt sind, aufweist: Lesen der Speicherzellen, welche mit der nächsten Wortleitung gekoppelt sind, unter Verwendung der ersten Lesespannung; und Bestimmen, ob eine least significant bit (LSB) Programmoperation oder eine most significant bit (MSB) Programmoperation an denjenigen Speicherzellen durchgeführt wurde, welche mit der nächsten Wortleitung gekoppelt sind.
Verfahren nach Anspruch 5, wobei die Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, unter Verwendung der zweiten Lesespannung gelesen werden, falls als ein Ergebnis von der Bestimmung festgestellt wird, dass die LSB Programmoperation an denjenigen Speicherzellen durchgeführt wurde, welche mit der nächsten Wortleitung gekoppelt sind, und es werden diejenigen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, unter Verwendung der dritten Lesespannung gelesen, welche größer als die zweite Lesespannung ist, falls als ein Ergebnis der Bestimmung festgestellt wird, dass die MSB Programmoperation an denjenigen Speicherzellen durchgeführt wurde, welche mit der nächsten Wortleitung gekoppelt sind.
Verfahren des Betreibens einer Halbleitervorrichtung, mit: Programmieren von geradzahligen Speicherzellen, welche mit einer ersten Wortleitung gekoppelt sind; Programmieren von ungeradzahligen Speicherzellen, welche mit der ersten Wortleitung gekoppelt sind; Programmieren von ungeradzahligen Speicherzellen, welche mit einer zweiten Wortleitung angrenzend an die erste Wortleitung gekoppelt sind; Programmieren von geradzahligen Speicherzellen, welche mit der zweiten Wortleitung gekoppelt sind; Programmieren von geradzahligen Speicherzellen, welche mit einer dritten Wortleitung angrenzend an die zweite Wortleitung gekoppelt sind; und Programmieren von ungeradzahligen Speicherzellen, welche mit der dritten Wortleitung gekoppelt sind.
Verfahren nach Anspruch 7, des Weiteren umfassend: Lesen von Speicherzellen, welche mit der zweiten Wortleitung gekoppelt sind; und Lesen von Speicherzellen, welche mit der ersten Wortleitung gekoppelt sind, unter Verwendung einer ersten Lesespannung, wenn diejenigen Speicherzellen, welche mit der zweiten Wortleitung gekoppelt sind, nicht programmiert sind, und Lesen derjenigen Speicherzellen, welche mit der ersten Wortleitung gekoppelt sind, unter Verwendung einer zweiten Lesespannung, welche größer als die erste Lesespannung ist, wenn diejenigen Speicherzellen, welche mit der zweiten Wortleitung gekoppelt sind, programmiert sind.
Verfahren nach Anspruch 7, des Weiteren umfassend: Lesen von Speicherzellen, welche mit der dritten Wortleitung gekoppelt sind; und Lesen von Speicherzellen, welche mit der zweiten Wortleitung gekoppelt sind, unter Verwendung einer ersten Lesespannung, wenn diejenigen Speicherzellen, welche mit der dritten Wortleitung gekoppelt sind, nicht programmiert sind, und Lesen derjenigen Speicherzellen, welche mit der zweiten Wortleitung gekoppelt sind, unter Verwendung einer zweiten Lesespannung, welche größer als die erste Lesespannung ist, wenn diejenigen Speicherzellen, welche mit der dritten Wortleitung gekoppelt sind, programmiert sind.
Verfahren des Betreibens einer Halbleitervorrichtung, mit: Programmieren von geradzahligen Speicherzellen, welche in einer Nten Speicherseite von einer Vielzahl von Speicherseiten enthalten sind, welche in einem ausgewählten Speicherzellenblock enthalten sind; Programmieren von ungeradzahligen Speicherzellen, welche in der Nten Speicherseite enthalten sind, wenn das Programmieren an den geradzahligen Speicherzellen von der Nten Speicherseite abgeschlossen ist; Programmieren von ungeradzahligen Speicherzellen, welche in einer (N + 1)ten Speicherseite angrenzend an die Nte Speicherseite enthalten sind, wenn das Programmieren an den geradzahligen Speicherzellen von der Nten Speicherseite abgeschlossen ist; und Programmieren von geradzahligen Speicherzellen, welche in der (N + 1)ten Speicherseite enthalten sind, wenn das Programmieren an den ungeradzahligen Speicherzellen von der (N + 1)ten Speicherseite abgeschlossen ist.
Verfahren nach Anspruch 10, wobei die Speicherseite eine Gruppe von Speicherzellen ist, welche mit einer identischen Wortleitung gekoppelt sind.
Verfahren nach Anspruch 10, des Weiteren umfassend: Lesen von Speicherzellen, welche in der (N + 1)ten Speicherseite enthalten sind; und Lesen von Speicherzellen, welche in der Nten Speicherseite enthalten sind, unter Verwendung einer ersten Lesespannung, wenn diejenigen Speicherzellen, welche in der (N + 1)te Speicherseite enthalten sind, nicht programmiert sind, und Lesen derjenigen Speicherzellen, welche in der Nten Speicherseite enthalten sind, unter Verwendung einer zweiten Lesespannung, welche größer als die erste Lesespannung ist, wenn diejenigen Speicherzellen, welche in der (N + 1)ten Speicherseite enthalten sind, programmiert sind.
Verfahren des Betreibens einer Halbleitervorrichtung, mit: Durchführen von einer least significant bit (LSB) Programmoperation an einer ausgewählten Speicherseite; Durchführen von einer most significant bit (MSB) Programmoperation an ungeradzahligen Speicherzellen, welche in der ausgewählten Speicherseite nach dem Durchführen der MSB Programmoperation an geradzahligen Speicherzellen enthalten sind, welche in der ausgewählten Speicherseite enthalten sind; Durchführen der LSB Programmoperation an einer Speicherseite neben der ausgewählten Speicherseite; Durchführen der MSB Programmoperation an geradzahligen Speicherzellen, welche in der nächsten Speicherseite nach dem Durchführen der MSB Programmoperation an ungeradzahligen Speicherzellen enthalten sind, welche in der nächsten Speicherseite enthalten sind.
Verfahren nach Anspruch 13, wobei die Speicherseite eine Gruppe von Speicherzellen ist, welche an eine identische Wortleitung gekoppelt sind.
Verfahren des Betreibens einer Halbleitervorrichtung, mit: Durchführen einer least significant bit (LSB) Programmoperation an einem ausgewählten Speicherzellenblock; Durchführen einer most significant bit (MSB) Programmoperation an geradzahligen Speicherzellen, welche in einer Speicherseite enthalten sind, welche unter einer Vielzahl von Speicherseiten ausgewählt wurde, welche in dem ausgewählten Speicherzellenblock enthalten sind; Durchführen der MSB Programmoperation an ungeradzahligen Speicherzellen, welche in der ausgewählten Speicherseite enthalten sind; Durchführen der MSB Programmoperation an ungeradzahligen Speicherzellen, welche in einer Speicherseite neben der ausgewählten Speicherseite enthalten sind; und Durchführen der MSB Programmoperation an geradzahligen Speicherzellen, welche in der nächsten Speicherseite enthalten sind.
Verfahren nach Anspruch 15, wobei die Speicherseite eine Gruppe von Speicherzellen ist, welche mit einer identischen Wortleitung gekoppelt sind.
Halbleitervorrichtung, mit: einer Speicherzellen-Matrix, welche dazu eingerichtet ist, um Speicherzellenblöcke und Flagzellenblöcke zu enthalten, welche eine Vielzahl von Speicherseiten enthalten; einem Reihendecoder, welcher mit Wortleitungen der Speicherzellen-Matrix gekoppelt ist; einem Spannungsgenerator, welcher dazu eingerichtet ist, um Ansteuerspannungen zu erzeugen und die Ansteuerspannungen an den Reihendecoder zu übertragen; Speicherseitenpuffer, welche mit Bitleitungen der Speicherzellen-Matrix gekoppelt sind; und einem Kontroller, welcher dazu eingerichtet ist, um den Reihendecoder, den Spannungsgenerator und die Speicherseitenpuffer zu steuern, um alle ausgewählten Speicherzellen zu programmieren, welche in einem Speicherzellenblock enthalten sind, welcher unter den Speicherzellenblöcken derart ausgewählt wurde, um damit geradzahlige Speicherzellen und ungeradzahlige Speicherzellen sequentiell zu programmieren, welche in einer ausgewählten Speicherseite der Speicherseiten enthalten sind, welche in dem ausgewählten Speicherzellenblock enthalten sind, und dann ungeradzahlige Speicherzellen und geradzahlige Speicherzellen sequentiell zu programmieren, welche in einer Speicherseite neben der ausgewählten Speicherseite enthalten sind.
Halbleitervorrichtung nach Anspruch 17, wobei der Kontroller dazu eingerichtet ist, um des Weiteren den Reihendecoder, den Spannungsgenerator, und die Speicherseitenpuffer zu steuern, um Speicherzellen, welche mit der nächsten Wortleitung gekoppelt sind, zu lesen, und um Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, unter Verwendung einer ersten Lesespannung zu lesen, wenn diejenigen Speicherzellen, welche mit der nächsten Wortleitung gekoppelt sind, nicht programmiert sind, und um diejenigen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, unter Verwendung einer zweiten Lesespannung zu lesen, welche größer als die erste Lesespannung ist, wenn diejenigen Speicherzellen, welche mit der nächsten Wortleitung gekoppelt sind, programmiert sind.
Halbleitervorrichtung nach Anspruch 18, wobei wenn diejenigen Speicherzellen, welche mit der nächsten Wortleitung gekoppelt sind, gelesen werden, der Kontroller dazu eingerichtet ist, um den Reihendecoder, den Spannungsgenerator und die Speicherseitenpuffer zu steuern, um diejenigen Speicherzellen, welche mit der nächsten Wortleitung gekoppelt sind, unter Verwendung der ersten Lesespannung zu lesen, und um zu bestimmen, ob eine least significant bit (LSB) Programmoperation oder eine most significant bit (MSB) Programmoperation an den Speicherzellen, welche mit der nächsten Wortleitung gekoppelt sind, durchgeführt wurde.
Halbleitervorrichtung nach Anspruch 19, wobei der Kontroller dazu eingerichtet ist, um den Reihendecoder, den Spannungsgenerator und die Speicherseitenpuffer zu steuern, um diejenigen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, unter Verwendung der zweiten Lesespannung zu lesen, falls als ein Ergebnis der Bestimmung festgestellt wird, dass die LSB Programmoperation an denjenigen Speicherzellen durchgeführt wurde, welche mit der nächsten Wortleitung gekoppelt sind, und um diejenigen Speicherzellen, welche mit der ausgewählten Wortleitung gekoppelt sind, unter Verwendung einer dritten Lesespannung zu lesen, welche größer als die zweite Lesespannung ist, falls als ein Ergebnis der Bestimmung festgestellt wird, dass die MSB Programmoperation an denjenigen Speicherzellen durchgeführt wurde, welche mit der nächsten Wortleitung gekoppelt sind.