DE102010062448B4 - Process for the production of semiconductor structures from silicon carbide and silicon carbide semiconductors - Google Patents

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Abstract

Ein Verfahren zur Herstellung von Halbleiterstrukturen aus Silizium-Carbid, das folgende Schritte aufweist:- Aufbringen einer Poly-Siliziumschicht (11) auf ein Substrat (10) aus Silizium-Carbid,- Maskierung der Poly-Siliziumschicht (11), wobei die Maske mindestens ein Fenster zur Schaffung eines Trenchs (12) sowie mindestens ein Fenster zur Schaffung eines Implantationsbereiches (14) aufweist,- Übertragen der Strukturen der Maskierung in die Poly-Siliziumschicht (11) durch einen DRIE-Trockenätzprozess, wobei zwischen Trench (12) und Implantationbereich (14) ein Spacer (13) aus Poly-Silizium gegeben ist,- Entfernung der Maskierung,- Ausbildung einer Oxidschicht (19) mittels thermischer Oxidation des beschichteten Substrates (10) bei einer Temperatur, die geringer ist als zur Oxidation von Silizium-Carbid notwendig,- Abscheidung einer SiO2-HTO-Schicht (22),- Implantation des Implantationsbereichs (14),- Öffnung der Oxidschicht (19) und der SiO2-HTO-Schicht (22)_am Übergang der Poly-Siliziumschicht (11) zum Implantationsbereich (14) mittels eines Trockenätzprozesses,- Entfernung des Spacers (13) durch einen plasmalosen Ätzprozess mittels Chlortrifluorid oder Xenondifluorid,- Entfernung der Restoxidhülle sowie des kompletten Oxids auf dem Substrat und der Poly-Siliziumschicht (11).A method for producing semiconductor structures from silicon carbide, comprising the steps of: - depositing a polysilicon layer (11) on a substrate (10) made of silicon carbide, - masking the polysilicon layer (11), the mask comprising at least has a window for creating a trench (12) and at least one window for creating an implantation area (14),- transferring the structures of the masking into the polysilicon layer (11) by a DRIE dry etching process, with between trench (12) and implantation area (14) there is a spacer (13) made of polysilicon, - removal of the masking, - formation of an oxide layer (19) by thermal oxidation of the coated substrate (10) at a temperature which is lower than for the oxidation of silicon carbide necessary, - deposition of a SiO2-HTO layer (22), - implantation of the implantation area (14), - opening of the oxide layer (19) and the SiO2-HTO layer (22)_at the transition of the polysilicon ium layer (11) to the implantation area (14) by means of a dry etching process, - removal of the spacer (13) by a plasma-free etching process using chlorine trifluoride or xenon difluoride, - removal of the residual oxide shell and the complete oxide on the substrate and the polysilicon layer (11).

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterstrukturen aus Silizium-Carbid sowie verfahrensgemäß hergestellte Halbleiter.The present invention relates to a method for producing semiconductor structures from silicon carbide and semiconductors produced according to the method.

Stand der TechnikState of the art

Bei der Herstellung von Halbleiterbauelementen aus Silizium-Carbid (SiC), insbesondere von Transistoren und dort speziell von MOSFET's (metal oxide semiconductor field-effect transistors), werden an die laterale Kontrolle von Implantationsgebieten höchste Anforderungen gestellt. Die Kontrolle der Kanallänge ist beispielsweise bei den MOSFET's von entscheidender Bedeutung. Um diese Kanallänge reproduzierbar zu gewährleisten, wurden nach dem Stand der Technik verschiedene Verfahren vorgeschlagen und angewendet.In the production of semiconductor components from silicon carbide (SiC), in particular transistors and there specifically MOSFETs (metal oxide semiconductor field-effect transistors), the highest demands are placed on the lateral control of implantation regions. Controlling the channel length is of crucial importance for MOSFETs, for example. In order to ensure this channel length in a reproducible manner, various methods have been proposed and used according to the prior art.

Eine der erfolgreichsten und bei kleinen Kanallängen bevorzugte und etablierte Technologie ist die so genannte „Self Alignment“-Technik (selbstjustierender Prozess). Die Realisierung kann dabei prinzipiell mit zwei verschiedenen Techniken erfolgen, der so genannten Spacer-Technik oder auch Purdue-Technik sowie der Etch-Technik.One of the most successful technologies, which is preferred and established for small channel lengths, is the so-called "self-alignment" technique (self-adjusting process). In principle, this can be realized using two different techniques, the so-called spacer technique or Purdue technique and the etch technique.

Jede der Techniken hat gemein, dass sie die unterschiedliche Implantation von verschiedenen Bereichen mit nur einer Belichtungsebene und daher frei von Belichtungstoleranzen, das heißt selbstjustierend von zwei unterschiedlichen Belichtungen erlaubt.Each of the techniques has in common that they allow the different implantation of different areas with only one exposure level and therefore free of exposure tolerances, i.e. self-aligning of two different exposures.

Während die Spacer-Technik durch eine Positionierung eines so genannten Spacers nach der ersten Implantation den Bereich für die nächste Implantation gezielt verkleinert, wird mit der Etch-Technik der Implantationsbereich durch das gezielte Entfernen einer Maskierungsschicht der Bereich für die nachfolgende Implantation erweitert. Diese Technik wird beispielhaft in der WO 99/ 07 011 A1 beschrieben. Der wesentliche Nachteil dieser Technik bzw. dieses Verfahrens besteht in einer zu großen Streuungsbreite der Verbreiterung durch eine Unterätzung der Maskierung und somit, im speziellen Anwendungsfall eines MOSFET, auch der Kanallänge, was sich in den Figuren dieser Anmeldung deutlich zeigt.While the spacer technique specifically reduces the area for the next implantation by positioning a so-called spacer after the first implantation, the etch technique expands the area for the subsequent implantation by selectively removing a masking layer. This technique is exemplified in WO 99/07011 A1 described. The main disadvantage of this technique or this method is that the spread of the broadening due to undercutting of the masking and thus, in the specific application of a MOSFET, also the channel length is too large, which is clearly shown in the figures of this application.

Zur Herstellung von Mikrostrukturen in Silizium ist das reaktive lonentiefenätzen (deep reactive ion etching, DRIE) bekannt, dies ist ein Trockenätzprozess, mit dem senkrecht zur Wafer-Oberfläche geätzt wird.Deep reactive ion etching (DRIE) is known for producing microstructures in silicon. This is a dry etching process that is used to etch perpendicularly to the wafer surface.

Offenbarung der ErfindungDisclosure of Invention

Erfindungsgemäß wird ein Verfahren zur Herstellung von Halbleiterstrukturen aus Silizium-Carbid zur Verfügung gestellt, mit dem eine präzise, homogene und reproduzierbare Strukturierung möglich ist. Dabei werden die Implantationsgebiete vorteilhafterweise nicht durch einen zeitgesteuerten Prozess, sondern durch die Festlegung des Designs definiert.According to the invention, a method for producing semiconductor structures from silicon carbide is made available, with which precise, homogeneous and reproducible structuring is possible. In this case, the implantation regions are advantageously not defined by a time-controlled process, but rather by defining the design.

Erfindungsgemäß werden zudem verfahrensgemäß hergestellte Halbleiter bereitgestellt.According to the invention, semiconductors produced according to the method are also provided.

Besonders vorteilhaft kann das erfindungsgemäße Verfahren eingesetzt werden, wenn sehr hohe Anforderungen an die Homogenität bei der Parallelschaltung von Einzeltransistoren gestellt werden. Bevorzugt wird das Verfahren für den Aufbau von vertikalen MOSFET-Bauteilen, bei denen das laterale Kanalgebiet durch den lateralen Überlapp eines Basisgebiets über ein Source-Gebiet definiert ist und die weitgehend homogen und von Wafer zu Wafer reproduzierbar hergestellt werden sollen.The method according to the invention can be used particularly advantageously when very high demands are placed on the homogeneity in the parallel connection of individual transistors. The method is preferred for the construction of vertical MOSFET components in which the lateral channel region is defined by the lateral overlap of a base region over a source region and which are to be manufactured largely homogeneously and reproducibly from wafer to wafer.

Das erfindungsgemäße Verfahren zur Herstellung von Halbleiterstrukturen aus Silizium-Carbid weist nachfolgend beschriebene Schritte auf, wobei auf die Darstellung von Reinigungsschritten und Standardprozessschritten verzichtet wird bzw. diese zusammengefasst werden, da diese dem Fachmann geläufig sind:

  • - Aufbringen einer Poly-Siliziumschicht auf ein Substrat bzw. einen Wafer aus Silizium-Carbid (SiC).
  • - Maskierung der Poly-Siliziumschicht, wobei die Maske mindestens ein Fenster zur Schaffung eines Grabens (Trenchs) sowie mindestens ein Fenster zur Schaffung eines Implantationsbereiches aufweist.
  • - Übertragen der Strukturen der Maskierung in die Poly-Siliziumschicht durch einen DRIE-Trockenätzprozess (deep reactive ion etching), so dass zwischen Trench und Implantationsbereich ein definierter abgetrennter Bereich (Spacer) entsteht. Der Spacer weist bedingt durch den Trockenätzprozess einen zum Implantationsbereich weisenden Trenchrippel, eine charakteristische wellenförmige Wandstruktur, auf. Der Implantationsbereich kann oberflächlich leicht angeätzt sein kann. Da der Prozess eine hohe Selektivität von Silizium zu Silizium-Carbid (SiC) aufweist, liegt jedoch die durch das Ätzen erzeugte Stufe im Nanometerbereich.
  • - Entfernung der Maskierung und gegebenenfalls Reinigung des Substrats
  • - Thermische Oxidation des beschichteten Substrates bei einer Temperatur, die geringer ist als zur Oxidation von SiC notwendig. Vorzugsweise liegt die Temperatur im Bereich von 900 °C bis 1000 °C in Sauerstoff. Dabei schließt sich der Trench und die strukturierte Poly-Siliziumschicht wird mit einer Oxid-Schicht überzogen. Wesentlich bei diesem Schritt ist, dass sich bei ansonsten homogener Oxidierung an der Kante am Übergang der Poly-Siliziumschicht zum Trenchrippel eine nur unzureichend homogene Oxid-Schicht ausbildet. Im Gegensatz dazu ist der geschlossene Trench inaktiv, da dieser komplett verfüllt und abgedeckt ist. Der Implantationsbereich aus Silizium-Carbid verbleibt unbeschichtet.
  • - Abscheidung einer HTO-Schicht (high temperature oxid) aus SiO2 zur Oxidverstärkung auf der Poly-Siliziumschicht und als Streuoxid für die Implantation. Vorzugsweise erfolgt die Abscheidung durch einen LPCVD-Prozess (low pressure chemical vapor deposition), es sind jedoch auch andere CVD-Techniken anwendbar wie PECVD (plasma enhanced chemical vapour deposition), SACVD (sub-atmospheric pressure chemical vapor deposition) und dergleichen. Der Vorteil der HTO-Schicht ist eine gute Spaltgängigkeit. Dadurch wird eine Dickenüberhöhung an Kanten vermieden und Ecken am Trench werden konform überdeckt Die Geometrie des Trenchrippels wird durch diese Schicht ebenfalls bedeckt, aber nicht in gleichem Maße wie eine planare, ebene Schicht.
  • - Implantation des Implantationsbereichs je nach gewünschter Dotierung und erforderlichem Dotierprofil, so dass im Gegensatz zum übrigen Substrat im Implantationsbereich die gewünschten neuen Eigenschaften gegeben sind.
  • - Öffnung der Oxidschicht an der Kante am Übergang der Poly-Siliziumschicht zum Trenchrippel durch einen Trockenätzprozess, vorzugsweise einen DRIE-Prozess, wobei an planaren Flächen eine homogene Ätzrate gegeben ist, während an Kanten eine erhöhte Ätzrate auftritt. Dadurch und bedingt durch eine geringere Oxiddicke an der genannten Kante führt das Ätzen zu einer vorzeitigen Abdünnung bis zur Spaltbildung im Oxid. Der Prozess wird gestoppt, nachdem sich ein Zugang zum Spacer gebildet hat. Alternativ kann auch ein Prozess eingesetzt werden, der am Fuß des Trenchrippels durch eine Taschenbildung einen Zugang zum Spacer schafft. In den anderen Bereichen verbleibt eine ausreichend dicke Oxidschicht zum Schutz des Siliziums.
  • - Entfernung des Spacers durch einen plasmalosen Ätzprozess mittels Chlortrifluoid oder Xenondifluorid. Das Ätzen erfolgt über den zuvor geschaffenen Zugang zum Spacer und entfernt das Poly-Silizium des Spacers vollständig. Da der Ätzangriff am vollständig mit Oxid geschützten Trench und an intakten planaren mit Oxid geschützten Poly-Siliziumflächen nicht erfolgen kann, wird selektiv nur der Spacer entfernt. Auch ein nur unvollständig, nicht umlaufend geöffneter Trenchrippel stellt kein Problem dar, da auf Grund der Kapillarwirkung des CIF3-Ätzgases weite Unterätzweiten realisierbar sind. Auch ein Zusammenfallen der Oxidhülle stellt kein Problem dar. Vorteilhafterweise wird auch die dem Ätzgas ausgesetzte Oberfläche des Substrats hinsichtlich Rauigkeit und Kristallfehlern gleichzeitig mit dem Entfernen des Poly-Sililzium-Spacers verbessert. Vorteilhafterweise wird durch die hohe Selektivität des vorzugsweise verwendeten Ätzgases (CIF3) zur Opferschicht (Si) und der Passivierung (SiO2) ein Ätzstopp erreicht, der große Prozesstoleranzen erlaubt und gleichzeitig die im Design festgelegten engen Toleranzen ermöglicht.
  • - Entfernung der Restoxidhülle sowie des kompletten Oxids, vorzugsweise mittels isotroper Nassätzung mit flusssäurehaltiger Ätzlösung. Nach Entfernung des kompletten Oxids ist die Kante des vorher mit Oxid geschützten Trenchs zur Begrenzung der nächsten Implantationsebene geworden.
  • - Implantation der nächsten Implantationsebene
The method according to the invention for the production of semiconductor structures from silicon carbide has the steps described below, with the presentation of cleaning steps and standard process steps being omitted or summarized, since these are familiar to the person skilled in the art:
  • - Application of a poly-silicon layer on a substrate or a wafer made of silicon carbide (SiC).
  • - Masking the polysilicon layer, the mask having at least one window to create a trench (trench) and at least one window to create an implantation area.
  • - Transferring the structures of the masking into the polysilicon layer by means of a DRIE dry etching process (deep reactive ion etching), so that a defined, separated area (spacer) is created between the trench and the implantation area. Due to the dry etching process, the spacer has a trench ripple, a characteristic wavy wall structure, pointing towards the implantation area. The surface of the implantation area can be slightly etched. However, since the process has a high selectivity from silicon to silicon carbide (SiC), the step created by etching is in the nanometer range.
  • - Removal of the mask and, if necessary, cleaning of the substrate
  • - Thermal oxidation of the coated substrate at a temperature lower than that necessary for the oxidation of SiC. Preferably the temperature is in the range of 900°C to 1000°C in oxygen. The trench closes and the structured polysilicon layer is coated with an oxide layer. What is essential in this step is that, with otherwise homogeneous oxidation, an insufficiently homogeneous oxide layer forms at the edge at the transition from the polysilicon layer to the trench ripple. In contrast, the closed trench is inactive because it is completely filled and covered. The silicon carbide implantation area remains uncoated.
  • - Deposition of an HTO (high temperature oxide) layer of SiO2 for oxide reinforcement on the polysilicon layer and as scattering oxide for the implantation. The deposition preferably takes place by an LPCVD process (low-pressure chemical vapor deposition), but other CVD techniques can also be used, such as PECVD (plasma-enhanced chemical vapor deposition), SACVD (sub-atmospheric pressure chemical vapor deposition) and the like. The advantage of the HTO layer is good gap penetration. This avoids an increase in thickness at edges and corners on the trench are covered conformally. The geometry of the trench ripple is also covered by this layer, but not to the same extent as a planar, flat layer.
  • - Implantation of the implantation area depending on the desired doping and the required doping profile, so that, in contrast to the rest of the substrate, the desired new properties are given in the implantation area.
  • - Opening of the oxide layer at the edge at the transition from the polysilicon layer to the trench ripple by a dry etching process, preferably a DRIE process, with a homogeneous etching rate being given on planar surfaces, while an increased etching rate occurs on edges. Because of this and due to a lower oxide thickness at the mentioned edge, the etching leads to a premature thinning up to the formation of gaps in the oxide. The process is stopped after access to the spacer is established. Alternatively, a process can also be used that creates access to the spacer at the foot of the trench ripple by creating a pocket. A sufficiently thick oxide layer remains in the other areas to protect the silicon.
  • - Removal of the spacer by a plasma-free etching process using chlorine trifluoid or xenon difluoride. The etching takes place via the previously created access to the spacer and completely removes the poly-silicon of the spacer. Since the etching attack cannot take place on the fully oxide-protected trench and on intact planar oxide-protected polysilicon surfaces, only the spacer is selectively removed. Even a trench ripple that is only incompletely open and not open around the circumference does not pose a problem, since large undercut widths can be realized due to the capillary effect of the CIF 3 etching gas. Collapse of the oxide shell is also not a problem. Advantageously, the surface of the substrate exposed to the etching gas is also improved in terms of roughness and crystal defects at the same time as the removal of the polysilicon spacer. Advantageously, the high selectivity of the etching gas (CIF 3 ) preferably used for the sacrificial layer (Si) and the passivation (SiO 2 ) achieves an etch stop that allows large process tolerances and at the same time allows the tight tolerances specified in the design.
  • - Removal of the residual oxide shell and the complete oxide, preferably by means of isotropic wet etching with an etching solution containing hydrofluoric acid. After removing all the oxide, the edge of the previously oxide protected trench has become the boundary of the next implant level.
  • - implantation of the next implantation level

Mit dieser erfindungsgemäßen Abfolge von Verfahrensschritten ist mittels einer Maskenebene ein selbstjustierendes Verfahren zweier Implantationsgebiete gegeben.With this sequence of method steps according to the invention, a self-aligning method of two implantation regions is provided by means of a mask level.

Der Vorteil des erfindungsgemäßen Verfahrens zu bekannten Technologien ist der Verzicht eines zeitgesteuerten Ätzprozesses durch Verwendung eines Prozesses mit Stoppschicht (Oxidhülle) und die Realisierung von großen als auch kleinen Kanallängen mit extrem hoher Genauigkeit im Anwendungsfall von FET-Bauteilen. Auch sehr geringe Kanallängen lassen sich vorteilhafterweise realisieren, wobei diese durch die Auflösungsgrenze bei der Maskierung bestimmt werden.The advantage of the method according to the invention over known technologies is that a time-controlled etching process is dispensed with by using a process with a stop layer (oxide shell) and the realization of both large and small channel lengths with extremely high accuracy when used with FET components. Even very short channel lengths can advantageously be implemented, these being determined by the resolution limit during the masking.

Nach einer bevorzugten Ausführungsform kann diese durch einen kontrollierten Trockenoxidationsprozess bis im Submikrometerbereich nachjustiert werden. Somit sind die Toleranzen bei den erfindungsgemäßen Halbleitern extrem klein, da etwaige anlagenbedingte Toleranzschwankungen wenn nötig nachträglich ausgeglichen werden können.According to a preferred embodiment, this can be readjusted down to the submicrometer range by a controlled dry oxidation process. The tolerances in the semiconductors according to the invention are therefore extremely small, since any plant-related tolerance fluctuations can be compensated for later if necessary.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und in der Beschreibung beschrieben.Advantageous developments of the invention are specified in the dependent claims and described in the description.

Figurenlistecharacter list

Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:

  • 1 in einer geschnittenen Seitenansicht ein Substrat aus Silizium-Carbid, das teilweise mit einer Poly-Siliziumschicht beschichtet ist,
  • 2 in einer geschnittenen Seitenansicht das Substrat nach einer thermischen Oxidierung,
  • 3 in einer geschnittenen Seitenansicht ein Detail des Trenchrippels des Substrats,
  • 4 in einer geschnittenen Seitenansicht das Substrat mit einer HTO-Schicht und einer dotierten Implantationsschicht,
  • 5 in einer geschnittenen Detailansicht den Trenchrippel des Substrats,
  • 6 in einer geschnittenen Seitenansicht das Substrat nach einem Ätzprozess zur partiellen Ausdünnung der Oxidschichten,
  • 7 in einer geschnittenen Seitenansicht das Substrat nach Durchführung eines CIF3- Ätzprozesses,
  • 8 in einer geschnittenen Seitenansicht das Substrat nach Entfernung aller Oxidschichten,
  • 9 in einer geschnittenen Seitenansicht das Substrat mit einer Streuoxidschicht und einer zweiten Implantationsebene, und
  • 10 in einer geschnittenen Seitenansicht das Substrat mit verfahrensgemäß hergestellter Halbleiterstruktur.
Exemplary embodiments of the invention are explained in more detail with reference to the drawings and the following description. Show it:
  • 1 a sectional side view of a silicon carbide substrate partially coated with a polysilicon layer,
  • 2 in a sectional side view the substrate after thermal oxidation,
  • 3 in a sectional side view a detail of the trench ripple of the substrate,
  • 4 in a sectional side view the substrate with an HTO layer and a doped implantation layer,
  • 5 the trench ripple of the substrate in a sectional detail view,
  • 6 in a sectional side view the substrate after an etching process for partial thinning of the oxide layers,
  • 7 in a sectional side view the substrate after carrying out a CIF 3 - etching process,
  • 8th in a sectional side view the substrate after removing all oxide layers,
  • 9 in a sectional side view, the substrate with a scattered oxide layer and a second implantation level, and
  • 10 in a sectional side view, the substrate with the semiconductor structure produced according to the method.

In 1 ist ein Substrat 10 aus Silizium-Carbid (SiC) dargestellt, mit dem beispielsweise ein MOSFET mit einer Kanallänge von 500 nm realisiert werden soll. Das Substrat 10 ist mit einer strukturierten Poly-Siliziumschicht 11 versehen. Die Poly-Siliziumschicht 11 verfügt über einen definierten, mittels eines Trenchs 12 abgetrennten Bereich, der als Spacer 13 bezeichnet wird. Der Spacer 13 ist zu einem Implantationsbereich 14 des Substrats 10 benachbart, der unbeschichtet ist. Aufgrund einer Prozessführung durch einen DRIE-Trenchprozess (deep reactive ion etching) besteht an der Kante des Spacers 13, die zum Implantationsbereich 14 weist, ein Trenchrippel 15, der je nach Schichtdicke und Prozess auch mehrere Trenchrippel umfassen kann. Der Implantationsbereich 14 kann oberflächlich leicht angeätzt sein, da der DRIE-Trenchprozess eine hohe Selektivität von Silizium zu Silizium-Carbid (SiC) aufweist. Eine durch das Ätzen erzeugte Stufe liegt im Nanometerbereich. Abmessungen für die Realisierung des MOSFET mit einer Kanallänge von 500 nm sind exemplarisch in den Figuren bzw. der nachfolgenden Beschreibung wiedergegeben. Wird eine andere Dicke 16 der Poly-Siliziumschicht als 500 nm und werden andere Maskenabmessungen (durch das Layout definiert) gewählt, so lassen sich auch kleinere bzw. größere Kanallängen realisieren. Durch die Strukturierung ist ein Trench 12 mit der Breite 17 von 100 nm entstanden, der durch den Spacer 13 mit einer Breite 18 von 300 nm vom Implantationsbereich 14 abgetrennt ist. Das Aspektverhältnis für den Trench 12 liegt bei AR=5 (500/100), kann aber durch die Dicke 16 der Poly-Siliziumschicht 11 und die Breite 17 des Trenchs 12 je nach Aufgabenstellung variiert werden.In 1 a substrate 10 made of silicon carbide (SiC) is shown, with which a MOSFET with a channel length of 500 nm is to be realized, for example. The substrate 10 is provided with a structured polysilicon layer 11 . The polysilicon layer 11 has a defined area, which is referred to as a spacer 13 and separated by means of a trench 12 . The spacer 13 is adjacent to an implantation area 14 of the substrate 10 which is uncoated. Because the process is carried out using a DRIE (deep reactive ion etching) trench process, there is a trench ripple 15 on the edge of the spacer 13 that faces the implantation region 14, which trench ripple can also include a number of trench ripples, depending on the layer thickness and process. The surface of the implantation region 14 can be slightly etched since the DRIE trench process has a high selectivity of silicon to silicon carbide (SiC). A step created by the etching is in the nanometer range. Dimensions for the realization of the MOSFET with a channel length of 500 nm are given as an example in the figures and the following description. If a different thickness 16 of the polysilicon layer than 500 nm and if other mask dimensions (defined by the layout) are selected, shorter or longer channel lengths can also be realized. The structuring results in a trench 12 with a width 17 of 100 nm, which is separated from the implantation region 14 by the spacer 13 with a width 18 of 300 nm. The aspect ratio for the trench 12 is AR=5 (500/100), but can be varied by the thickness 16 of the polysilicon layer 11 and the width 17 of the trench 12 depending on the task.

2 zeigt den Zustand nach einer thermischen Oxidation, beispielsweise bei 900 °C bis 1000 °C in Sauerstoff, bei der eine Oxidschicht 19 auf der Poly-Siliziumschicht 11 gewachsen ist. Dabei ist die Prozessdauer derart gewählt, dass der Trench 12 sich komplett geschlossen hat. Mit den gewählten Abmessungen reicht eine gewachsene Dicke der Oxidschicht 19 von d > 50 nm. Bei einem Siliziumverbrauch von 44 % verschiebt sich die Trenchkante 20 um 22 nm zur vom Spacer 13 abgewandten Seite des Trenchs 12. Die prozessbedingt homogene Oxidation bildet sich an der Kante 21 am Übergang der Poly-Siliziumschicht 11 zum Trenchrippel 15 nur unzureichend homogen aus, wie aus der 3 ersichtlich. Im Gegensatz dazu wird durch den geschlossenen Trench 12 eine Basis für eine nachfolgend laterale Abscheidung eines weiteren Oxids gelegt, die dort vorhandenen, aber nicht näher bezeichneten Trenchrippel sind dadurch geschlossen und inaktiv, da diese komplett verfüllt und abgedeckt sind. 2 12 shows the state after thermal oxidation, for example at 900° C. to 1000° C. in oxygen, in which an oxide layer 19 has grown on the polysilicon layer 11. The duration of the process is selected in such a way that the trench 12 has closed completely. With the selected dimensions, an increased thickness of the oxide layer 19 of d>50 nm is sufficient. With a silicon consumption of 44%, the trench edge 20 shifts by 22 nm to the side of the trench 12 facing away from the spacer 13. The process-related homogeneous oxidation forms at the edge 21 at the transition from the polysilicon layer 11 to the trench ripple 15 is insufficiently homogeneous, as can be seen from the 3 evident. In contrast to this, a basis for a subsequent lateral deposition of a further oxide is laid through the closed trench 12, the trench ripples which are present there but are not designated in any more detail are thereby closed and inactive since they are completely filled and covered.

Diese nachfolgende Abscheidung ist in 4 dargestellt. Durch einen LPCVD-Prozess ist eine dünne HTO-Schicht 22 abgeschieden. Prinzipiell sind auch andere Prozesse (z. B. PECVC, SACVD) zur Abscheidung der HTO-Schicht 22 geeignet. Die HTO-Schicht 22 weist eine gute Spaltgängigkeit auf. Dadurch wird eine Dickenüberhöhung an Kanten vermieden und Ecken am Trench 12 werden konform überdeckt. Der Trenchrippel 15 wird durch die HTO-Schicht 22 ebenfalls bedeckt, aber nicht in gleichem Maße wie die planare, ebene Oxidschicht 19 auf der Poly-Siliziumschicht 11. Die HTO-Schicht 22 bedeckt auch den Implantationsbereich 14 und dient als Streuoxid für die nachfolgende Implantation. In der hier beschriebenen Anwendung wird, passend zur gewünschten Kanallänge, von einer Schichtdicke von 50 bis 100 nm für die HTO-Schicht 22 ausgegangen. Je nach Bedarf können aber auch dünnere oder auch deutlich dickerer Oxide abgeschieden werden. Ebenso zeigt die 4, dass der Implantationsbereich 14 in der gewünschten Dotierung und mit einem erforderlichen Dotierprofil implantiert ist. Der Implantationsbereich 14 weist dadurch im Gegensatz zum Substrat 10 in diesem Bereich 23 des Implantationsbereichs 14 die gewünschten neuen Eigenschaften auf. Der Trenchrippel 15 hat wesentlichen Einfluss auf das Gelingen der nachfolgenden Verfahrenschritte und ist in 5 vergrößert dargestellt. Während ein DRIE-Trenchprozess an planar glatten Oberflächen ohne Topologie im Wesentlichen eine homogene Ätzrate aufweist, wird an Kanten die Ätzrate verstärkt. Dieser Umstand und der Umstand, dass an der Kante 21 am Übergang der Poly-Siliziumschicht 11 zum Trenchrippel 15 auf Grund der vorhergehenden Prozessführung eine niedrigere Dicke der Oxidschicht 19 abgeschieden wurde (Faktor f ca. 0.75 -0.5), führen, wie in 6 ersichtlich, bei einem Ätzprozess zu einer vorzeitigen Abdünnung der Oxidschicht 19 an der Kante 21 bis zur Bildung eines Spaltes 24 in der Oxidschicht 19. Der Prozess wird gestoppt, nachdem sich ein Zugang in Form des Spaltes 24 für einen CIF3-Ätzprozess gebildet hat. Ansonsten bleibt die Oxidschicht 19 intakt.This subsequent deposition is in 4 shown. A thin HTO layer 22 is deposited by an LPCVD process. In principle, other processes (eg PECVC, SACVD) are also suitable for depositing the HTO layer 22 . The HTO layer 22 has good gap clearance. This avoids an increase in thickness at edges and corners on trench 12 are covered conformally. The trench ripple 15 is also covered by the HTO layer 22, but not to the same extent as the planar, planar oxide layer 19 on the polysilicon layer 11. The HTO layer 22 also covers the implantation region 14 and serves as a scattering oxide for the subsequent implantation . In the application described here, a layer thickness of 50 to 100 nm for the HTO layer 22 is assumed to match the desired channel length. Depending on requirements, however, thinner or significantly thicker oxides can also be deposited. Also shows the 4 That the implantation region 14 in the desired doping and with is implanted with a required doping profile. In contrast to the substrate 10, the implantation area 14 thus has the desired new properties in this area 23 of the implantation area 14. The trench ripple 15 has a significant influence on the success of the subsequent process steps and is 5 shown enlarged. While a DRIE trench process essentially has a homogeneous etch rate on planar smooth surfaces without topology, the etch rate is increased at edges. This circumstance and the fact that a lower thickness of the oxide layer 19 was deposited at the edge 21 at the transition from the polysilicon layer 11 to the trench ripple 15 due to the previous process control (factor f approx. 0.75 -0.5), as in 6 evident, in an etching process to a premature thinning of the oxide layer 19 at the edge 21 up to the formation of a gap 24 in the oxide layer 19. The process is stopped after an access in the form of the gap 24 for a CIF 3 etching process has formed. Otherwise the oxide layer 19 remains intact.

7 stellt den Zustand nach Durchführung eines plasmalosen CIF3 Ätzprozesses dar, bei dem durch den Spalt 24 der Spacer 13 entfernt wurde. Es besteht stattdessen eine Kavität 25. Der Rest der Oxidschicht 19 wird, wie in 8 dargestellt, entfernt, vorzugsweise durch eine isotrope Nassätzung mit flusssäurehaltiger Ätzlösung. Damit ist eine Trenchkante 26 des nicht mehr bestehenden Trenchs 12 freigelegt, die eine Implantationskante 28 einer zweiten Implantationsebene 27 vorgibt. Die Implantationskante 28 ist gegenüber einer ersten Kante, die durch den Trench 12 gebildet wurde um 22 nm versetzt, so ergibt sich bei dem exemplarischen Beispiel ein Versatz von 500 nm. Im Falle eines konkreten Bauteils wäre dies die Kanallänge des FET. 7 shows the state after a plasma-free CIF 3 etching process has been carried out, in which the spacer 13 was removed through the gap 24 . Instead, there is a cavity 25. The rest of the oxide layer 19 is, as in 8th shown, removed, preferably by isotropic wet etching with an etching solution containing hydrofluoric acid. A trench edge 26 of the trench 12 that no longer exists is thus uncovered, which defines an implantation edge 28 of a second implantation plane 27 . The implantation edge 28 is offset by 22 nm compared to a first edge formed by the trench 12, resulting in an offset of 500 nm in the exemplary example. In the case of a specific component, this would be the channel length of the FET.

In 9 wurde für die Folgeimplantation eine Streuoxidschicht 29 abgeschieden. Dadurch verschiebt sich die Implantationskante 28 um die Dicke der Streuoxidschicht 29. Alternativ kann dies auch mittels einer Lackmaske erfolgen oder auch ganz unterbleiben. Nach Implantation ist unterhalb der zweiten Implantationsebene 27 eine modifizierte SiC-Schicht 30 mit den gewünschten Eigenschaften gegeben.In 9 a stray oxide layer 29 was deposited for the subsequent implantation. As a result, the implantation edge 28 is displaced by the thickness of the stray oxide layer 29. Alternatively, this can also be done using a lacquer mask or can be omitted entirely. After the implantation, a modified SiC layer 30 with the desired properties is present below the second implantation level 27 .

In 10 ist sowohl die Streuoxidschicht 29 als auch die Poly-Siliziumschicht 11 mittels eines isotropen nasschemischen Prozesses entfernt worden. Alternativ kann dies auch durch einen Trockenätzprozess erfolgen, der die Oberfläche des Substrats 10 weiter modifiziert.In 10 Both the stray oxide layer 29 and the polysilicon layer 11 have been removed by means of an isotropic wet-chemical process. Alternatively, this can also be done using a dry etching process, which further modifies the surface of the substrate 10 .

Claims (6)

Ein Verfahren zur Herstellung von Halbleiterstrukturen aus Silizium-Carbid, das folgende Schritte aufweist: - Aufbringen einer Poly-Siliziumschicht (11) auf ein Substrat (10) aus Silizium-Carbid, - Maskierung der Poly-Siliziumschicht (11), wobei die Maske mindestens ein Fenster zur Schaffung eines Trenchs (12) sowie mindestens ein Fenster zur Schaffung eines Implantationsbereiches (14) aufweist, - Übertragen der Strukturen der Maskierung in die Poly-Siliziumschicht (11) durch einen DRIE-Trockenätzprozess, wobei zwischen Trench (12) und Implantationbereich (14) ein Spacer (13) aus Poly-Silizium gegeben ist, - Entfernung der Maskierung, - Ausbildung einer Oxidschicht (19) mittels thermischer Oxidation des beschichteten Substrates (10) bei einer Temperatur, die geringer ist als zur Oxidation von Silizium-Carbid notwendig, - Abscheidung einer SiO2-HTO-Schicht (22), - Implantation des Implantationsbereichs (14), - Öffnung der Oxidschicht (19) und der SiO2-HTO-Schicht (22)_am Übergang der Poly-Siliziumschicht (11) zum Implantationsbereich (14) mittels eines Trockenätzprozesses, - Entfernung des Spacers (13) durch einen plasmalosen Ätzprozess mittels Chlortrifluorid oder Xenondifluorid, - Entfernung der Restoxidhülle sowie des kompletten Oxids auf dem Substrat und der Poly-Siliziumschicht (11).A method for producing semiconductor structures from silicon carbide, comprising the following steps: - applying a polysilicon layer (11) to a substrate (10) made of silicon carbide, - masking the polysilicon layer (11), the mask containing at least has a window for creating a trench (12) and at least one window for creating an implantation area (14), - transferring the structures of the masking into the polysilicon layer (11) by a DRIE dry etching process, with between trench (12) and implantation area (14) there is a spacer (13) made of polysilicon, - removal of the masking, - formation of an oxide layer (19) by thermal oxidation of the coated substrate (10) at a temperature which is lower than for the oxidation of silicon carbide necessary, - deposition of an SiO 2 -HTO layer (22), - implantation of the implantation area (14), - opening of the oxide layer (19) and the SiO 2 -HTO layer (22)_at the transition de r poly-silicon layer (11) to the implantation area (14) by means of a dry etching process, - removal of the spacer (13) by a plasma-free etching process using chlorine trifluoride or xenon difluoride, - removal of the residual oxide shell and the complete oxide on the substrate and the poly-silicon layer (11 ). Das Verfahren nach Anspruch 1, wobei nach Entfernung der Restoxidhülle sowie des kompletten Oxids, jedoch vor Entfernung der Polysiliziumschicht (11), eine Implantation einer zweiten Implantationsebene (27) erfolgt.The procedure after claim 1 , wherein after removal of the residual oxide shell and the complete oxide, but before removal of the polysilicon layer (11), an implantation of a second implantation level (27) takes place. Ein Verfahren nach Anspruch 1 oder 2, wobei nach Entfernung der Restoxidhülle sowie des kompletten Oxids und vor Implantation der zweiten Implantationsebene (27) diese nachjustiert wird.A procedure after claim 1 or 2 , wherein after removal of the residual oxide shell and the complete oxide and before implantation of the second implantation level (27), this is readjusted. Ein Verfahren nach einem der Ansprüche 1 bis 3, wobei die thermische Oxidation des beschichteten Substrates (10) bei einer Temperatur im Bereich von 900 °C bis 1000 °C erfolgt.A method according to one of Claims 1 until 3 , wherein the thermal oxidation of the coated substrate (10) takes place at a temperature in the range from 900 °C to 1000 °C. Ein Verfahren nach einem der Ansprüche 1 bis 4, wobei die Abscheidung einer SiO2-HTO-Schicht (22) durch einen LPCVD-Prozess erfolgt.A method according to one of Claims 1 until 4 , wherein the deposition of a SiO 2 -HTO layer (22) takes place by an LPCVD process. Ein Verfahren nach einem der Ansprüche 1 bis 5, wobei die Öffnung der Oxidschicht (19) an der Kante (21) am Übergang der Poly-Siliziumschicht zum Trenchrippel (15) durch einen DRIE-Prozess erfolgt.A method according to one of Claims 1 until 5 , wherein the opening of the oxide layer (19) at the edge (21) at the junction of the poly-silicon layer to the trench ripple (15) takes place by a DRIE process.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999007011A1 (en) 1997-07-31 1999-02-11 Siemens Aktiengesellschaft Method for configuring semiconductors with high precision, good homogeneity and reproducibility
US20030052321A1 (en) 2001-09-18 2003-03-20 International Rectifier Corp. Polysilicon fet built on silicon carbide diode substrate
US20060237728A1 (en) 2003-04-24 2006-10-26 Sei-Hyung Ryu Silicon carbide power devices with self-aligned source and well regions

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831601B2 (en) * 1986-05-13 1996-03-27 シチズン時計株式会社 Method for manufacturing semiconductor device
JP3233510B2 (en) * 1993-08-30 2001-11-26 株式会社東芝 Method for manufacturing semiconductor device
JP2006135340A (en) * 1994-09-13 2006-05-25 Toshiba Corp Semiconductor device
JP4956904B2 (en) * 2005-03-25 2012-06-20 富士電機株式会社 Silicon carbide semiconductor device and manufacturing method thereof
JP5087834B2 (en) * 2005-11-15 2012-12-05 日産自動車株式会社 Manufacturing method of semiconductor device
JP2009088440A (en) * 2007-10-03 2009-04-23 Oki Semiconductor Co Ltd Semiconductor device and its manufacturing method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999007011A1 (en) 1997-07-31 1999-02-11 Siemens Aktiengesellschaft Method for configuring semiconductors with high precision, good homogeneity and reproducibility
US20030052321A1 (en) 2001-09-18 2003-03-20 International Rectifier Corp. Polysilicon fet built on silicon carbide diode substrate
US20060237728A1 (en) 2003-04-24 2006-10-26 Sei-Hyung Ryu Silicon carbide power devices with self-aligned source and well regions

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