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Ausführungsformen
der Erfindung betreffen allgemein Speicherzellenanordnungen.
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In
dem Gebiet von zum Beispiel eingebetteten nichtflüchtigen
(nicht-volatilen) Speichermodulen ist die Optimierung der Speicherzellengröße wichtig. Weiterhin
sollte bei Einzelspeichern (Standalone-Speichern) die CMOS-Prozesskomplexität (CMOS:
Complementary Metal Oxide Semiconductor) berücksichtigt werden. Daher kann
ein Kompromiss zwischen zusätzlicher
Prozesskomplexität
und Einsparungen bei der Chipfläche
bei eingebetteten nichtflüchtigen
Speichermodulen wichtiger werden verglichen mit Einzelspeichern.
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Im
Allgemeinen wird die Flächenoptimierung von
zum Beispiel nichtflüchtigen
Speicherzellen immer wichtiger. Beispielsweise ist eine so genannte Uniform
Channel Program(UCP)-Speicherzelle (zum Beispiel eine Speicherzelle,
die unter Verwendung des so genannten „Fowler-Nordheim-Tunnelmechanismus”) programmiert
und gelöscht
wird, eine Art von Speicherzelle, deren Anschlussfläche (Footprint) es
zu optimieren gilt. Bei einem herkömmlichen Layout in einer UCP-Speicherzellenanordnung
ist der Metall-Abstand (Metall-Pitch) begrenzt aufgrund von Interferenzeffekten
(im Allgemeinen aufgrund von Design-Regeln). Diese Beschränkung kann
Auswirkungen haben auf das Schrumpfen (Shrinken) einer UCP-Speicherzellenanordnung,
im Allgemeinen, das Schrumpfen einer Speicherzellenanordnung.
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Bei
einer herkömmlichen
Speicherzellenanordnung werden lokale Bitleitungen und globale Bitleitungen
dazu verwendet, Störungen
(Disturbs) bei Schreibvorgängen
und Lesevorgängen
zu minimieren. Infolgedessen wird die Flächenoptimierung eingeschränkt.
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Eine
Aufgabe der Erfindung besteht darin, die Flächenausnutzung in einer Speicherzellenanordnung
zu verbessern bzw. zu optimieren.
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Die
Aufgabe wird gelöst
durch die Gegenstände
der unabhängigen
Ansprüche.
Beispielhafte Ausführungsformen
sind in den abhängigen
Ansprüchen
beschrieben.
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In
den Figuren werden identische oder ähnliche Elemente mit identischen
Bezugszeichen versehen, soweit dies zweckmäßig ist. Die Zeichnungen sind
nicht notwendigerweise maßstabsgetreu,
die Betonung liegt stattdessen im Allgemeinen darauf, die Prinzipien
von verschiedenen Ausführungsformen
zu veranschaulichen. In der nachfolgenden Beschreibung werden verschiedene
Ausführungsformen
beschrieben unter Bezug auf die nachfolgenden Zeichnungen, in denen:
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1 ein
Computersystem mit einer Speicherzellenanordnung gemäß einer
Ausführungsform zeigt;
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2 einen
Speicher gemäß einer
Ausführungsform
zeigt;
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3 einen
Teilbereich eines Speicherzellenfeldes gemäß einer Ausführungsform
zeigt;
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4 eine
Layoutdraufsicht eines Teilbereichs eines Speicherzellenfeldes gemäß einer
Ausführungsform
zeigt;
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5 eine
Layoutdraufsicht eines Teilbereichs eines Speicherzellenfeldes aus 4 gemäß einer
Ausführungsform
zeigt, wobei die Leitungen in der Metallisierungsebene 1 und
der Metallisierungsebene 2 dargestellt sind;
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6 eine
Layoutdraufsicht eines Teilbereichs eines Speicherzellenfeldes aus 4 gemäß einer
Ausführungsform
zeigt, wobei die Leitungen in der Metallisierungsebene 2 und
der Metallisierungsebene 3 dargestellt sind;
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7 eine
Layoutdraufsicht eines Teilbereichs eines Speicherzellenfeldes gemäß einer
anderen Ausführungsform
zeigt;
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8 eine
Layoutdraufsicht eines Teilbereichs eines Speicherzellenfeldes aus 7 gemäß der anderen
Ausführungsform
zeigt, wobei die Leitungen in der Metallisierungsebene 1 und
der Metallisierungsebene 2 dargestellt sind;
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9 eine
Layoutdraufsicht eines Teilbereichs eines Speicherzellenfeldes aus 7 gemäß der anderen
Ausführungsform
zeigt, wobei die Leitungen in der Metallisierungsebene 2 und
der Metallisierungsebene 3 dargestellt sind;
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10 eine
Layoutdraufsicht eines Teilbereichs eines Speicherzellenfeldes 4 gemäß noch einer
anderen Ausführungsform
zeigt;
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11 eine
Layoutdraufsicht eines Teilbereichs eines Speicherzellenfeldes gemäß noch einer anderen
Ausführungsform
zeigt;
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12 ein
Flussdiagramm zeigt, dass ein Verfahren zum Herstellen einer Speicherzellenanordnung
gemäß einer
Ausführungsform
darstellt; und
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13 ein
Flussdiagramm zeigt, dass ein Verfahren zum Herstellen einer Speicherzellenanordnung
gemäß einer
Ausführungsform
darstellt.
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Im
Rahmen dieser Beschreibung werden die Begriffe ”verbunden”, ”angeschlossen” sowie ”gekoppelt” verwendet
zum Beschreiben sowohl einer direkten als auch einer indirekten
Verbindung, eines direkten oder indirekten Anschlusses sowie einer
direkten oder indirekten Kopplung.
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1 zeigt
ein Computersystem 100 gemäß einer Ausführungsform,
welches eine Computeranordnung 102 und eine Speicherzellenanordnung 120 aufweist.
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Gemäß verschiedenen
Ausgestaltungen kann die Computeranordnung 102 eingerichtet
sein als oder kann aufweisen jegliche Art von Vorrichtung (Device)
mit einem Prozessor, zum Beispiel mit einem programmierbaren Prozessor
wie zum Beispiel einem Mikroprozessor (zum Beispiel einem CISC-Mikroprozessor
(CISC: Complex Instruction Set Computer), d. h. einem Mikroprozessor
mit komplexem Befehlssatz, oder einem RISC-Mikroprozessor (RISC:
Reduced Instruction Set Computer), d. h. einem Mikroprozessor mit
reduziertem Befehlssatz)). Gemäß verschiedenen
Ausgestaltungen kann die Computeranordnung 102 eingerichtet
sein als oder kann aufweisen einen Personal Computer (PC), eine Workstation,
einen Laptop, ein Notebook, einen Personal Digital Assistant (PDA),
ein Funktelefon (zum Beispiel ein drahtloses Funktelefon oder ein
Mobilfunktelefon), eine Kamera (zum Beispiel eine Analogkamera oder
eine Digitalkamera) oder eine andere Vorrichtung (anderes Device)
mit einem Prozessor (wie zum Beispiel ein Haushaltsgerät (wie zum
Beispiel eine Waschmaschine, eine Spülmaschine, etc.)).
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Gemäß einer
Ausgestaltung kann die Computeranordnung 102 einen oder
eine Mehrzahl von computeranordnungsinternen Direktzugriffsspeichern
(Random Access Memories (RAM)) 104 aufweisen, zum Beispiel
einen oder eine Mehrzahl von computeranordnungsinternen dynamischen
Direktzugriffsspeichern (Dynamic Random Access Memories (DRAN)),
in welchen zum Beispiel Daten gespeichert werden können, die
zu verarbeiten sind. Weiterhin kann die Computeranordnung 102 einen
oder eine Mehrzahl von computeranordnungsinternen Nur-Lese-Speichern
(Read Only Memories (ROM)) 106 aufweisen, in denen zum
Beispiel der Programmcode gespeichert werden kann, der von einem Prozessor 108 (zum
Beispiel einem Prozessor, wie er oben beschrieben worden ist) ausgeführt werden soll,
welcher Prozessor ebenfalls in der Computeranordnung 102 vorgesehen
sein kann.
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Weiterhin
können
in der Computeranordnung 102 gemäß einer Ausgestaltung eine
oder eine Mehrzahl von Eingabe/Ausgabe-Schnittstellen 110, 112, 114 bereitgestellt
sein (in 1 sind drei Eingabe/Ausgabe-Schnittstellen
gezeigt, gemäß alternativen
Ausgestaltungen können
zum Beispiel eine, zwei, vier oder sogar noch mehr als vier Eingabe/Ausgabe-Schnittstellen bereitgestellt
sein), die eingerichtet sind, eine oder eine Mehrzahl von computeranordnungsexternen Vorrichtungen
(Devices) (wie zum Beispiel zusätzlichem
Speicher, einer oder einer Mehrzahl von Kommunikationsvorrichtungen, einem
oder einer Mehrzahl von zusätzlichen
Prozessoren) mit der Computeranordnung 102 zu verbinden.
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Die
Eingabe/Ausgabe-Schnittstellen 110, 112, 114 können als
analoge Schnittstellen und/oder als digitale Schnittstellen ausgebildet
sein. Die Eingabe/Ausgabe-Schnittstellen 110, 112, 114 können als
serielle Schnittstellen und/oder als parallele Schnittstellen ausgebildet
sein. Die Eingabe/Ausgabe-Schnittstellen 110, 112, 114 können als
ein Schaltkreis oder als eine Mehrzahl von Schaltkreisen ausgebildet
sein, welcher bzw. welche einen entsprechenden Kommunikationsprotokollstapel
in seiner Funktionalität
implementieren in Übereinstimmung mit
dem Kommunikationsprotokoll, welches jeweils für die Datenübertragung verwendet wird.
Jede einzelne der Eingabe/Ausgabe-Schnittstellen 110, 112, 114 kann
in Übereinstimmung
mit einem beliebigen Kommunikationsprotokoll eingerichtet sein.
Gemäß einer
Ausgestaltung kann jede einzelne der Eingabe/Ausgabe-Schnittstellen 110, 112, 114 ausgebildet sein
gemäß einem
der nachfolgenden Kommunikationsprotokolle:
- – einem
Ad-hoc-Kommunikationsprotokoll wie zum Beispiel Firewire oder Bluetooth;
- – einem
Kommunikationsprotokoll für
eine serielle Datenübertragung
wie zum Beispiel RS-232, Universal Serial Bus (USB) (zum Beispiel
USB 1.0, USB 1.1, USB 2.0, USB 3.0);
- – jegliches
andere Kommunikationsprotokoll wie zum Beispiel Infrared Data Association
(IrDA).
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Gemäß einer
Ausgestaltung ist die erste Eingabe/Ausgabe-Schnittstelle 110 eine USB-Schnittstelle
(in alternativen Ausgestaltungen kann die erste Eingabe/Ausgabe-Schnittstelle 110 eingerichtet
sein gemäß einem
beliebigen anderen Kommunikationsprotokoll, wie zum Beispiel in Übereinstimmung
mit einem Kommunikationsprotokoll, das oben beschrieben worden ist).
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Gemäß einer
Ausgestaltung kann die Computeranordnung 102 optional einen
zusätzlichen
digitalen Signalprozessor (DSP) 116 aufweisen, welcher zum
Beispiel für
eine digitale Signalverarbeitung vorgesehen sein kann. Weiterhin
kann die Computeranordnung 102 zusätzliche Kommunikationsmodule (nicht
gezeigt) aufweisen, wie zum Beispiel einen oder eine Mehrzahl von
Sendern (Transmittern), einen oder eine Mehrzahl von Empfängern (Receivern),
eine oder eine Mehrzahl von Antennen, usw.
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Die
Computeranordnung 102 kann auch zusätzliche Komponenten (nicht
gezeigt) aufweisen, welche in der jeweiligen Anwendung erwünscht oder erforderlich
sind.
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Gemäß einer
Ausgestaltung können
einige oder alle der Schaltkreise oder Komponenten, die in der Computeranordnung 102 bereitgestellt
sind, miteinander gekoppelt sein mittels einer oder einer Mehrzahl
von computeranordnungsinternen Verbindungen 118 (zum Beispiel
mittels einem oder einer Mehrzahl von Computer-Bussen), die eingerichtet sind,
Datensignale und/oder Kontrollsignale (anders ausgedrückt, Steuersignale)
zwischen den jeweils gekoppelten Schaltkreisen oder Komponenten
zu übertragen.
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Ferner
kann das Computersystem 100 gemäß einer Ausgestaltung, wie
oben beschrieben worden ist, die Speicherzellenanordnung 120 aufweisen. In
diesem Fall kann die Speicherzellenanordnung 120 direkt
mit den computeranordnungsinternen Verbindungen 118 gekoppelt
sein. In einer solchen Ausgestaltung kann die Speicherzellenanordnung 120 gekoppelt
sein mit oder kann sogar zusammen monolithisch integriert sein mit
einem Logikprozessor, wie zum Beispiel dem Prozessor 108.
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Die
Speicherzellenanordnung 120 kann gemäß einer Ausgestaltung als ein
integrierter Schaltkreis eingerichtet sein. Die Speicherzellenanordnung 120 kann
ferner in einem Speichermodul, welches eine Mehrzahl von integrierten
Schaltkreisen aufweist, bereitgestellt sein, wobei mindestens ein
integrierter Schaltkreis der Mehrzahl von integrierten Schaltkreisen
eine Speicherzellenanordnung 120 aufweist, wie weiter unten
ausführlicher
beschrieben wird. Das Speichermodul kann ein stapelbares Speichermodul
sein, wobei einige der integrierten Schaltkreise übereinander
gestapelt (gestackt) sein können.
Gemäß einer
Ausgestaltung ist die Speicherzellenanordnung 120 als eine
Speicherkarte ausgebildet.
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Gemäß einer
Ausgestaltung kann die Speicherzellenanordnung 120 eine
Speicherzellenanordnung-Steuereinheit 122 (auch als Speicherzellenanordnung-Controller
bezeichnet) aufweisen (zum Beispiel ausgebildet mittels fest verdrahteter
Logik und/oder mittels einem oder einer Mehrzahl von programmierbaren
Prozessoren, zum Beispiel mittels einem oder einer Mehrzahl von
programmierbaren Prozessoren wie zum Beispiel einem oder einer Mehrzahl
von programmierbaren Mikroprozessoren (zum Beispiel CISC(Complex
Instruction Set Computer)-Mikroprozessor(en)
oder RISC(Reduced Instruction Set Computer)-Mikroprozessor(en)).
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Die
Speicherzellenanordnung 120 kann ferner einen Speicher 124 aufweisen,
der eine Mehrzahl von Speicherzellen aufweist. Der Speicher 124 wird weiter
unten ausführlicher
beschrieben.
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Gemäß einer
Ausgestaltung kann die Speicherzellenanordnung-Steuereinheit 122 mit dem Speicher 124 mittels
verschiedener Verbindungen gekoppelt sein. Jede einzelne der Verbindungen kann
eine oder eine Mehrzahl von Leitungen aufweisen und kann somit eine
Bus-Breite von einem oder einer Mehrzahl von Bits haben. Auf diese
Weise kann zum Beispiel ein Adressbus 126 bereitgestellt
werden, mit dessen Hilfe dem Speicher 124 durch die Speicherzellenanordnung-Steuereinheit 122 eine Adresse
oder eine Mehrzahl von Adressen bereitgestellt werden kann von einer
oder einer Mehrzahl von Speicherzellen, an denen eine Operation
(zum Beispiel eine Löschoperation,
eine Schreiboperation, eine Leseoperation, eine Löschverifizieroperation oder
eine Schreibverifizieroperation, etc.) ausgeführt werden soll. Weiterhin
kann eine Datenschreibverbindung 128 bereitgestellt sein,
mit deren Hilfe die Information, die in die jeweilige adressierte
Speicherzelle geschrieben werden soll, dem Speicher 124 durch
die Speicherzellenanordnung-Steuereinheit 122 zur Verfügung gestellt
werden kann. Weiterhin kann eine Datenleseverbindung 130 bereitgestellt sein,
mit deren Hilfe die Information, die in der jeweiligen adressierten
Speicherzelle gespeichert ist, aus dem Speicher 124 ausgelesen
werden kann und von dem Speicher 124 an die Speicherzellenanordnung-Steuereinheit 122 bereitgestellt
werden kann und über
die Speicherzellenanordnung-Steuereinheit 122 an
die Computeranordnung 102 oder alternativ direkt an die
Computeranordnung 102 (in welchem Fall die erste Eingabe/Ausgabe-Schnittstelle 110 direkt
mit dem Speicher 124 verbunden sein würde). Eine bidirektionale Steuer/Zustandsverbindung 132 kann
dazu verwendet werden, Steuersignale von der Speicherzellenanordnung-Steuereinheit 122 an
den Speicher 124 bereitzustellen oder Zustandssignale, die
den Zustand des Speichers 124 repräsentieren, von dem Speicher 124 an
die Speicherzellenanordnung-Steuereinheit 122 zu liefern.
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Gemäß einer
Ausgestaltung kann die Speicherzellenanordnung-Steuereinheit 122 mit der ersten
Eingabe/Ausgabe-Schnittstelle 110 mittels
einer Kommunikationsverbindung 134 (zum Beispiel mittels
einer USB-Kommunikationsverbindung) gekoppelt sein.
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Gemäß einer
Ausgestaltung kann der Speicher einen Chip oder eine Mehrzahl von
Chips aufweisen. Weiterhin kann die Speicherzellenanordnung-Steuereinheit 122 auf
demselben Chip (oder Die) ausgebildet sein wie die Komponenten des
Speichers 124 oder auf einem separaten Chip (oder Die).
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2 zeigt
den Speicher 124 aus 1 gemäß einer
Ausführungsform
in größerem Detail.
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Gemäß einer
Ausgestaltung kann der Speicher 124 ein Speicherzellenfeld
(zum Beispiel ein Speicherzellenarray) 202 aufweisen, das
eine Mehrzahl von Speicherzellen aufweist. Die Speicherzellen können in
dem Speicherzellenfeld 202 in Form einer Matrix in Zeilen
und Spalten angeordnet sein, oder alternativ zum Beispiel in Zickzackform.
Gemäß anderen
Ausgestaltungen können
die Speicherzellen in dem Speicherzellenfeld 202 in einer
beliebigen anderen Art oder Architektur angeordnet sein.
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Im
Allgemeinen kann jede Speicherzelle zum Beispiel mit einer Steuerleitung
(zum Beispiel einer Wortleitung), einer ersten zu dekodierenden
Leitung (zum Beispiel einer ersten Source/Drain-Leitung, zum Beispiel
einer ersten Bitleitung) und mit einer zweiten zu dekodierenden
Leitung (zum Beispiel einer zweiten Source/Drain-Leitung, zum Beispiel
einer zweiten Bitleitung) gekoppelt sein.
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Gemäß einer
Ausgestaltung, bei der die Speicherzellen in dem Speicherzellenfeld 202 in Form
einer Matrix in Zeilen und Spalten angeordnet sind, kann ein Zeilendecoderschaltkreis 204 (auch bezeichnet
als Zeilendekodiererschaltkreis), der eingerichtet ist, mindestens
eine Zeilensteuerleitung (zum Beispiel eine Wortleitung) aus einer
Mehrzahl von Zeilensteuerleitungen 206 in dem Speicherzellenfeld 202 auszuwählen, bereitgestellt
sein, ebenso wie ein Spaltendecoderschaltkreis 208 (auch
als Spaltendekodiererschaltkreis bezeichnet), der eingerichtet ist,
mindestens eine Spaltenleitung, zum Beispiel mindestens eine zu
dekodierende Leitung, zum Beispiel eine Source/Drain-Leitung (zum Beispiel eine
Bitleitung) aus einer Mehrzahl von Spaltenleitungen 210 in
dem Speicherzellenfeld 202 auszuwählen.
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Gemäß einer
Ausgestaltung können
die Speicherzellen als nichtflüchtige
(nicht-volatile) Speicherzellen ausgebildet sein.
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Unter
einer „nichtflüchtigen
Speicherzelle” kann
eine Speicherzelle verstanden werden, die Daten selbst dann speichert,
wenn sie nicht aktiv ist. Gemäß einer
Ausgestaltung kann eine Speicherzelle zum Beispiel als nicht aktiv
angesehen werden, falls gegenwärtig
der Zugriff auf den Inhalt der Speicherzelle inaktiv ist. Gemäß einer
anderen Ausgestaltung kann eine Speicherzelle zum Beispiel als nicht
aktiv angesehen werden, falls die Energieversorgung inaktiv ist.
Weiterhin können
die gespeicherten Daten in regelmäßigen Zeitabständen aufgefrischt
werden, aber nicht, wie bei einer „flüchtigen (volatilen) Speicherzelle” alle paar
Pikosekunden oder Nanosekunden oder Millisekunden sondern vielmehr
in einem Bereich von Stunden, Tagen, Wochen oder Monaten. Alternativ
ist es möglich,
dass in manchen Designs die Daten überhaupt nicht aufgefrischt
werden müssen.
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Die
nichtflüchtigen
Speicherzellen können Speicherzellen
sein, die ausgewählt
sind aus einer Gruppe von Speicherzellen, bestehend zum Beispiel aus:
- – Ladung
speichernde Direktzugriffsspeicher(Charge Storing Random Access
Memory)-Speicherzellen (zum Beispiel Floating-Gate-Speicherzellen
oder Ladungsfänger-Speicherzellen (Charge-Trapping-Speicherzellen));
- – Ferroelektrische
Direktzugriffsspeicher(Ferroelectric Random Access Memory)-Speicherzellen (FeRAM,
FRAM);
- – Magnetoresistive
Direktzugriffsspeicher(Magnetoresistive Random Access Memory)-Speicherzellen
(MRAM);
- – Phasenänderungs-Direktzugriffsspeicher(Phase
Change Random Access Memory)-Speicherzellen (PCRAM), zum Beispiel
so genannte Ovonic-Unified-Memory(OUM)-Speicherzellen;
- – Leitfähiges-Filament-Direktzugriffsspeicher(Conductive
Filament Random Access Memory)-Speicherzellen (zum Beispiel Leitfähige-Überbrückung-Direktzugriffsspeicher(Conductive
Bridging Random Access Memory)-Speicherzellen (CBRAM), auch bezeichnet
als programmierbare Metallisierungszellen (PMC), oder auf Kohlenstoff
basierende Leitfähige-Filament-Direktzugriffsspeicher-Speicherzellen;
- – Organische
Direktzugriffsspeicher(Organic Random Access Memory)-Speicherzellen
(ORAM);
- – Nanoröhren-Direktzugriffsspeicher(Nanotube Random
Access Memory)-Speicherzellen (NRAM), zum Beispiel Kohlenstoff-Nanoröhren-Direktzugriffsspeicher-Speicherzellen;
- – Nanodraht(Nanowire)-Direktzugriffsspeicher-Speicherzellen.
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Gemäß alternativen
Ausgestaltungen können
auch andere Arten von nichtflüchtigen
Speicherzellen verwendet werden.
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Gemäß verschiedenen
Ausführungsformen sind
die Speicherzellen resistive Speicherzellen.
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Ferner
können
die Speicherzellen elektrisch löschbare
Nur-Lese-Speicher(Electrically
Erasable Programmable Read Only Memory)-Speicherzellen (EEPROM)
sein.
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Gemäß einer
Ausgestaltung sind die Speicherzellen Flash-Speicherzellen, zum Beispiel Ladungsspeicher-Speicherzellen,
wie zum Beispiel Floating-Gate-Speicherzellen oder Ladungsfänger-Speicherzellen
(Charge-Trapping-Speicherzellen).
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Gemäß einer
Ausgestaltung kann jede Ladungsfängerspeicherzelle
eine Ladungsfängerschichtstruktur
zum Einfangen von elektrischen Ladungsträgern aufweisen. Die Ladungsfängerschichtstruktur
kann eine oder eine Mehrzahl von zwei separaten Ladungsfängerbereichen
aufweisen. Gemäß einer
Ausgestaltung weist die Ladungsfängerschichtstruktur
einen dielektrischen Schichtstapel auf, welcher mindestens eine
dielektrische Schicht oder zumindest zwei dielektrische Schichten,
die übereinander
ausgebildet sind, aufweist, wobei Ladungsträger in zumindest einer dielektrischen Schicht
gefangen werden können.
Als ein Beispiel weist die Ladungsfängerschichtstruktur eine Ladungsfängerschicht
auf, welche aufweist oder besteht aus einem oder mehreren Materialien,
die ausgewählt
sind aus einer Gruppe von Materialien, die besteht aus: Aluminiumoxid
(Al2O3), Yttriumoxid (Y2O3), Hafniumoxid
(HfO2), Lanthanoxid (LaO2),
Zirkoniumoxid (ZrO2), amorphem Silizium
(a-Si), Tantaloxid (Ta2O5),
Titanoxid (TiO2), und/oder einem Aluminat.
Ein Beispiel für
ein Aluminat ist eine Legierung aus den Komponenten Aluminium, Zirkonium
und Sauerstoff (AlZrO). Gemäß einer
Ausgestaltung weist die Ladungsfängerschichtstruktur
einen dielektrischen Schichtstapel auf, welcher drei dielektrische Schichten,
die übereinander
ausgebildet sind, aufweist, zum Beispiel eine erste Oxidschicht
(zum Beispiel Siliziumoxid), eine Nitridschicht als Ladungsfängerschicht
(zum Beispiel Siliziumnitrid) auf der ersten Oxidschicht und eine
zweite Oxidschicht (zum Beispiel Siliziumoxid oder Aluminiumoxid)
auf der Nitridschicht. Diese Art von dielektrischem Schichtstapel wird
auch als ONO-Schichtstapel bezeichnet. Gemäß einer alternativen Ausgestaltung
weist die Ladungsfängerschicht
zwei, vier oder sogar noch mehr dielektrische Schichten, die übereinander
ausgebildet sind, auf.
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Gemäß einer
Ausgestaltung können
die Speicherzellen Multi-Bit-Speicherzellen
sein. So wie hierin verwendet, ist beabsichtigt, dass der Ausdruck „Multi-Bit”-Speicherzelle
Speicherzellen mit umfasst, welche eingerichtet sind, eine Mehrzahl
von Bits zu speichern durch räumlich
getrennte Elektrische-Ladung-Speicherbereiche oder Stromleitfähigkeitsbereiche,
wodurch eine Mehrzahl von Logikzuständen repräsentiert werden können.
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Gemäß einer
anderen Ausgestaltung können
die Speicherzellen Multi-Level-Speicherzellen sein. So wie hierin
verwendet, ist beabsichtigt, dass der Ausdruck „Multi-Level”-Speicherzelle
beispielsweise Speicherzellen mit umfasst, die eingerichtet sind,
eine Mehrzahl von Bits zu speichern, indem sie unterscheidbare Spannungspegel
oder Strompegel aufweisen in Abhängigkeit
von der Menge an elektrischer Ladung, die in der Speicherzelle gespeichert
ist oder der Menge an elektrischem Strom, der durch die Speicherzelle
fließt,
wodurch eine Mehrzahl von logischen Zuständen dargestellt wird.
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In
einem Ausführungsbeispiel
werden Adresssignale dem Zeilendecoderschaltkreis 204 und
dem Spaltendecoderschaltkreis 208 zugeführt mittels des Adressbusses 126,
welcher mit dem Zeilendecoderschaltkreis 204 und mit dem
Spaltendecoderschaltkreis 208 gekoppelt ist.
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Die
Adresssignale kennzeichnen eindeutig zumindest eine Speicherzelle,
die für
eine Zugriffsoperation (zum Beispiel für eine der oben beschriebenen
Operationen) ausgewählt
werden soll. Der Zeilendecoderschaltkreis 204 wählt mindestens
eine Zeile und damit mindestens eine Zeilensteuerleitung 206 gemäß dem zugeführten Adresssignal
aus. Ferner wählt
der Spaltendecoderschaltkreis 208 mindestens eine Spalte
und damit mindestens eine Spaltensteuerleitung 210 gemäß dem zugeführten Adresssignal
aus.
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Die
elektrischen Spannungen, die gemäß der ausgewählten Operation
(zum Beispiel für
Lesen, Programmieren (zum Beispiel Schreiben) oder Löschen von
einer Speicherzelle oder einer Mehrzahl von Speicherzellen) bereitgestellt
werden, werden an die ausgewählte
mindestens eine Zeilensteuerleitung 206 und an die mindestens
eine Spaltensteuerleitung 210 angelegt.
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In
dem Fall, dass jede Speicherzelle in Form eines Feldeffekttransistors
eingerichtet ist (zum Beispiel im Fall einer Ladungsspeicher-Speicherzelle) oder
mit einem entsprechend zugeordneten Schaltfeldeffekttransistor gekoppelt
ist, kann gemäß einer Ausgestaltung
der jeweilige Gate-Anschluss (der Speicherzelle oder des Schaltfeldeffekttransistors) mit
der Zeilensteuerleitung 206 gekoppelt sein, und ein erster
Source/Drain-Anschluss (im Falle einer Drei-Anschluss-Speicherzelle
vom Feldeffektransistortyp ein erster Source/Drain-Anschluss der
Speicherzelle selbst; im Falle einer Zwei-Anschluss-Speicherzelle ein
erster Source/Drain-Anschluss des Schalttransistors, welcher in
Serie geschaltet sein kann mit einem der zwei Anschlüsse der
zugehörigen Speicherzelle)
ist mit einer ersten Spaltenleitung 210 gekoppelt. Ein
zweiter Source-Drain-Anschluss kann gekoppelt sein mit einer zweiten
Spaltenleitung 210, zum Beispiel einer zweiten zu dekodierenden
Leitung (zum Beispiel einer zweiten Source/Drain-Leitung, zum Beispiel
einer zweiten Bitleitung).
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Gemäß einer
Ausführungsform
werden beispielsweise zum Lesen oder zum Programmieren zur gleichen
Zeit jeweils eine einzige Zeilensteuerleitung 206 und eine
einzige Spaltenleitung 210 ausgewählt und geeignet angesteuert
zum Lesen bzw. Programmieren der auf diese Weise ausgewählten Speicherzelle.
In einer alternativen Ausführungsform
kann es vorgesehen sein, zum Lesen oder zum Programmieren zur gleichen
Zeit jeweils eine einzige Zeilensteuerleitung 206 und eine
Mehrzahl von Spaltenleitungen 210 auszuwählen, womit
eine Mehrzahl von Speicherzellen zur selben Zeit ausgelesen bzw.
programmiert werden können.
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Ferner
weist der Speicher 124 gemäß einer Ausführungsform
mindestens einen Schreibpufferspeicher 212 (auch als Schreibzwischenspeicher
bezeichnet) und mindestens einen Lesepufferspeicher 214 (auch
als Lesezwischenspeicher bezeichnet) auf. Der mindestens eine Schreibpufferspeicher 212 und
der mindestens eine Lesepufferspeicher 214 sind mit dem
Spaltendecoderschaltkreis 208 gekoppelt. Je nach Speicherzellentyp
können
zum Auslesender Speicherzellen Referenzspeicherzellen 216 vorgesehen
sein.
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Zum
Programmieren (zum Beispiel Schreiben) einer Speicherzelle werden
die zu programmierenden Daten mittels der Datenschreibverbindung 128 von
einem mit der Datenschreibverbindung 128 verbundenen Datenregister 218 empfangen
und in dem mindestens einen Schreibpufferspeicher 212 während der
Schreiboperation gepuffert (zwischengespeichert).
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Zum
Lesen einer Speicherzelle werden die aus der adressierten Speicherzelle
ausgelesenen Daten (repräsentiert
beispielsweise mittels eines elektrischen Stroms, der durch die
adressierte Speicherzelle und die entsprechende Spaltenleitung 210 fließt, der
zum Erfassen des Inhalts der Speicherzelle verglichen wird mit einem
Stromschwellenwert, der beispielsweise abhängig sein kann von den Referenzzellen 216)
beispielsweise in dem Lesepufferspeicher 214 während der
Leseoperation gepuffert (zwischengespeichert). Das Ergebnis des
Vergleichs und damit der logische Zustand der Speicherzelle (wobei
der logische Zustand der Speicherzelle den Speicherinhalt der Speicherzelle
repräsentiert)
wird dann in dem Datenregister 218 gespeichert und mittels
der Datenleseverbindung 130, mit der das Datenregister 218 gekoppelt
ist, bereitgestellt.
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Die
Zugriffsoperationen (zum Beispiel Schreiboperationen, Leseoperationen
oder Löschoperationen)
werden von einer speicherinternen Steuereinheit 220 (auch
als Controller bezeichnet) gesteuert, welche ihrerseits gesteuert
wird von der Speicherzellenanordnung-Steuereinheit 122 mittels der
bidirektionalen Steuer/Zustandsverbindung 132. In einer
alternativen Ausgestaltung kann das Datenregister 218 direkt
verbunden sein mit der Speicherzellenanordnung-Steuereinheit 122 mittels
der bidirektionalen Steuer/Zustandsverbindung 132 und somit
direkt dadurch gesteuert werden. In diesem Beispiel kann die speicherinterne
Steuereinheit 220 weggelassen sein.
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Gemäß einer
Ausführungsform
sind die Speicherzellen des Speicherzellenfeldes in Speicherblöcke oder
Speichersektoren gruppiert, die beispielsweise in einer Löschoperation
gemeinsam gelöscht
werden können.
Gemäß einer
Ausgestaltung sind in einem Speicherblock oder Speichersektor so
viele Speicherzellen enthalten, dass beispielsweise dieselbe Menge
an Daten gespeichert werden kann wie in einem herkömmlichen
Festplattenspeichersektor (zum Beispiel 512 Bytes), wobei jedoch ein
Speicherblock oder Speichersektor alternativ auch eine andere Datenmenge
speichern kann.
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Weiterhin
können
in dem Speicher 124 andere übliche Speicherkomponenten
(zum Beispiel periphere Schaltkreise wie zum Beispiel Ladungspumpenschaltkreise,
etc.) vorgesehen sein, sind aber aus Gründen der Übersichtlichkeit weder in 1 noch
in 2 gezeigt.
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3 zeigt
einen Teilbereich 300 des Speicherzellenfeldes 202 aus 2 gemäß einer
Ausführungsform.
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Wie
in 3 gezeigt ist, ist eine Mehrzahl von Speicherzellen
in dem Speicherzellenfeld 202 vorgesehen, wie bereits oben
beschrieben wurde. Gemäß einer
Ausgestaltung sind die Mehrzahl von Speicherzellen miteinander sowie
mit entsprechenden Leitungen in Übereinstimmung
mit einer NOR Architektur gekoppelt. Genauer gesagt ist die Mehrzahl von
Speicherzellen in einer Matrixform in Zeilen und Spalten angeordnet.
Beispielsweise kann eine Mehrzahl von ersten Speicherzellen 302 der
Mehrzahl von Speicherzellen entlang einer ersten Richtung angeordnet
sein, zum Beispiel entlang einer ersten Spalte 310 der
Speicherzellenmatrix (auch als Speicherzellenarray bezeichnet).
Ferner kann eine Mehrzahl von zweiten Speicherzellen 304 der
Mehrzahl von Speicherzellen ebenfalls entlang der ersten Richtung
angeordnet sein, zum Beispiel entlang einer zweiten Spalte der Speicherzellenmatrix,
wobei die Mehrzahl von zweiten Speicherzellen 304 benachbart
zu der Mehrzahl von ersten Speicherzellen 302 angeordnet ist.
Ferner kann eine Mehrzahl von dritten Speicherzellen 306 der
Mehrzahl von Speicherzellen ebenfalls entlang der ersten Richtung
angeordnet sein, zum Beispiel entlang einer dritten Spalte 314 der Speicherzellenmatrix,
wobei die Mehrzahl von dritten Speicherzellen 306 benachbart
zu der Mehrzahl von zweiten Speicherzellen 304 angeordnet
ist, aber nicht benachbart zu sondern entfernt von der Mehrzahl
von ersten Speicherzellen 302. Ferner kann eine Mehrzahl
von vierten Speicherzellen 308 der Mehrzahl von Speicherzellen
ebenfalls entlang der ersten Richtung angeordnet sein, zum Beispiel
entlang einer vierten Spalte 316 der Speicherzellenmatrix,
wobei die Mehrzahl von vierten Speicherzellen 308 benachbart
zu der Mehrzahl von dritten Speicherzellen 306 angeordnet
ist, aber nicht benachbart zu sondern entfernt von der Mehrzahl
von zweiten Speicherzellen 304 und der Mehrzahl von ersten
Speicherzellen 302. In einer Ausgestaltung können die
Speicherzellen 302, 304, 306, 308 eingerichtet
sein als eine beliebige der oben beschriebenen Arten von Speicherzellen,
zum Beispiel als transistorartige Speicherzellen, zum Beispiel als
feldeffekttransistorartige Speicherzellen wie zum Beispiel MOS(Metal
Oxide Semiconductor: Metalloxidhalbleiter)feldeffekttransistorartige
Speicherzellen. Gemäß einer
oder mehrerer Ausgestaltungen kann im Falle von transistorartigen Speicherzellen
jede Speicherzelle drei Anschlussbereiche aufweisen, zum Beispiel
einen Steuerbereich (zum Beispiel einen Gate-Bereich einer feldeffekttransistorartigen
Spicherzelle), einen ersten Source/Drain-Bereich (zum Beispiel einen
Source-Bereich einer feldeffekttransistorartigen Speicherzelle) und
einen zweiten Source/Drain-Bereich (zum Beispiel einen Drain-Bereich
einer feldeffekttransistorartigen Speicherzelle). In einer Ausgestaltung
können die
Speicherzellen als Ladungsspeicher-Speicherzellen eingerichtet sein, zum
Beispiel als Floating-Gate-Speicherzellen
oder als Ladungsfänger-Speicherzellen.
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Wie
ebenfalls in 3 gezeigt ist, kann jeder erste
Source/Drain-Bereich 318 der Mehrzahl von ersten Speicherzellen 302 gekoppelt
sein mit einer ersten zu dekodierenden Leitung 320 (zum
Beispiel einer ersten Source/Drain-Leitung 320 (zum Beispiel einer
ersten Bitleitung oder einer ersten Source-Leitung)) und jeder zweite
Source/Drain-Bereich 322 der Mehrzahl von ersten Speicherzellen 302 kann
gekoppelt sein mit einer zweiten zu dekodierenden Leitung 324 (zum
Beispiel einer zweiten Source/Drain-Leitung 324 (zum Beispiel
einer zweiten Bitleitung oder einer zweiten Source-Leitung)). Ferner kann
in einer Ausgestaltung jeder Gate-Bereich der Mehrzahl von Speicherzellen
gekoppelt sein mit einer Steuerleitung, was weiter unten ausführlicher
beschrieben wird. In einer Ausgestaltung können die Steuerleitungen (zum
Beispiel Wortleitungen) angeordnet sein entlang einer zweiten Richtung,
die verschieden ist (nicht parallel zu) der ersten Richtung. Gemäß einer
Ausgestaltung ist die zweite Richtung angeordnet in einem von Null
verschiedenen (und nicht 180 Grad betragenden) Winkel bezogen auf
die erste Richtung, beispielsweise kann die zweite Richtung angeordnet
sein in einem Winkel von zum Beispiel 30 Grad, 45 Grad, 60 Grad,
75 Grad oder 90 Grad, bezogen auf die erste Richtung. Beispielsweise
kann jede der Steuerleitungen angeordnet sein entlang einer jeweiligen
Zeile der Speicherzellenmatrix. Wie in 3 gezeigt,
sind als Beispiel drei Steuerleitungen (zum Beispiel Wortleitungen)
gezeigt, zum Beispiel eine erste Steuerleitung 326 (zum
Beispiel eine erste Wortleitung 326), eine zweite Steuerleitung 328 (zum
Beispiel eine zweite Wortleitung 328) und eine dritte Steuerleitung 330 (zum
Beispiel eine dritte Wortleitung 330).
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In
diesem Beispiel kann die erste Steuerleitung 326 (zum Beispiel
die erste Wortleitung 326) gekoppelt sein mit jedem Gate-Bereich 332 derjenigen Speicherzellen
der Mehrzahl von Speicherzellen, die entlang einer ersten Zeile
der Speicherzellenmatrix angeordnet sind, kann die zweite Steuerleitung 328 (zum
Beispiel die zweite Wortleitung 328) gekoppelt sein mit
jedem Gate-Bereich 334 derjenigen Speicherzellen der Mehrzahl
von Speicherzellen, welche entlang einer zweiten Zeile (benachbart
zu und unterhalb der ersten Zeile) der Speicherzellenmatrix angeordnet
sind, und kann die dritte Steuerleitung 330 (zum Beispiel
die dritte Wortleitung 330) gekoppelt sein mit jedem Gate-Bereich 336 derjenigen
Speicherzellen der Mehrzahl von Speicherzellen, welche entlang einer
dritten Zeile (benachbart zu und unterhalb der zweiten Zeile) der
Speicherzellenmatrix angeordnet sind.
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Wie
ebenfalls in 3 gezeigt kann jeder erste Source/Drain-Bereich 338 der
Mehrzahl von zweiten Speicherzellen 304 gekoppelt sein
mit einer dritten zu dekodierenden Leitung 340 (zum Beispiel einer
dritten Source/Drain-Leitung 340 (zum Beispiel einer dritten
Bitleitung oder einer dritten Source-Leitung)), und jeder zweite
Source/Drain-Bereich 342 der Mehrzahl von zweiten Speicherzellen 304 kann mit
einer vierten zu dekodierenden Leitung 344 gekoppelt sein
(zum Beispiel einer vierten Source/Drain-Leitung 344 (zum
Beispiel einer vierten Bitleitung oder einer vierten Source-Leitung)).
Ferner kann jeder erste Source/Drain-Bereich 346 der Mehrzahl
von dritten Speicherzellen 306 gekoppelt sein mit einer
fünften
zu dekodierenden Leitung 348 (zum Beispiel einer fünften Source/Drain-Leitung 348 (zum Beispiel
einer fünften
Bitleitung oder einer fünften Source-Leitung))
und jeder zweite Source/Drain-Bereich 350 der Mehrzahl
von dritten Speicherzellen 306 kann gekoppelt sein mit
einer sechsten zu dekodierenden Leitung 352 (zum Beispiel
einer sechsten Source/Drain-Leitung 352 (zum Beispiel einer
sechsten Bitleitung oder einer sechsten Source-Leitung)). Ferner
kann jeder erste Source/Drain-Bereich 354 der Mehrzahl
von vierten Speicherzellen 308 gekoppelt sein mit einer
siebten zu dekodierenden Leitung 356 (zum Beispiel einer
siebten Source/Drain-Leitung 356 (zum Beispiel einer siebten
Bitleitung oder einer siebten Source-Leitung)) und jeder zweite Source/Drain-Bereich 358 der
Mehrzahl von vierten Speicherzellen 308 kann gekoppelt
sein mit einer achten zu dekodierenden Leitung 360 (zum
Beispiel einer achten Source/Drain-Leitung 360 (zum Beispiel einer
achten Bitleitung oder einer achten Source-Leitung)).
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Wie
weiter unten ausführlicher
beschrieben wird, kann die zweite zu dekodierende Leitung 324 (zum
Beispiel die zweite Source/Drain-Leitung 324) benachbart
zu (neben, zum Beispiel unmittelbar neben) der ersten zu dekodierenden
Leitung 320 (zum Beispiel der ersten Source/Drain-Leitung 320)
angeordnet sein, kann die dritte zu dekodierende Leitung 340 (zum
Beispiel die dritte Source/Drain-Leitung 340) benachbart
zu (neben, zum Beispiel unmittelbar neben) der zweiten zu dekodierenden
Leitung 324 (zum Beispiel der zweiten Source/Drain-Leitung 324) angeordnet
sein, kann die vierte zu dekodierende Leitung 344 (zum
Beispiel die vierte Source/Drain-Leitung 344) benachbart
zu (neben, zum Beispiel unmittelbar neben) der dritten zu dekodierenden
Leitung 340 (zum Beispiel der dritten Source/Drain-Leitung 340)
angeordnet sein, kann die fünfte
zu dekodierende Leitung 348 (zum Beispiel die fünfte Source/Drain-Leitung 348)
benachbart zu (neben, zum Beispiel unmittelbar neben) der vierten
zu dekodierenden Leitung 344 (zum Beispiel der vierten Source/Drain-Leitung 344)
angeordnet sein, kann die sechste zu dekodierende Leitung 352 (zum
Beispiel die sechste Source/Drain-Leitung 352) benachbart zu
(neben, zum Beispiel unmittelbar neben) der fünften zu dekodierenden Leitung 348 (zum
Beispiel der fünften
Source/Drain-Leitung 348) angeordnet sein, kann die siebte
zu dekodierende Leitung 356 (zum Beispiel die siebte Source/Drain-Leitung 356)
benachbart zu (neben, zum Beispiel unmittelbar neben) der sechsten
zu dekodierenden Leitung 352 (zum Beispiel der sechsten
Source/Drain-Leitung 352) angeordnet sein und kann die
achte zu dekodierende Leitung 360 (zum Beispiel die achte
Source/Drain-Leitung 360) benachbart zu (neben, zum Beispiel
unmittelbar neben) der siebten zu dekodierenden Leitung 356 (zum
Beispiel der siebten Source/Drain-Leitung 356) angeordnet
sein, usw.
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Wie
ebenfalls weiter unten ausführlicher
beschrieben wird, kann gemäß einer
Ausgestaltung die dritte zu dekodierende Leitung 340 (zum
Beispiel die dritte Source/Drain-Leitung 340) in derselben
Metallisierungsebene (zum Beispiel im Back-End-Of-Line(BEOL)-Prozess) ausgebildet
sein wie die zweite zu dekodierende Leitung 324 (zum Beispiel
die zweite Source/Drain-Leitung 324). Ferner kann die erste
zu dekodierende Leitung 320 (zum Beispiel die erste Source/Drain-Leitung 320)
in einer anderen Metallisierungsebene angeordnet sein als die zweite
zu dekodierende Leitung 324 (zum Beispiel die zweite Source/Drain-Leitung 324).
In einer oder mehreren Ausgestaltungen kann die vierte zu dekodierende
Leitung 344 (zum Beispiel die vierte Source/Drain-Leitung 344)
in einer anderen Metallisierungsebene angeordnet sein als die zweite
zu dekodierende Leitung 324 (zum Beispiel die zweite Source/Drain-Leitung 324).
In einer oder mehreren Ausgestaltungen kann die vierte zu dekodierende Leitung 344 (zum
Beispiel die vierte Source/Drain-Leitung 344) in derselben
Metallisierungsebene angeordnet sein wie die erste zu dekodierende Leitung 320 (zum
Beispiel die erste Source/Drain-Leitung 320). In einer
oder mehreren Ausgestaltungen kann die sechste zu dekodierende Leitung 352 (zum
Beispiel die sechste Source/Drain-Leitung 352) in einer
anderen Metallisierungsebene angeordnet sein als die fünfte zu
dekodierende Leitung 348 (zum Beispiel die fünfte Source/Drain-Leitung 348),
welche wiederum in derselben Metallisierungsebene angeordnet sein
kann wie die vierte zu dekodierende Leitung 344 (zum Beispiel
die vierte Source/Drain-Leitung 344). In einer oder mehreren
Ausgestaltungen kann die sechste zu dekodierende Leitung 352 (zum
Beispiel die sechste Source/Drain-Leitung 352) in derselben
Metallisierungsebene angeordnet sein wie die zweite zu dekodierende
Leitung 324 (zum Beispiel die zweite Source/Drain-Leitung 324).
In einer oder mehreren Ausgestaltungen kann die siebte zu dekodierende
Leitung 356 (zum Beispiel die siebte Source/Drain-Leitung 356)
in derselben Metallisierungsebene angeordnet sein wie die sechste
zu dekodierende Leitung 352 (zum Beispiel die sechste Source/Drain-Leitung 352).
In einer oder mehreren Ausgestaltungen kann die achte zu dekodierende
Leitung 360 (zum Beispiel die achte Source/Drain-Leitung 360)
in derselben Metallisierungsebene angeordnet sein wie die fünfte zu
dekodierende Leitung 348 (zum Beispiel die fünfte Source/Drain-Leitung 348).
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Somit
können
anschaulich gemäß einer
oder mehreren Ausgestaltungen zwei benachbarte Spalten, die jeweils
zum Beispiel eine Bitleitung und eine Sourceleitung aufweisen, zusammengefasst
(anders ausgedrückt,
kombiniert) werden, um den Flächenverbrauch
zu optimieren. Mittels dieser Kombination kann die Sourceleitung
einer gegebenen Spalte innerhalb einer Schicht (einer Metallisierungsschicht oder
einer Metallisierungsebene) geführt
werden (anders ausgedrückt,
verlaufen), kann die Bitleitung dieser Spalte in einer anderen Schicht
(einer anderen Metallisierungsschicht oder einer anderen Metallisierungsebene)
geführt
werden, kann die Sourceleitung einer anderen unmittelbar benachbarten
Spalte in der anderen Schicht (der anderen Metallisierungsschicht
oder der anderen Metallisierungsebene) geführt werden und kann die Bitleitung
der anderen Spalte in derselben Schicht (der einen Metallisierungsschicht
bzw. der einen Metallisierungsebene) geführt werden wie die Sourceleitung
der gegebenen Spalte.
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Gemäß einer
oder mehrerer Ausgestaltungen können
die folgenden zu dekodierenden Leitungen (zum Beispiel die folgenden
Source/Drain-Leitungen) in der Metallisierungsebene 3 der
Speicherzellenanordnung ausgebildet sein: die zweite zu dekodierende
Leitung 324 (zum Beispiel die zweite Source/Drain-Leitung 324),
die dritte zu dekodierende Leitung 340 (zum Beispiel die
dritte Source/Drain-Leitung 340), die sechste zu dekodierende Leitung 352 (zum
Beispiel die sechste Source/Drain-Leitung 352) und die
siebte zu dekodierende Leitung 356 (zum Beispiel die siebte
Source/Drain-Leitung 356), usw.
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Gemäß einer
oder mehrerer Ausgestaltungen können
die folgenden zu dekodierenden Leitungen (zum Beispiel die folgenden
Source/Drain-Leitungen) in der Metallisierungsebene 3 der
Speicherzellenanordnung ausgebildet sein: die erste zu dekodierende
Leitung 320 (zum Beispiel die erste Source/Drain-Leitung 320),
die vierte zu dekodierende Leitung 344 (zum Beispiel die
vierte Source/Drain-Leitung 344), die fünfte zu dekodierende Leitung 348 (zum
Beispiel die fünfte
Source/Drain-Leitung 348) und die achte zu dekodierende Leitung 360 (zum
Beispiel die achte Source/Drain-Leitung 360), usw.
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Gemäß einer
oder mehrerer Ausgestaltungen können
die Steuerleitungen in einer anderen Metallisierungsebene ausgebildet
sein als die zu dekodierenden Leitungen (zum Beispiel die Source/Drain-Leitungen).
Beispielsweise können
gemäß einer
oder mehrerer Ausgestaltungen die Steuerleitungen in einer Metallisierungsebene
unterhalb der Metallisierungsebenen, in denen die Source/Drain-Leitungen
ausgebildet sind, ausgebildet sein. Beispielsweise können gemäß einer
oder mehrerer Ausgestaltungen die Steuerleitungen in der Metallisierungsebene
0 oder in der Metallisierungsebene 1 der Speicherzellenanordnung
angeordnet sein.
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Es
ist anzumerken, dass gemäß alternativen Ausgestaltungen
die Leitungen auch in anderen Metallisierungsebenen angeordnet sein
können,
zum Beispiel in höheren
oder niedrigeren Metallisierungsebenen.
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4 zeigt
eine Layoutdraufsicht 400 eines Teilbereichs eines Speicherzellenfeldes
gemäß einer Ausführungsform.
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Wie
in 4 gezeigt ist, ist eine Mehrzahl von Aktivgebieten 402, 404, 406, 408 (die
in diesem Beispiel entlang der ersten Richtung verlaufen) (zum Beispiel
hergestellt aus (dotiertem oder undotiertem) Silizium) bereitgestellt,
wobei die Aktivgebiete 402, 404, 406, 408 elektrisch
voneinander isoliert sind mittels Feldisolationsbereichen 418,
zum Beispiel mittels flachen Grabenisolationen (Shallow Trench Isolations,
STIs) 418. Die Aktivgebiete 402, 404, 406, 408 können als
Streifen (Strips) ausgebildet sein, wobei jedoch Vorsprünge (Flags) 410 vorgesehen
sein können,
welche sich unter einem Winkel (zum Beispiel senkrecht) zu der Hauptausdehnungsrichtung der
Aktivgebiete 402, 404, 406, 408 (zum
Beispiel die erste Richtung) erstrecken können. Mit anderen Worten können sich
die Vorsprünge 410 entlang
der zweiten Richtung erstrecken. Die Vorsprünge 410 können elektrisch
gekoppelt sein mit den Source/Drain-Bereichen, die in Teilbereichen
der Aktivgebiete 402, 404, 406, 408 bereitgestellt
sind. Die Vorsprünge 410 können als
Landebereiche dienen für Vias 412, 414 (elektrisch
leitfähiges
Material (zum Beispiel Wolfram), das ausgebildet ist in Kontaktlöchern, welche
durch interdielektrisches Material (wie zum Beispiel Siliziumoxid
oder Siliziumnitrid), das auf den Aktivgebieten 402, 404, 406, 408 ausgebildet
ist, hindurch ausgebildet sein können),
um die Source/Drain-Bereiche
mit Source/Drain-Leitungen elektrisch zu koppeln, die in oberen
Metallisierungsebenen vorgesehen sind, wie weiter unten ausführlicher beschrieben
wird.
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Ferner
können,
wie in 4 gezeigt ist, die Steuerleitungen 326, 328, 330, 416 (zum
Beispiel Wortleitungen 326, 328, 330, 416)
bereitgestellt sein (zum Beispiel in der Metallisierungsebene 0)
und können
elektrisch gekoppelt sein mit den Gate-Bereichen 332, 334, 336 der Speicherzellen.
Die Steuerleitungen 326, 328, 330, 416 (zum
Beispiel Wortleitungen 326, 328, 330, 416)
können
sich mit den zu dekodierenden Leitungen (zum Beispiel Source/Drain-Leitungen (zum Beispiel
Bitleitungen oder Source-Leitungen)) schneiden. In einem Beispiel
verlaufen die Steuerleitungen 326, 328, 330, 416 (zum Beispiel
Wortleitungen 326, 328, 330, 416)
unter einem Winkel (zum Beispiel senkrecht) zu der Haupterstreckungsrichtung
der Aktivgebiete 402, 404, 406, 408 und
der zu dekodierenden Leitungen (zum Beispiel Source/Drain-Leitungen
(zum Beispiel Bitleitungen oder Source-Leitungen)) (zum Beispiel
der ersten Richtung). In einem Beispiel verlaufen die Steuerleitungen 326, 328, 330, 416 (zum
Beispiel Wortleitungen 326, 328, 330, 416)
in der zweiten Richtung.
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5 zeigt
eine Layoutdraufsicht 500 eines Teilbereichs eines Speicherzellenfeldes
aus 4 gemäß einer
Ausführungsform,
wobei die Leitungen in der Metallisierungsebene 1 und der Metallisierungsebene
2 dargestellt sind. Weiterhin zeigt 6 eine Layoutdraufsicht 600 eines
Teilbereichs eines Speicherzellenfeldes aus 4 gemäß einer
Ausführungsform,
wobei die Leitungen in der Metallisierungsebene 2 und der Metallisierungsebene
3 dargestellt sind. In diesem Beispiel, das in 5 und 6 gezeigt
ist, sind die Bitleitung und die Sourceleitung jeder Speicherzellenspalte
in verschiedenen Metallisierungsebenen angeordnet.
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In
einem Beispiel können
erste Vias 412 gekoppelt sein mit den Source-Bereichen
in den Aktivgebieten 402, 404, 406, 408 mittels
erster Leitungsteilbereiche 502 (erste Verdrahtung (Wiring))
der ersten Metallisierungsebene 1 und können zweite Vias 414 gekoppelt
sein mit den Drain-Bereichen in den Aktivgebieten 402, 404, 406, 408 mittels
zweiter Leitungsteilbereiche 504 (zweite Verdrahtung (Wiring)) der
Metallisierungsebene 1.
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Weiterhin
können
die ersten Vias 412 gekoppelt sein mit zu dekodierenden
Leitungen (zum Beispiel Bitleitungen), welche angeordnet sein können in der
Metallisierungsebene 2, die vorgesehen ist über der (den) Metallisierungsebene(n)
(zum Beispiel Metallisierungsebene 0 und Metallisierungsebene 1),
in welcher (welchen) die Steuerleitungen 326, 328, 330, 416 (zum
Beispiel Wortleitungen 326, 328, 330, 416) vorgesehen
sind. 5 zeigt genauer, dass die folgenden zu dekodierenden
Leitungen in der Metallisierungsebene 2 angeordnet sind: die erste
zu dekodierende Leitung 320 (zum Beispiel die erste Source/Drain-Leitung 320 (zum
Beispiel die erste Bitleitung 320)), die dritte zu dekodierende
Leitung 340 (zum Beispiel die dritte Source/Drain-Leitung 340 (zum
Beispiel die dritte Bitleitung 340)), die fünfte zu dekodierende
Leitung 348 (zum Beispiel die fünfte Source/Drain-Leitung 348 (zum
Beispiel die fünfte Bitleitung 348))
und die siebte zu dekodierende Leitung 356 (zum Beispiel
die siebte Source/Drain-Leitung 356 (zum Beispiel die siebte
Bitleitung 356)). Es ist anzumerken, dass in dieser Ausgestaltung
jeweils zwei Bitleitungen von verschiedenen Speicherzellenspalten
benachbart zueinander angeordnet sein können in derselben Metallisierungsebene
(in 5 zum Beispiel sind die dritte zu dekodierende
Leitung 340 (zum Beispiel die dritte Source/Drain-Leitung 340 (zum
Beispiel die dritte Bitleitung 340)) und die fünfte zu
dekodierende Leitung 348 (zum Beispiel die fünfte Source/Drain-Leitung 348 (zum
Beispiel die fünfte Bitleitung 348))
benachbart zueinander angeordnet in einem minimalen Abstand, der
geringer ist als der Abstand, der möglich wäre für eine Bitleitung und eine
Source-Leitung aus derselben Speicherzellenspalte.
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In
diesem Beispiel sind die Source-Leitungen in einer anderen Metallisierungsebene
angeordnet als die Bitleitungen. Beispielsweise können die Source-Leitungen
in der Metallisierungsebene 3 angeordnet sein, wie weiter unten
ausführlicher
beschrieben wird, und können
gekoppelt sein mit den Source-Bereichen der entsprechenden Speicherzellen
einer Speicherzellenspalte mithilfe der zweiten Vias 414,
welche, in einem Beispiel, keinerlei Verdrahtung in der Metallisierungsebene
2 elektrisch kontaktieren sondern sich von den zweiten Leitungsteilbereichen
in der Metallisierungsebene 1 aus direkt bis zu der Metallisierungsebene
3 hin erstrecken und in elektrischem Kontakt stehen mit den Source-Leitungen,
die in der Metallisierungsebene 3 angeordnet sind.
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Dies
ist in 6 dargestellt. Weiterhin können die zweiten Vias 414 mit
zu dekodierenden Leitungen (zum Beispiel Source-Leitungen) gekoppelt sein, welche in
der Metallisierungsebene 3 angeordnet sein können, die über der (den) Metallisierungsebene(n)
(zum Beispiel Metallisierungsebene 0 und Metallisierungsebene 1),
in welcher (welchen) die Steuerleitungen 326, 328, 330, 416 (zum
Beispiel Wortleitungen 326, 328, 330, 416)
ausgebildet sind, und über
der Metallisierungsebene (zum Beispiel Metallisierungsebene 2),
in welcher die zu dekodierenden Leitungen 320, 340, 348, 356 ausgebildet sind,
ausgebildet ist. Genauer zeigt 6, dass
die folgenden zu dekodierenden Leitungen in der Metallisierungsebene
3 angeordnet sind: Die zweite zu dekodierende Leitung 324 (zum
Beispiel die zweite Source/Drain-Leitung 324 (zum Beispiel
die zweite Source- Leitung 324)),
die vierte zu dekodierende Leitung 344 (zum Beispiel die
vierte Source/Drain-Leitung 344 (zum Beispiel die vierte
Source-Leitung 344)), die sechste zu dekodierende Leitung 352 (zum Beispiel
die sechste Source/Drain-Leitung 352 (zum Beispiel die
sechste Source-Leitung 352)) und die achte zu dekodierende
Leitung 360 (zum Beispiel die achte Source/Drain-Leitung 360 (zum
Beispiel die achte Source-Leitung 360)).
Es ist anzumerken, dass in dieser Ausgestaltung jeweils zwei Source-Leitungen
von verschiedenen Speicherzellenspalten benachbart zueinander angeordnet
sein können
in derselben Metallisierungsebene (in 6 zum Beispiel sind
die vierte zu dekodierende Leitung 344 (zum Beispiel die
vierte Source/Drain-Leitung 344 (zum Beispiel die vierte
Source-Leitung 344)) und die sechste zu dekodierende Leitung 352 (zum
Beispiel die sechste Source/Drain-Leitung 352 (zum Beispiel die
sechste Source-Leitung 352))
benachbart zueinander angeordnet in einem minimalen Abstand, der geringer
ist als der Abstand, der möglich
wäre für eine Bitleitung
und eine Source-Leitung aus derselben Speicherzellenspalte. Wie
ebenfalls in 6 gezeigt ist, sind die zu dekodierenden
Leitungen 324, 344, 352, 360,
die in der Metallisierungsebene 3 angeordnet sind, mit den zweiten
Vias 414 gekoppelt mittels horizontaler Leitungsteilbereiche 602 (die
in der Metallisierungsebene 3 angeordnet sind), welche sich von
der jeweiligen zu dekodierenden Leitung 324, 344, 352, 360 in
der zweiten Richtung hin zu dem zugehörigen zweiten Via 414 erstrecken.
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Wie
in 5 und 6 gezeigt ist, überlappen
sich die Bitleitungen und die Source-Leitungen derselben Speicherzellenspalte
(d. h., die Bitleitungen und die Source-Leitungen, die jeweils mit denselben
Speicherzellen gekoppelt sind) vertikal (teilweise oder vollständig) (mit
anderen Worten überlappen
sie sich teilweise oder vollständig
in vertikaler Richtung), und es ist ermöglicht, dass nur eine „Spalte” bereitgestellt
wird für
die zweiten Vias 414, um einen Kontakt durch die Metallisierungsebene
2 hin zu der Metallisierungsebene 3 bereitzustellen.
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Es
ist anzumerken, dass in einer alternativen Ausführungsform die Anordnung der
Bitleitungen und der Source-Leitungen vertauscht sein kann, d. h.,
die Bitleitungen können
in der Metallisierungsebene 3 angeordnet sein und die Source-Leitungen können in der
Metallisierungsebene 2 angeordnet sein (im Allgemeinen können gemäß einer
Ausführungsform
die Bitleitungen in einer Metallisierungsebene angeordnet sein,
welche über
der Metallisierungsebene liegt, in der die Source-Leitungen angeordnet
sind).
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7 zeigt
eine Layoutdraufsicht 700 eines Teilbereichs eines Speicherzellenfeldes
gemäß einer anderen
Ausführungsform.
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Wie
in 7 gezeigt, ist eine Mehrzahl von Aktivgebieten 702, 704, 706, 708 (welche
in diesem Beispiel entlang der ersten Richtung verlaufen) (zum Beispiel
hergestellt aus (dotiertem oder undotiertem) Silizium) bereitgestellt,
wobei die Aktivgebiete 702, 704, 706, 708 elektrisch
voneinander isoliert sind mittels Feldisolationsbereichen 718,
zum Beispiel mittels flachen Grabenisolationen (Shallow Trench Isolations,
STIs) 718. Die Aktivgebiete 702, 704, 706, 708 können als
Streifen (Strips) ausgebildet sein, wobei jedoch Landepads 710 vorgesehen
sein können, welche
anschaulich als lateral vergrößerte Teilbereiche
der Aktivgebiete 702, 704, 706, 708 ausgebildet sein
können.
Die Landepads 710 können
elektrisch gekoppelt sein mit den Source/Drain-Bereichen, die in
Teilbereichen der Aktivgebiete 702, 704, 706, 708 ausgebildet
sind. Die Landepads 710 können als Landebereiche für Vias 712, 714 (elektrisch
leitfähiges
Material (zum Beispiel Wolfram), das ausgebildet ist in Kontaktlöchern, welche
durch interdielektrisches Material (wie zum Beispiel Siliziumoxid
oder Siliziumnitrid), das auf den Aktivgebieten 702, 704, 706, 708 ausgebildet
ist, hindurch ausgebildet sein können)
dienen, um die Source/Drain-Bereiche elektrisch zu koppeln mit Source/Drain-Leitungen,
die in oberen Metallisierungsebenen ausgebildet sind, wie weiter
unten ausführlicher
beschrieben wird.
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Weiterhin
können,
wie in 7 gezeigt ist, die Steuerleitungen 326, 328, 330, 716 (zum
Beispiel Wortleitungen 326, 328, 330, 716)
vorgesehen sein (zum Beispiel in der Metallisierungsebene 0) und können mit
den Gate-Bereichen 332 der Speicherzellen elektrisch gekoppelt
sein. Die Steuerleitungen 326, 328, 330, 716 (zum
Beispiel Wortleitungen 326, 328, 330, 716)
können
sich mit den zu dekodierenden Leitungen (zum Beispiel Source/Drain-Leitungen (zum
Beispiel Bitleitungen oder Source-Leitungen)) überschneiden. In einem Beispiel
verlaufen die Steuerleitungen 326, 328, 330, 716 (zum
Beispiel Wortleitungen 326, 328, 330, 716)
unter einem Winkel (zum Beispiel senkrecht) zu der Hauptausdehnungsrichtung
der Aktivgebiete 402, 404, 406, 408 und
der zu dekodierenden Leitungen (zum Beispiel Source/Drain-Leitungen
(zum Beispiel Bitleitungen oder Source-Leitungen)) (zum Beispiel
der ersten Richtung). In einem Beispiel verlaufen die Steuerleitungen 326, 328, 330, 716 (zum
Beispiel Wortleitungen 326, 328, 330, 716)
entlang der zweiten Richtung.
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8 zeigt
eine Layoutdraufsicht 800 eines Teilbereichs eines Speicherzellenfeldes
gemäß der anderen
Ausführungsform,
wobei die Leitungen in der Metallisierungsebene 1 und der Metallisierungsebene
2 dargestellt sind. Weiterhin zeigt 9 eine Layoutdraufsicht 900 eines
Teilbereichs eines Speicherzellenfeldes gemäß der anderen Ausführungsform,
wobei die Leitungen in der Metallisierungsebene 2 und der Metallisierungsebene
3 dargestellt sind. In diesem in 8 und 9 gezeigten
Beispiel sind die Bitleitung und die Source-Leitung jeder Speicherzellenspalte
in derselben Metallisierungsebene angeordnet, und die Bitleitung
und die Source-Leitung von jeweils unmittelbar benachbarten Speicherzellenspalten
sind in einer anderen Metallisierungsebene angeordnet.
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In
einem Beispiel können
erste Vias 712 gekoppelt sein mit den Source-Bereichen
in den Aktivgebieten 402, 404, 406, 408 mittels
erster Leitungsteilbereiche 802 (erste Verdrahtung) der
Metallisierungsebene 1 und können
zweite Vias 714 gekoppelt sein mit den Drain-Bereichen
in den Aktivgebieten 402, 404, 406, 408 mittels
zweiter Leitungsteilbereiche 804 (zweite Verdrahtung) der
Metallisierungsebene 1.
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Weiterhin
können
die ersten Vias 712 mit zu dekodierenden Leitungen (zum
Beispiel Bitleitungen oder Source-Leitungen), gekoppelt sein, welche
in der Metallisierungsebene 2 angeordnet sein können, die über der (den) Metallisierungsebene(n)
(zum Beispiel Metallisierungsebene 0 und Metallisierungsebene 1)
ausgebildet ist, in welcher (welchen) die Steuerleitungen 326, 328, 330, 716 (zum
Beispiel Wortleitungen 326, 328, 330, 716)
ausgebildet sind. Genauer zeigt 8, dass
die folgenden zu dekodierenden Leitungen in der Metallisierungsebene
2 angeordnet sind: die erste zu dekodierende Leitung 320 (zum Beispiel
die erste Source/Drain-Leitung 320 (zum Beispiel die erste
Bitleitung 320)), die zweite zu dekodierende Leitung 324 (zum
Beispiel die zweite Source/Drain-Leitung 324 (zum Beispiel
die zweite Source-Leitung 324)), die fünfte zu dekodierende Leitung 348 (zum
Beispiel die fünfte
Source/Drain-Leitung 348 (zum Beispiel die fünfte Bitleitung 348))
und die sechste zu dekodierende Leitung 352 (zum Beispiel die
sechste Source/Drain-Leitung 352 (zum Beispiel die sechste
Source-Leitung 352)).
Es ist anzumerken, dass gemäß dieser
Ausführungsform
zwei jeweilige zu dekodierende Leitungen derselben Speicherzellenspalte
benachbart zueinander angeordnet in derselben Metallisierungsebene
angeordnet sein können
(in 8 zum Beispiel die erste zu dekodierende Leitung 320 (zum
Beispiel die erste Source/Drain-Leitung 320 (zum Beispiel
die erste Bitleitung 320)) und die zweite zu dekodierende
Leitung 324 (zum Beispiel die zweite Source/Drain-Leitung 324 (zum
Beispiel die zweite Source-Leitung 324)).
-
In
diesem Beispiel sind die Source/Drain-Leitungen von unmittelbar
benachbarten Speicherzellenspalten in einer anderen Metallisierungsebene
angeordnet als die Source/Drain-Leitungen
der jeweiligen Speicherzellenspalte. Beispielsweise können die Source/Drain-Leitungen
der Speicherzellenspalten, die unmittelbar benachbart angeordnet
sind zu einer Speicherzellenspalte, deren Source/Drain-Leitungen in
der Metallisierungsebene 2 angeordnet sein, in der Metallisierungsebene
3 angeordnet sein, wie weiter unten ausführlicher beschrieben wird,
und können gekoppelt
sein mit den Source/Drain-Bereichen der entsprechenden Speicherzellen
einer unmittelbar benachbarten Speicherzellenspalte mittels zweiter
Vias 714, welche, in einem Beispiel, keinerlei Verdrahtung in
der Metallisierungsebene 2 elektrisch kontaktieren sondern sich
von den zweiten Leitungsteilbereichen 804 in der Metallisierungsebene
1 aus direkt bis zu der Metallisierungsebene 3 hin erstrecken. und
in elektrischem Kontakt stehen mit den Source/Drain-Leitungen, die in
der Metallisierungsebene 3 angeordnet sind.
-
Dies
ist in 9 dargestellt. Weiterhin können die zweiten Vias 714 mit
zu dekodierenden Leitungen (zum Beispiel Source-Leitungen) gekoppelt sein, welche angeordnet
sein können
in der Metallisierungsebene 3, die über der (den) Metallisierungsebene(n)
(zum Beispiel Metallisierungsebene 0 und Metallisierungsebene 1),
in welcher (welchen) die Steuerleitungen 326, 328, 330, 716 (zum
Beispiel Wortleitungen 326, 328, 330, 716)
ausgebildet sind, und über
der Metallisierungsebene (zum Beispiel Metallisierungsebene 2),
in welcher die zu dekodierenden Leitungen 320, 324, 348, 352 ausgebildet sind,
ausgebildet ist. Ausführlicher
zeigt 9, dass die folgenden zu dekodierenden Leitungen
in der Metallisierungsebene 3 angeordnet sind: die dritte zu dekodierende
Leitung 340 (zum Beispiel die dritte Source/Drain-Leitung 340 (zum
Beispiel die dritte Bitleitung 340)), die vierte zu dekodierende
Leitung 344 (zum Beispiel die vierte Source/Drain-Leitung 344 (zum
Beispiel die vierte Source-Leitung 344)), die siebte zu
dekodierende Leitung 356 (zum Beispiel die siebte Source/Drain-Leitung 356 (zum
Beispiel die siebte Bitleitung 356)) und die achte zu dekodierende Leitung 360 (zum
Beispiel die achte Source/Drain-Leitung 360 (zum Beispiel
die achte Bitleitung 360)). Es ist anzumerken, dass gemäß dieser Ausgestaltung
jeweils zwei Source/Drain-Leitungen derselben Speicherzellenspalten
benachbart zueinander in derselben Metallisierungsebene angeordnet sein
können
(in 9 zum Beispiel die dritte zu dekodierende Leitung 340 (zum
Beispiel die dritte Source/Drain-Leitung 340 (zum Beispiel
die dritte Bitleitung 340)) und die vierte zu dekodierende
Leitung 344 (zum Beispiel die vierte Source/Drain-Leitung 344 (zum
Beispiel die vierte Source-Leitung 344)). Wie ebenfalls
in 9 gezeigt ist, sind die zu dekodierenden Leitungen 340, 344, 356, 360,
welche in der Metallisierungsebene 3 angeordnet sind, mit den zweiten
Vias 714 gekoppelt mittels horizontaler Leitungsteilbereiche 902 (die
in der Metallisierungsebene 3 angeordnet sind), welche sich von
der jeweiligen zu dekodierenden Leitung 340, 344, 356, 360 entlang der
zweiten Richtung hin zudem zugehörigen
zweiten Via 714 erstrecken.
-
Wie
in 8 und 9 gezeigt ist, überlappen
sich die Bitleitungen und die Source-Leitungen der unmittelbar benachbarten
Speicherzellenspalten (d. h., die Bitleitungen und die Source-Leitungen,
die jeweils mit den verschiedenen Speicherzellen gekoppelt sind)
vertikal (teilweise oder vollständig),
und es ist ermöglicht,
dass nur eine „Spalte” bereitgestellt
ist für
die zweiten Vias 714, um einen Kontakt durch die Metallisierungsebene
2 hin zu der Metallisierungsebene 3 bereitzustellen.
-
10 zeigt
eine Layoutdraufsicht 1000 eines Teilbereichs eines Speicherzellenfeldes
gemäß noch einer
anderen Ausführungsform.
Wie in 10 gezeigt ist, ist diese Ausführungsform ähnlich zu
der in 4 bis 6 gezeigten Ausführungsform
in dem Sinne, dass die zu dekodierenden Leitungen derselben Speicherzellenspalte
in derselben Metallisierungsebene angeordnet sind und die zu dekodierenden
Leitungen von jeweils unmittelbar benachbarten Speicherzellenspalten
in einer anderen Metallisierungsebene angeordnet sind. Weiterhin
haben in dieser Ausführungsform
die dritte zu dekodierende Leitung 340 (zum Beispiel die
dritte Source/Drain-Leitung 340 (zum Beispiel die dritte
Bitleitung)) und die vierte zu dekodierende Leitung 344 (zum
Beispiel die vierte Source/Drain-Leitung 344 (zum Beispiel
die vierte Source-Leitung)), eine Zickzackform und verlaufen teilweise
in einem sehr geringen Abstand zu der zweiten zu dekodierenden Leitung 324 (zum
Beispiel der zweiten Source/Drain-Leitung 324 (zum Beispiel
der zweiten Source-Leitung)).
Beispielsweise sind die geradlinige erste zu dekodierende Leitung 320 (zum
Beispiel die erste Source/Drain-Leitung 320 (zum Beispiel
die erste Bitleitung)) und die geradlinige zweite zu dekodierende
Leitung 324 (zum Beispiel die zweite Source/Drain-Leitung 324 (zum
Beispiel die zweite Source-Leitung)) in der Metallisierungsebene
2 angeordnet, und die zickzackförmige
dritte zu dekodierende Leitung 340 (zum Beispiel die dritte
Source/Drain-Leitung 340 (zum Beispiel die dritte Bitleitung))
und die zickzackförmige
vierte zu dekodierende Leitung 344 (zum Beispiel die vierte
Source/Drain-Leitung 344 (zum Beispiel die vierte Source-Leitung)) sind in
der Metallisierungsebene 3 angeordnet. Weiterhin können gemäß dieser
Ausführungsform
die fünfte
zu dekodierende Leitung 348 (zum Beispiel die fünfte Source/Drain-Leitung 348 (zum
Beispiel die fünfte
Bitleitung)) und die sechste zu dekodierende Leitung 352 (zum
Beispiel die sechste Source/Drain-Leitung 352 (zum Beispiel
die sechste Source-Leitung)) geradlinige Leitungen sein und können in
der Metallisierungsebene 2 angeordnet sein (nicht in 10 gezeigt),
und die siebte zu dekodierende Leitung 356 (zum Beispiel
die siebte Source/Drain-Leitung 356 (zum Beispiel die siebte Bitleitung))
und die achte zu dekodierende Leitung 360 (zum Beispiel
die achte Source/Drain-Leitung 360 (zum Beispiel die achte
Source-Leitung))
können Zickzackleitungen
sein und können
in der Metallisierungsebene 3 angeordnet sein (ebenfalls nicht in 10 gezeigt).
-
11 zeigt
eine Layoutdraufsicht 1100 eines Teilbereichs eines Speicherzellenfeldes
gemäß noch einer
anderen Ausführungsform.
Wie in 11 gezeigt ist, ist diese Ausführungsform ähnlich der
in 4 bis 6 und 10 gezeigten
Ausführungsform
in dem Sinne, dass die zu dekodierenden Leitungen derselben Speicherzellenspalte
in derselben Metallisierungsebene angeordnet sind und die zu dekodierenden
Leitungen von jeweils unmittelbar benachbarten Speicherzellenspalten
in einer anderen Metallisierungsebene angeordnet sind. Weiterhin
haben in dieser Ausführungsform
die dritte zu dekodierende Leitung 340 (zum Beispiel die
dritte Source/Drain-Leitung 340 (zum Beispiel die dritte
Bitleitung)) und die vierte zu dekodierende Leitung 344 (zum
Beispiel die vierte Source/Drain-Leitung 344 (zum Beispiel
die vierte Source-Leitung)) eine Zickzackform und verlaufen teilweise
in einem sehr geringen Abstand zu der zweiten zu dekodierenden Leitung 324 (zum
Beispiel der zweiten Source/Drain-Leitung 324 (zum Beispiel
der zweiten Source-Leitung)).
Beispielsweise sind die erste zu dekodierende Leitung 320 (welche
in dieser Ausführungsform
ebenfalls eine Zickzackform aufweist) (zum Beispiel die erste Source/Drain-Leitung 320 (zum
Beispiel die erste Bitleitung)) und die zweite zu dekodierende Leitung 324 (welche
in dieser Ausführungsform
ebenfalls eine Zickzackform aufweist) (zum Beispiel die zweite Source/Drain-Leitung 324 (zum
Beispiel die zweite Source-Leitung)) in der Metallisierungsebene
2 angeordnet, und die zickzackförmige
dritte zu dekodierende Leitung 340 (zum Beispiel die dritte
Source/Drain-Leitung 340 (zum Beispiel die dritte Bitleitung))
und die zickzackförmige vierte
zu dekodierende Leitung 344 (zum Beispiel die vierte Source/Drain-Leitung 344 (zum
Beispiel die vierte Source-Leitung))
sind in der Metallisierungsebene 3 angeordnet. Weiterhin können gemäß dieser Ausführungsform
die fünfte
zu dekodierende Leitung 348 (zum Beispiel die fünfte Source/Drain-Leitung (zum
Beispiel die fünfte
Bitleitung)) und die sechste zu dekodierende Leitung 352 (zum
Beispiel die sechste Source/Drain-Leitung 352 (zum Beispiel
die sechste Source-Leitung)) Zickzackleitungen sein und können in
der Metallisierungsebene 2 angeordnet sein (nicht in 11 gezeigt),
und die siebte zu dekodierende Leitung 356 (zum Beispiel
die siebte Source/Drain-Leitung 356 (zum Beispiel die siebte
Bitleitung)) und die achte zu dekodierende Leitung 360 (zum
Beispiel die achte Source/Drain-Leitung 360 (zum Beispiel
die achte Source-Leitung)) können Zickzackleitungen
sein und können
in der Metallisierungsebene 3 angeordnet sein (ebenfalls nicht in 11 gezeigt).
-
Wie
ausführlich
zum Beispiel unter Bezug auf 7 bis 11 beschrieben
wurde, wird in einer oder mehreren Ausführungsformen eine Speicherzellenanordnung
bereitgestellt, welche aufweisen kann: eine Mehrzahl von ersten
Speicherzellen, die entlang einer ersten Richtung angeordnet sind, eine
Mehrzahl von zweiten Speicherzellen, die entlang einer zweiten Richtung
angeordnet sind, wobei die zweite Richtung von der ersten Richtung
verschieden ist, eine erste Source/Drain-Leitung, die mit jedem
ersten Source/Drain-Bereich der ersten Speicherzellen gekoppelt
ist, und eine zweite Source/Drain-Leitung, die mit jedem zweiten
Source/Drain-Bereich der ersten Speicherzellen gekoppelt ist, wobei
die zweite Source/Drain-Leitung in derselben Metallisierungsebene
ausgebildet ist wie die erste Source/Drain-Leitung, und eine dritte
Source/Drain-Leitung, die mit jedem ersten Source/Drain-Bereich
der zweiten Speicherzellen gekoppelt ist, und eine vierte Source/Drain
Leitung, die mit jedem zweiten Source/Drain-Bereich der zweiten Speicherzellen
gekoppelt ist, wobei die vierte Source/Drain-Leitung in derselben
Metallisierungsebene ausgebildet ist wie die dritte Source/Drain-Leitung.
-
Wie
ebenfalls ausführlich
zum Beispiel unter Bezug auf 7 bis 11 beschrieben
wurde, wird in einer oder mehreren Ausführungsformen eine Speicherzellenanordnung
bereitgestellt, welche aufweisen kann: eine erste Speicherzelle,
eine zweite Speicherzelle, eine dritte Speicherzelle, eine erste Source/Drain-Leitung,
die mit einem ersten Source/Drain-Bereich der ersten Speicherzelle
gekoppelt ist, und eine zweite Source/Drain-Leitung, die mit einem
zweiten Source/Drain-Bereich der ersten Speicherzelle gekoppelt
ist, wobei die zweite Source/Drain-Leitung in derselben Metallisierungsebene ausgebildet
ist wie die erste Source/Drain-Leitung, eine dritte Source/Drain-Leitung,
die mit einem ersten Source/Drain-Bereich der zweiten Speicherzelle gekoppelt
ist, und eine vierte Source/Drain-Leitung, die mit einem zweiten Source/Drain-Bereich
der zweiten Speicherzelle gekoppelt ist, wobei die dritte Source/Drain-Leitung
benachbart (anders ausgedrückt,
nahegelegen) zu der zweiten Source/Drain-Leitung angeordnet ist
und wobei die vierte Source/Drain-Leitung in derselben Metallisierungsebene
ausgebildet ist wie die dritte Source/Drain-Leitung, und eine fünfte Source/Drain-Leitung,
die mit einem ersten Source/Drain-Bereich der dritten Speicherzelle
gekoppelt ist, und eine sechste Source/Drain-Leitung, die mit einem zweiten Source/Drain-Bereich
der dritten Speicherzelle gekoppelt ist, wobei die fünfte Source/Drain-Leitung
benachbart (nahegelegen) zu der vierten Source/Drain-Leitung ausgebildet
ist und wobei die sechste Source/Drain-Leitung in derselben Metallisierungsebene wie
die fünfte
Source/Drain-Leitung ausgebildet ist.
-
12 zeigt
ein Flussdiagramm 1200, das ein Verfahren zum Herstellen
einer Speicherzellenanordnung veranschaulicht. Das Verfahren kann
aufweisen, in 1202, das Bilden einer ersten Speicherzelle
und einer zweiten Speicherzelle. Ferner kann, in 1204,
eine erste Source/Drain-Leitung gebildet werden, die mit einem ersten
Source/Drain-Bereich der ersten Speicherzelle gekoppelt. In 1206 kann
eine zweite Source/Drain-Leitung gebildet werden, die mit einem
zweiten Source/Drain-Bereich der ersten Speicherzelle gekoppelt
ist. In 1208 kann eine dritte Source/Drain-Leitung gebildet
werden, die mit einem ersten Source/Drain-Bereich der zweiten Speicherzelle
gekoppelt ist, wobei die dritte Source/Drain-Leitung benachbart (nahegelegen) zu
der zweiten Source/Drain-Leitung
gebildet wird und wobei die dritte Source/Drain-Leitung in derselben Metallisierungsebene
wie die zweite Source/Drain-Leitung gebildet wird. In 1210 kann
eine vierte Source/Drain-Leitung gebildet werden, die mit einem
zweiten Source/Drain-Bereich der zweiten Speicherzelle gekoppelt
ist.
-
13 zeigt
ein Flussdiagramm 1300, das ein Verfahren zum Herstellen
einer Speicherzellenanordnung veranschaulicht. Das Verfahren kann
aufweisen, in 1302, das Bilden einer ersten Speicherzelle,
einer zweiten Speicherzelle und einer dritten Speicherzelle. In 1304 können eine
erste Source/Drain-Leitung,
die mit einem ersten Source/Drain-Bereich der ersten Speicherzelle
gekoppelt ist, und eine zweite Source/Drain-Leitung, die mit einem zweiten Source/Drain-Bereich
der ersten Speicherzelle gekoppelt ist, gebildet werden, wobei die zweite
Source/Drain-Leitung in derselben Metallisierungsebene wie die erste
Source/Drain-Leitung gebildet wird. In 1306 kann eine dritte
Source/Drain-Leitung, die mit einem ersten Source/Drain-Bereich
der zweiten Speicherzelle gekoppelt ist, und eine vierte Source/Drain-Leitung, die mit
einem zweiten Source/Drain-Bereich der zweiten Speicherzelle gekoppelt
ist, gebildet werden, wobei die dritte Source/Drain-Leitung benachbart
(nahegelegen) zu der zweiten Source/Drain-Leitung gebildet wird
und wobei die vierte Source/Drain-Leitung in derselben Metallisierungsebene
wie die dritte Source/Drain-Leitung gebildet wird. Ferner können in 1308 eine
fünfte Source/Drain-Leitung,
die mit einem ersten Source/Drain-Bereich der dritten Speicherzelle
gekoppelt ist, und eine sechste Source/Drain-Leitung, die mit einem
zweiten Source/Drain-Bereich der dritten Speicherzelle gekoppelt
ist, gebildet werden, wobei die fünfte Source/Drain-Leitung benachbart
(nahegelegen) zu der vierten Source/Drain-Leitung gebildet wird
und wobei die sechste Source/Drain-Leitung in derselben Metallisierungsebene
wie die fünfte
Source/Drain-Leitung gebildet wird.
-
In
einer oder mehreren der oben beschriebenen Ausführungsformen können die
zu dekodierenden Leitungen (zum Beispiel die Source/Drain-Leitungen)
eine Leitungsbreite (line width) aufweisen im Bereich von ungefähr 100 nm
bis ungefähr
300 nm, zum Beispiel eine Leitungsbreite im Bereich von ungefähr 150 nm
bis ungefähr
250 nm, zum Beispiel eine Leitungsbreite im Bereich von ungefähr 175 nm bis
ungefähr
225 nm. Weiterhin können
in einer oder mehreren der oben beschriebenen Ausführungsformen
die Vias (zum Beispiel die ersten Vias und/oder die zweiten Vias)
näherungsweise
eine viereckige Form oder eine elliptische Form aufweisen. Im Falle einer
viereckigen Form kann jedes der Vias eine Breite (in jeder Hauptrichtung)
im Bereich von ungefähr 50
nm bis ungefähr
100 nm aufweisen, zum Beispiel eine Breite (in jeder Hauptrichtung)
im Bereich von ungefähr
60 nm bis ungefähr
90 nm, zum Beispiel eine Breite (in jeder Hauptrichtung) im Bereich
von ungefähr
70 nm bis ungefähr
80 nm.
-
Weiterhin
können
in einer oder mehreren Ausführungsformen
die Leitungen aus einem beliebigen geeigneten elektrisch leitfähigen Material,
wie zum Beispiel einem beliebigen geeigneten Metall, hergestellt
sein. In einer oder mehreren der oben beschriebenen Ausführungsformen
können
die Leitungen aus Kupfer oder einer Kupferlegierung oder aus Aluminium
oder einer Aluminiumlegierung hergestellt sein.
-
Eine
Speicherzellenanordnung gemäß einer Ausführungsform
weist auf: eine erste Speicherzelle und eine zweite Speicherzelle;
eine erste Source/Drain-Leitung, die mit einem ersten Source/Drain-Bereich
der ersten Speicherzelle gekoppelt ist, und eine zweite Source/Drain-Leitung,
die mit einem zweiten Source/Drain-Bereich der ersten Speicherzelle
gekoppelt ist; eine dritte Source/Drain-Leitung, die mit einem ersten
Source/Drain-Bereich der zweiten Speicherzelle gekoppelt ist, und
eine vierte Source/Drain-Leitung, die mit einem zweiten Source/Drain-Bereich
der zweiten Speicherzelle gekoppelt ist, wobei die dritte Source/Drain-Leitung
benachbart zu der zweiten Source/Drain-Leitung ausgebildet ist und
wobei die dritte Source/Drain-Leitung in derselben Metallisierungsebene
ausgebildet ist wie die zweite Source/Drain-Leitung.
-
Gemäß einer
Ausgestaltung ist die erste Source/Drain-Leitung in einer anderen
Metallisierungsebene ausgebildet als die zweite Source/Drain-Leitung.
-
Gemäß einer
Ausgestaltung ist die vierte Source/Drain-Leitung in einer anderen
Metallisierungsebene ausgebildet als die zweite Source/Drain-Leitung.
-
Gemäß einer
Ausgestaltung ist die vierte Source/Drain-Leitung in derselben Metallisierungsebene
ausgebildet wie die erste Source/Drain-Leitung.
-
Gemäß einer
Ausgestaltung ist die erste Source/Drain-Leitung eine erste Bitleitung,
ist die zweite Source/Drain-Leitung eine erste Source-Leitung, ist
die dritte Source/Drain-Leitung
eine zweite Bitleitung und ist die vierte Source/Drain-Leitung eine zweite
Source-Leitung.
-
Gemäß einer
Ausgestaltung ist die erste Source/Drain-Leitung eine erste Source-Leitung,
ist die zweite Source/Drain-Leitung
eine erste Bitleitung, ist die dritte Source/Drain-Leitung eine zweite
Source-Leitung ist und ist die vierte Source/Drain-Leitung eine
zweite Bitleitung.
-
Gemäß einer
Ausgestaltung sind die dritte Source/Drain-Leitung und die zweite Source/Drain-Leitung
in der Metallisierungsebene 3 der Speicherzellenanordnung ausgebildet.
-
Gemäß einer
Ausgestaltung sind die erste Source/Drain-Leitung und die vierte
Source/Drain-Leitung in der Metallisierungsebene 3 der Speicherzellenanordnung
ausgebildet.
-
Gemäß einer
Ausgestaltung weist die Speicherzellenanordnung eine Steuerleitung
zum Ansteuern der ersten Speicherzelle und/oder der zweiten Speicherzelle
auf, wobei die Steuerleitung in einer anderen Metallisierungsebene
ausgebildet ist als die Source/Drain-Leitungen.
-
Gemäß einer
Ausgestaltung ist die Steuerleitung eine Wortleitung.
-
Gemäß einer
Ausgestaltung ist die Steuerleitung in einer Metallisierungsebene
unterhalb der Metallisierungsebenen, in welchen die Source/Drain-Leitungen
ausgebildet sind, ausgebildet.
-
Gemäß einer
Ausgestaltung ist mindestens eine der Speicherzellen eine nichtflüchtige Speicherzelle.
-
Eine
Speicherzellenanordnung gemäß einer Ausführungsform
weist auf: eine erste Speicherzelle und eine zweite Speicherzelle;
eine erste zu dekodierende Leitung, die mit einem ersten Kontaktbereich der
ersten Speicherzelle gekoppelt ist, und eine zweite zu dekodierende
Leitung, die mit einem zweiten Kontaktbereich der ersten Speicherzelle
gekoppelt ist; eine dritte zu dekodierende Leitung, die mit einem ersten
Kontaktbereich der zweiten Speicherzelle gekoppelt ist, und eine
vierte zu dekodierende Leitung, die mit einem zweiten Kontaktbereich
der zweiten Speicherzelle gekoppelt ist, wobei die dritte zu dekodierende
Leitung benachbart zu der zweiten zu dekodierenden Leitung ausgebildet
ist, und wobei die dritte zu dekodierende Leitung in derselben Metallisierungsebene
ausgebildet ist wie die zweite zu dekodierende Leitung; und eine
Steuerleitung zum Steuern des Dekodierens der ersten Speicherzelle und/oder
der zweiten Speicherzelle, wobei die Steuerleitung in einer anderen
Metallisierungsebene ausgebildet ist als die zu dekodierenden Leitungen.
-
Gemäß einer
Ausgestaltung ist die vierte zu dekodierende Leitung in derselben
Metallisierungsebene ausgebildet wie die erste zu dekodierende Leitung.
-
Gemäß einer
Ausgestaltung sind die dritte zu dekodierende Leitung und die zweite
zu dekodierende Leitung in der Metallisierungsebene 3 der Speicherzellenanordnung
ausgebildet.
-
Gemäß einer
Ausgestaltung sind die erste zu dekodierende Leitung und die vierte
zu dekodierende Leitung in der Metallisierungsebene 3 der Speicherzellenanordnung
ausgebildet.
-
Gemäß einer
Ausgestaltung ist die Steuerleitung eine Wortleitung.
-
Gemäß einer
Ausgestaltung ist die Steuerleitung in einer Metallisierungsebene
unterhalb der Metallisierungsebenen, in welchen die zu dekodierenden
Leitungen ausgebildet sind, ausgebildet.
-
Gemäß einer
Ausgestaltung ist mindestens eine der Speicherzellen eine nichtflüchtige Speicherzelle.
-
Eine
Speicherzellenanordnung gemäß einer Ausführungsform
weist auf: eine Mehrzahl von ersten Speicherzellen, die entlang
einer ersten Richtung angeordnet sind; eine Mehrzahl von zweiten
Speicherzellen, die entlang einer zweiten Richtung angeordnet sind,
wobei die zweite Richtung von der ersten Richtung verschieden ist;
eine erste Source/Drain-Leitung,
die mit jedem ersten Source/Drain-Bereich der ersten Speicherzellen
gekoppelt ist, und eine zweite Source/Drain-Leitung, die mit jedem zweiten Source/Drain-Bereich
der ersten Speicherzellen gekoppelt ist; und eine dritte Source/Drain-Leitung,
die mit jedem ersten Source/Drain-Bereich der zweiten Speicherzellen gekoppelt
ist, und eine vierte Source/Drain-Leitung, die mit jedem zweiten
Source/Drain-Bereich der zweiten Speicherzellen gekoppelt ist, wobei
die dritte Source/Drain-Leitung benachbart zu der zweiten Source/Drain-Leitung
ausgebildet ist und wobei die dritte Source/Drain-Leitung in derselben
Metallisierungsebene wie die zweite Source/Drain-Leitung ausgebildet
ist.
-
Gemäß einer
Ausgestaltung ist die erste Richtung eine erste Speicherzellenanordnungsspalte (mit
anderen Worten, eine erste Spalte der Speicherzellenanordnung) und
ist die zweite Richtung eine zweite Speicherzellenanordnungsspalte
(mit anderen Worten, eine zweite Spalte der Speicherzellenanordnung).
-
Gemäß einer
Ausgestaltung ist mindestens eine der Speicherzellen eine nichtflüchtige Speicherzelle.
-
Eine
Speicherzellenanordnung gemäß einer Ausführungsform
weist auf: eine erste Speicherzelle; eine zweite Speicherzelle;
eine dritte Speicherzelle; eine erste Source/Drain-Leitung, die
mit einem ersten Source/Drain-Bereich
der ersten Speicherzelle gekoppelt ist, und eine zweite Source/Drain-Leitung, die
mit einem zweiten Source/Drain-Bereich der ersten Speicherzelle
gekoppelt ist; eine dritte Source/Drain-Leitung, die mit einem ersten
Source/Drain-Bereich der zweiten Speicherzelle gekoppelt ist, und
eine vierte Source/Drain-Leitung, die mit einem zweiten Source/Drain-Bereich
der zweiten Speicherzelle gekoppelt ist, wobei die dritte Source/Drain-Leitung
benachbart zu der zweiten Source/Drain-Leitung ausgebildet ist,
und wobei die dritte Source/Drain-Leitung in derselben Metallisierungsebene
ausgebildet ist wie die zweite Source/Drain-Leitung; und eine fünfte Source/Drain-Leitung,
die mit einem ersten Source/Drain-Bereich der dritten Speicherzelle
gekoppelt ist, und eine sechste Source/Drain-Leitung, die mit einem
zweiten Source/Drain-Bereich der dritten Speicherzelle gekoppelt ist,
wobei die fünfte
Source/Drain-Leitung benachbart zu der vierten Source/Drain-Leitung
ausgebildet ist, und wobei die fünfte
Source/Drain-Leitung in derselben Metallisierungsebene ausgebildet
ist wie die vierte Source/Drain-Leitung.
-
Gemäß einer
Ausgestaltung ist die vierte Source/Drain-Leitung in derselben Metallisierungsebene
ausgebildet wie die erste Source/Drain-Leitung.
-
Gemäß einer
Ausgestaltung ist die sechste Source/Drain-Leitung in derselben Metallisierungsebene
ausgebildet wie die zweite Source/Drain-Leitung.
-
Gemäß einer
Ausgestaltung ist mindestens eine der Speicherzellen eine nichtflüchtige Speicherzelle.
-
Eine
Speicherzellenanordnung gemäß einer Ausführungsform
weist auf: eine Mehrzahl von ersten Speicherzellen, die entlang
einer ersten Richtung angeordnet sind; eine Mehrzahl von zweiten
Speicherzellen, die entlang einer zweiten Richtung angeordnet sind,
wobei die zweite Richtung von der ersten Richtung verschieden ist;
eine erste Source/Drain-Leitung,
die mit jedem ersten Source/Drain-Bereich der ersten Speicherzellen
gekoppelt ist, und eine zweite Source/Drain-Leitung, die mit jedem zweiten Source/Drain-Bereich
der ersten Speicherzellen gekoppelt ist, wobei die zweite Source/Drain-Leitung
in derselben Metallisierungsebene ausgebildet ist wie die erste
Source/Drain-Leitung; und eine dritte Source/Drain-Leitung, die
mit jedem ersten Source/Drain-Bereich der zweiten Speicherzellen
gekoppelt ist, und eine vierte Source/Drain-Leitung, die mit jedem
zweiten Source/Drain-Bereich der zweiten Speicherzellen gekoppelt
ist, wobei die vierte Source/Drain-Leitung in derselben Metallisierungsebene
ausgebildet ist wie die dritte Source/Drain-Leitung.
-
Eine
Speicherzellenanordnung gemäß einer Ausführungsform
weist auf: eine erste Speicherzelle; eine zweite Speicherzelle;
eine dritte Speicherzelle; eine erste Source/Drain-Leitung, die
mit einem ersten Source/Drain-Bereich
der ersten Speicherzelle gekoppelt ist, und eine zweite Source/Drain-Leitung, die
mit einem zweiten Source/Drain-Bereich der ersten Speicherzelle
gekoppelt ist, wobei die zweite Source/Drain-Leitung in derselben
Metallisierungsebene ausgebildet ist wie die erste Source/Drain-Leitung;
eine dritte Source/Drain-Leitung, die mit einem ersten Source/Drain-Bereich
der zweiten Speicherzelle gekoppelt ist, und eine vierte Source/Drain-Leitung, die mit
einem zweiten Source/Drain-Bereich der zweiten Speicherzelle gekoppelt
ist, wobei die dritte Source/Drain-Leitung benachbart zu der zweiten
Source/Drain-Leitung
ausgebildet ist und wobei die vierte Source/Drain-Leitung in derselben
Metallisierungsebene wie die dritte Source/Drain-Leitung ausgebildet
ist; und eine fünfte
Source/Drain-Leitung, die mit einem ersten Source/Drain Bereich
der dritten Speicherzelle gekoppelt ist, und eine sechste Source/Drain-Leitung,
die mit einem zweiten Source/Drain-Bereich der dritten Speicherzelle
gekoppelt ist, wobei die fünfte
Source/Drain-Leitung benachbart zu der vierten Source/Drain-Leitung
ausgebildet ist und wobei die sechste Source/Drain-Leitung in derselben
Metallisierungsebene wie die fünfte
Source/Drain-Leitung ausgebildet ist.
-
Obwohl
die Erfindung vor allem unter Bezugnahme auf bestimmte Ausführungsformen
gezeigt und beschrieben wurde, sollte es von denjenigen, die mit
dem Fachgebiet vertraut sind, verstanden werden, dass zahlreiche Änderungen
bezüglich
der Ausgestaltung und Details daran vorgenommen werden können, ohne
vom Wesen und Bereich der Erfindung, wie er durch die nachfolgenden
Ansprüche
definiert wird, abzuweichen. Der Bereich der Erfindung wird daher
durch die angefügten
Ansprüche
bestimmt, und es ist beabsichtigt, dass sämtliche Änderungen, welche unter den
Wortsinn oder den Äquivalenzbereich
der Ansprüche
fallen, umfasst werden.