DE102008053645A1 - Verfahren zum Herstellen von mehreren Halbleiter-Bauelementen - Google Patents

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DE102008053645A1
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Chau Fatt Chiang
Chwee Lan Sagamat Lai
Beng Keh Semerah Batu Pahat See
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Infineon Technologies AG
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Abstract

Ein Verfahren zum Herstellen mehrerer Halbleiter-Bauelemente. Eine elektrisch leitende Schicht wird auf einem Halbleiter-Wafer aufgebracht. Der Halbleiter-Wafer wird strukturiert, um mehrere Halbleiterchips herzustellen. Die elektrisch leitende Schicht wird strukturiert, um mehrere Halbleiter-Bauelemente herzustellen.

Description

  • Querverweis auf verwandte Anmeldungen
  • Diese Gebrauchsmusterpatentanmeldung ist eine Nachanmeldung mit Verbesserungen der am 2. November 2007 eingereichten US-Patentanmeldung mit der laufenden Nummer 11/934,428, die durch Bezugnahme hier aufgenommen ist.
  • Allgemeiner Stand der Technik
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen von mehreren Halbleiter-Bauelementen, ein Verfahren zum Herstellen von mehreren Halbleiter-Packages, ein Verfahren zum Herstellen eines Panels und ein Panel.
  • Halbleiterchips enthalten elektrische Kontaktelemente auf einer oder mehreren ihrer Oberflächen. Beim Herstellen eines Halbleiterchip-Package wird der Halbleiterchip in einem Chip-Package untergebracht und die Kontaktpads des Halbleiterchips werden an externe Kontaktelemente des Chip-Package gekoppelt.
  • Aus diesem und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • Kurze Beschreibung der Zeichnungen
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeich nungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen von mehreren Halbleiter-Bauelementen.
  • 2A–C zeigen schematische Querschnittsdarstellungen von Zwischenprodukten und Halbleiter-Bauelementen, um eine Ausführungsform einer Ausführungsform wie in 1 dargestellt zu veranschaulichen.
  • 3A–D zeigen schematische Perspektiv- oder Querschnittsdarstellungen von Zwischenprodukten und Halbleiter-Bauelementen, um eine Ausführungsform einer Ausführungsform wie in 1 dargestellt zu veranschaulichen.
  • 4A, B zeigen schematische Perspektiv- oder Querschnittsdarstellungen von Zwischenprodukten und Halbleiter-Bauelementen, um eine Ausführungsform einer Ausführungsform wie in 1 dargestellt zu veranschaulichen.
  • 5A–C zeigen schematische Querschnitts- oder Draufsichtsdarstellungen von Zwischenprodukten und Halbleiter-Bauelementen, um eine Ausführungsform einer Ausführungsform wie in 1 dargestellt zu veranschaulichen.
  • 6 zeigt ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen von mehreren Halbleiter-Packages.
  • 7A–D zeigen schematische Querschnittsdarstellungen von Zwischenprodukten und Halbleiter-Packages, um eine Ausführungsform einer Ausführungsform wie in 6 dargestellt zu veranschaulichen.
  • 8 zeigt ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen eines Panels.
  • 9A–C zeigen schematische Querschnittsdarstellungen von Zwischenprodukten und eines Panels, um eine Ausführungsform einer Ausführungsform wie in 7 dargestellt zu veranschaulichen.
  • 10A–I zeigen schematische Querschnittsdarstellungen von Zwischenprodukten, Panels und Halbleiterchip-Packages, um eine Ausführungsform des Verfahrens wie in einer der 1 bis 9 gezeigt zu veranschaulichen.
  • 11 zeigt eine schematische Querschnittsdarstellung einer Ausführungsform eines Panels.
  • 12 zeigt eine schematische Perspektivdarstellung einer Ausführungsform eines Panels.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite", „Unterseite", „Vorderseite", „Rückseite", „vorderer „hinterer" und so weiter unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Die Ausführungsformen eines Verfahrens zum Herstellen mehrerer Halbleiter-Bauelemente, eines Verfahrens zum Herstellen mehrerer Halbleiter-Packages, eines Verfahrens zum Herstellen eines Panels und eines Panels können verschiedene Arten von Halbleiterchips oder in die Halbleiterchips integrierten Schaltungen verwenden, unter ihnen integrierte Logikschaltungen, integrierte Analogschaltungen, integrierte Mischsignalschaltungen, Sensorschaltungen, MEMS (Micro-Electro-Mechanical Systems – Mikroelektromechanische Systeme), integrierte Leistungsschaltungen, Chips mit integrierten passiven Elementen usw.
  • Bei mehreren Ausführungsformen werden Schichten oder Schichtstapel aufeinander aufgebracht oder Materialien werden auf Schichten aufgebracht oder abgeschieden. Es versteht sich, dass alle solche Ausdrücke wie „aufgebracht" oder „abgeschieden" buchstäblich alle Arten und Techniken des Aufbringens von Schichten aufeinander bedeuten sollen. Sie sollen Techniken abdecken, bei denen Schichten auf einmal als ein Ganzes aufgebracht werden, wie beispielsweise Laminierungstechniken und auch Techniken, bei denen Schichten auf sequentielle Weise abgeschieden werden, wie etwa beispielsweise Sputtern, Plattieren, Formen, CVD usw.
  • Die Halbleiterchips können Kontaktelemente oder Kontaktpads auf einer oder mehreren ihrer äußeren Oberflächen enthalten, wobei die Kontaktelemente zum elektrischen Kontaktieren der Halbleiterchips dienen. Die Kontaktelemente können eine be liebige gewünschte Form oder Gestalt besitzen. Sie können beispielsweise die Form von Kontaktflecken besitzen, d. h. flache Kontaktschichten auf einer äußeren Oberfläche des Halbleiter-Package. Die Kontaktelemente oder Kontaktpads können aus einem beliebigen elektrisch leitenden Material hergestellt sein, zum Beispiel aus einem Metall wie Aluminium, Gold oder Kupfer, als Beispiel, oder einer Metalllegierung oder einem elektrisch leitenden organischen Material oder einem elektrisch leitenden Halbleitermaterial.
  • Die Halbleiterchips können mit einer Materialschicht oder Kapselungsschicht bedeckt sein. Das Material der Materialschicht kann ein beliebiges elektrisch isolierendes Material sein wie beispielsweise eine beliebige Art von Formmaterial, eine beliebige Art von Epoxidmaterial oder eine beliebige Art von Harzmaterial oder eine beliebige Art von Polymermaterial. Der Prozess des Aufbringens der Materialschicht kann ein beliebiger Prozess sein wie beispielsweise ein Ausform-Prozess wie beispielsweise ein Formpress-Prozess oder ein Gieß-Prozess.
  • 1 zeigt ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen von mehreren Halbleiter-Bauelementen. Das Verfahren beinhaltet das Aufbringen einer elektrisch leitenden Schicht auf einem Halbleiter-Wafer (s1), das Strukturieren des Halbleiter-Wafers, um mehrere Halbleiterchips herzustellen (s2) und das Strukturieren der elektrisch leitenden Schicht, um mehrere Halbleiter-Bauelemente herzustellen (s3).
  • Gemäß einer Ausführungsform beinhaltet das Strukturieren des Halbleiter-Wafers mindestens eines des Strukturierens des Halbleiter-Wafers durch Ätzen, durch Sägen, durch Bestrahlen mit einem Laserstrahl und durch Bestrahlen mit einem Strahl geladener Teilchen.
  • Gemäß einer Ausführungsform beinhaltet das Verfahren weiterhin das Strukturieren der elektrisch leitenden Schicht, um mehrere Kontaktelemente für jedes Halbleiter-Bauelement herzustellen.
  • Gemäß einer Ausführungsform beinhaltet das Verfahren weiterhin das Strukturieren der elektrisch leitenden Schicht nach dem Strukturieren des Halbleiter-Wafers.
  • Gemäß einer Ausführungsform beinhaltet das Strukturieren der elektrisch leitenden Schicht mindestens eines des Strukturierens des Halbleiter-Wafers durch Ätzen, durch Sägen, durch Bestrahlen mit einem Laserstrahl und durch Bestrahlen mit einem Strahl geladener Teilchen.
  • Gemäß einer Ausführungsform beinhaltet das Verfahren weiterhin das Drahtbonden der Halbleiterchips vor dem Strukturieren der elektrisch leitenden Schicht.
  • Gemäß einer Ausführungsform beinhaltet das Verfahren weiterhin das Kapseln der Halbleiterchips mit einem Kapselungsmaterial vor dem Strukturieren der elektrisch leitenden Schicht.
  • Gemäß Ausführungsformen kann die elektrisch leitende Schicht durch verschiedene Prozesse auf der zweiten Oberfläche des Halbleiter-Wafers aufgebracht werden. Bei einer Ausführungsform kann die elektrisch leitende Schicht als eine in sich stabile Folie bereitgestellt werden, beispielsweise eine Metallfolie, und sie kann als Ganzes beispielsweise unter Verwendung einer Klebesubstanz an der zweiten Oberfläche des Halbleiter-Wafers angebracht werden. Bei einer Ausführungsform kann die elektrisch leitende Schicht auf oder über der zweiten Oberfläche des Halbleiter-Wafers durch Verwendung beliebiger bekannter Abscheidungs- oder Beschichtungstechniken wie etwa beispielsweise Sputtern, Plattieren, chemische oder physikalische Abscheidung aus der Dampfphase usw. abgeschieden oder darauf aufgebracht werden.
  • Gemäß einer Ausführungsform kann die elektrisch leitende Schicht durch Verwenden einer Klebesubstanz aufgebracht werden. Die Klebesubstanz kann als eine Klebeschicht auf einen oder beide des Halbleiter-Wafers und der elektrisch leitenden Schicht aufgebracht werden. Danach können der Halbleiter-Wafer und die elektrisch leitende Schicht aneinander angebracht werden, sodass die Klebesubstanz oder die Klebeschicht zwischen dem Halbleiter-Wafer und der elektrisch leitenden Schicht angeordnet ist.
  • Unter Bezugnahme auf die 2A–C werden schematisch Querschnittsdarstellungen von Zwischenprodukten und Halbleiter-Bauelementen gezeigt, um eine Ausführungsform der Ausführungsform wie in 1 dargestellt zu zeigen. 2A zeigt das Aufbringen einer elektrisch leitenden Schicht 3 auf einen Halbleiter-Wafer 1. 2B veranschaulicht ein Ergebnis nach dem Strukturieren des Halbleiter-Wafers 1, wodurch mehrere Halbleiterchips 1B erhalten werden. 2C zeigt das Strukturieren der elektrisch leitenden Schicht, wodurch mehrere Halbleiter-Bauelemente 1C erhalten werden.
  • Unter Bezugnahme auf die 3A–D werden schematische Perspektiv- und Querschnittsdarstellungen von Zwischenprodukten gezeigt, um eine Ausführungsform eines Verfahrens zum Herstellen mehrerer Halbleiterchips darzustellen. In 3A ist eine Perspektivdarstellung eines Halbleiter-Wafers 1 gezeigt. Der Halbleiter-Wafer 1 kann beispielsweise ein Silizium-Wafer sein. Er kann jedoch auch ein Halbleiter-Wafer aus einem beliebigen anderen Element oder Verbundhalbleitermaterial sein wie etwa beispielsweise SiGe, Ge, GaAs, GaN oder ein beliebiges anderes Halbleitermaterial.
  • Der Halbleiter-Wafer 1 kann mehrere nicht gezeigte integrierte Schaltungen enthalten, die an einer und bei einer der Hauptoberflächen des Halbleiter-Wafers 1 hergestellt sind. Die integrierten Schaltungen können im Wesentlichen gemäß ei nem beliebigen herkömmlichen Fabrikationsverfahren hergestellt sein wie etwa beispielsweise herkömmlicher Masken- und Photolithographie-Prozessierung, bei einer Ausführungsform in Form eines Wafer-Stepper-Verfahrens. Infolge dessen kann der Halbleiter-Wafer 1 mehrere identische integrierte Schaltungen enthalten. Es kann jedoch auch der Fall sein, dass zwei oder mehr integrierte Schaltungen von unterschiedlicher Funktionalität beieinander gruppiert sind und mehrere solche Gruppen von integrierten Schaltungen hergestellt werden.
  • Unter Bezugnahme auf 3B wird das Aufbringen einer Klebeschicht 2 dargestellt. Unter der Annahme, dass die integrierten Schaltungen an und bei einer ersten Hauptoberfläche des Halbleiter-Wafers 1 hergestellt werden, wird dann die Klebeschicht 2 auf einer zweiten Oberfläche des Halbleiter-Wafers 1 gegenüber der ersten Oberfläche aufgebracht. Die Klebeschicht 2 kann durch Verwendung eines Sieb- oder Schablonendruckprozesses und nachfolgendem Trocknen aufgebracht werden. Die Klebeschicht 2 kann jedoch auch die Form einer klebenden doppelseitigen Folie aufweisen, die in vorgefertigtem Zustand geliefert und insgesamt auf der zweiten Oberfläche des Halbleiter-Wafers 1 aufgebracht wird.
  • Die erste Oberfläche des Halbleiter-Wafers 1 kann die Vorderseite genannt werden, da die integrierten Schaltungen an und bei der ersten Oberfläche aufgebracht werden. Die zweite Oberfläche des Halbleiter-Wafers 1 kann somit die Rückseite des Halbleiter-Wafers 1 genannt werden. Gemäß einer Ausführungsform des Aufbringens der Klebesubstanz oder der Klebeschicht 2 auf dem Halbleiter-Wafer 1, kann Wafer-Backside-Coating (WBC – Beschichtung der Waferrückseite) verwendet werden. Bei WBC wird die Klebesubstanz als eine spezifisch bezeichnete Paste geliefert, die auf der Rückseite des Halbleiter-Wafers 1 aufgebracht und getrocknet wird. Die Klebepaste kann unter Verwendung einer Siebdruckplattform wie etwa jenen, die in Oberflächenmontageproduktionsstraßen verwendet werden, um Lötpaste abzuscheiden, schnell aufgebracht werden.
  • Die Plattformen sind ohne weiteres zu vernünftigen Kosten verfügbar und liefern ausreichende Präzision und Wiederholbarkeit, um eine vollständige Bedeckung des Wafers mit minimaler Paste zu ermöglichen. Unter Verwendung eines derartigen Druckers kann eine konzentrische Klebeschicht 2 auf der Wafer-Rückseite mit wenig Dickenvariation abgeschieden werden. Der ganze Prozess erfordert in der Regel 10–15 s zur Beendigung, wobei eine geeignete Kombination aus Schablone und Rakel verwendet wird. Ein Emulsionssieb kann je nach den Klebecharakteristiken eine geeignete Alternative zu einer Metallschablone liefern.
  • Unter Bezugnahme auf 3C ist der Prozess des Aufbringens einer elektrisch leitenden Schicht 3 auf dem Halbleiter-Wafer 1 in einer schematischen Perspektivdarstellung gezeigt. Die elektrisch leitende Schicht 3 kann eine in sich stabile und in sich handhabbare Folie sein, die aus irgendeinem elektrisch leitenden Material wie beispielsweise einem elementaren Metall wie Kupfer, Gold, Nickel, Aluminium oder einer Metalllegierung oder einem elektrisch leitenden organischen Material oder einem elektrisch leitenden Halbleitermaterial hergestellt sein kann. Die elektrisch leitende Schicht 3 kann auch eines oder mehrere der oben erwähnten Materialien in Form beispielsweise eines Schichtstapels enthalten. Die elektrisch leitende Schicht 3 kann eine starre Eigenschaft oder bei einer Ausführungsform eine flexible Eigenschaft besitzen.
  • Unter Bezugnahme auf 3D wird in einer Seitenansicht oder einer Querschnittsansicht eine Ausführungsform eines Zwischenprodukts gezeigt, dass den Halbleiter-Wafer 1, die elektrisch leitende Schicht 3 und die Klebeschicht 2 zwischen dem Halbleiter-Wafer 1 und der elektrisch leitenden Schicht 3 enthält.
  • Es ist anzumerken, dass die Darstellungen der verschiedenen Schichten in 3A–D nicht notwendigerweise maßstabs getreu sind. Aus der Darstellung von 3C scheint hervorzugehen, dass die elektrisch leitende Schicht 3 eine Dicke besitzt, die kleiner ist als die Dicke des Halbleiter-Wafers 1. Es kann jedoch auch möglich sein, dass die elektrisch leitende Schicht 3 eine Dicke besitzt, die größer ist als die Dicke des Halbleiter-Wafers 1. Wohingegen der Halbleiter-Wafer eine Dicke im Bereich von 150 μm bis 450 μm besitzen kann, kann die Dicke der elektrisch leitenden Schicht 3 innerhalb eines weiten Bereichs von 5 μm bis 500 μm betragen.
  • Gemäß einer weiteren Ausführungsform nach 3A–D wird eine vorproduzierte elektrisch leitende Schicht 3 verwendet und als Ganzes auf dem Halbleiter-Wafer 1 aufgebracht. Gemäß einer weiteren Ausführungsform jedoch ist es auch möglich, dass die elektrisch leitende Schicht 3 auf sequentielle Weise auf der hinteren Oberfläche des Halbleiter-Wafers 1 aufgebracht wird. Die elektrisch leitende Schicht 3 kann beispielsweise durch einen Sputter-Prozess oder durch einen Prozess der chemischen Abscheidung aus der Dampfphase (CVD) oder durch einen Plattierungs-Prozess, wobei die Plattierung eine elektrochemische Plattierung oder ein stromloser Plattierungs-Prozess sein kann, abgeschieden. Als weitere Alternative kann die elektrisch leitende Schicht 3 durch Verwenden eines MICC-Prozesses (Metal-Induced-Crystallization using a Cap – metallinduzierte Kristallisation unter Verwendung einer Kappe) abgeschieden werden.
  • Unter Bezugnahme auf 4A, B werden schematische Perspektiv- und Querschnittsansichten von Zwischenprodukten gezeigt, um eine Ausführungsform des Verfahrens wie in 1 und 2 dargestellt zu veranschaulichen. Bei dieser Ausführungsform ist ein Beispiel für das Strukturieren des Halbleiter-Wafers gezeigt. Das Strukturieren wird durchgeführt, indem vorbestimmte erste Gebiete des Halbleiter-Wafers zwischen die integrierten Schaltungen enthaltenden vorbestimmten zweiten Gebieten entfernt wird. Der Prozess des Entfernens der ersten Gebiete ist schematisch in 4A dargestellt. Im linken Teilbild von 4A ist ein Zwischenprodukt 10 gezeigt, wie es beispielsweise gemäß einer Ausführungsform der 3A–D erhalten wird. Schematisch gezeigt ist außerdem eine Säge 5, die beispielsweise eine Bogensäge sein kann. Die Bogensäge 5 wird verwendet, um die vorbestimmten ersten Gebiete des Halbleiter-Wafers auszusägen. Dies ist im rechten Teilbild von 4A genauer dargestellt, das eine vergrößerte Sektion zeigt, wie durch das umschließende schraffierte Oval im linken Teilbild von 4A angegeben. Die zweiten Gebiete 1B sind jene Gebiete, die die integrierten Schaltungen enthalten, und die zweiten Gebiete 1B sollen weiter bearbeitet werden, um Halbleiterchips bzw. Halbleiterchip-Packages zu werden. Deshalb sind die zweiten Gebiete 1B auf der Ebene des Halbleiter-Wafers 1 voneinander getrennt. Die zweiten Gebiete 1B enthalten möglicherweise nur eine integrierte Schaltung. Es ist jedoch auch möglich, dass die zweiten Gebiete 1B jeweils zwei integrierte Schaltungen enthalten, wobei beispielsweise eine erste Schaltung eine Sensorschaltung umfasst und eine zweite Schaltung eine Prozessorschaltung umfasst.
  • Eine Ausführungsform, wie in 4A, B dargestellt, entspricht der Ausführungsform wie in 3A–D dargestellt, wobei die elektrisch leitende Schicht 3 unter Verwendung einer Zwischenklebeschicht 2 auf dem Halbleiter-Wafer 1 aufgebracht wird. Es sei jedoch angemerkt, dass die Klebeschicht 2 in Fällen, wo beispielsweise die elektrisch leitende Schicht 3 durch andere Mittel ohne Verwendung einer Klebeschicht 2 auf dem Halbleiter-Wafer 1 aufgebracht wird, nicht notwendigerweise vorliegt.
  • Gemäß einer Ausführungsform der 4A, B werden die ersten Gebiete zwischen den zweiten Gebieten 15 entfernt, indem in den Halbleiter-Wafer 1 hinunter zur Klebeschicht 2 gesägt wird, wodurch leere Räume 1A zurückbleiben, wo zuvor die ersten Gebiete waren. Unter den leeren Räumen 1A befindet sich immer noch die Klebeschicht 2, da sie nicht durch die Säge 5 entfernt wird.
  • In 4B ist dargestellt, wie jene Abschnitte der Klebeschicht, die unter den leeren Räumen 1A liegen, entfernt werden. Im linken Teilbild von 4B ist eine Perspektivansicht eines Zwischenprodukts 20 gezeigt, wie es nach dem Aussägen der ersten Gebiete wie in 4a dargestellt erhalten wird. Außerdem im linken Teilbild von 4B ist eine Dispensiereinheit 15 zum Dispensieren von heißem IPA (Isopropylalkohol) und entionisiertem Wasser dargestellt, um den Kleberest der Klebeschicht 2 in den Gebieten unter den leeren Räumen 1A zu entfernen. Die Dispensiereinheit 15 kann derart ausgelegt und gesteuert werden, dass Spülen mit heißem IPA und entionisiertem Wasser durchgeführt wird. Der heiße IPA und das entionisierte Wasser dienen auch dazu, den Staub zu entfernen, wie er von dem Säge-Prozess von 4A zurückgeblieben ist.
  • In dem rechten Teilbild von 4B ist eine detaillierte Querschnittsansicht des rechten Abschnitts des Zwischenprodukts 20 gezeigt, wie in dem linken Teilbild von 4B mit dem umgebenden schraffierten Oval angegeben. Infolge dessen sind die zweiten Abschnitte 1B immer noch durch verbleibende Abschnitte 2A der Klebeschicht 2 mit der elektrisch leitenden Schicht 3 gekoppelt.
  • Wieder unter Bezugnahme auf das rechte Teilbild von 4B wird eine Querschnittsdarstellung eines Zwischenprodukts 20 gezeigt. Das Zwischenprodukt 20 enthält mehrere Halbleiterchips 1B jeweils mit einer ersten Oberfläche bzw. einer zweiten Oberfläche und einer kohäsiven elektrisch leitenden Schicht 3, auf den ersten Oberflächen der Halbleiterchips 1B aufgebracht.
  • Unter Bezugnahme auf 5A–C sind Querschnitts- und Draufsichten von Zwischenprodukten dargestellt, um eine Aus führungsform des Verfahrens wie in 1 und 2 gezeigt zu veranschaulichen. Bei einer Ausführungsform wie von 4A, B wurde dargestellt, dass die Produktion der Halbleiterchips durch Strukturieren des Halbleiter-Wafers durch Sägen ausgeführt werden kann. Wenn identische Chips mit gleichen Abständen voneinander, die beispielsweise in Form eines regelmäßigen Arrays angeordnet sind, hergestellt werden sollen, ist das Sägen eine praktische und effiziente Lösung, da nur eine bestimmte Sägezahnblattbreite erforderlich ist, und durch Sägen kann das Material sehr schnell entfernt werden. In einem Fall jedoch, bei dem Chips von unterschiedlichen Formen und variierenden Abständen voneinander erforderlich sind, könnte Sägen möglicherweise nicht die beste Lösung darstellen. Die 5A–C zeigen, dass bei dieser Ausführungsform das Ätzen das adäquateste Verfahren zum Strukturieren des Halbleiter-Wafers sein könnte. 5A zeigt eine Querschnittsdarstellung eines Zwischenprodukts einschließlich des an der elektrisch leitenden Schicht 3 angebrachten Halbleiter-Wafers 1. Im unteren Teilbild von 5C ist eine Draufsicht auf den strukturierten Halbleiter-Wafer 1 dargestellt, bei der entlang einer Linie B-B Chips von unterschiedlicher Form und mit unterschiedlichen und variierenden Abständen voneinander dargestellt sind. 5B ist eine Querschnittsdarstellung entlang der Linie B-B von 5C, und sie zeigt, wie das Strukturieren durch Ätzen durchgeführt werden kann. Über dem Zwischenprodukt wie von 5A ist eine Ätzmaske angeordnet, wobei die Ätzmaske Maskenabschnitte entsprechend den gewünschten Formen der Halbleiterchips und Öffnungen für jene zu entfernenden Abschnitte zwischen den Chips aufweist. Dann wird ein isotroper Ätzprozess wie beispielsweise reaktives Ionenätzen (RIE) oder reaktives Ionenstrahlätzen (RIBE) durchgeführt, indem eine ätzende Substanz von oberhalb der Maske durch die Maskenöffnungen auf den Halbleiter-Wafer gelenkt wird. Das Ergebnis ist in dem oberen Teilbild von 5c dargestellt, und das untere Teilbild. zeigt den strukturierten Halbleiter-Wafer. Gemäß einer Ausführungsform kann die Ätzmaske auch als eine strukturierte Maskenschicht aus einem Material wie beispielsweise SiN gebildet werden, hergestellt durch photolithographisches Strukturieren auf der oberen Oberfläche des Halbleiter-Wafers und entfernt nach dem Ätzprozess. Bei einer Ausführungsform kann das Ätzen im Vergleich zu dem Sägen vorteilhaft sein, da es ein paralleler Prozess ist, während das Sägen ein serieller Prozess ist. Ein weiterer Vorteil des Ätzens liegt darin, dass Gebiete entfernt werden können, wo ein Chip an ein benachbartes Metallgebiet gebondet werden soll.
  • Unter Bezugnahme auf 6 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen mehrerer Halbleiter-Packages gezeigt, wobei das Verfahren das Aufbringen einer elektrisch leitenden Schicht auf einem Halbleiter-Wafer (s1), das Strukturieren des Halbleiter-Wafers, um mehrere Halbleiterchips herzustellen (s2), das Kapseln des strukturierten Halbleiter-Wafers mit einem Kapselungsmaterial, um ein Panel herzustellen (s3) und das Strukturieren des Panels, um mehrere Halbleiter-Packages herzustellen (s4), beinhaltet.
  • Gemäß einer Ausführungsform der Ausführungsform von 6 beinhaltet das Strukturieren des Halbleiter-Wafers mindestens eines des Strukturierens des Halbleiter-Wafers durch Ätzen, durch Sägen, durch Bestrahlen mit einem Laserstrahl und durch Bestrahlen mit einem Strahl aus geladenen Teilchen. Bei einer Ausführungsform kann das Verfahren wie in Verbindung mit 5A–C beschrieben auch auf einer Ausführungsform von 6 angewendet werden.
  • Gemäß einer Ausführungsform der Ausführungsform von 6 beinhaltet das Strukturieren des Panels mindestens eines des Strukturierens der Panelschicht durch Ätzen, durch Sägen, durch Bestrahlen mit einem Laserstrahl und durch Bestrahlen mit einem Strahl aus geladenen Teilchen.
  • Gemäß einer Ausführungsform der Ausführungsform von 6 beinhaltet das Verfahren weiterhin das Drahtbonden der Halbleiterchips an die elektrisch leitende Schicht.
  • Gemäß einer Ausführungsform der Ausführungsform von 6 beinhaltet das Verfahren weiterhin das Strukturieren des Panels beinhaltet das Strukturieren der elektrisch leitenden Schicht.
  • Gemäß einer Ausführungsform der Ausführungsform von 6 beinhaltet das Verfahren weiterhin das Strukturieren der elektrisch leitenden Schicht, um mehrere Kontaktelemente in jedem Halbleiter-Package herzustellen.
  • Wie mit dem Bezugszeichen s3 bezeichnet, wird ein Kapselungsmaterial auf dem strukturierten Halbleiter-Wafer aufgebracht. Gemäß einer Ausführungsform kann das Aufbringen der Kapselungsmaterialschicht das Ausformen beinhalten, wobei ein geeignetes Formmaterial verwendet wird. Zu den potentiellen Formmaterialien zählen beispielsweise aliphatische und aromatische Polymere einschließlich Polymere vom thermoplastischen und wärmehärtenden Typ und Mischungen aus diesen und auch andere verschiedene Arten von Polymeren. Nach dem Formen der Metallschicht wird die Formmasse normalerweise gehärtet.
  • Gemäß einer Ausführungsform des Verfahrens zum Herstellen von mehreren Halbleiterchip-Packages können die Chips elektrisch mit vorbestimmten Gebieten der elektrisch leitenden Schicht gekoppelt werden. Solche vorbestimmten Gebiete der elektrisch leitenden Schicht werden die äußeren elektrischen Kontaktelemente („Kontaktflecken") der herzustellenden Halbleiterchip-Packages. Vor oder nach dem elektrischen Verbinden der Chips mit den vorbestimmten Gebieten der elektrisch leitenden Schicht können die vorbestimmten Gebiete jeweils von dem verbleibenden Teil der elektrisch leitenden Schicht isoliert werden. Dies kann erfolgen, indem vorbestimmte Abschnitte der elektrisch leitenden Schicht entfernt werden, sodass im We sentlichen nur die vorbestimmten Gebiete und die die Halbleiterchips tragenden Gebiete verbleiben.
  • Unter Bezugnahme auf die 7A–D werden schematische Querschnittsdarstellungen von Zwischenprodukten und Halbleiter-Packages gezeigt, um eine Ausführungsform der Ausführungsform eines Verfahrens wie in 6 dargestellt zu veranschaulichen. 7A zeigt das Anbringen einer elektrisch leitenden Schicht 3 an einen Halbleiter-Wafer 1. 7B zeigt ein Zwischenprodukt nach dem Strukturieren des Halbleiter-Wafers 1, wodurch mehrere Halbleiterchips 1B erhalten werden. 7C zeigt das Kapseln des strukturierten Wafers mit einem Kapselungsmaterial 5, wodurch ein Panel entsteht. 7D zeigt das Strukturieren des Panels, um mehrere Halbleiter-Packages 5.1 zu erhalten.
  • Unter Bezugnahme auf 8 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen eines Panels gezeigt, wobei das Verfahren das Anbringen einer elektrisch leitenden Schicht auf einen Halbleiter-Wafer (s1), das Strukturieren des Halbleiter-Wafers, um mehrere Halbleiterchips herzustellen (s2) und das Kapseln des strukturierten Halbleiter-Wafers mit einem Kapselungsmaterial, um ein Panel herzustellen (s3), beinhaltet.
  • Gemäß einer Ausführungsform der Ausführungsform von 8 beinhaltet das Strukturieren des Halbleiter-Wafers mindestens das Strukturieren des Halbleiter-Wafers durch Ätzen, durch Sägen, durch Bestrahlen mit einem Laserstrahl und durch Bestrahlen mit einem Strahl aus geladenen Teilchen.
  • Wie mit dem Bezugszeichen s3 bezeichnet, wird ein Kapselungsmaterial auf dem strukturierten Halbleiter-Wafer aufgebracht. Gemäß einer Ausführungsform kann das Aufbringen der Kapselungsmaterialschicht das Ausformen beinhalten, wobei ein geeignetes Formmaterial verwendet wird. Zu den potentiellen Formmaterialien zählen beispielsweise aliphatische und aroma tische Polymere einschließlich Polymere vom thermoplastischen und wärmehärtenden Typ und Mischungen aus diesen und andere verschiedene Arten von Polymeren. Nach dem Formen der Metallschicht wird die Formmasse normalerweise gehärtet.
  • Unter Bezugnahme auf die 9A–C werden schematische Querschnittsdarstellungen von Zwischenprodukten und eines Panels gezeigt, um eine Ausführungsform der Ausführungsform eines Verfahrens wie in 8 dargestellt zu veranschaulichen. 9A zeigt das Aufbringen einer elektrisch leitenden Schicht 3 auf einen Halbleiter-Wafer 1. 9B zeigt ein Zwischenprodukt nach dem Strukturieren des Halbleiter-Wafers 1, wodurch mehrere Halbleiterchips 13 erhalten werden. 9C zeigt das Kapseln des strukturierten Wafers mit einem Kapselungsmaterial 5, wodurch ein Panel 30 entsteht.
  • Unter Bezugnahme auf 10A–I sind schematische Querschnittsansichten von Sektionen von Zwischenprodukten gezeigt, die verarbeitet werden, um einzelne Halbleiterchip-Packages herzustellen. Es ist anzumerken, dass zu Veranschaulichungszwecken in jeder einzelnen der Darstellungen der 10A–I zwei Halbleiterchips von den mehreren Halbleiterchips des Panels gezeigt sind, wobei die beiden Halbleiterchips jeweils in einem eigenen Halbleiterchip-Package untergebracht werden sollen.
  • Unter Bezugnahme auf 10A sind die beiden Halbleiterchips 1B an der elektrisch leitenden Schicht 3 angebracht gezeigt, wie dies beispielsweise gemäß der Ausführungsform wie oben in Verbindung mit 2A–C beschrieben erreicht wurde. Die Halbleiterchips 1B können unter Verwendung einer Klebeschicht, die in der Darstellung von 10A nicht gezeigt ist, an der elektrisch leitenden Schicht 3 angebracht werden. Die elektrisch leitende Schicht 3 kann aus einem beliebigen Material bestehen und eine beliebige Konstitution besitzen, wie weiter oben umrissen wurde. Sie kann beispielsweise eine Folie aus Kupfermaterial sein.
  • 10A zeigt auch, dass die Halbleiterchips 1B jeweils zwei Kontaktpads 1D enthalten. Die Kontaktpads 1D sind über Bonddrähte 4 an vorbestimmte Bereiche der elektrisch leitenden Schicht 3 gekoppelt, wobei die vorbestimmten Bereiche der elektrisch leitenden Schicht 3 äußere elektrische Kontaktelemente des herzustellenden Halbleiterchip-Package werden sollen.
  • Unter Bezugnahme auf 10B ist das Zwischenprodukt nach der Beendigung eines weiteren Prozesses gezeigt. Bei diesem Prozess wird eine Material- oder Kapselungsschicht 5 auf den Halbleiterchips 1B aufgebracht, sodass die Materialschicht 5 die Halbleiterchips 1B und die Bonddrähte 4 und die elektrisch leitende Schicht 3 bedeckt und einbettet, d. h. jene Abschnitte der elektrisch leitenden Schicht 3, die nicht mit Halbleiterchips 1B bestückt sind.
  • Die Materialschicht 5 kann durch Formen aufgebracht werden, bei einer Ausführungsform Preßformen. Die für das Preßformen verwendete Form kann einen inneren Hohlraum besitzen, der der Größe des Wafers entspricht. Unter Bezugnahme auf 12 ist eine schematische Perspektivansicht des gesamten eingebetteten Wafers gezeigt nach dem Aufbringen des Kapselungsmaterials 5, das ein Formmaterial sein kann. 12 veranschaulicht ein Panel 40, das nach dem Durchführen des Formens mit der Formmaterialschicht 5 erhalten wird.
  • Unter Bezugnahme auf 10C sind die individuellen Einheiten, die individuelle Chip-Packages werden sollen, auf der oberen Oberfläche der Materialschicht 5 markiert. Dazu werden kleine Nuten 5A mit einem Laserstrahl durch Laserablation der Materialschicht 5 an vorbestimmten Gebieten ihrer oberen Oberfläche erzeugt.
  • Unter Bezugnahme auf 10D wird ein Klebeband 6 an der oberen Oberfläche der Materialschicht 5 gegenüber der elektrisch leitenden Schicht 3 fixiert. Das Klebeband 6 besitzt die Funktion eines Package-Laminierungsbandes, da in dem nächsten Prozess nach 10D die Packages vereinzelt werden sollen.
  • Unter Bezugnahme auf 10E werden die mehreren individuellen Packages von dem Panel 30 vereinzelt. Dies wird durchgeführt, indem das Panel 30 und mehrere Linien 30.1 gesägt werden. In 10E ist eine solcher Linien 30.1 zwischen den beiden Halbleiterchip-Packages positioniert gezeigt. Die mehreren Packages sind nach dem Package-Vereinzelungs-Prozess immer noch an dem Klebeband 6 angebracht. Gleichzeitig kann beim Sägen entlang der Linien 30.1 und Vereinzeln der Packages die elektrisch leitende Schicht an den Linien 3.1 gesägt und somit in mehrere verschiedene Gebiete 3A, 3B getrennt werden, die voneinander isoliert sind. Die Gebiete 3A sind jeweils einzeln mit einem der Drahtbonds gekoppelt, und die Gebiete 3A fungieren als äußere elektrische Kontaktelemente der Halbleiterchip-Packages. Das Gebiet 3B fungiert als der Träger des Halbleiterchips. Im Prinzip ist es jedoch auch möglich, dass der Halbleiterchip ein Kontaktelement an seiner ersten Oberfläche enthält, das mit dem Träger 3B in Kontakt steht, sodass auch der Träger 3B als ein äußeres elektrisches Kontaktelement zum Kontaktieren des Halbleiterchips fungieren kann. Mit dem Vereinzelungsprozess wie in 10E gezeigt werden zwei individuelle Halbleiterchip-Packages 5.1 und 5.2 hergestellt.
  • Unter Bezugnahme auf 10F erfährt die Baugruppe aus vereinzelten Halbleiterchip-Packages, die an dem Klebeband 6 angebracht ist, eine optische und visuelle Inspektion durch Verwendung eines Videoinspektionssystems 100.
  • Unter Bezugnahme auf 10G erfährt die aus vereinzelten Halbleiterchip-Packages, die an dem Klebeband 6 angebracht sind, bestehende Baugruppe ein elektrisches Testen durch Verwenden eines elektrischen Testsystems 200 mit beispielsweise Sonden 210.
  • Unter Bezugnahme auf 10H wird das Klebeband 6 dann von den mehreren Halbleiterchip-Packages entfernt. Dies kann leicht erfolgen, indem die Klebebänder 6 mit UV-Strahlung bestrahlt werden, wodurch das Klebeband sauber von der Formmaterialschicht 6 der individuellen Halbleiterchip-Packages entfernt werden kann. Das UV-Beleuchtungssystem ist mit dem Bezugszeichen 300 bezeichnet.
  • Unter Bezugnahme auf 10I werden die individuellen Halbleiterchip-Packages dann in ein Transportband 400 gepackt, das später zum Kunden oder zum Verwendungspunkt versandt werden kann. In dem oberen Teilbild von 10I ist das Transportband 400 in einer Draufsicht gezeigt. Es sind nur zwei Segmente 410 des Transportbands 400 gezeigt, wobei jedes Segment zum Aufnehmen eines Halbleiterchip-Package verwendet werden kann. Das linke Segment ist leer, wohingegen das rechte Segment mit einem Halbleiterchip-Package bestückt ist. Die Halbleiterchip-Packages können durch geeignete Mittel in den Segmenten des Transportbands 400 fixiert werden. Das Transportband 400 kann sich weiter nach links oder rechts erstrecken und es kann mehrere Segmente 410 enthalten. In der unteren Teilfigur von 10I ist eine Seitenansicht des Transportbands 400 mit zwei in benachbarten Segmenten des Transportbands 400 fixierten Halbleiterchip-Packages 5.1 und 5.2 gezeigt.
  • Unter Bezugnahme auf 11 ist eine Querschnittsdarstellung einer Ausführungsform eines Panels gezeigt. Das Panel 30 enthält eine scheibenförmige elektrisch leitende Schicht 3, mehrere an der scheibenförmigen elektrisch leitenden Schicht 3 angebrachte Halbleiterchips 1B und ein die Halbleiterchips 1B kapselndes Kapselungsmaterial 5. Bei einer Ausführungsform wurde das Panel wie in 11 gezeigt in dem wie in Verbindung mit 9A–C beschriebenen Verfahren erhalten.
  • Gemäß einer Ausführungsform des Panels wie in 11 gezeigt, werden Drahtbonds bereitgestellt, um die Halbleiterchips 5 1B mit der scheibenförmigen elektrisch leitenden Schicht 3 zu verbinden.
  • Gemäß einer Ausführungsform des Panels wie in 11 gezeigt wird ein Klebematerial zwischen jedem Halbleiterchip 1B und der scheibenförmigen elektrisch leitenden Schicht 3 bereitgestellt.
  • Gemäß einer Ausführungsform des Panels wie in 11 gezeigt besteht die elektrisch leitende Schicht 3 aus einer Metallschicht.
  • Unter Bezugnahme auf 12 wird eine Perspektivdarstellung einer Ausführungsform eines Panels gezeigt, wie sie bereits in Verbindung mit 10B erläutert wurde. Das Panel 40 enthält eine scheibenförmige elektrisch leitende Schicht 3, mehrere an der scheibenförmigen elektrisch leitenden Schicht angebrachte nicht gezeigte Halbleiterchips und ein die Halbleiterchips kapselndes Kapselungsmaterial 5.
  • Es versteht sich, dass viele der oben beschriebenen Merkmale, die nur in Verbindung mit bestimmten Ausführungsformen erläutert wurden, auch auf andere der beschriebenen Ausführungsformen angewendet werden können, wenngleich in der Beschreibung der anderen Ausführungsformen nicht explizit erwähnt.
  • Wenngleich hierin spezifische Ausführungsformen gezeigt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl von alternativen und/oder äquivalenten Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken.
  • Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und die Äquivalente davon beschränkt sein.

Claims (22)

  1. Verfahren zum Herstellen mehrerer Halbleiter-Bauelemente, umfassend: Aufbringen einer elektrisch leitenden Schicht auf einem Halbleiter-Wafer; Strukturieren des Halbleiter-Wafers, um mehrere Halbleiterchips herzustellen; und Strukturieren der elektrisch leitenden Schicht, um mehrere Halbleiter-Bauelemente herzustellen.
  2. Verfahren nach Anspruch 1, wobei das Strukturieren des Halbleiter-Wafers mindestens eines des Strukturierens des Halbleiter-Wafers durch Ätzen, durch Sägen, durch Bestrahlen mit einem Laserstrahl und durch Bestrahlen mit einem Strahl geladener Teilchen umfasst.
  3. Verfahren nach Anspruch 1, weiterhin umfassend: Strukturieren der elektrisch leitenden Schicht, um mehrere Kontaktelemente für jedes Halbleiter-Bauelement herzustellen.
  4. Verfahren nach Anspruch 1, weiterhin umfassend: Strukturieren der elektrisch leitenden Schicht nach dem Strukturieren des Halbleiter-Wafers.
  5. Verfahren nach Anspruch 1, wobei das Strukturieren der elektrisch leitenden Schicht mindestens eines des Strukturierens der elektrisch leitenden Schicht durch Ätzen, durch Sägen, durch Bestrahlen mit einem Laserstrahl und durch Bestrahlen mit einem Strahl geladener Teilchen umfasst.
  6. Verfahren nach Anspruch 1, weiterhin umfassend: Drahtbonden der Halbleiterchips vor dem Strukturieren der elektrisch leitenden Schicht.
  7. Verfahren nach Anspruch 1, weiterhin umfassend: Kapseln der Halbleiterchips mit einem Kapselungsmaterial vor dem Strukturieren der elektrisch leitenden Schicht.
  8. Verfahren zum Herstellen mehrerer Halbleiter-Packages, umfassend: Aufbringen einer elektrisch leitenden Schicht auf einem Halbleiter-Wafer; Strukturieren des Halbleiter-Wafers, um mehrere Halbleiterchips herzustellen; und Kapseln des strukturierten Halbleiter-Wafers mit einem Kapselungsmaterial, um ein Panel herzustellen; Strukturieren des Panels, um mehrere Halbleiter-Packages herzustellen.
  9. Verfahren nach Anspruch 8, wobei das Strukturieren des Halbleiter-Wafers mindestens eines des Strukturierens des Halbleiter-Wafers durch Ätzen, durch Sägen, durch Bestrahlen mit einem Laserstrahl und durch Bestrahlen mit einem Strahl geladener Teilchen umfasst.
  10. Verfahren nach Anspruch 8, wobei das Strukturieren des Panels mindestens eines des Strukturierens der Panelschicht durch Ätzen, durch Sägen, durch Bestrahlen mit einem Laserstrahl und durch Bestrahlen mit einem Strahl geladener Teilchen umfasst.
  11. Verfahren nach Anspruch 8, weiterhin umfassend: Drahtbonden der Halbleiterchips an die elektrisch leitende Schicht.
  12. Verfahren nach Anspruch 8, weiterhin umfassend: Das Strukturieren des Panels umfasst das Strukturieren der elektrisch leitenden Schicht.
  13. Verfahren nach Anspruch 8, weiterhin umfassend: Strukturieren der elektrisch leitenden Schicht, um mehrere Kontaktelemente in jedem Halbleiter-Package herzustellen.
  14. Verfahren zum Herstellen eines Panels, umfassend: Aufbringen einer elektrisch leitenden Schicht auf einem Halbleiter-Wafer; Strukturieren des Halbleiter-Wafers und Kapseln des strukturierten Halbleiter-Wafers mit einem Kapselungsmaterial.
  15. Verfahren nach Anspruch 14, weiterhin umfassend: Strukturieren des Halbleiter-Wafers, um mehrere Halbleiterchips herzustellen.
  16. Verfahren nach Anspruch 15, weiterhin umfassend: Drahtbonden der Halbleiterchips.
  17. Verfahren nach Anspruch 14, weiterhin umfassend: Aufbringen der elektrisch leitenden Schicht durch Verwenden eines Klebematerials.
  18. Verfahren nach Anspruch 14, weiterhin umfassend: Strukturieren des Halbleiter-Wafers durch Sägen.
  19. Panel, umfassend: eine scheibenförmige elektrisch leitende Schicht; mehrere an der scheibenförmigen elektrisch leitenden Schicht angebrachte Halbleiterchips und ein die Halbleiterchips kapselndes Kapselungsmaterial.
  20. Panel nach Anspruch 19, weiterhin umfassend: Drahtbonds, die die Halbleiterchips mit der scheibenförmigen elektrisch leitenden Schicht verbinden.
  21. Panel nach Anspruch 19, weiterhin umfassend: Klebematerial zwischen jedem Halbleiterchip und der scheibenförmigen elektrisch leitenden Schicht.
  22. Panel nach Anspruch 19, weiterhin umfassend: Die elektrisch leitende Schicht ist eine Metallschicht.
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