DE102008048908A1

DE102008048908A1 - Kalibrierung eines Digital-Analog-Wandlers für Mehrbit-Analog-Digital-Wandler

Info

Publication number: DE102008048908A1
Application number: DE102008048908A
Authority: DE
Inventors: Friedel Mountain View Gerfers; Li-Peng San Jose Wang
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2007-09-28
Filing date: 2008-09-26
Publication date: 2009-04-09
Also published as: GB2453255B; US20090085785A1; GB0817723D0; GB2453255A; TW200922155A

Abstract

Gemäß einigen Ausführungsformen umfasst ein Sigma-Delta-Analog-Digital-Wandler einen Knoten, um das analoge Signal zusammen mit einem Rückkopplungssignal zu empfangen, und einen Schleifenfilter, der mit dem Knoten gekoppelt ist. Ein Analog-Digital-Wandler mit n Bit, der mit dem Schleifenfilter gekoppelt ist, kann die digitale Ausgabe des Sigma-Delta-Analog-Digital-Wandlers zur Verfügung stellen. Zusätzlich kann ein rückkoppelnder Digital-Analog-Wandler mit n Bit, der eine Vielzahl von Zellen hat, die digitale Ausgabe empfangen und das Rückkopplungssignal erzeugen, wobei der rückkoppelnde Wandler wenigstens einem Kalibrier-Digital-Analog-Wandler zugeordnet ist.

Description

HINTERGRUND
Ein Analog-Digital-Wandler (ADC – Analog-to-Digital Converter) kann ein analoge Eingabe empfangen und eine digitale Ausgabe mit mehreren Bit zur Verfügung stellen. Zum Beispiel kann ein Sigma-Delta (ΣΔ)-ADC verwendet werden, um ein analoges Signal in ein digitales umzuwandeln. Um die Genauigkeit eines solchen Wandlers zu gewährleisten, wird es nötig sein, dass Elemente des Wandlers bestimmte Eigenschaften zeigen (z. B. Übergangskennlinien). Man bemerke jedoch, dass das Erreichen solcher Eigenschaften schwierig sein kann, da Variationen gegeben sind, die auftreten, wenn der Wandler hergestellt wird (z. B. Variationen bei Dotiergradienten oder bei der Dicke des Oxids). Somit können Vorrichtungen und Verfahren, die in effizienter Weise das Bereitstellen geeigneter Eigenschaften für Elemente eines Analog-Digital-Wandlers zur Verfügung stellen, wünschenswert sein.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockschaubild eines Sigma-Delta-Analog-Digital-Wandlers.
2 ist ein Blockschaubild eines Sigma-Delta-Analog-Digital-Wandlers gemäß einigen Ausführungsformen.
3 ist ein Ablaufdigramm eines Verfahrens zum Durchführen eines Kalibrierprozesses gemäß einigen Ausführungsformen.
4 ist ein Blockschaubild eines Sigma-Delta-Analog-Digital-Wandlers gemäß weiteren Ausführungsformen.
GENAUE BESCHREIBUNG
Ein Analog-Digital-Wandler (ADC) kann eine analoge Eingabe empfangen und eine digitale Ausgabe mit mehreren Bit zur Verfügung stellen. Zum Beispiel ist die 1 ein Blockschaubild eines Sigma-Delta (ΣΔ)-Analog-Digital-Wandlers 100, der eine analoge Eingabe empfangen und ein digitales Ausgabesignal mit N Bit erzeugen kann. Insbesondere kann die analoge Eingabe an einen Knoten 102 (z. B. einen Summierknoten) geliefert werden, und die Ausgabe des Knotens kann einem Schleifenfilter H(s) 110 zur Verfügung gestellt werden. Die Ausgabe des Schleifenfilters 110 kann an einen internen Analog-Digital-Wandler 120 geliefert werden, der die digitale Ausgabe des ΣΔ-Analog-Digital-Wandlers 100 mit N Bit erzeugt. Die digitale Ausgabe kann auch an einen rückkoppelnden Digital-Analog-Wandler (DAC – Digital-to-Analog Converter) 130 (der z. B. mehrere Zellen 132 hat) geliefert werden, der ein Signal erzeugt, das an den Knoten 102 gegeben wird. Der DAC 120 kann zum Beispiel einen nichtlinearen DAC, aufgrund von Fehlanpassungen innerhalb jeder Zelle 132, umfassen.
Man bemerke, dass die Gesamtauflösung des ΣΔ-Analog-Digital-Wandlers 110 von der Ordnung H(s) des Schleifenfilters, der Anzahl der Bits des internen Analog-Digital-Wandlers 120 und einem Überabtastverhältnis (OSR – Over Sampling Ratio) (z. B. einem Verhältnis zwischen einer Abtastfrequenz fs und einer gewünschten Bandbreite, wobei genau arbeitende Komponenten des Analog-Digital-Wandlers und des DAC angenommen werden) abhängen kann. Man bemerke auch, dass ein Fehlerbetrag, der durch den internen Analog-Digital-Wandler 120 eingeführt wird, durch eine Hochpassverstärkung einer Rauschübertragungsfunktion (NTF – Noise Transfer Function) gedampft werden kann. Im Gegensatz dazu können Fehler des rückkoppelnden DAC 130 zum Eingangssignal hinzu addiert und von der Signalübertragungsfunktion (STF – Signal Transfer Function) mit einer Schleifenverstärkung von1 in einem interessierenden Band übertragen werden. Als ein Ergebnis kann es sein, dass der rückkoppelnde DAC 130 ebenso genau arbeiten muss wie der gesamte ΣΔ-Analog-Digital-Wandler 100. Einen solchen Grad einer intrinsischen Linearität zu erreichen, kann eine großes Siliziumfläche erfordern, um die mit einem CMOS-Prozess verbundenen Fehler zu behandeln, so wie eine Fehlanpassung von Schwellenspannungen bei Stromquellenbaugruppen, Dotiergradienten und/oder Variationen in der Oxiddicke.
In manchen Fällen können Techniken der dynamischen Elementeanpassung (DEM – Dynamic Element Matching) das Überabtasten verwenden, um einen Fehler in der Zeitdomäne heraus zumitteln. Obwohl ein solcher Ansatz für hohe Überabtastungsverhältnisse (z. B. Anwendungen mit hoher Treue und Schmalbandaudio) in effektiver Weise arbeiten könnte, würde er für Anwendungen mit großer Wandlerbandbreite und/oder geringem Energieverbrauch nicht geeignet sein. Darüber hinaus könnte das DEM-Verfahren zu spektralen Komponenten innerhalb des interessierenden Bandes führen, hervorgerufen durch die große Menge an Schaltaktivität pro Abtastzyklus, und kann weiter eine Verzögerung in dem Rückkopplungsweg einführen (z. B. das Leistungsverhalten eines zeitlich kontinuierlichen oder zeitlich diskreten ΣΔ-Analog-Digital-Wandlers beschränken).
Als ein weiterer Ansatz kann eine Kalibriertechnik Referenzelemente verwenden, wobei Einheitszellen sequentiell kalibriert werden. Ein solcher Ansatz könnte während des normalen Betriebes des DAC 130 angewendet werden, so dass ein Driften und/oder ein Temperatureffekt verringert wird. Dieser Ansatz könnte jedoch erforderlich machen, dass jede Einheitszelle ein Speicherelement (typischerweise einen Kondensator) umfasst, was zu einer wesentlichen Stromquellenanordnung führen kann. Rauschen, Verlustströme, Einstellgenauigkeit (settling accuracy) und/oder Beschränkungen in der Bandbreite können weiter Beschränkungen bei der Genauigkeit und/oder für die Geschwindigkeit einführen. Noch ein weiterer Ansatz könnte einen Analog-Digital-Wandler mit besonders niedriger Geschwindigkeit und hoher Genauigkeit verwenden, um die Fehlanpassungen bei den Einheitszellen zu messen, sowie einen Kalibrier-DAC, um die Übertragungskennlinie des DAC 130 insgesamt zu korrigieren. Ein solches Verfahren könnte daher eine wesentliche Größe an zusätzlicher Siliziumfläche erfordern.
Anstatt einen externen und/oder einen hochgenauen Analog-Digital-Wandler für das Kalibrieren zu verwenden, können gemäß einigen Ausführungsformen Elemente des ΣΔ-Analog-Digital-Wandlers selbst verwendet werden, um eine Einheitszelle des DAC während eines Kalibrierprozesses beim Hochfahren auszumessen (z. B. eine Fehlanpassung, die mit jeder Zelle verknüpft ist). Als ein Ergebnis kann die Gesamtlinearität durch einen oder mehrere Kalibrier-DACs angepasst werden.
Zum Beispiel ist die 2 ein Blockschaubild eines ΣΔ-Analog-Digital-Wandlers 200 gemäß einigen Ausführungsformen, der eine analoge Eingabe empfangen und ein digitales Ausgangssignal mit n Bit erzeugen kann. In diesem Fall kann eine rückkoppelnde Kalibrierprozedur für den DAC ein einzelnes Bit des ΣΔ-Analog-Digital-Wandlers 200 verwenden, um Werte von Einheitszellen des DAC und eine Vielzahl einzelner Kalibrier-DACs 234 auszu messen. Wie zuvor wird die analoge Eingabe einem Knoten 202 zur Verfügung gestellt (z. B. einem Summierknoten), und die Ausgabe des Knotens kann an einen Schleifenfilter H(s) 210 geliefert werden. Die Ausgabe des Schleifenfilters 210 kann einem internen Analog-Digital-Wandler 220 zur Verfügung gestellt werden, der wiederum eine digitale Ausgabe des ΣΔ-Analog-Digital-Wandlers 200 mit N Bit erzeugt. Man bemerke, dass nur ein einziges Bit der Ausgabe (z. B. das MSB) während eines Kalibrierprozesses verwendet werden könnte.
Jede aktuelle Einheitszelle 232 in einem DAC kann (neben einem Nominalwert I) eine „Fehlanpassungs"-Komponente δi besitzen, wobei δi ein zufälliger Wert mit dem Mittel Null und einer Gauss'schen Verteilung sein kann. Man bemerke, dass jeglicher Verstärkungsfehler in dem rückkoppelnden DAC aufgrund eines modifizierten Mittelwertes I einen relativ geringen Einfluss auf die Gesamtgenauigkeit des ΣΔ-Analog-Digital-Wandlers 200 haben kann.
Um jede Einheitszelle des DAC auszumessen, kann das analoge Eingangssignal ausgeschaltet werden, und das Signal jeder Einheitszelle DAC kann als ein Eingangssignal verwendet werden. Das heißt, jede Einheitszelle 432 des DAC kann während eines Kalibrierprozesses sequentiell analysiert werden, z. B. während eines ersten Schrittes des Kalibrierprozesses (Φ1 = 1, Φ2 = 0, Φ3 = 0, ... ΦN = 0), während eines zweiten Schrittes des Kalibrierprozesses (Φ1 = 0, Φ2 = 1, Φ3 = 0, ... ΦN = 0) usw.
Die Rückkopplungsschleife des ΣΔ-Analog-Digital-Wandlers 200 kann durch eine zusätzliche Seear-Einheitszelle 236 des DAC (oder durch eine der nicht benutzten Zellen des DAC) geschlossen werden. Diese DAC-Zelle 236 kann zum Beispiel durch das höchstwertige Bit (MSB – Most Significant Bit) des Analog-Digital-Wandlers 220 getrieben werden. Wenn dieser Ansatz verwendet wird, können nichtlineare Probleme bei dem rückkoppelnden DAC verringert werden (da ein DAC mit zwei Pegeln aus sich heraus linear ist). Der verbleibende Fehler in der Analyse kann einer DAC-Versetzung zugeschrieben werden (da als Eingangssignal ein Gleichstromsignal verwendet wurde).
Schließlich kann jeder DAC-Wert durch eine digitale Ausgangssequenz des ΣΔ-Analog-Digital-Wandlers 200 dargestellt werden. Da ein Gleichstromwert, der einem Mittelwert der Ausgangssequenz entspricht, von Interesse sein kann, können die Daten summiert und durch die Anzahl der Punkte/Abtastwerte (Np) dividiert werden. Man bemerke, dass 2^(M+1) Datenabtastwerte verwendet werden können, um einen Präzisionswert des DAC mit M Bit zu erhalten (z. B. um Schaltungs- und Quantisierungsrauschen ebenso wie andere Zufallseffekte zu löschen). Wenn eine solche binäre Zahl mit Punkten (2^(M+1)) verwendet wird, kann die Division durchgeführt werden, indem nur eine Verschiebeoperation ausgeführt wird, so dass die Summe der digitalen Ausgangssequenz des ΣΔ-Analog-Digital-Wandlers 200 den Wert des DAC darstellen kann. Entsprechend diesem Wert kann jeder Kalibrier-DAC 234 von einer Zustandsmaschine 240 angepasst werden, um eine erforderliche Linearität zu erreichen. Man bemerke, dass Komponenten differentiell gestaltet werden können, so dass sowohl positive als auch negative Fehlanpassungen kalibriert werden können.
3 ist ein Ablaufdiagramm eines Verfahrens der Stand(stall)optimierung gemäß einigen Ausführungsformen. Die hierin beschriebenen Ablaufdiagramme setzen nichtnotwendigerweise eine feste Reihenfolge für die Tätigkeiten voraus, und Ausführungsformen können in irgendeiner Reihenfolge durchgeführt werden, die praktikabel ist. Das Verfahren der 3 kann zum Beispiel mit dem ΣΔ-Analog-Digital-Wandler 200 der 2 und/oder der 4 verknüpft werden.
Bei 302 kann ein Kalibrierprozess eingeleitet werden. Zum Beispiel kann ein analoger Eingang bei einem ΣΔ-Analog-Digital-Wandler entfernt werden, so dass der Kalibrierprozess für einen rückkoppelnden DAC des ΣΔ-Analog-Digital-Wandlers durchgeführt werden kann. Bei 304 kann jede Einheitszelle des rückkoppelnden DAC sequentiell analysiert werden. Zum Beispiel kann der Prozess eine erste Zelle messen (wobei alle weiteren Zellen entfernt sind). Der Prozess kann dann die nächste sequentielle Zelle messen usw., bis Messungen für alle Zellen des rückkoppelnden DAC erhalten sind.
Bei 306 kann ein oder können mehrere Kalibrier-DACs angepasst werden, um einen gewünschten Grad der Linearität zu erreichen. Zum Beispiel können die Werte, die bei 304 gemessen worden sind, verwendet werden, um einen korrigierenden Wert für eine Vielzahl von Kalibrier-DACs zu berechnen (wobei z. B. jeder Kalibrier-DAC mit einer unterschiedlichen Zelle des rückkoppelnden DAC verknüpft ist). Als ein weiteres Beispiel können die Werte, die bei 304 gemessen werden, verwendet werden, um einen korrigierenden Wert für einen globalen Kalibrier-DAC zu berechnen (z. B. den einzigen globalen Kalibrier-DAC, der mit einer Anzahl unterschiedlicher Zellen des rückkoppelnden DAC verknüpft ist). Bei 308 kann die Analog-Digital-Wandlung für mehrere Bit entsprechenden den korrigierten Werten des/der Kalibrier-DACs) beginnen.
Anstatt K individuelle Kalibrier-DACs zu verwenden, einen für jede Stromquelle, kann gemäß einer weiteren Ausführungsform ein globaler Kalibrier-DAC für mehrere Stromquellen vorhanden sein. Zum Beispiel veranschaulicht die 4 einen ΣΔ-Analog-Digital-Wandler 400 gemäß einer derartigen Ausführungsform. In diesem Fall kann die Kalibrierprozedur für den rückkoppelnden DAC ein einziges Bit des ΣΔ-Analog-Digital-Wandlers 200 verwenden, um Werte der Einheitszellen des DAC auszumessen, und einen einigen globalen Kalibrier-DAC 434. Wie zuvor wird die analoge Eingabe an einen Knoten 402 (z. B. einen Summierknoten) geliefert, und die Ausgabe des Knotens kann an einen Schleifenfilter H(s) 410 geliefert werden. Die Ausgabe des Schleifenfilters 410 kann einem internen Analog-Digital-Wandler 420 zur Verfügung gestellt werden, der wiederum die digitale Ausgabe des ΣΔ-Analog-Digital-Wandlers 410 mit N Bit erzeugt. Man bemerke, dass während eines Kalibrierprozesses nur ein einziges Bit der Ausgabe (z. B. das MSB) verwendet werden könnte.
Um jede Einheitszelle des DAC auszumessen, kann das analoge Eingangssignal abgeschaltet werden, und jedes Signal einer Einheitszelle des DAC kann als ein Eingangssignal verwendet werden. Das heißt, jede Einheitszelle 432 des DAC kann während eines Kalibrierprozesses sequentiell analysiert werden, zum Beispiel während eines ersten Schrittes des Kalibrierprozesses (Φ1 = 1, Φ2 = 0, Φ3 = 0, ... ΦN = 0), während eines zweiten Schrittes des Kalibrierprozesses (Φ1 = 0, Φ2 = 1, Φ3 = 0, ... ΦN = 0), bis zum letzten Schritt des Kalibrierprozesses (Φ1 = 0, Φ2 = 0, Φ3 = 0, ... ΦN = 1).
Die Rückkopplungsschleife des ΣΔ-Analog-Digital-Wandlers 400 kann von einer zusätzlichen Spear-Einheitszelle 436 des DAC (oder von einer der nicht benutzten Zellen des DAC) geschlossen werden. Diese DAC-Zelle 436 kann zum Beispiel von dem MSB des Analog-Digital-Wandlers 420 getrieben werden. Anstelle von K individuellen Kalibrier-DACs für jede Stromquelle 432, ist gemäß dieser Ausführungsform nur ein einziger globaler vorgesehen. Nach dem Messen jeder Einheitszelle 432 des DAC wird eine bestimmte Einstellung des Kalibrier-DAC 434 berechnet, um die erforderliche Gesamtlinearität des DAC zu erhalten (z. B. kann der Kalibrierprozess durch eine Zustandsmaschine gesteuert werden, die ähnlich der ist, die mit Bezug auf die 2 beschrieben ist).
Man bemerke, dass die Hauptfehlerquellen, die die Kalibriergenauigkeit insgesamt verschlechtern können, die Versetzungen des Schleifenfilters 410 und des verbleibenden Analog- Digital-Wandlers 420 und die Versetzung (I) des DAC sind. Als ein Ergebnis kann das Kalibrierverfahren nicht in der Lage sein, den Absolutwert der Stromquelle des DAC zu messen. Man bemerke jedoch auch, dass ΣΔ-Analog-Digital-Wandler für mehrere Bit gegenüber einem Verstärkungsfehler des DAC insgesamt tolerant sein können – die einzige bindende Anforderung ist Linearität. Somit kann ein Kalibrierverfahren, das auf einem relativen Vergleich jeder Einheitszelle des DAC basiert, geeignet sein, so dass der gemessene Wert des DAC (der durch die Versetzungen beeinflusst wird) durch den Kalibrier-DAC oder die DACs angepasst wird, und jede DAC-Zelle kann einen ähnlichen gemessen Wert zeigen (was dazu führt, dass eine Übertragungskennlinie des DAC eine Linearität in N Bit hat).
Als ein Ergebnis einiger hierin beschriebener Ausführungsformen brauchen Kalibriertechniken keinen außerordentlich genauen Analog-Digital-Wandler zu erfordern, um die Fehlanpassung einer DAC-Zelle zu messen, was die Flächenanforderung für die gesamte Vorrichtung wesentlich verringert.
Das Folgende veranschaulicht verschiedene zusätzliche Ausführungsformen. Diese bilden keine Definition aller möglichen Ausführungsformen, und die Fachleute werden verstehen, dass viele weitere Ausführungsformen möglich sind. Weiter, obwohl die folgenden Ausführungsformen aus Gründen der Klarheit kurz beschrieben sind, werden die Fachleute verstehen, wie jedwede Änderungen an der obigen Beschreibung, falls notwendig, vorzunehmen sind, um diese oder weitere Ausführungsformen und Anwendungen aufzunehmen.
Zum Beispiel, obwohl einige Ausführungsformen mit Bezug auf bestimmte Schaltungen beschrieben worden sind, sei angemerkt, dass Ausführungsformen implementiert werden können, indem irgendeine Anzahl anderer Typen von Schaltungen und Komponenten verwendet wird. Darüber hinaus sei angemerkt, dass DAC-Zellen während eines Kalibrierprozesses in irgendeiner Reihenfolge ausgemessen werden könnten (z. B. braucht die Reihenfolge nicht sequentiell zu sein).
Die hierin beschriebenen verschiedenen Ausführungsformen dienen lediglich dem Zwecke der Veranschaulichung. Fachleute werden aus dieser Beschreibung erkennen, dass weitere Ausführungsformen mit Modifikationen und Abänderungen in die Praxis umgesetzt werden können, die nur durch die Ansprüche beschränkt sind.

Claims

Vorrichtung, die aufweist: einen Eingang, um ein analoges Signal zu empfangen; und einen Sigma-Delta-Analog-Digital-Wandler, um das analoge Signal zu empfangen und um eine digitale Ausgabe mit mehreren Bit zur Verfügung zu stellen, der aufweist: einen Knoten, um das analoge Signal zusammen mit einem Rückkopplungssignal zu empfangen, einen Schleifenfilter, der mit dem Knoten gekoppelt ist, einen Analog-Digital-Wandler mit n Bit, der mit dem Schleifenfilter gekoppelt ist, um die digitale Ausgabe des Sigma-Delta-Analog-Digital-Wandlers zur Verfügung zu stellen, und einen rückkoppelnden Digital-Analog-Wandler mit n Bit, der eine Vielzahl von Zellen hat, um die digitale Ausgabe zu empfangen und das Rückkopplungssignal zu erzeugen, wobei der rückkoppelnde Wandler wenigstens einen Kalibrier-Digital-Analog-Wandler umfasst.
Vorrichtung nach Anspruch 1, bei der der wenigstens eine Kalibrier-Digital-Analog-Wandler eine Vielzahl von Kalibrier-Digital-Analog-Wandlers aufweist, wobei jeder einer Zelle des rückkoppelnden Wandlers zugeordnet ist.
Vorrichtung nach Anspruch 1, bei der der Kalibrier-Digital-Analog-Wandler einen einzigen, globalen Kalibrier-Digital-Analog-Wandler aufweist, der einer Vielzahl von Zellen zugeordnet ist.
Vorrichtung nach Anspruch 1, die weiter aufweist: eine Zustandsmaschine, um wenigstens einen Teil der digitalen Ausgabe des Sigma-Delta-Analog-Digital-Wandlers zu empfangen und um den wenigstens einen Kalibrier-Digital-Analog-Wandler zu steuern.
Vorrichtung nach Anspruch 4, bei der die Zustandsmaschine das höchstwertige Bit des Sigma-Delta-Analog-Digital-Wandlers empfängt.
Vorrichtung nach Anspruch 4, bei der die Zustandsmaschine den wenigstens einen Kalibrier-Digital-Analog-Wandler entsprechend einer Sequenz aus Werten, die während eines Kalibrierprozesses gemessen worden sind, steuert.
Vorrichtung nach Anspruch 6, bei der jeder Wert in der Sequenz einer Zelle des rückkoppelnden Wandlers zugeordnet ist.
Verfahren, das aufweist: Analysieren jeder Zelle eines rückkoppelnden Digital-Analog-Wandlers in einem Sigma-Delta-Analog-Digital-Wandler; und Anpassen wenigstens eines Kalibrier-Digital-Analog-Wandlers, der dem rückkoppelnden Wandler zugeordnet ist als ein Ergebnis des Analysierens.
Verfahren nach Anspruch 8, bei dem das Analysieren und Anpassen während eines Kalibrierprozesses für den Sigma-Delta-Analog-Digital-Wandler durchgeführt werden.
Verfahren nach Anspruch 9, bei dem der Kalibrierprozess umfasst: Schließen einer Rückkopplungsschleife des Sigma-Delta-Analog-Digital-Wandlers entsprechend dem höchstwertigen Bit einer Ausgabe aus dem Analog-Digital-Wandler.
Verfahren nach Anspruch 9, bei dem der Kalibrierprozess umfasst: Entfernen eines analogen Eingangs von dem Sigma-Delta-Analog-Digital-Wandler.
Verfahren nach Anspruch 9, bei dem der Kalibrierprozess umfasst: Messen einer Reihe von Werten, die von dem Analog-Digital-Wandler ausgegeben werden.
Verfahren nach Anspruch 12, das weiter aufweist: Bestimmen eines Mittelwertes der Reihe aus Werten.
Verfahren nach Anspruch 13, bei dem das Bestimmen aufweist: Summieren der Reihe der Werte; und Dividieren der Summe durch die Anzahl der Werte in der Reihe.
Verfahren nach Anspruch 14, bei dem das Dividieren eine Schiebeoperation aufweist.
Verfahren nach Anspruch 8, bei dem das Anpassen aufweist: Anpassen einer Vielzahl von Kalibrier-Digital-Analog-Wandlern über eine Zustandsmaschine.
Verfahren nach Anspruch 8, bei dem das Anpassen aufweist: Anpassen eines einzigen, globalen Kalibrier-Digital-Analog-Wandlers über eine Zustandsmaschine.
Sigma-Delta-Analog-Digital-Wandler, der aufweist: einen Summierknoten; einen Schleifenfilter, der mit dem Summierknoten gekoppelt ist; einen internen Analog-Digital-Wandler, der mit dem Schleifenfilter gekoppelt ist; und einen rückkoppelnden Digital-Analog-Wandler, der mit dem internen Analog-Digital-Wandler und mit dem Summierknoten gekoppelt ist, wobei Kalibriermessungen für Zellen des rückkoppelnden Wandlers durchgeführt werden, indem der Sigma-Delta-Analog-Digital-Wandler verwendet wird.
Sigma-Delta-Analog-Digital-Wandler nach Anspruch 18, weiter mit einer Zustandsmaschine, die mit dem Schleifenfilter und dem rückkoppelnden Digital-Analog-Wandler gekoppelt ist.
Sigma-Delta-Analog-Digital-Wandler nach Anspruch 18, der aufweist: eine Kalibrier-Steuereingangsleitung.
Sigma-Delta-Analog-Digital-Wandler nach Anspruch 18, der weiter aufweist: wenigstens einen Kalibrier-Digital-Analog-Wandler, um eine Linearität des Sigma-Delta-Analog-Digital-Wandlers anzupassen.