DE102007059927A1

DE102007059927A1 - Verfahren zum Übertragen von Daten in einem Speichersystem und Speichersystem

Info

Publication number: DE102007059927A1
Application number: DE102007059927A
Authority: DE
Inventors: Tae-Keun Jeon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-12-07
Filing date: 2007-12-04
Publication date: 2008-07-10
Also published as: US8612665B2; KR100843280B1; KR20080052019A; US20080140914A1

Abstract

Ein Speichersystem (200) umfasst einen ersten Speicher (240); einen zweiten Speicher (260); und eine Steuereinheit (220), welche den ersten Speicher und den zweiten Speicher (240, 260) steuert, wobei die Steuereinheit (220) den ersten Speicher (240) für eine Leseoperation steuert und den ersten Speicher (240) sowie den zweiten Speicher (260) steuert, um Daten, welche durch die Leseoperation erhalten werden, direkt von dem ersten Speicher (240) zu dem zweiten Speicher (260) zu übertragen.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Übertragen von Daten in einem Speichersystem und ein Speichersystem.
1 ist ein Blockschaltbild eines Speichersystems 100. Bezugnehmend auf 1 umfasst das Speichersystem 100 eine Steuereinheit 120 und Speicher 140, 160. Die Speicher 140, 160 sind NAND-Flash-Speicher. Die Speicher 140, 160 sind mit der Steuereinheit 120 über einen gemeinsamen Bus verbunden. Chip-Aktivierungspins CEb und Ready/Busy-Pins RBb der Speicher 140, 160 sind unabhängig voneinander mit der Steuereinheit 120 verbunden.
2 ist eine schematische Darstellung eines Musters einer Datenübertragung zwischen Speichern 140 und 160 in dem Speichersystem 100. In dem Speichersystem 100 gestaltet sich eine Prozedur zum Übertragen von Daten von einer Quellenseite 144 des ersten Speichers 140 zu einer Zielseite 164 des zweiten Speichers 160 folgendermaßen. Bezugnehmend auf 2 werden zunächst Daten der Quellenseite 144 des ersten Speichers 140 zu einem Seitenpuffer 146 über tragen (➀). Anschließend werden die zu dem Seitenpuffer 146 übertragenen Daten zu einem Puffer 122 der Steuereinheit 120 übertragen (➁). Dann werden die zu dem Puffer 122 der Steuereinheit 110 übertragenen Daten zu einem Seitenpuffer 166 des zweiten Speichers 160 übertragen (➂). Anschließend werden die zu dem Seitenpuffer 166 übertragenen Daten zu der Zielseite 164 des zweiten Speichers 160 übertragen (➃).
3 ist ein Zeitablaufdiagramm entsprechend dem Datenübertragungsmuster, das in 2 gezeigt ist. Bezugnehmend auf 3 ist das Speichersystem 100 für eine Datenübertragung einsetzbar, indem Seitendaten von dem ersten Speicher 140 gelesen und die gelesenen Seitendaten in den zweiten Speicher 160 geschrieben werden. Die Steuereinheit 120 selektiert die Speicher 140 und 160 und überträgt einen Lese- oder Schreibbefehl für einen unter den Speichern ausgewählten Speicher. Jeder der Speicher 140 und 160 erzeugt das Ready/Busy-Signal RBb0 oder RBb1 zum Unterbrechen eines Zugriffs durch die Steuereinheit 120, während die Lese- oder Schreiboperation durchgeführt wird.
Solange eine Seitengröße des NAND-Flash-Speichers groß ist, muss das Speichersystem 100 eine Schreiboperation nach einer Leseoperation durchführen, um eine Datenübertragung zwischen NAND-Flash-Speichern durchzuführen. Daher wird eine Datenübertragungszeit mit der Seitengröße länger.
Der Erfindung liegt das technische Problem zugrunde, ein Verfahren zum Übertragen von Daten in einem Speichersystem und ein Speichersystem anzugeben, welche eine Zeit zum Übertragen von Daten zwischen Speichern verkürzen.
Die Erfindung löst das Problem mittels eines Verfahrens zum Übertragen von Daten in einem Speichersystem mit den Merkma len des Patentanspruchs 1 und mittels eines Speichersystems mit den Merkmalen des Patentanspruchs 13.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
Vorteilhafte Ausgestaltungen der Erfindung, die weiter unten detailliert beschrieben sind, sowie zur Erleichterung des Verständnisses der Erfindung erläuterte Ausgestaltungen des Standes der Technik sind in den Zeichnungen dargestellt. Es zeigt/zeigen:
1 ein Blockschaltbild eines Speichersystems;
2 eine schematische Darstellung eines Musters einer Datenübertragung zwischen Speichern in dem Speichersystem;
3 ein Zeitablaufdiagramm entsprechend dem Datenübertragungsmuster in 2;
4 ein Blockschaltbild eines Speichersystems gemäß einer Ausgestaltung der vorliegenden Erfindung;
5 eine schematische Darstellung eines Musters einer Datenübertragung zwischen Speichern in dem Speichersystem gemäß einer Ausgestaltung der vorliegenden Erfindung;
6 ein Zeitablaufdiagramm entsprechend dem Datenübertragungsmuster in 5; und
7 Datenübertragungszeiten der Speichersysteme gemäß der vorliegenden Erfindung und dem Stand der Technik im Vergleich.
4 ist ein Blockschaltbild eines Speichersystems 200 gemäß einer Ausgestaltung der vorliegenden Erfindung. Bezugnehmend auf 4 umfasst das Speichersystem 200 eine Steuereinheit 220 sowie Speicher 240 und 260. Das Speichersystem 200 gemäß einer Ausgestaltung der vorliegenden Erfindung speichert Daten direkt in dem zweiten Speicher 260 aus dem ersten Speicher 240 ohne Durchleiten durch die Steuereinheit 220, was die Effizienz einer Datenübertragung zwischen den Speichern 240 und 260 erhöht.
In 4 sind die Speicher 240 und 260 zur Erleichterung der Beschreibung als NAND-Flash-Speicher ausgebildet. Wie in 4 dargestellt, umfasst jeder der NAND-Flash-Speicher Eingabe-/Ausgabe-Pins I/O[7:0], einen Befehlslatch-Aktivierungspin CLE, einen Adresslatch-Aktivierungspin ALE, einen Chip-Aktivierungspin CEb, einen Leseaktivierungspin REb, einen Schreibaktivierungspin WEb, einen Schreibschutzpin WPb und einen Ready/Busy-Pin RBb.
Die Eingabe-/Ausgabe-Pins I/O[7:0] werden zum Empfangen eines Befehls, zum Empfangen von Adresssignalen und zum Empfangen von Daten von der Steuereinheit 220 sowie zum Ausgeben von Daten während einer Leseoperation verwendet. Die Eingabe-/Ausgabe-Pins I/O[7:0] sind in einem Floating-Zustand konditioniert, wenn der Speicher nicht ausgewählt ist oder wenn von diesem keine Ausgabe erfolgt.
Der Befehlslatch-Aktivierungspin CLE empfängt ein Befehlssignal von der Steuereinheit 220. Wenn beispielsweise ein Signal, welches bei einer steigenden Flanke des Schreibaktivierungssignals WEb an dem Befehlslatch-Aktivierungspin CLE eingegeben wird, einen logisch hohen Pegel aufweist, identifiziert der NAND-Flash-Speicher ein Signal, welches durch einen Eingabe-/Ausgabebus eingegeben wird, als einen Befehl und latchspeichert den entsprechenden Befehl in einem Register (nicht gezeigt).
Der Adresslatch-Aktivierungspin ALE empfängt ein Adresssignal von der Steuereinheit 220. Beispielsweise latchspeichert der NAND-Flash-Speicher ein Adresssignal bei einer steigenden Flanke des Schreibaktivierungssignals WEb, wenn das Adresslatch-Aktivierungssignal ALE einen logisch hohen Pegel aufweist.
Der Chip-Aktivierungspin CEb empfängt ein Signal, welches den NAND-Flash-Speicher aktiviert, von der Steuereinheit 220.
Der Leseaktivierungspin REb empfängt ein Signal, welches serielle Daten des NAND-Flash-Speichers ausgibt, von der Steuereinheit 220.
Der Schreibaktivierungspin WEb empfängt ein Signal, welches eine Schreiboperation des NAND-Flash-Speichers steuert, von der Steuereinheit 220. Beispielsweise latchspeichert der NAND-Flash-Speicher einen Befehl, ein Adresssignal und Daten bei einer steigenden Flanke des Schreibaktivierungssignals WEb.
Der Schreibschutzpin WPb empfängt ein Signal, welches verhindert, dass der NAND-Flash-Speicher unbeabsichtigterweise gelesen oder beschrieben wird, wenn eine Veränderung der Leistungsversorgung auftritt, von der Steuereinheit 220. Wenn beispielsweise das Schreibschutzsignal WPb einen logisch niedrigen Pegel aufweist, wird ein interner Hochspannungserzeuger (nicht gezeigt) des NAND-Flash-Speichers zurückgesetzt.
Der Ready/Busy-Pin RBb gibt ein Signal aus, welches die Steuereinheit 220 über einen gegenwärtigen Zustand des NAND-Flash-Speichers informiert. Während beispielsweise der NAND-Flash-Speicher in einer Schreib-, Lösch- oder Leseoperation konditioniert ist, wird das Ready/Busy-Signal RBb mit einem logisch niedrigen Pegel zu der Steuereinheit 220 ausgegeben.
Die Speicher 240 und 260 sind NAND-Flash-Speicher, wie bereits ausgeführt wurde. Pinverbindungen zwischen der Steuereinheit 220 und den Speichern 240 und 260 speichern Daten von dem ersten Speicher 240 direkt in den zweiten Speicher 260 ohne Durchleiten durch die Steuereinheit 220. Die Chip-Aktivierungspins CEb, die Leseaktivierungspins REb, die Schreibaktivierungspins WEb und die Ready/Busy-Pins RBb der Speicher 240 bzw. 260 sind einzeln mittels der Steuereinheit 220 verbunden, mit Ausnahme der Schreibschutzpins WPb.
5 ist eine schematische Darstellung eines Musters einer Datenübertragung zwischen den Speichern in dem Speichersystem 200 gemäß einer beispielhaften Ausgestaltung der vorliegenden Erfindung. Bezugnehmend auf 5 umfasst das Speichersystem 200 die Steuereinheit 220, den ersten Speicher 240 und dem zweiten Speicher 260. Der erste Speicher 240 umfasst ein Speicherzellenfeld 242 und einen Seitenpuffer 246. Das Speicherzellenfeld 242 des ersten Speichers 240 umfasst eine Quellenseite 244, die zu übertragende Daten speichert. Der zweite Speicher 260 umfasst einen Seitenpuffer 266 und ein Speicherzellenfeld 262 mit einer Zielseite 264, die Daten speichert, welche von dem ersten Speicher 240 übertragen werden.
Ein NAND-Flash-Speicher ist im Rahmen einer Lese- oder Schreiboperation mit einer Seite als Einheit betreibbar.
Das Speichersystem 200 gemäß einer Ausgestaltung der vorliegenden Erfindung überträgt Daten von der Quellenseite 244 des ersten Speichers 240 zu der Zielseite 264 des zweiten Speichers 250 und nicht zu der Steuereinheit 220. Daten der Quellenseite 244 des ersten Speichers 240 werden in folgender Weise zu der Zielseite 264 des zweiten Speichers 260 übertragen.
Bezugnehmend auf 5 überträgt die Steuereinheit 220 zur gleichen Zeit einen Lesebefehl READ zu dem ersten Speicher 240 und einen Schreibbefehl WRITE zu dem zweiten Speicher 260. Der erste Speicher 240 lädt Daten von der Quellenseite 244 in den Seitenpuffer 246 in Abhängigkeit von dem Lesebefehl READ, der von der Steuereinheit 220 bereitgestellt wird. Der zweite Speicher 260 ist bereit, eine Schreiboperation in Abhängigkeit von dem Schreibbefehl WRITE durchzuführen, der von der Steuereinheit 220 bereitgestellt wird. Die in den Seitenpuffer 246 geladenen Daten verschieben sich zu dem Seitenpuffer 266 des zweiten Speichers 260 und die in den Seitenpuffer 266 übertragenen Daten werden in der Zielseite 264 gespeichert.
Während der Übertragung von Daten zwischen den Speichern in dem Speichersystem 200 werden die Daten nicht durch die Steuereinheit 220 geleitet. Somit lässt sich das Speichersystem 200 mit einer höheren Datenübertragungsgeschwindigkeit betreiben.
6 ist ein Zeitablaufdiagramm entsprechend dem Datenübertragungsmuster in 5. Bezugnehmend auf 6 werden Daten direkt aus dem ersten Speicher 240 in den zweiten Speicher 260 gespeichert, ohne durch die Steuereinheit 200 geleitet zu werden, wie nachfolgend detailliert beschrieben wird.
Um eine Leseoperation des ersten Speichers 240 in dem Speichersystem 200 durchzuführen, überträgt die Steuereinheit 220 ein erstes Chipaktivierungssignal CEb0 zu dem ersten Speicher 240. Der erste Speicher 240 wird in Abhängigkeit von einem logisch niedrigen Pegel des ersten Chipaktivierungssignals CEb0 aktiviert. Der aktivierte erste Speicher 240 empfängt einen Lesebefehl 00h durch einen Datenbus in Abhängigkeit von dem Befehlslatch-Aktivierungssignal CLE und empfängt eine Adresse durch den Datenbus in Abhängigkeit von dem Adresslatch-Aktivierungssignal ALE. Der erste Speicher 240 lädt Daten von der Quellenseite 244 in den Seitenpuffer 246. Gleichzeitig erzeugt der erste Speicher 240 ein Ready/Busy-Signal RBb0, um einen Zugriff auf sich selbst während des Ladens der Daten zu verhindern.
Während der Leseoperation des ersten Speichers 240 gibt die Steuereinheit 220 ein zweites Chipaktivierungssignal CEb1 aus, um den zweiten Speicher 260 zu aktivieren, und gibt das erste Chipaktivierungssignal CEb0 aus, um den ersten Speicher 240 zu deaktivieren. Der zweite Speicher 260 wird in Abhängigkeit von dem zweiten Chipaktivierungssignal CEb1 aktiviert, welches einen logisch niedrigen Pegel aufweist. Der zweite Speicher 260 empfängt einen Schreibbefehl 80h durch den Datenbus in Abhängigkeit von dem Befehlslatch-Aktivierungssignal CLE und empfängt eine entsprechende Adresse durch den Datenbus in Abhängigkeit von dem Adresslatch-Aktivierungssignal ALE. Nach dem Übertragen der Adresse zu dem zweiten Speicher 260 gibt die Speichersteuereinheit 220 das erste Chipaktivierungssignal CEb0 aus, um den ersten Speicher 240 erneut zu aktivieren, während der zweite Speicher 260 aktiv ist.
Die Steuereinheit 220 legt ein Leseaktivierungssignal REb0 an den ersten Speicher 240 an, welcher aktiv ist. Der erste Speicher 240 gibt Daten von dem Seitenpuffer 246 zu dem Datenbus in Abhängigkeit von dem Leseaktivierungssignal REb0 aus. Zur selben Zeit legt die Steuereinheit 220 ein Schreibaktivierungssignal WEb1 an den zweiten Speicher 260 an, welcher aktiv ist. Der zweite Speicher 260 lädt die Da ten, die von dem Seitenpuffer 246 des ersten Speichers 240 ausgegeben werden, in den Seitenpuffer 266 des zweiten Speichers 260 in Abhängigkeit von dem Schreibaktivierungssignal WEb1. Nach Beendigung der Datenübertragung von dem Seitenpuffer 246 des ersten Speichers 240 in den Seitenpuffer 266 des zweiten Speichers 260 legt die Steuereinheit 220 einen Schreibbefehl 10h an den zweiten Speicher 260 an. Wenn der Schreibbefehl 10h eingegeben wird, beginnt der zweite Speicher 260 damit, die Zielseite 264 mit den zu dem Seitenpuffer 266 übertragenen Daten zu programmieren. Gleichzeitig gibt der zweite Speicher 260 das Ready/Busy-Signal RBb1 aus, welches einen logisch niedrigen Pegel aufweist, um einen Zugriff auf den zweiten Speicher 260 zu verhindern. Die Steuereinheit 220 gibt die Chipaktivierungssignale CEb0 und CEb1 aus, um den ersten Speicher 240 und den zweiten Speicher 260 zu deaktivieren.
Auf diese Weise führt das Speichersystem 200 gemäß einer Ausgestaltung der vorliegenden Erfindung eine direkte Datenübertragung zwischen Speichern 240 und 260 durch, ohne die Daten durch die Steuereinheit 220 zu leiten, was die Datenübertragungszeit verkürzt.
7 zeigt vergleichend Datenübertragungszeiten des Speichersystems 200 gemäß einer Ausgestaltung der vorliegenden Erfindung und des Speichersystems 100, das in 1 dargestellt ist.
Das Speichersystem 100 führt eine Schreiboperation nach einer Leseoperation durch. Bezugnehmend auf die 1 und 7 beträgt die gesamte Zeit für eine Datenübertragung zwischen den Speichern 140 und 160 386 μs, wenn eine Zeit zum Übertragen eines Lesebefehls von der Steuereinheit 120 zu dem ersten Speicher 140 (500 ns), eine Zeit zum Laden von Daten von der Quellenseite 144 in den Seitenpuffer 146 (25 μs), eine Zeit zum Übertragen der Daten von dem Seitenpuffer 146 zu dem Puffer 122 der Steuereinheit 120 (80 μs), eine Zeit zum Übertragen eines Schreibbefehls von der Steuereinheit 120 zu dem zweiten Speicher 160 (500 ns), eine Zeit zum Übertragen der Daten von dem Puffer 122 der Steuereinheit 120 zu dem Seitenpuffer 166 des zweiten Speichers 160 und eine Zeit zum Schreiben der Daten von dem Seitenpuffer 166 in die Zielseite 164 aufsummiert wird.
Das Speichersystem 200 gemäß einer Ausgestaltung der vorliegenden Erfindung speichert Daten direkt von dem ersten Speicher 240 in den zweiten Speicher 260 ohne Durchleiten durch die Steuereinheit 220. Bezugnehmend auf die 4 und 7 ergibt sich die Gesamtzeit für die Datenübertragung allein durch Aufsummieren einer Zeit zum Lesen von Daten aus der Quellenseite 244 des ersten Speichers 240 und einer Zeit zum Schreiben der Daten in die Zielseite 264 des zweiten Speichers 260. Auf diese Weise beträgt die gesamte Datenübertragungszeit des Speichersystems 200 gemäß der vorliegenden Erfindung 305,5 μs.
Als ein Ergebnis hiervon ist die Datenübertragung in dem Speichersystem 200 verglichen mit dem Speichersystem 100 um bis zu 21% verbessert.
Das Speichersystem 200 gemäß einer Ausgestaltung der vorliegenden Erfindung ist hilfreich, um eine Datenübertragungszeit weiter zu reduzieren, wenn die Seitengröße zunimmt.
Das Speichersystem 200 kann eine Speicherkarte sein, beispielsweise eine Subscriber-Identity-Module(SIM)-Karte.
Wie oben beschrieben, ist das Speichersystem gemäß einer Ausgestaltung der vorliegenden Erfindung wirksam, eine Zeit zum Übertragen von Daten zwischen den Speichern zu verkürzen, indem Daten von dem ersten Speicher ohne Durchleiten durch die Steuereinheit in den zweiten Speicher gespeichert werden.

Claims

Verfahren zum Übertragen von Daten in einem Speichersystem (200), welches wenigstens einen ersten und einen zweiten Speicher (240, 260) umfasst, mit den Schritten: – Aktivieren des ersten Speichers (240) zum Durchführen einer Leseoperation; – Aktivieren des zweiten Speichers (260) während der Leseoperation des ersten Speichers (240); und – Übertragen von Daten, welche durch die Leseoperation erhalten werden, direkt aus dem ersten Speicher (240) in den zweiten Speicher (260).
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Speichersystem eine Steuereinheit (220) aufweist, die dazu ausgebildet ist, den ersten Speicher und den zweiten Speicher zu steuern, wobei die durch die Leseoperation gelesenen Daten direkt zu dem zweiten Speicher übertragen werden, ohne durch die Steuereinheit hindurch geleitet zu werden.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass sich der erste und der zweite Speicher einen Datenbus zum Empfangen eines Befehls, einer Adresse und der Daten von der Steuereinheit teilen.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der erste Speicher und der zweite Speicher NAND-Flash-Speicher sind.
Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass das Aktivieren des ersten Speichers zum Durchführen der Leseoperation beinhaltet: – Laden der Daten einer Quellenseite in einen ersten Seitenpuffer des ersten Speichers in Abhängigkeit von einem Lesebefehl; und – Ausgeben der Daten, die in den ersten Seitenpuffer geladen wurden, zu dem Datenbus.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Aktivieren des zweiten Speichers während der Leseoperation des ersten Speichers beinhaltet: – Übertragen der Daten, die durch das Aktivieren des ersten Speichers zum Durchführen der Leseoperation zu dem Datenbus ausgegeben werden, zu einem zweiten Seitenpuffer des zweiten Speichers; und – Speichern der Daten in eine Zielseite des zweiten Seitenpuffers.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der erste Speicher und der zweite Speicher Chip-Aktivierungssignale (CEb), Leseaktivierungssignale (REb), Schreibaktivierungssignale (WEb) und Ready/Busy-Signale (RBb) jeweils durch entsprechende Leitungen von der Steuereinheit empfangen.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass beim Aktivieren des ersten Speichers zum Durchführen der Leseoperation der zweite Speicher inaktiv ist, während der Lesebefehl und eine Adresse der Quellenseite zu dem ersten Speicher übertragen werden.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass beim Aktivieren des zweiten Speichers während der Leseoperation des ersten Speichers der erste Speicher inaktiv ist, während der Schreibbefehl und eine Adresse der Zielseite zu dem zweiten Speicher übertragen werden.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass nach dem Übertragen der Adresse des zweiten Speichers der erste Speicher aktiviert wird.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass nach dem Übertragen der Daten von dem ersten Seitenpuffer des ersten Speichers zu dem zweiten Seitenpuffer des zweiten Speichers der erste Speicher einen inaktiven Zustand aufrecht erhält.
Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass beim Übertragen der Daten von dem ersten Speicher zu dem zweiten Speicher das Leseaktivierungssignal (REb) und das Schreibaktivierungssignal (WEb) gleichzeitig zu dem ersten Speicher bzw. zu dem zweiten Speicher übertragen werden.
Speichersystem (200), aufweisend: – einen ersten Speicher (240); – einen zweiten Speicher (260); und – eine Steuereinheit (220), welche dazu ausgebildet ist, den ersten Speicher und den zweiten Speicher (240, 260) zu steuern, und die insbesondere dazu ausgebildet ist, den ersten Speicher (240) und den zweiten Speicher (260) derart zu steuern, dass ein Verfahren gemäß einem der Ansprüche 1 bis 12 ausgeführt wird, – wobei die Steuereinheit (220) den ersten Speicher (240) für eine Leseoperation steuert und den ersten Speicher (240) sowie den zweiten Speicher (260) steuert, um Daten, welche durch die Leseoperation erhalten werden, direkt von dem ersten Speicher (240) zu dem zweiten Speicher (260) zu übertragen.
Speichersystem nach Anspruch 13, dadurch gekennzeichnet, dass der erste Speicher und der zweite Speicher NAND-Flash-Speicher sind.
Speichersystem nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass der erste Speicher und der zweite Speicher Chip-Aktivierungssignale (CEb), Leseaktivierungssignale (REb), Schreibaktivierungssignale (WEb) und Ready/Busy-Signale (RBb) jeweils durch entsprechende Leitungen von der Steuereinheit empfangen, um die Daten direkt von dem ersten Speicher in den zweiten Speicher zu übertragen, ohne sie durch die Steuereinheit hindurch zu leiten.
Speichersystem nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass der zweite Speicher einen inaktiven Zustand aufrecht erhält, während die Daten aus dem ersten Speicher in den zweiten Speicher übertragen werden und während ein Lesebefehl und eine Adresse einer Quellenseite zu dem ersten Speicher übertragen werden.
Speichersystem nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, dass der erste Speicher einen inaktiven Zustand aufrecht erhält, während die Daten aus dem ersten Speicher in den zweiten Speicher übertragen werden und während ein Schreibbefehl und eine Adresse einer Zielseite zu dem zweiten Speicher übertragen werden.
Speichersystem nach Anspruch 17, dadurch gekennzeichnet, dass nach Übertragen der Adresse des zweiten Speichers der erste Speicher aktiviert wird.
Speichersystem nach Anspruch 18, dadurch gekennzeichnet, dass der erste Speicher und der zweite Speicher einen ersten Seitenpuffer bzw. einen zweiten Seitenpuffer aufweisen und dass nach dem Übertragen der Daten von dem ersten Seitenpuffer des ersten Speichers zu dem zweiten Seitenpuffer des zweiten Speichers der erste Speicher einen inaktiven Zustand aufrecht erhält.
Speichersystem nach Anspruch 19, dadurch gekennzeichnet, dass beim Übertragen der Daten von dem ersten Speicher zu dem zweiten Speicher das Leseaktivierungssignal (REb) und das Schreibaktivierungssignal (WEb) gleichzeitig zu dem ersten Speicher bzw. zu dem zweiten Speicher übertragen werden.
Speichersystem nach einem der Ansprüche 13 bis 20, dadurch gekennzeichnet, dass das Speichersystem eine Speicherkarte ist.