DE102007045058A1 - Integrated circuit for use in flash memory i.e. NAND-type flash memory, of cellular telephone, has gate stacks coupled to other gate stacks, where each gate stack is provided with control electrode that includes layer - Google Patents

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Abstract

The circuit has set of gate stacks coupled to another set of gate stacks e.g. tantalum nitride-aluminum oxide-nitride-oxide-silicon gate stacks. Each gate stack is provided with a control electrode that includes a layer. The latter set of gate stacks is provided with charge storage layers. The control electrodes of the former set of gate stacks contain a poly-silicon layer. The control electrodes of the gate stacks are provided with a tungsten and/or a tungsten nitride layer. An independent claim is also included for a method for manufacturing an integrated circuit.

Description

Hintergrund der ErfindungBackground of the invention

Gegenstand der ErfindungSubject of the invention

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Schaltung einschließlich verschiedener Typen von Gate Stacks, eine korrespondierende integrierte Schaltungszwischenstruktur und eine entsprechende integrierte Schaltung.The The present invention relates to a process for the preparation of a integrated circuit including various types of Gate stacks, a corresponding integrated circuit interconnect structure and a corresponding integrated circuit.

Beschreibung des Standes der TechnikDescription of the state of technology

Nichtflüchtige Halbleiterspeicher werden heutzutage in einer großen Vielfalt von elektronischen Geräten, wie beispielsweise Mobiltelefonen, Digitalkameras, PDA's (Personal Digital Assistants), tragbaren Computern, nichttragbaren Computern und vielen anderen elektronischen Geräten verwendet.Non-volatile semiconductor memories are going to be in a big size these days Variety of electronic devices, such as mobile phones, digital cameras, PDAs (Personal Digital Assistants), portable computers, non-portable computers and many other electronic devices used.

Elektronisch löschbare und programmierbare Festwertspeicher (EEPROMs) und Flash-Speicher sind die hauptsächlich verwendeten nichtflüchtigen Halbleiterspeicher.electronic erasable and programmable read only memories (EEPROMs) and flash memory the main ones used non-volatile semiconductor memory.

EEPROMs und Flash-Speicher verwenden einen Ladungsspeicherungsbereich, nämlich einen Floating Gate Bereich oder einen Charge Trapping Bereich, der oberhalb und isoliert von einem Kanalbereich in einem Halbleitersubtrat positioniert wird. Ein Control Gate wird über und isoliert von dem Floating Gate bereitgestellt. Das Floating Gate kann Ladungen speichern und kann daher zwischen zwei Zuständen programmiert/gelöscht wer den, das heißt binär "1" und binär "0". In letzter Zeit wurden auch mehrlagige nichtflüchtige Speicherzellen entwickelt.EEPROMs and Flash memories use a charge storage area, namely a floating one Gate area or a batch trapping area, above and positioned isolated from a channel region in a semiconductor substrate becomes. A control gate is over and isolated from the floating gate. The floating Gate can store charges and can therefore be programmed / deleted between two states, this means binary "1" and binary "0". Recently, multilayer nonvolatile memory cells have also been developed.

Als Ladungsspeicher Stacks in nichtflüchtigen Speichern werden heutzutage häufig SONOS-(Silizium-Oxid-Nitrid-Oxid-Silizium) und TANOS-(Tantalnitrid-Aluminiumoxid-Nitrid-Oxid-Silizium) Stacks verwendet. In diesen Stacks dient die Siliziumnitridschicht als Ladungsspeicherungsschicht.When Charge storage Stacks in non-volatile storage are nowadays often SONOS (silicon-oxide-nitride-oxide-silicon) and TANOS (tantalum nitride-alumina-nitride-oxide-silicon) stacks used. In these stacks, the silicon nitride layer serves as Charge storage layer.

In sogenannten NAND Flash Speichern werden NAND Strings aus nichtflüchtigen Speicherzellen in Reihe geschalten. Ein Ende eines solchen NAND Strings wird mit einer gemeinsamen Bitleitung und einer gemeinsamen Sourceleitung durch entsprechende Auswahltransistoren, aufweisend Auswahlgates, die unterschiedlich zu den Ladungsspeicher Gate Stacks der Speicherzellen sind, verbunden.In So-called NAND Flash Saving will be NAND strings from nonvolatile Memory cells connected in series. An end to such a NAND string is provided with a common bit line and a common source line by appropriate selection transistors, comprising selection gates, the different from the charge storage gate stacks of the memory cells are connected.

Mit zunehmender Integration kleiner als 60 nm wird es mehr und mehr eine herausfordernde Aufgabe, einen stabilen Prozeßfluß zu bekommen, wobei die Herstellung der Ladungsspeicher Stacks, der Auswahl Gate Stacks und der peripheren Transistor Gate Stacks einfach in die Herstellungsschritte des Speichers integriert werden können.With Increasing integration smaller than 60 nm will be more and more a challenging task to get a stable process flow, the production of the charge storage stacks, the selection gate Stacks and the peripheral transistor gate stacks easily into the Manufacturing steps of the memory can be integrated.

BESCHREIBUNG DER FIGURENDESCRIPTION OF THE FIGURES

In den Figuren:In the figures:

1A–G zeigen schematische Anordnungen für die Darstellung eines Verfahrens zur Herstellung und einer Struktur einer integrierten Schaltung in Form einer Speichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung, nämlich

  • a) als einen Querschnitt des Arraybereichs und
  • b) als einen Querschnitt des Peripheriebereichs;
und 1A -G show schematic arrangements for illustrating a method of manufacturing and a structure of an integrated circuit in the form of a memory device according to a first embodiment of the present invention, namely
  • a) as a cross section of the array area and
  • b) as a cross-section of the peripheral region;
and

2 zeigt eine schematische Anordnung für die Darstellung eines Verfahrens zur Herstellung und einer Struktur einer integrierten Schaltung in Form einer Speicheranordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, nämlich

  • a) als einen Querschnitt des Arraybereichs und
  • b) als einen Querschnitt des Peripheriebereichs.
2 shows a schematic arrangement for illustrating a method for manufacturing and a structure of an integrated circuit in the form of a memory device according to a second embodiment of the present invention, namely
  • a) as a cross section of the array area and
  • b) as a cross section of the peripheral region.

In den Figuren bezeichnen gleiche Bezugszeichen gleichbedeutende oder funktionsgemäß gleichbedeutende Komponenten.In the same reference numerals designate the same or the same functionally equivalent Components.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMENDESCRIPTION OF THE PREFERRED EMBODIMENTS

1A–G zeigen schematische Anordnungen für die Darstellung eines Verfahrens zur Herstellung einer integrierten Schaltung in Form einer Speicheranordnung gemäß einer ersten Ausführungsform der vorliegenden Erfindung, nämlich a) als einen Querschnitt des Arraybereichs und b) als einen Querschnitt des Peripheriebereichs. 1A -G show schematic arrangements for illustrating a method for producing an integrated circuit in the form of a memory arrangement according to a first embodiment of the present invention, namely a) as a cross section of the array area and b) as a cross section of the peripheral area.

In 1A bezeichnet das Bezugszeichen AR einen Arraybereich eines NAND-Type Flash Speichers mit einem Array aus NAND Strings, während das Bezugszeichen PR einen entsprechenden Peripheriebereich einschließlich peripherer Transistorelemente bezeichnet.In 1A reference symbol AR denotes an array region of a NAND-type flash memory having an array of NAND strings, and reference symbol PR denotes a corresponding peripheral region including peripheral transistor elements.

In dem Prozess-Status von 1A wurde eine dielektrische Niederspannungs-Gate-Schicht 3 auf einem Halbleitersubstrat 1 in dem Arraybereich AR und in einem Niederspannungs-Device-Bereich LV in dem Peripheriebereich PR ausgebildet. In einem Hochspannungs-Devicebereich HV in dem Peripheriebereich PR wurde eine dickere dielektrische Hochspannungs-Gate-Schicht 3' auf dem Halbleitersubstrat 1 ausgebildet. In dem Peripheriebereich PR haben die dielektrische Niederspannungs-Gate-Schicht 3 und die dielektrische Hochspannungs-Gate-Schicht 3' eine gemeinsame obere Oberfläche.In the process status of 1A became a low-voltage dielectric gate layer 3 on a semiconductor substrate 1 in the array area AR and in a low voltage device area LV in the peripheral area PR. In a high-voltage device region HV in the peripheral region PR, a thicker high-voltage dielectric gate layer was formed 3 ' on the semiconductor substrate 1 educated. In the peripheral region PR, the dielectric low-voltage -voltage gate layer 3 and the high-voltage dielectric gate layer 3 ' a common upper surface.

Sowohl in dem Arraybereich AR als auch in dem Peripheriebereich PR wurde eine erste Polysiliziumschicht 5 und eine erste Nitriddeckschicht 7 auf der dielektrischen Gate-Schicht 3, 3' abgeschieden.Both in the array area AR and in the peripheral area PR, a first polysilicon layer was formed 5 and a first nitride capping layer 7 on the gate dielectric layer 3 . 3 ' deposited.

Ausgehend vom Prozess-Status aus 1A wird eine (nicht gezeigte) Blockmaske, beispielsweise hergestellt aus Fotolack auf dem Peripheriebereich PR ausgebildet. Danach werden die Schichten 3, 5, 7 selektiv von dem Arraybereich AR durch drei geeignete Ätzschritte, das heißt einen Nitridätzschritt, einen Polysiliziumätzschritt, und einen Oxidätzschritt entfernt.Starting from the process status 1A For example, a block mask (not shown) made of, for example, photoresist is formed on the peripheral region PR. After that, the layers become 3 . 5 . 7 selectively removed from the array region AR by three suitable etching steps, that is, a nitride etching step, a polysilicon etching step, and an oxide etching step.

Danach wird die (nicht gezeigte) Blockmaske entfernt, und der Arraybereich AR und der Peripheriebereich werden einer TANGS Stack ausbildenden Schrittsequenz unterworfen.After that the block mask (not shown) is removed, and the array area AR and the peripheral area become a TANGS stack forming step sequence subjected.

Eine thermische dielektrische Siliziumoxid-Gate-Schicht 30 wird auf dem Siliziumhalbleitersubtrat 1 aufgewachsen (aber nicht auf der ersten Nitriddeckschicht 7), danach wird eine Siliziumnitridschicht 31 als eine Ladungsspeicherungsschicht auf der dielektrischen Siliziumoxid-Gate-Schicht 30 abgeschieden. Dann wird eine dielektrische High-K Al2O3-Schicht 32 auf der Siliziumnitridschicht 31 ausgebildet, wonach eine Control-Gate-Electrode-Schicht 33, hergestellt aus TaN auf der Al2O3-Schicht 32 ausgebildet wird. Schließlich wird eine zweite Nitriddeckschicht 9 auf der TaN Control-Electrode-Schicht 33 ausgebildet.A thermal silicon oxide gate dielectric layer 30 is on the silicon semiconductor substrate 1 grown up (but not on the first nitride topcoat 7 ), then a silicon nitride layer 31 as a charge storage layer on the silicon oxide gate dielectric layer 30 deposited. Then, a high-K Al 2 O 3 dielectric layer is formed 32 on the silicon nitride layer 31 formed, after which a control gate electrode layer 33 made of TaN on the Al 2 O 3 layer 32 is trained. Finally, a second nitride capping layer 9 on the TaN Control Electrode layer 33 educated.

Es sollte erwähnt werden, dass die dielektrische High-K Schicht 32 nicht auf Al2O3 beschränkt ist, sondern auch andere dielektrische High-K Materialien wie z. B. HfO, ZrO2, etc. verwendet werden können. Es sollte ebenfalls erwähnt werden, dass die Control-Gate-Electrode-Schicht 33 nicht beschränkt ist auf TaN, sondern auch andere Materialien wie Z. B. TiN, WfN, etc. verwendet werden können.It should be noted that the dielectric high-K layer 32 is not limited to Al 2 O 3 , but also other high-K dielectric materials such. As HfO, ZrO 2 , etc. can be used. It should also be mentioned that the Control Gate Electrode layer 33 Not limited to TaN, but other materials such as TiN, WfN, etc. can be used.

Mit Ausnahme der thermischen Oxidschicht 30 werden alle anderen Schichten 31, 32, 33, 9 auch oberhalb der ersten Nitriddeckschicht 7 in dem Peripheriebereich PR ausgebildet.Except for the thermal oxide layer 30 become all other layers 31 . 32 . 33 . 9 also above the first nitride topcoat 7 formed in the peripheral region PR.

Wie in 1C beschrieben, wird eine (nicht gezeigte) Maske auf einem Zellbereich CR des Arraybereichs AR ausgebildet, wobei eine Select-Gate-Bereich SGR des Arraybereichs AR freigelegt wird und der Peripheriebereich PR freigelegt wird.As in 1C is described, a mask (not shown) is formed on a cell region CR of the array region AR, exposing a select gate region SGR of the array region AR and exposing the peripheral region PR.

Danach wird der TANGS Stack 30, 31, 32, 33 in den Select-Gate-Bereich SGR des Arraybereichs AR und gleichzeitig von der ersten Nitriddeckschicht 7 des Peripheriebereichs entfernt. In dem Zellbereich CR verbleiben die nichtflüchtigen TANGS Gate Stacks. Danach wird die (nicht gezeigte) Maske entfernt.After that, the TANGS stack becomes 30 . 31 . 32 . 33 into the select gate region SGR of the array region AR and simultaneously from the first nitride cap layer 7 of the peripheral area. In the cell region CR, the non-volatile TANGS gate stacks remain. Thereafter, the mask (not shown) is removed.

In Bezug auf 1D wird ein Siliziumnitrid-Liner 13 in dem Arraybereich AR und in dem Peripheriebereich PR abgeschieden, und einem Spacer-Ätzschritt, der Seitenwandspacer 13 an den Seitenwänden der verbliebenden TANGS Stacks in dem Zellbereich CR übrig lässt, unterworfen. Im Anschluss daran, wird eine dielektrische Gate-Schicht 30', beispielsweise Siliziumoxid, in dem Select-Gate-Bereich SGR als eine dielektrische Select-Gate-Schicht aufgewachsen.In relation to 1D becomes a silicon nitride liner 13 deposited in the array area AR and in the peripheral area PR, and a spacer etch step, the sidewall spacer 13 is left on the sidewalls of the remaining TANGS stacks in the cell region CR. Following this, a gate dielectric layer is formed 30 ' For example, silicon oxide is grown in the select gate region SGR as a select gate dielectric layer.

Es sollte erwähnt werden, dass die Nitrid-Seitenwand-Spacer 13 die Seitenwände der TANGS Stacks 30, 31, 32, 33 während der thermischen Bildung der dielektrischen Gate-Schicht 30' schützen.It should be noted that the nitride sidewall spacers 13 the sidewalls of the TANGS stacks 30 . 31 . 32 . 33 during the thermal formation of the gate dielectric layer 30 ' protect.

Anschließend wird eine zweite Polysiliziumschicht 11 über dem Arraybereich AR und dem Peripheriebereich PR abgeschieden, und in einem CMP-Schritt planarisiert, um ein gleiches oberes Oberflächenniveau in beiden Bereich AR, PR, wie der 1D zu entnehmen ist, aufzuweisen.Subsequently, a second polysilicon layer 11 deposited over the array area AR and the periphery area PR, and planarized in a CMP step to have a same upper surface level in both areas AR, PR, such as the 1D can be seen to show.

Wie der 1E zu entnehmen ist, wird die zweite Polysiliziumschicht 11 auf das Niveau der zweiten Nitriddeckschicht 9 in beiden Bereichen AR, PR poliert, und anschließend vertieft, so dass sie die gleiche obere Oberflächenschicht wie die TaN-Schicht 33 in dem Zellbereich CR aufweist.Again 1E can be seen, the second polysilicon layer 11 to the level of the second nitride capping layer 9 polished in both areas AR, PR, and then deepened so that they have the same upper surface layer as the TaN layer 33 in the cell region CR.

Wie in 1F dargestellt, werden die erste Nitriddeckschicht 9 und die entsprechenden oberen Bereiche der Siliziumnitrid-Spacer 13 dann in den Arraybereichen AR entfernt, während gleichzeitig die erste Nitriddeckschicht 7 in dem Peripheriebereich PR in einem gemeinsamen Nitridätzschritt entfernt wird.As in 1F shown, become the first nitride capping layer 9 and the corresponding upper regions of the silicon nitride spacers 13 then removed in the array areas AR, while at the same time the first nitride capping layer 7 in the peripheral region PR is removed in a common Nitridätzschritt.

Anschließend wird eine Wolfram-Nitrid/Wolfram-Schicht 15 über beide Bereiche AR, PR abgeschieden, und schließlich wird eine dritte Nitriddeckschicht 17 über beide Bereiche AR, PR abgeschieden und in einem CMP-Schritt, der zu dem in 1F gezeigten Prozeßzustand führt, planarisiert.Subsequently, a tungsten-nitride / tungsten layer 15 deposited over both areas AR, PR, and finally becomes a third nitride capping layer 17 deposited over both areas AR, PR and in a CMP step corresponding to that in 1F shown process state, planarized.

Es sollte erwähnt werden, dass es, abhängig von der Höhe der TANGS Stacks 30, 31, 32, 33, möglich ist, dass die Dicke der dritten Nitriddeckschicht 17 in beiden Bereichen AR, PR gleich ist.It should be mentioned that it depends on the amount of TANGS stacks 30 . 31 . 32 . 33 , it is possible that the thickness of the third nitride capping layer 17 in both areas AR, PR is the same.

Wie in 1G dargestellt, ist eine (nicht gezeigte) Maske in dem Arraybereich AR und in dem Peripheriebereich PR ausgebildet, wobei die Maske die Abmessungen von ladungsspeichernden Gate Stacks einer Zelle CG1, CG2 in dem Zellbereich CR, die Abmessungen von Select Gate Stacks SG1, SG2 in dem Select Gate Bereich SGR und die Abmessungen von peripheren Device Gate Stacks PG1, PG2 in den Niederspannungs- und Hochspannungs-Device-Bereichen LV, HV in dem Peripheriebereich PR definiert. Ein Ätzschritt, der die Maske verwendet, stoppt auf den Gate-Oxid-Schichten 33', 3, 3' entsprechend. Ein kleiner Teil des Liners 13 kann auch auf dem Substrat 1 entfernt werden, oder zurückbleiben.As in 1G 1, a mask (not shown) is formed in the array area AR and in the peripheral area PR, the mask the dimensions of charge-storing gate stacks of a cell CG1, CG2 in the cell region CR, the dimensions of select gate stacks SG1, SG2 in the select gate region SGR and the dimensions of peripheral device gate stacks PG1, PG2 in the low-voltage and high-voltage device Areas LV, HV defined in the peripheral area PR. An etching step using the mask stops on the gate oxide layers 33 ' . 3 . 3 ' corresponding. A small part of the liner 13 can also be on the substrate 1 be removed or left behind.

Auf diese Weise wurden die Grundbestandteile eines NAND-Type Flash-Speichers, Ladungsspeicher Cell Gate Stacks CG1, CG2 Auswahl Gate Stacks SG1, SG2, und periphere Device Stacks PG1, PG2 fertig gestellt.On this way, the basic components of a NAND type flash memory became Charge Storage Cell Gate Stacks CG1, CG2 Selection Gate Stacks SG1, SG2, and peripheral device stacks PG1, PG2 completed.

Der Einfachheit halber und weil es aus dem Stand der Technik bekannt ist, werden die übrigen Prozess-Schritte zur Fertigstellung des NAND Type Flash Speichers dieses Beispiels hier nicht erklärt.Of the For simplicity and because it is known in the art is, the remaining process steps become to complete the NAND Type Flash memory of this example not explained here.

2 zeigt eine schematische Anordnung für die Darstellung eines Verfahrens zur Herstellung einer integrierten Schaltung in Form einer Speicheranordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, nämlich a) als ein Querschnitt des Arraybereichs und b) als einen Querschnitt des Peripheriebereichs. 2 shows a schematic arrangement for the representation of a method for producing an integrated circuit in the form of a memory arrangement according to a second embodiment of the present invention, namely a) as a cross section of the array area and b) as a cross section of the peripheral area.

In der in 2 gezeigten zweiten Ausführungsform, die dem Prozess-Status aus 1B entspricht, wurden anstatt der TANGS Gate Stacks 30, 31, 32, 33, SONGS Gate Stacks 30, 31, 42, 43 in dem Arraybereich AR und (außer die Schicht 30) in dem Peripheriebereich PR ausgebildet.In the in 2 shown second embodiment, the process status 1B equivalent, were instead of the TANGS Gate stacks 30 . 31 . 32 . 33 , SONGS Gate Stacks 30 . 31 . 42 . 43 in the array area AR and (except the layer 30 ) is formed in the peripheral region PR.

Hier bezeichnet die Schicht 30 eine thermische dielektrische Gate-Oxidschicht, 31 eine Siliziumnitridschicht als Ladungsspeicherungsschicht, 42 eine Siliziumoxidschicht, und 43 eine p+-Polysiliziumschicht als Control Gate Electrode Schicht.Here the layer designates 30 a gate dielectric thermal oxide layer, 31 a silicon nitride layer as a charge storage layer, 42 a silicon oxide layer, and 43 a p + polysilicon layer as a control gate electrode layer.

Die übrigen Prozess-Schritte nach dem in 2 gezeigten Prozess-Status entsprechen den Prozess-Schritten, welche bereits in Bezug auf die 1C–1G oberhalb erläutert wurden, und auf eine nochmalige Erläuterung hiervon wird verzichtet.The remaining process steps after the in 2 process status shown correspond to the process steps already in relation to the 1C - 1G above, and a further explanation thereof will be omitted.

Obwohl die vorliegende Erfindung mit Bezugnahme auf bevorzugte Ausführungsformen beschrieben wurde, ist sie darauf nicht beschränkt, sondern kann in verschiedenen Art und Weisen, die für einen Fachmann offensichtlich sind, geändert werden. Demnach ist es beabsichtigt, dass die vorliegende Erfindung nur durch den Umfang der hier beigefügten Ansprüche begrenzt ist.Even though the present invention with reference to preferred embodiments is described, it is not limited thereto, but may be in different Ways that for one Professional are obviously changed become. Accordingly, it is intended that the present invention is limited only by the scope of the claims attached hereto.

Insbesondere ist die vorliegende Erfindung nicht beschränkt auf die Materialzusammensetzungen und NAND Stack, auf die in den obigen Ausführungsformen Bezug genommen wurde. Außerdem ist die Erfindung für jede Art von integrierten Schaltungen, die Vorrichtungen mit unterschiedlichen Gate Stacks verwenden, anwendbar. Zum Beispiel kann der Select Gate Stack in dem Arraybereich durch verschiedene andere Verfahren ausgebildet werden.Especially the present invention is not limited to the material compositions and NAND stack referred to in the above embodiments has been. Furthermore is the invention for any type of integrated circuits, the devices with different Use gate stacks, applicable. For example, the Select Gate Stack formed in the array area by various other methods become.

Claims (29)

Integrierte Schaltung, aufweisend: – eine Vielzahl von ersten Vorrichtungen, wobei jede erste Vorrichtung eine Ladungsspeicherungsschicht und eine Steuerelektrode, aufweisend eine Vielzahl von Schichten, enthält; und – eine Vielzahl von zweiten Vorrichtungen gekoppelt an wenigstens eine der Vielzahl von ersten Vorrichtungen, wobei jede zweite Vorrichtung eine Steuerelektrode, aufweisend wenigstens eine Schicht, die zu der Vielzahl von Schichten unterschiedlich ist, enthält.Integrated circuit, comprising: - a variety of first devices, each first device comprising a charge storage layer and a control electrode comprising a plurality of layers; and - a variety second devices coupled to at least one of the plurality of first devices, each second device comprising a control electrode, comprising at least one layer associated with the plurality of layers is different, contains. Integrierte Schaltung nach Anspruch 1, wobei die Vielzahl von ersten Vorrichtungen TANGS Gate Stacks aufweisen.An integrated circuit according to claim 1, wherein the Variety of first devices TANGS gate stacks have. Integrierte Schaltung nach Anspruch 1, wobei die Vielzahl von ersten Vorrichtungen SONGS Gate Stacks aufweisen.An integrated circuit according to claim 1, wherein the Variety of first devices have SONGS gate stacks. Integrierte Schaltung nach Anspruch 1, wobei die Vielzahl von zweiten Vorrichtungen keine Ladungsspeicherungsschicht enthält.An integrated circuit according to claim 1, wherein the Variety of second devices no charge storage layer contains. Integrierte Schaltung nach Anspruch 1, wobei die Steuerelektrode der Vielzahl von zweiten Vorrichtungen eine Polysiliziumschicht enthält.An integrated circuit according to claim 1, wherein the Control electrode of the plurality of second devices, a polysilicon layer contains. Integrierte Schaltung nach Anspruch 1, wobei die Steuerelektrode der Vielzahl von ersten Vorrichtungen und die Steuerelektrode der Vielzahl von zweiten Vorrichtungen eine Wolfram- und/oder eine Wolframnitrid-Schicht enthält.An integrated circuit according to claim 1, wherein the Control electrode of the plurality of first devices and the control electrode the plurality of second devices, a tungsten and / or a tungsten nitride layer contains. Integrierte Schaltung nach Anspruch 1, wobei die erste Vorrichtung erste Gate Stacks aufweist, und die zweite Vorrichtung zweite Gate Stacks aufweist.An integrated circuit according to claim 1, wherein the first device has first gate stacks, and the second device having second gate stacks. Integrierte Schaltung nach Anspruch 1, ferner aufweisend eine Vielzahl von dritten Vorrichtungen, wobei jede dritte Vorrichtung eine Steuerelektrode, aufweisend eine Vielzahl von Schichten enthält, und wobei die Schichten keine Ladungsspeicherungsschicht enthalten.The integrated circuit of claim 1, further comprising a plurality of third devices, each third device a control electrode comprising a plurality of layers, and wherein the layers do not contain a charge storage layer. Speichervorrichtung, umfassend die integrierte Schaltung nach Anspruch 1.A memory device comprising the integrated circuit according to claim 1. Speichervorrichtung nach Anspruch 9, wobei die ersten Vorrichtungen nichtflüchtige Speicherzellen aufweisen, und die zweiten Vorrichtungen Select Gates aufweisen, und wobei die erste und zweite Vorrichtung in einem Speicherarraybereich angeordnet sind.The memory device of claim 9, wherein the first Devices non-volatile Have memory cells, and the second devices select gates and wherein the first and second devices are in a memory array area are arranged. Speicherelement nach Anspruch 9, wobei die Vielzahl von ersten Bauelementen TANGS Gate Stacks aufweisen.The memory element of claim 9, wherein the plurality of first components TANGS gate stacks have. Speichervorrichtung nach Anspruch 9, wobei die Vielzahl von ersten Vorrichtungen SONGS Gate Stacks aufweisen.The memory device of claim 9, wherein the plurality of first devices have SONGS gate stacks. Speichervorrichtung nach Anspruch 9, aufweisend eine Vielzahl von dritten Vorrichtungen, wobei jede dritte Vorrichtung eine Steuerelektrode, aufweisend eine Vielzahl von Schichten enthält, wobei die Schichten keine Ladungsspeicherungsschicht enthält, und wobei die dritte Vorrichtung Peripherie Device Gate Stacks aufweist.The memory device of claim 9, comprising a plurality of third devices, each third device a control electrode comprising a plurality of layers, wherein the Layers does not contain a charge storage layer, and wherein the third device Periphery device has gate stacks. Integrierte Schaltung, aufweisend: eine Vielzahl von ersten Vorrichtungen, wobei jede erste Vorrichtung eine Ladungsspeicherungsschicht und eine Steuerelektrode, aufweisend eine erste Vielzahl von Schichten, enthält; und eine Vielzahl von zweiten Vorrichtungen, gekoppelt an wenigstens eine der Vielzahl von ersten Vorrichtungen, wobei jede zweite Vorrichtung eine Steuerelektrode, aufweisend eine Vielzahl von Schichten, enthält; wobei sich die erste und zweite Vielzahl von Schichten in wenigstens einer Schicht unterscheidet.Integrated circuit, comprising: a variety of first devices, each first device comprising a charge storage layer and a control electrode comprising a first plurality of layers, contains; and a plurality of second devices coupled to at least one one of the plurality of first devices, each second device a control electrode comprising a plurality of layers; in which the first and second plurality of layers in at least one Layer different. Verfahren zum Herstellen einer integrierten Schaltung, aufweisend: Ausbilden einer ersten Vielzahl von Schichten in einem Bereich auf einem Substrat, wobei die erste Vielzahl von Schichten eine Ladungsspeicherungsschicht und eine Steuerelektrodenschicht enthält; Entfernen der ersten Vielzahl von Schichten von einem Unterbereich des Bereichs, um eine Vielzahl von ersten Vorrichtungen zu erhalten; Ausbilden einer Vielzahl von zweiten Vorrichtungen, gekoppelt an wenigstens eine der Vielzahl von ersten Vorrichtungen in dem Unterbereich, wobei jede zweite Vorrichtung eine Steuerelektrode enthält.Method for producing an integrated circuit, comprising: Forming a first plurality of layers in an area on a substrate, wherein the first plurality of layers a charge storage layer and a control electrode layer contains; Remove the first plurality of layers from a subregion of the region, to obtain a plurality of first devices; Form a plurality of second devices coupled to at least one of the plurality of first devices in the subregion, wherein each second device includes a control electrode. Verfahren nach Anspruch 15, wobei der Schritt zum Ausbilden der zweiten Vorrichtungen aufweist: Ausbilden eines Seitenwand-Liner an den Seitenwänden von jedem der ersten Vorrichtungen; Ausbilden einer zweiten Vielzahl von Schichten, die wenigstens teilweise an die Seitenwand-Liner in dem Unterbereich angrenzen, wobei die Schichten die Steuerelektrodenschicht enthalten; Ausbilden der Vielzahl von zweiten Vorrichtungen durch lokales Entfernen der zweiten Vielzahl von Schichten, wobei bei dem lokalen Entfernen der zweiten Vielzahl von Schichten die Seitenwand-Liner entfernt werden.The method of claim 15, wherein the step of Forming the second devices comprises: Forming a Sidewall liner on the sidewalls each of the first devices; Forming a second Variety of layers, at least partially to the sidewall liners in the subregion, the layers being the control electrode layer contain; Forming the plurality of second devices locally removing the second plurality of layers, wherein the local removal of the second plurality of layers removes the sidewall liners become. Verfahren zum Herstellen einer integrierten Schaltung, aufweisend: Ausbilden einer Vielzahl von ersten Vorrichtungen, wobei jede erste Vorrichtung eine Ladungsspeicherungsschicht und eine Steuerelektrode, aufweisend eine erste Vielzahl von Steuerelektrodenschichten, enthält; Ausbilden eines Seitenwand-Liner an den Seitenwänden von jedem der ersten Vorrichtungen; Ausbilden einer Vielzahl von Schichten, die wenigstens teilweise an die Seitenwand-Liner angrenzen, wobei die Schichten eine zweite Vielzahl von Steuerelektrodenschichten, aufweisend wenigstens eine Schicht, die sich von der ersten Vielzahl von Steuerelektrodenschichten unterscheidet, enthalten; Ausbilden einer Vielzahl von zweiten Vorrichtungen, gekoppelt an wenigstens eine der Vielzahl von ersten Vorrichtungen, wobei jede zweite Vorrichtung eine Steuerelektrode, ausgebildet aus der zweiten Vielzahl von Steuerelektrodenschichten, enthält, und wobei bei dem Ausbilden der Vielzahl von zweiten Vorrichtungen die Seitenwand-Liner entfernt werden.Method for producing an integrated circuit, comprising: Forming a plurality of first devices, wherein each first device has a charge storage layer and a Control electrode comprising a first plurality of control electrode layers; Form a sidewall liner on the sidewalls of each of the first devices; Form a plurality of layers at least partially to the sidewall liners adjoin the layers, a second plurality of control electrode layers, comprising at least one layer different from the first plurality different from control electrode layers; Form a plurality of second devices coupled to at least one of the plurality of first devices, each second device a control electrode formed of the second plurality of control electrode layers, contains and wherein in forming the plurality of second devices the side wall liners are removed. Verfahren nach Anspruch 17, wobei die ersten Vorrichtungen auf einem Substrat ausgebildete TANGS Gate Stacks aufweisen.The method of claim 17, wherein the first devices having TANGS gate stacks formed on a substrate. Verfahren nach Anspruch 17, wobei die ersten Vorrichtungen auf einem Substrat ausgebildete SONGS Gate Stacks aufweisen.The method of claim 17, wherein the first devices comprise SONGS gate stacks formed on a substrate. Verfahren nach Anspruch 17, wobei wenigstens eine Steuerelektrodenschicht der ersten und der zweiten Vielzahl von Steuerelektrodenschichten gleichzeitig ausgebildet wird.The method of claim 17, wherein at least one Control electrode layer of the first and second plurality of Control electrode layers is formed simultaneously. Verfahren nach Anspruch 17, wobei wenigstens eine Steuerelektrodenschicht der ersten und der zweiten Vielzahl von Steuerelektrodenschichten ausgebildet wird, um die gleiche Niveauhöhe aufzuweisen.The method of claim 17, wherein at least one Control electrode layer of the first and second plurality of Control electrode layers is formed to have the same level height. Verfahren zum Herstellen einer integrierten Schaltung, aufweisend: Ausbilden einer ersten Vielzahl von Gate Stack Schichten in einem ersten und zweiten Bereich auf einem Substrat; Entfernen der ersten Vielzahl von Gate Stack Schichten von dem ersten Bereich; Ausbilden einer zweiten Vielzahl von Gate Stack Schichten in dem ersten und zweiten Bereich auf dem Substrat; Entfernen der zweiten Vielzahl von Gate Stack Schichten von einem Unterbereich des ersten Bereichs, um eine Vielzahl von ersten Vorrichtungen zu erhalten; und Entfernen der zweiten Vielzahl von Schichten von dem zweiten Bereich, so dass die erste Vielzahl von Gate Stack Schichten freigelegt wird.A method of fabricating an integrated circuit, comprising: forming a first plurality of gate stack layers in first and second regions on a substrate; Removing the first plurality of gate stack layers from the first region; Forming a second plurality of gate stack layers in the first and second regions on the substrate; Removing the second plurality of gate stack layers from a subregion of the first region to a plurality of first devices receive; and removing the second plurality of layers from the second region so that the first plurality of gate stack layers are exposed. Verfahren nach Anspruch 22, ferner aufweisend: Ausbilden eines Seitenwand-Liner an den Seitenwänden von jedem der ersten Vorrichtungen; Ausbilden einer dritten Vielzahl von Gate Stack Schichten, die wenigstens teilweise an den Seitenwand-Liner in dem Unterbereich und dem zweiten Bereich angrenzen; Ausbilden einer Vielzahl von zweiten Vorrichtungen in dem ersten Bereich durch lokales Entfernen der dritten Vielzahl von Gate Stack Schichten, wobei bei dem Schritt des lokalen Entfernens die zweite Vielzahl von Schichten der Seitenwand-Liner entfernt werden.The method of claim 22, further comprising: Form a sidewall liner on the sidewalls of each of the first devices; Form a third plurality of gate stack layers, at least partially on the sidewall liners in the sub-area and the second area adjacent; Forming a plurality of second devices in the first area by locally removing the third plurality from gate stack layers, taking at the local removal step the second plurality of layers of sidewall liners are removed. Verfahren nach Anspruch 17, ferner aufweisend die Schritte: Ausbilden einer Vielzahl von dritten Vorrichtungen in dem zweiten Bereich durch lokales Entfernen von Teilen der ersten und dritten Vielzahl von Gate Stack Schichten.The method of claim 17, further comprising Steps: Forming a plurality of third devices in the second area by locally removing parts of the first one and third plurality of gate stack layers. Verfahren nach Anspruch 22, wobei die erste Vielzahl von Vorrichtungen eine erste und eine zweite Steuerelektrodenschicht aufweisen.The method of claim 22, wherein the first plurality of devices, a first and a second control electrode layer exhibit. Verfahren nach Anspruch 22, wobei die zweite Vielzahl von Vorrichtungen die zweite und eine dritte Steuerelektrodenschicht aufweisen.The method of claim 22, wherein the second plurality of devices, the second and a third control electrode layer exhibit. Verfahren nach Anspruch 22, wobei die dritte Vielzahl von Vorrichtungen die dritte und eine vierte Steuerelektrodenschicht aufweisen.The method of claim 22, wherein the third plurality of devices, the third and a fourth control electrode layer exhibit. Verfahren nach Anspruch 22, wobei die Vielzahl von ersten Vorrichtungen TANGS Gate Stacks aufweisen.The method of claim 22, wherein the plurality of first devices TANGS gate stacks have. Verfahren nach Anspruch 22, wobei die Vielzahl von ersten Vorrichtungen SONGS Gate Stacks aufweisen.The method of claim 22, wherein the plurality of first devices have SONGS gate stacks.
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