DE102007045058A1

DE102007045058A1 - Verfahren zur Herstellung einer integrierten Schaltung einschließlich verschiedener Typen von Gate Stacks, entsprechende integrierte Schaltungszwischenstrukturen und entsprechende integrierte Schaltung

Info

Publication number: DE102007045058A1
Application number: DE102007045058A
Authority: DE
Inventors: Lars Bach
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2007-09-20
Filing date: 2007-09-20
Publication date: 2009-04-09
Anticipated expiration: 2027-09-21
Also published as: DE102007045058B4

Abstract

Die vorliegende Erfindung stellt ein Verfahren zur Herstellung einer integrierten Schaltung und eine entsprechende integrierte Schaltung bereit. Die integrierte Schaltung weist eine Vielzahl von ersten Vorrichtungen auf, wobei jede erste Vorrichtung eine Ladungsspeicherungsschicht und eine Steuerelektrode, aufweisend eine Vielzahl von Schichten, enthält; und eine Vielzahl von zweiten Vorrichtungen, gekoppelt an wenigstens eine der Vielzahl von ersten Vorrichtungen, wobei jede zweite Vorrichtung einer Steuerelektrode, aufweisend wenigstens eine Schicht, die sich von der Vielzahl von Schichten unterscheidet, enthält.

Description

Hintergrund der Erfindung
Gegenstand der Erfindung
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Schaltung einschließlich verschiedener Typen von Gate Stacks, eine korrespondierende integrierte Schaltungszwischenstruktur und eine entsprechende integrierte Schaltung.
Beschreibung des Standes der Technik
Nichtflüchtige Halbleiterspeicher werden heutzutage in einer großen Vielfalt von elektronischen Geräten, wie beispielsweise Mobiltelefonen, Digitalkameras, PDA's (Personal Digital Assistants), tragbaren Computern, nichttragbaren Computern und vielen anderen elektronischen Geräten verwendet.
Elektronisch löschbare und programmierbare Festwertspeicher (EEPROMs) und Flash-Speicher sind die hauptsächlich verwendeten nichtflüchtigen Halbleiterspeicher.
EEPROMs und Flash-Speicher verwenden einen Ladungsspeicherungsbereich, nämlich einen Floating Gate Bereich oder einen Charge Trapping Bereich, der oberhalb und isoliert von einem Kanalbereich in einem Halbleitersubtrat positioniert wird. Ein Control Gate wird über und isoliert von dem Floating Gate bereitgestellt. Das Floating Gate kann Ladungen speichern und kann daher zwischen zwei Zuständen programmiert/gelöscht wer den, das heißt binär "1" und binär "0". In letzter Zeit wurden auch mehrlagige nichtflüchtige Speicherzellen entwickelt.
Als Ladungsspeicher Stacks in nichtflüchtigen Speichern werden heutzutage häufig SONOS-(Silizium-Oxid-Nitrid-Oxid-Silizium) und TANOS-(Tantalnitrid-Aluminiumoxid-Nitrid-Oxid-Silizium) Stacks verwendet. In diesen Stacks dient die Siliziumnitridschicht als Ladungsspeicherungsschicht.
In sogenannten NAND Flash Speichern werden NAND Strings aus nichtflüchtigen Speicherzellen in Reihe geschalten. Ein Ende eines solchen NAND Strings wird mit einer gemeinsamen Bitleitung und einer gemeinsamen Sourceleitung durch entsprechende Auswahltransistoren, aufweisend Auswahlgates, die unterschiedlich zu den Ladungsspeicher Gate Stacks der Speicherzellen sind, verbunden.
Mit zunehmender Integration kleiner als 60 nm wird es mehr und mehr eine herausfordernde Aufgabe, einen stabilen Prozeßfluß zu bekommen, wobei die Herstellung der Ladungsspeicher Stacks, der Auswahl Gate Stacks und der peripheren Transistor Gate Stacks einfach in die Herstellungsschritte des Speichers integriert werden können.
BESCHREIBUNG DER FIGUREN
In den Figuren:
1A–G zeigen schematische Anordnungen für die Darstellung eines Verfahrens zur Herstellung und einer Struktur einer integrierten Schaltung in Form einer Speichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung, nämlich

a) als einen Querschnitt des Arraybereichs und
b) als einen Querschnitt des Peripheriebereichs;

2 zeigt eine schematische Anordnung für die Darstellung eines Verfahrens zur Herstellung und einer Struktur einer integrierten Schaltung in Form einer Speicheranordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, nämlich

a) als einen Querschnitt des Arraybereichs und
b) als einen Querschnitt des Peripheriebereichs.

In den Figuren bezeichnen gleiche Bezugszeichen gleichbedeutende oder funktionsgemäß gleichbedeutende Komponenten.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
1A–G zeigen schematische Anordnungen für die Darstellung eines Verfahrens zur Herstellung einer integrierten Schaltung in Form einer Speicheranordnung gemäß einer ersten Ausführungsform der vorliegenden Erfindung, nämlich a) als einen Querschnitt des Arraybereichs und b) als einen Querschnitt des Peripheriebereichs.
In 1A bezeichnet das Bezugszeichen AR einen Arraybereich eines NAND-Type Flash Speichers mit einem Array aus NAND Strings, während das Bezugszeichen PR einen entsprechenden Peripheriebereich einschließlich peripherer Transistorelemente bezeichnet.
In dem Prozess-Status von 1A wurde eine dielektrische Niederspannungs-Gate-Schicht 3 auf einem Halbleitersubstrat 1 in dem Arraybereich AR und in einem Niederspannungs-Device-Bereich LV in dem Peripheriebereich PR ausgebildet. In einem Hochspannungs-Devicebereich HV in dem Peripheriebereich PR wurde eine dickere dielektrische Hochspannungs-Gate-Schicht 3' auf dem Halbleitersubstrat 1 ausgebildet. In dem Peripheriebereich PR haben die dielektrische Niederspannungs-Gate-Schicht 3 und die dielektrische Hochspannungs-Gate-Schicht 3' eine gemeinsame obere Oberfläche.
Sowohl in dem Arraybereich AR als auch in dem Peripheriebereich PR wurde eine erste Polysiliziumschicht 5 und eine erste Nitriddeckschicht 7 auf der dielektrischen Gate-Schicht 3, 3' abgeschieden.
Ausgehend vom Prozess-Status aus 1A wird eine (nicht gezeigte) Blockmaske, beispielsweise hergestellt aus Fotolack auf dem Peripheriebereich PR ausgebildet. Danach werden die Schichten 3, 5, 7 selektiv von dem Arraybereich AR durch drei geeignete Ätzschritte, das heißt einen Nitridätzschritt, einen Polysiliziumätzschritt, und einen Oxidätzschritt entfernt.
Danach wird die (nicht gezeigte) Blockmaske entfernt, und der Arraybereich AR und der Peripheriebereich werden einer TANGS Stack ausbildenden Schrittsequenz unterworfen.
Eine thermische dielektrische Siliziumoxid-Gate-Schicht 30 wird auf dem Siliziumhalbleitersubtrat 1 aufgewachsen (aber nicht auf der ersten Nitriddeckschicht 7), danach wird eine Siliziumnitridschicht 31 als eine Ladungsspeicherungsschicht auf der dielektrischen Siliziumoxid-Gate-Schicht 30 abgeschieden. Dann wird eine dielektrische High-K Al₂O₃-Schicht 32 auf der Siliziumnitridschicht 31 ausgebildet, wonach eine Control-Gate-Electrode-Schicht 33, hergestellt aus TaN auf der Al₂O₃-Schicht 32 ausgebildet wird. Schließlich wird eine zweite Nitriddeckschicht 9 auf der TaN Control-Electrode-Schicht 33 ausgebildet.
Es sollte erwähnt werden, dass die dielektrische High-K Schicht 32 nicht auf Al₂O₃ beschränkt ist, sondern auch andere dielektrische High-K Materialien wie z. B. HfO, ZrO₂, etc. verwendet werden können. Es sollte ebenfalls erwähnt werden, dass die Control-Gate-Electrode-Schicht 33 nicht beschränkt ist auf TaN, sondern auch andere Materialien wie Z. B. TiN, WfN, etc. verwendet werden können.
Mit Ausnahme der thermischen Oxidschicht 30 werden alle anderen Schichten 31, 32, 33, 9 auch oberhalb der ersten Nitriddeckschicht 7 in dem Peripheriebereich PR ausgebildet.
Wie in 1C beschrieben, wird eine (nicht gezeigte) Maske auf einem Zellbereich CR des Arraybereichs AR ausgebildet, wobei eine Select-Gate-Bereich SGR des Arraybereichs AR freigelegt wird und der Peripheriebereich PR freigelegt wird.
Danach wird der TANGS Stack 30, 31, 32, 33 in den Select-Gate-Bereich SGR des Arraybereichs AR und gleichzeitig von der ersten Nitriddeckschicht 7 des Peripheriebereichs entfernt. In dem Zellbereich CR verbleiben die nichtflüchtigen TANGS Gate Stacks. Danach wird die (nicht gezeigte) Maske entfernt.
In Bezug auf 1D wird ein Siliziumnitrid-Liner 13 in dem Arraybereich AR und in dem Peripheriebereich PR abgeschieden, und einem Spacer-Ätzschritt, der Seitenwandspacer 13 an den Seitenwänden der verbliebenden TANGS Stacks in dem Zellbereich CR übrig lässt, unterworfen. Im Anschluss daran, wird eine dielektrische Gate-Schicht 30', beispielsweise Siliziumoxid, in dem Select-Gate-Bereich SGR als eine dielektrische Select-Gate-Schicht aufgewachsen.
Es sollte erwähnt werden, dass die Nitrid-Seitenwand-Spacer 13 die Seitenwände der TANGS Stacks 30, 31, 32, 33 während der thermischen Bildung der dielektrischen Gate-Schicht 30' schützen.
Anschließend wird eine zweite Polysiliziumschicht 11 über dem Arraybereich AR und dem Peripheriebereich PR abgeschieden, und in einem CMP-Schritt planarisiert, um ein gleiches oberes Oberflächenniveau in beiden Bereich AR, PR, wie der 1D zu entnehmen ist, aufzuweisen.
Wie der 1E zu entnehmen ist, wird die zweite Polysiliziumschicht 11 auf das Niveau der zweiten Nitriddeckschicht 9 in beiden Bereichen AR, PR poliert, und anschließend vertieft, so dass sie die gleiche obere Oberflächenschicht wie die TaN-Schicht 33 in dem Zellbereich CR aufweist.
Wie in 1F dargestellt, werden die erste Nitriddeckschicht 9 und die entsprechenden oberen Bereiche der Siliziumnitrid-Spacer 13 dann in den Arraybereichen AR entfernt, während gleichzeitig die erste Nitriddeckschicht 7 in dem Peripheriebereich PR in einem gemeinsamen Nitridätzschritt entfernt wird.
Anschließend wird eine Wolfram-Nitrid/Wolfram-Schicht 15 über beide Bereiche AR, PR abgeschieden, und schließlich wird eine dritte Nitriddeckschicht 17 über beide Bereiche AR, PR abgeschieden und in einem CMP-Schritt, der zu dem in 1F gezeigten Prozeßzustand führt, planarisiert.
Es sollte erwähnt werden, dass es, abhängig von der Höhe der TANGS Stacks 30, 31, 32, 33, möglich ist, dass die Dicke der dritten Nitriddeckschicht 17 in beiden Bereichen AR, PR gleich ist.
Wie in 1G dargestellt, ist eine (nicht gezeigte) Maske in dem Arraybereich AR und in dem Peripheriebereich PR ausgebildet, wobei die Maske die Abmessungen von ladungsspeichernden Gate Stacks einer Zelle CG1, CG2 in dem Zellbereich CR, die Abmessungen von Select Gate Stacks SG1, SG2 in dem Select Gate Bereich SGR und die Abmessungen von peripheren Device Gate Stacks PG1, PG2 in den Niederspannungs- und Hochspannungs-Device-Bereichen LV, HV in dem Peripheriebereich PR definiert. Ein Ätzschritt, der die Maske verwendet, stoppt auf den Gate-Oxid-Schichten 33', 3, 3' entsprechend. Ein kleiner Teil des Liners 13 kann auch auf dem Substrat 1 entfernt werden, oder zurückbleiben.
Auf diese Weise wurden die Grundbestandteile eines NAND-Type Flash-Speichers, Ladungsspeicher Cell Gate Stacks CG1, CG2 Auswahl Gate Stacks SG1, SG2, und periphere Device Stacks PG1, PG2 fertig gestellt.
Der Einfachheit halber und weil es aus dem Stand der Technik bekannt ist, werden die übrigen Prozess-Schritte zur Fertigstellung des NAND Type Flash Speichers dieses Beispiels hier nicht erklärt.
2 zeigt eine schematische Anordnung für die Darstellung eines Verfahrens zur Herstellung einer integrierten Schaltung in Form einer Speicheranordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, nämlich a) als ein Querschnitt des Arraybereichs und b) als einen Querschnitt des Peripheriebereichs.
In der in 2 gezeigten zweiten Ausführungsform, die dem Prozess-Status aus 1B entspricht, wurden anstatt der TANGS Gate Stacks 30, 31, 32, 33, SONGS Gate Stacks 30, 31, 42, 43 in dem Arraybereich AR und (außer die Schicht 30) in dem Peripheriebereich PR ausgebildet.
Hier bezeichnet die Schicht 30 eine thermische dielektrische Gate-Oxidschicht, 31 eine Siliziumnitridschicht als Ladungsspeicherungsschicht, 42 eine Siliziumoxidschicht, und 43 eine p⁺-Polysiliziumschicht als Control Gate Electrode Schicht.
Die übrigen Prozess-Schritte nach dem in 2 gezeigten Prozess-Status entsprechen den Prozess-Schritten, welche bereits in Bezug auf die 1C–1G oberhalb erläutert wurden, und auf eine nochmalige Erläuterung hiervon wird verzichtet.
Obwohl die vorliegende Erfindung mit Bezugnahme auf bevorzugte Ausführungsformen beschrieben wurde, ist sie darauf nicht beschränkt, sondern kann in verschiedenen Art und Weisen, die für einen Fachmann offensichtlich sind, geändert werden. Demnach ist es beabsichtigt, dass die vorliegende Erfindung nur durch den Umfang der hier beigefügten Ansprüche begrenzt ist.
Insbesondere ist die vorliegende Erfindung nicht beschränkt auf die Materialzusammensetzungen und NAND Stack, auf die in den obigen Ausführungsformen Bezug genommen wurde. Außerdem ist die Erfindung für jede Art von integrierten Schaltungen, die Vorrichtungen mit unterschiedlichen Gate Stacks verwenden, anwendbar. Zum Beispiel kann der Select Gate Stack in dem Arraybereich durch verschiedene andere Verfahren ausgebildet werden.

Claims

Integrierte Schaltung, aufweisend: – eine Vielzahl von ersten Vorrichtungen, wobei jede erste Vorrichtung eine Ladungsspeicherungsschicht und eine Steuerelektrode, aufweisend eine Vielzahl von Schichten, enthält; und – eine Vielzahl von zweiten Vorrichtungen gekoppelt an wenigstens eine der Vielzahl von ersten Vorrichtungen, wobei jede zweite Vorrichtung eine Steuerelektrode, aufweisend wenigstens eine Schicht, die zu der Vielzahl von Schichten unterschiedlich ist, enthält.
Integrierte Schaltung nach Anspruch 1, wobei die Vielzahl von ersten Vorrichtungen TANGS Gate Stacks aufweisen.
Integrierte Schaltung nach Anspruch 1, wobei die Vielzahl von ersten Vorrichtungen SONGS Gate Stacks aufweisen.
Integrierte Schaltung nach Anspruch 1, wobei die Vielzahl von zweiten Vorrichtungen keine Ladungsspeicherungsschicht enthält.
Integrierte Schaltung nach Anspruch 1, wobei die Steuerelektrode der Vielzahl von zweiten Vorrichtungen eine Polysiliziumschicht enthält.
Integrierte Schaltung nach Anspruch 1, wobei die Steuerelektrode der Vielzahl von ersten Vorrichtungen und die Steuerelektrode der Vielzahl von zweiten Vorrichtungen eine Wolfram- und/oder eine Wolframnitrid-Schicht enthält.
Integrierte Schaltung nach Anspruch 1, wobei die erste Vorrichtung erste Gate Stacks aufweist, und die zweite Vorrichtung zweite Gate Stacks aufweist.
Integrierte Schaltung nach Anspruch 1, ferner aufweisend eine Vielzahl von dritten Vorrichtungen, wobei jede dritte Vorrichtung eine Steuerelektrode, aufweisend eine Vielzahl von Schichten enthält, und wobei die Schichten keine Ladungsspeicherungsschicht enthalten.
Speichervorrichtung, umfassend die integrierte Schaltung nach Anspruch 1.
Speichervorrichtung nach Anspruch 9, wobei die ersten Vorrichtungen nichtflüchtige Speicherzellen aufweisen, und die zweiten Vorrichtungen Select Gates aufweisen, und wobei die erste und zweite Vorrichtung in einem Speicherarraybereich angeordnet sind.
Speicherelement nach Anspruch 9, wobei die Vielzahl von ersten Bauelementen TANGS Gate Stacks aufweisen.
Speichervorrichtung nach Anspruch 9, wobei die Vielzahl von ersten Vorrichtungen SONGS Gate Stacks aufweisen.
Speichervorrichtung nach Anspruch 9, aufweisend eine Vielzahl von dritten Vorrichtungen, wobei jede dritte Vorrichtung eine Steuerelektrode, aufweisend eine Vielzahl von Schichten enthält, wobei die Schichten keine Ladungsspeicherungsschicht enthält, und wobei die dritte Vorrichtung Peripherie Device Gate Stacks aufweist.
Integrierte Schaltung, aufweisend: eine Vielzahl von ersten Vorrichtungen, wobei jede erste Vorrichtung eine Ladungsspeicherungsschicht und eine Steuerelektrode, aufweisend eine erste Vielzahl von Schichten, enthält; und eine Vielzahl von zweiten Vorrichtungen, gekoppelt an wenigstens eine der Vielzahl von ersten Vorrichtungen, wobei jede zweite Vorrichtung eine Steuerelektrode, aufweisend eine Vielzahl von Schichten, enthält; wobei sich die erste und zweite Vielzahl von Schichten in wenigstens einer Schicht unterscheidet.
Verfahren zum Herstellen einer integrierten Schaltung, aufweisend: Ausbilden einer ersten Vielzahl von Schichten in einem Bereich auf einem Substrat, wobei die erste Vielzahl von Schichten eine Ladungsspeicherungsschicht und eine Steuerelektrodenschicht enthält; Entfernen der ersten Vielzahl von Schichten von einem Unterbereich des Bereichs, um eine Vielzahl von ersten Vorrichtungen zu erhalten; Ausbilden einer Vielzahl von zweiten Vorrichtungen, gekoppelt an wenigstens eine der Vielzahl von ersten Vorrichtungen in dem Unterbereich, wobei jede zweite Vorrichtung eine Steuerelektrode enthält.
Verfahren nach Anspruch 15, wobei der Schritt zum Ausbilden der zweiten Vorrichtungen aufweist: Ausbilden eines Seitenwand-Liner an den Seitenwänden von jedem der ersten Vorrichtungen; Ausbilden einer zweiten Vielzahl von Schichten, die wenigstens teilweise an die Seitenwand-Liner in dem Unterbereich angrenzen, wobei die Schichten die Steuerelektrodenschicht enthalten; Ausbilden der Vielzahl von zweiten Vorrichtungen durch lokales Entfernen der zweiten Vielzahl von Schichten, wobei bei dem lokalen Entfernen der zweiten Vielzahl von Schichten die Seitenwand-Liner entfernt werden.
Verfahren zum Herstellen einer integrierten Schaltung, aufweisend: Ausbilden einer Vielzahl von ersten Vorrichtungen, wobei jede erste Vorrichtung eine Ladungsspeicherungsschicht und eine Steuerelektrode, aufweisend eine erste Vielzahl von Steuerelektrodenschichten, enthält; Ausbilden eines Seitenwand-Liner an den Seitenwänden von jedem der ersten Vorrichtungen; Ausbilden einer Vielzahl von Schichten, die wenigstens teilweise an die Seitenwand-Liner angrenzen, wobei die Schichten eine zweite Vielzahl von Steuerelektrodenschichten, aufweisend wenigstens eine Schicht, die sich von der ersten Vielzahl von Steuerelektrodenschichten unterscheidet, enthalten; Ausbilden einer Vielzahl von zweiten Vorrichtungen, gekoppelt an wenigstens eine der Vielzahl von ersten Vorrichtungen, wobei jede zweite Vorrichtung eine Steuerelektrode, ausgebildet aus der zweiten Vielzahl von Steuerelektrodenschichten, enthält, und wobei bei dem Ausbilden der Vielzahl von zweiten Vorrichtungen die Seitenwand-Liner entfernt werden.
Verfahren nach Anspruch 17, wobei die ersten Vorrichtungen auf einem Substrat ausgebildete TANGS Gate Stacks aufweisen.
Verfahren nach Anspruch 17, wobei die ersten Vorrichtungen auf einem Substrat ausgebildete SONGS Gate Stacks aufweisen.
Verfahren nach Anspruch 17, wobei wenigstens eine Steuerelektrodenschicht der ersten und der zweiten Vielzahl von Steuerelektrodenschichten gleichzeitig ausgebildet wird.
Verfahren nach Anspruch 17, wobei wenigstens eine Steuerelektrodenschicht der ersten und der zweiten Vielzahl von Steuerelektrodenschichten ausgebildet wird, um die gleiche Niveauhöhe aufzuweisen.
Verfahren zum Herstellen einer integrierten Schaltung, aufweisend: Ausbilden einer ersten Vielzahl von Gate Stack Schichten in einem ersten und zweiten Bereich auf einem Substrat; Entfernen der ersten Vielzahl von Gate Stack Schichten von dem ersten Bereich; Ausbilden einer zweiten Vielzahl von Gate Stack Schichten in dem ersten und zweiten Bereich auf dem Substrat; Entfernen der zweiten Vielzahl von Gate Stack Schichten von einem Unterbereich des ersten Bereichs, um eine Vielzahl von ersten Vorrichtungen zu erhalten; und Entfernen der zweiten Vielzahl von Schichten von dem zweiten Bereich, so dass die erste Vielzahl von Gate Stack Schichten freigelegt wird.
Verfahren nach Anspruch 22, ferner aufweisend: Ausbilden eines Seitenwand-Liner an den Seitenwänden von jedem der ersten Vorrichtungen; Ausbilden einer dritten Vielzahl von Gate Stack Schichten, die wenigstens teilweise an den Seitenwand-Liner in dem Unterbereich und dem zweiten Bereich angrenzen; Ausbilden einer Vielzahl von zweiten Vorrichtungen in dem ersten Bereich durch lokales Entfernen der dritten Vielzahl von Gate Stack Schichten, wobei bei dem Schritt des lokalen Entfernens die zweite Vielzahl von Schichten der Seitenwand-Liner entfernt werden.
Verfahren nach Anspruch 17, ferner aufweisend die Schritte: Ausbilden einer Vielzahl von dritten Vorrichtungen in dem zweiten Bereich durch lokales Entfernen von Teilen der ersten und dritten Vielzahl von Gate Stack Schichten.
Verfahren nach Anspruch 22, wobei die erste Vielzahl von Vorrichtungen eine erste und eine zweite Steuerelektrodenschicht aufweisen.
Verfahren nach Anspruch 22, wobei die zweite Vielzahl von Vorrichtungen die zweite und eine dritte Steuerelektrodenschicht aufweisen.
Verfahren nach Anspruch 22, wobei die dritte Vielzahl von Vorrichtungen die dritte und eine vierte Steuerelektrodenschicht aufweisen.
Verfahren nach Anspruch 22, wobei die Vielzahl von ersten Vorrichtungen TANGS Gate Stacks aufweisen.
Verfahren nach Anspruch 22, wobei die Vielzahl von ersten Vorrichtungen SONGS Gate Stacks aufweisen.