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Die
Erfindung betrifft ein Speichermodul, insbesondere zum Einbau in
Datenverarbeitungssysteme. Als DIMM-Speicher (Dual Inline Memory
Modul) werden bestimmte Speichermodule für den Arbeitsspeicher von Computern
bezeichnet. Diese werden in unterschiedlichen geometrischen Abmessungen und
mit unterschiedlichen Speichergrößen im Mega- oder
sogar Gigabytebereich angeboten und über eine Kontraktleiste in
eine entsprechende Mutterplatine eines Computersystems eingesteckt.
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Dennoch
besteht das Bedürfnis,
Speichermodule vorzusehen, bei denen ein Zugriff auf die einzelnen
Speicherbausteine des Moduls möglichst
gering ist, um so die Gesamtgeschwindigkeit des Systems zu steigern.
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Im
Folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme
auf die Zeichnungen im Detail erläutert.
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Es
zeigen:
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1 eine
Vorderseite eines Speichermoduls mit gestapelten DRAM-Speicherbausteinen,
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2 die
Rückseite
des Speichermoduls nach 1 mit ebenfalls gestapelten DRAM-Speicherbausteinen,
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3 die
Vorderseite eines Ausführungsbeispiels
mit Einzelspeicherbausteinen,
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4 die
Rückseite
des Ausführungsbeispiels
mit Einzelspeichersteinen,
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5 einen
Ausschnitt eines weiteren Ausführungsbeispiels
mit Registerbausteinen auf einer Seite eines Speichermoduls,
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6 eine
schematische Querschnittszeichnung zur Verdeutlichung eines Einzelspeicherbausteins,
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7 eine
schematische Querschnittszeichnung mit 2 gestapelten Speicherchips.
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1 zeigt
eine beispielhafte Ausführungsform
eines so genannten DDR3 Speichermoduls (DDR: "Double Data Rate") mit einer Vielzahl von Speicherbausteinen
sowie einem die Speicherbausteine ansteuernden Registerbaustein
Reg1. Die Speicherbausteine DDP-DRAM sind als so genannte "Dual Die Packages" ausgeführt. Diese
umfassen, von einer Ummantelung umhüllt, zwei aufeinander gestapelte
Speicherchips, deren Anschlusskontakte mit den jeweiligen Pins des
DDP-DRAM Speicherbausteins verbunden sind. Durch die Stapelung zweier
Einzelspeicher aufeinander wird ein Speicherbaustein mit der doppelten
Speichermenge bei einer gleich bleibenden Packungshöhe realisiert.
Die einzelnen Speicherbausteine sind auf der Vorderseite einer Speicherplatine 10 aufgebracht
und mit ihren einzelnen Anschlüssen
an verschiedene Leitungen innerhalb der Speicherplatine 10 angeschlossen.
Zu diesen Leitungen gehören
verschiedene Steuerleitungen sowie Adressleitungen, die im vorliegenden Ausführungsbeispiel
als C/AB Leitung zusammengefasst sind. Ebenso sind die einzelnen
Speicherbausteine mit einer gemeinsamen Taktleitung CLKB verbunden.
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Das
Speichermodul 10 umfasst ebenso Kontaktfahnen 11 mit
mehreren Kontakten für
die einzelnen Anschlüsse
an die gemeinsamen (Common) Steuerleitungen, Adress-, Takt- sowie
Versorgungsleitungen. Ebenso sind die Datenanschlüsse für die einzelnen
Speicherbausteine auf dem Speichermodul mit den korrespondierenden
Datenkontakten auf den Kontaktfahnen verbunden. Weiterhin enthält das Speichermodul
eine erste Registereinheit Reg1, die eingangsseitig mit den Kontakten
für die
Steuerleitungen C/AB sowie CLKB und CS0, CS1 verbunden ist. Die
Registereinheit stellt die benötigte
Treiberleistung bereit, um die obere Reihe der Speicherbausteine
DDP-DRAM anzusteuern. Hierzu werden die Signale auf den Steuerleitungen
C/AB sowie CLKB von der ersten Registereinrichtung sowohl an die
linken wie auch an die rechten Speicherbausteine mittels einer so
genannten Fly-By Verdrahtung weitergeleitet. Daneben dient die Registereinrichtung
Reg1 zur Bereitstellung eines so genannten "Chip Select Signals" (CS) an jeweils einen der Einzelspeicher
eines jeden Speicherbausteins DDP-DRAM.
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Wie
hier dargestellt, gibt die Registereinrichtung Reg1 auf der Vorderseite
des Speichermoduls 10 das Chip Select Signal CS0 für den ersten
Rank an die jeweils unteren Einzelspeicher eines jeden Speicherbausteins
ab. Entsprechend wird mit dem zweiten Kontrollsignal CS1 der jeweils
obere Einzelspeicher eines jeden Speicherbausteins DDP-DRAM angesteuert.
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2 zeigt
die Rückseite
des Speichermoduls gemäß 1.
Auf diesem ist neben dem Speicherbaustein in gestapelter Bauweise
eine zweite Registereinrichtung Reg2 vorgesehen. Diese ist eingangseitig
ebenfalls mit den entsprechenden Kontakten der Kontaktfahne für die Zuführung des
Taktsignals CLKB sowie der Steuerleitung CTRL und C/AB verbunden.
Jedoch führt
die zweite Registereinrichtung Reg2 auf der Rückseite die ent sprechenden Takt-
sowie Common- und Adresssignale CLKB, C/AB der unteren Reihe auf
der Rück-
und Vorderseite der Speicherbausteine DDP-DRAM zu. Folglich wird
von der ersten Registereinrichtung Reg1 auf der Vorderseite die
jeweils oberen Speicherbausteine auf beiden Seiten des Speichermoduls 10 und
von der Registereinrichtung Reg2 auf der Rückseite des Speichermoduls
die jeweils unteren Speicherbausteine auf beiden Seiten des Moduls 10 angesteuert.
Für das
Auswahlsignal CS2 und CS3 wird von der zweiten Registereinrichtung
Reg2 wie auch von der ersten Registereinrichtung Reg1 eine Y-Topologie
benutzt. Diese bezeichnet eine Verdrahtung ähnlich dem Buchstaben "Y", wobei dessen Fußpunkt mit dem Register und
die Äste
mit den einzelnen Speicherbausteinen gekoppelt sind. Die zweite
Registereinrichtung Reg2 steuert mit dem dritten Chip Select Signal
CS2 die jeweils unteren Einzelspeicher der gestapelten Speicherbausteine
DDP-DRAM an. Entsprechend wird mit dem Signal CS3 der jeweils obere
Einzelspeicher der einzelnen Speicherbausteine beider Reihen angesteuert.
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Die
Verwendung von gestapelten Speicherbausteinen mit 2 Einzelspeichern
führt zu
einer erhöhten
Last auf den Steuerleitungen C/AB und CLKB. Dadurch müssen die
Registereinrichtungen Reg1 und Reg2 mit einer höheren Treiberleistung realisiert
werden. Entsprechend kann auch die Signalverarbeitungsgeschwindigkeit
absinken.
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Es
wird nunmehr ein Speichermodul vorgeschlagen, mit dem eine Verringerung
der Last auf den einzelnen Steuerleitungen erreicht wird. Dazu umfasst
das Speichermodul eine Modulplatine mit einer Vorderseite sowie
einer Rückseite.
Erste Speicherbausteine sind auf der Vorderseite reihenweise und zweite
Speicherbausteine auf der Rückseite
reihenweise angeordnet. Die ersten und zweiten Speicherbausteine
umfassen hierzu je weils einen Einzelchip. Weiterhin ist ein erster
Registerbaustein zur Bereitstellung erster Steuersignale an erste
Reihen der ersten Speicherbausteine und an erste Reihen der zweiten
Speicherbausteine vorgesehen. Ein zweiter Registerbaustein dient
zur Bereitstellung der ersten Steuersignale an zweite Reihen der
ersten Speicherbausteine und zweite Reihen der zweiten Speicherbausteine.
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Durch
die Verwendung von Einzelchips, so genannter Single-Die DRAM Speicherbausteine
wird die Last auf den entsprechenden Steuerleitungen für die ersten
Steuersignale reduziert. Dadurch kann das Speichermodul insgesamt
eine höhere
Verarbeitungsgeschwindigkeit erreichen.
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In
einer Ausgestaltung sind mehrere erste Steuerleitungen zur Übertragung
der ersten Steuersignale vorgesehen. Diese enthalten jeweils einen
ersten Steuerleitungszweig sowie einen zweiten Steuerleitungszweig
und je einen an den jeweiligen Registerbaustein angeschlossenen
Knoten. Mit dieser Ausgestaltung der Steuerleitungen wird eine so
genannte "Y-Topologie" implementiert. Hierbei
ist der Fußpunkt
des "Y" an den Registerbaustein
angeschlossen. Die jeweiligen "Äste" bilden den Steuerleitungszweig
und sind mit den ersten Reihen der ersten und zweiten Speicherbausteine
beziehungsweise den zweiten Reihen der ersten und zweiten Speicherbausteine
verbunden. Zur Verhinderung von Reflexionen ist es zweckmäßig den
ersten und zweiten Steuerleitungszweig endseitig mit jeweils einem
Abschlusswiderstand zu versehen.
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Des
Weiteren kann der erste Registerbaustein zur Bereitstellung von
zweiten Steuersignalen an jeweils eine erste Reihe der ersten und
zweiten Reihen auf der Vorderseite und der Rückseite ausgebildet sein. Entsprechend
kann der zweite Re gisterbaustein zur Bereitstellung zweiter Steuersignale
an jeweils eine zweite Reihe der ersten und zweiten Reihen auf der
Vorderseite und der Rückseite
des Speichermoduls ausgeführt
sein. Dadurch wird jeweils eine Reihe der ersten und der zweiten
Reihen der Speicherbausteine auf der Vorder- und der Rückseite durch
unterschiedliche Register hinsichtlich der ersten und der zweiten
Steuersignale angesteuert. Die zweiten Steuersignale können hierzu
das Auswahlsignal zur Auswahl der Chips in der jeweiligen Reihe umfassen.
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Zusätzlich können die
zur Übertragung
der zweiten Steuersignale vorgesehenen Steuerleitungen mit ebenfalls
jeweils der Y-Topologie ausgeführt werden.
Auch in diesem Fall sind somit die Fußpunkte des "Y" mit den jeweiligen Registerbausteinen
und die Äste
des "Y" mit den entsprechenden
Kontaktstellen der einzelnen Speicherbausteine gekoppelt.
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Die
einzelnen Steuerleitungen können
in verschiedenen Ebenen innerhalb der Platine des Speichermoduls
untergebracht sein. Zur Verringerung des Platzbedarfs ist es zudem
möglich,
jeweils 2 benachbart angeordnete Speicherbausteine der Vielzahl
erster und zweiter Bausteine zueinander rotationsversetzt auf dem
Speichermodul zu befestigen.
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3 zeigt
die Topansicht einer Ausführungsform
eines Speichermoduls 10 nach dem vorgeschlagenen Prinzip.
Auf der Vorderseite des Speichermoduls sind in 4 Reihen, den so
genannten "Ranks", eine Vielzahl einzelner
Speicherbausteinen angeordnet. Diese Speicherbausteine werden als SD-DRAM
Speicherbausteine für "Single-Die" Bausteine bezeichnet.
Die Anordnung in den Reihen erfolgt derart, dass 2 benachbarte Speicherbausteine jeweils
rotationssymmetrisch um 90 Grad versetzt mit dem Speichermodul 10 verbunden
sind. Durch die Versetzung benachbarter Speicherbausteine wird insgesamt
der benötigte
Platz reduziert.
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Jeder
der Speicherbausteine 100a der ersten Reihe bis zu den
Speicherbausteinen 100d der vierten Reihe umfasst eine
Vielzahl von Pins, die mit unterschiedlichen Steuer-, Versorgungs-
und Adressleitungen auf der Platine 10a des Moduls 10 verbunden
sind. Die Steuerleitungen sind jeweils in ihrem Endbereich an entsprechende
Abschlusswiderstände 12a bis 12h angeschlossen.
Durch die Abschlusswiderstände 12a bis 12h werden
Signalreflexionen auf den Steuerleitungen reduziert und demnach
die Signalqualität
verbessert.
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Im
Wesentlichen in der Mitte des Speichermoduls 10 ist im
unteren Teilbereich ein erster Registerbaustein Reg1 angeordnet.
Ein zweiter Registerbaustein Reg2 im oberen Teilbereich, der hier
gestrichelt dargestellt ist, ist an der entsprechenden Stelle auf
der Rückseite
des Speichermoduls 10 aufgebracht. Auf ihn wird später noch
eingegangen. Der Registerbaustein Reg1 enthält ferner eine Vielzahl von
Signaleingängen,
die mit entsprechenden Kontakten auf der Kontaktfahne für die Steuersignale CAB,
das Taktsignal CLK und gegebenenfalls Versorgungssignale beziehungsweise
Chip Select Signale CS verbunden sind. Jedes dieser Signale kann in
einer einzelnen Leitung geführt
werden, die innerhalb der Platine des Speichermoduls 10 verlaufen.
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Die
Registereinrichtung Reg1 dient dazu, die notwendige Treiberleistung
zur Ansteuerung und zur Signalübertragung
an die einzelnen Speicherbausteine auf dem Speichermodul 10 bereit
zu stellen. Zu diesem Zweck sind verschiedene Steuerleitungen für die Signale
CB und CLK in der so genannten Y-Topologie vorgesehen. Der Fußpunkt dieses "Y" ist hierzu mit der ent sprechenden Registereinrichtung
REG1 verbunden. Die Äste
des "Y" laufen entlang des
Speichermoduls 10 zu den jeweiligen Abschlusswiderständen 12C, 12G sowie 12H und 12D im
Endbereich des Speichermoduls. Mit den Steuerleitungen sind die
einzelnen Speicherbausteine parallel verbunden.
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Im
Einzelnen enthält
die Registereinrichtung jeweils erste Steuerleitungen mit einem
ersten und einem zweiten Leitungszweig auf der jeweils rechten und
der linken Seite für
die gemeinsamen Steuer- und Adresssignale CAB. Dabei stellt der
erste Steuerleitungszweig die entsprechenden Steuer- und Adresssignale
CAB für
die Speicherbausteine der dritten Reihe Rank3 und der zweite Steuerleitungszweig
die Steuer- und Adresssignale CAB für die Speicherbausteine der
vierten Reihe Rank4 bereit. In gleicher Weise sind auch die Steuerleitungen
rechts- und linksseitig für
das Taktsignal CLK mit der ersten Registereinrichtung Reg1 über eine
Y-Topologie verbunden. Damit stellt die Registereinrichtung Reg1
für die
dritte und die vierte Reihe an Speicherbausteinen jeweils die "Common"- und Adresssteuersignale sowie das Taktsignal
CLK zur Verfügung.
Dies gilt sowohl für
die Reihen auf der Vorderseite als auch auf der Rückseite
der Platine des Speichermoduls 10.
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Weiterhin
umfasst die erste Registereinrichtung Reg1 Treiberschaltungen zur
Bereitstellung eines Auswahlsignals CS für die einzelnen Speicherbausteine.
Dieses wird auch als "Chip
Select Signal" bezeichnet.
Im Gegensatz zu den "Common
und Adresssignalen" CAB
sowie dem Taktsignal CLK sind hier jedoch Steuerleitungen vorgesehen,
deren erste Steuerleitungszweige mit den Speicherbausteinen 100b der
zweiten Reihe und deren zweite Steuerleitungszweige mit den Bausteinen 100d der
vierten Reihe auf der Vorderseite verbunden sind. Ebenso werden
die entsprechenden Speicherbausteine auf der Rückseite der Platine 10a des
Moduls 10 angesteuert. Die Registereinrichtung Reg1 steuert
somit über
das "Chip Select
Signal CS0" die
Speicherbausteine der zweiten und der vierten Reihe an und wählt diese
für einen
Speicher- beziehungsweise Lesezugriff aus.
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Entsprechend
stellt die zweite Registereinrichtung Reg2 auf der Rückseite
des Speichermoduls 10 die "Common und Adresssignale" CAB sowie das Taktsignal
CLK für
die Speicherbausteine der beiden ersten Reihen Rank1 und Rank bereit.
Hierzu ist die Registereinrichtungen Reg2 ebenfalls mit ersten und zweiten
Steuerleitungszweigen auf der Vorder- und der Rückseite zur entsprechenden
Ansteuerung der Speicherbausteine in Y-Topologie verbunden. Ein Auswahlsignal
CS1 wird von der Registereinrichtung 2 den Speicherbausteinen der
ersten Reihe Rank1 sowie der dritten Reihe Rank3 auf der Vorderseite des
Speichermoduls 10 zugeführt.
Als Auswahlsignal für
die Reihen Rank1 und Rank3 auf der Rückseite dient das Auswahlsignal
CS3. Insgesamt wählt
somit die Registereinrichtung Reg1 die Speicherbausteine der zweiten
und der vierten und die Registereinrichtung Reg2 die Speicherbausteine
der ersten und der dritten Reihe auf der Vorderseite des Speichermoduls
aus.
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4 zeigt
die Rückansicht
des Speichermoduls gemäß der Anordnung
nach 3. Der zweite Registerbaustein Reg2 ist auf der
Rückseite
des Speichermoduls 10 angebracht. Mit seinen Steuerleitungen
für die
Common und Adresssignale CAB sowie Taktsignale CLK treibt er die
entsprechenden Speicherbausteine der ersten und zweiten Reihe auch
auf der Rückseite.
Des Weiteren stellt er ein Auswahlsignal CS3 für die erste und die dritte
Reihe Speicherbausteine auf der Rückseite zur Verfügung. Entsprechende
Steuerleitungszweige für
die Speicherbausteine der zweiten und die vierten Reihe Rank2, Rank4 sind
in der "Y-Topologie" mit der Registereinrichtung
Reg1 auf der Vorderseite des Speichermoduls verbunden.
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Mit
den dargestellten 4 Reihen von Einzelspeichern wird die Last auf
den Steuerleitungen für die
Common und Adresssignale sowie Taktsignale reduziert. Dadurch kann
das Speichermodul mit einer höheren
Verarbeitungsgeschwindigkeit betrieben werden. In der dargestellten
Ausführungsform
treibt das erste Register die Steuerleitungen für die Common und Adresssignale
sowie das Taktsignal der dritten und der vierten Bausteinreihe,
das zweite Register wird für
den Betrieb der jeweils ersten und zweiten Bausteinreihe verwendet.
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5 zeigt
eine Modifikation des Speichermoduls, bei der die Register Reg1
und Reg1 auf der gleichen Seite des Speichermoduls angeordnet sind. Die
einzelnen Steuerleitungen, auch als Busleitungen bezeichnet, sind
wiederum jeweils in "Y-Topologie" implementiert. Die
einzelnen Register sind jeweils mit einem Knoten N11 bis N32 gekoppelt.
Der Knoten teilt den Fußpunkt
in zwei einzelne Steuerleitungen auf, in denen die Steuerleitungssignale
CAB, das Taktsignal CLK und die Auswahlsignale CS0 bis CS3 geführt werden.
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6 zeigt
eine Ausführungsform
eines Einzelspeichers, wie er beispielsweise auf dem Speichermodul
aufgebracht ist. Der Speicherbaustein SD als "Single-Die Package" umfasst eine Hülle H meist aus einem Kunststoff,
der um den eigentlichen den Speicher enthaltenen Halbleiterkörper C1
angeordnet ist. Der Halbleiterkörper
besitzt auf seiner Oberfläche
eine Vielzahl von Kontaktstellen, die einerseits direkt beziehungsweise über Bonddrähte B1 mit
Metallleitungen verbunden ist. Diese Metallleitungen sind aus dem
Gehäuse
H herausgeführt
und als Pins ausgestaltet.
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In
der in 7 gezeigten Ausführungsform eines gestapelten
Speichers sind 2 Einzelspeicher C1 und C2 übereinander direkt angeordnet.
Auch diese sind wiederum von einer Kunststoffhülle H dem Package umgeben.
Die entsprechenden Kontaktstellen sind wieder über Bonddrähte beziehungsweise über ein
direktes Kontaktieren mit den Metallleitungen an die entsprechenden
Pins geführt.
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- 10
- Speichermodul
- 100a,
100b, ..., 100h
- Speicherbausteine
- 12a,
12b, ..., 12h
- Abschlusswiderstände
- 11
- Kontaktfahnen
- Reg1,
Reg2
- Registereinrichtungen
- CS
- Chip
Select Signal
- CS1,
CS2, CS3, CS4
- Chip
Select Signal
- CAB,
C/AB
- Common/Adresssignalleitungen
- CLK
- Taktsignal
- H
- Package
- C1,
C2
- Einzelchips,
Einzelspeicherbausteine
- B1,
B2
- Bonddraht
- P
- Pins