DE102006036728B4 - Verfahren zur elektrischen Kontaktierung mikroelektronischer Bauelemente auf einer Leiterplatte - Google Patents
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Abstract
Verfahren zur elektrischen Kontaktierung ein oder mehrerer mikroelektronischer Bauelemente (2), die mit einer Rückseite auf eine Oberfläche einer Leiterplattenlage (1) aufgebracht oder in die Oberfläche der Leiterplattenlage (1) eingebettet sind und elektrische Kontaktflächen (12) auf einer der Rückseite gegenüberliegenden Vorderseite aufweisen, die an der Oberfläche der Leiterplattenlage (1) zugänglich sind, bei dem – ein Verbinden einer Metallfolie (5) mittels eines isolierenden Bindemittels (4) mit der Oberfläche der Leiterplattenlage (1) erfolgt und – ein elektrischer Kontakt zwischen der Metallfolie (5) und den elektrischen Kontaktflächen (12) hergestellt wird, – wobei auf die Kontaktflächen (12) der ein oder mehreren mikroelektronischen Bauelemente (2) elektrisch leitfähige Kontaktierungshöcker (3, 10) aufgebracht werden, die eine beim Verbinden der Metallfolie (5) mit der Oberfläche der Leiterplattenlage (1) durch das Bindemittel (4) gebildete Schicht vollständig durchdringen und durch Einwirkung von Druck und/oder Temperatur während des Verbindens den elektrischen Kontakt zwischen der Metallfolie (5) und den elektrischen Kontaktflächen (12) herstellen.
Description
- Technisches Anwendungsgebiet
- Die vorliegende Erfindung betrifft ein Verfahren zur elektrischen Kontaktierung ein oder mehrerer mikroelektronischer Bauelemente, die die mit einer Rückseite auf eine Oberfläche einer Leiterplattenlage aufgebracht oder in die Oberfläche der Leiterplattenlage eingebettet sind und elektrische Kontaktflächen auf einer der Rückseite gegenüberliegenden Vorderseite aufweisen, die an der Oberfläche der Leiterplattenlage zugänglich sind.
- Ein Anwendungsgebiet des Verfahrens stellt die Integration von Halbleiterbauelementen in Leiterplatten dar, die im Zuge der Weiterentwicklung der Leiterplatten-Produktionstechniken einen immer größeren Stellenwert einnimmt. Ziel dieser Integration ist eine höhere Wertschöpfung für den Leiterplatten-Hersteller und eine höhere Integrationsdichte der Leiterplatten.
- Zur Herstellung von hochintegrierten Leiterplatten werden mikroelektronische Bauelemente, insbesondere Halbleiterchips, SMD-Widerstände oder SMD-Kondensatoren, in einzelne Lagen von Leiterplatten integriert, um die Funktionalität der Leiterplatte zu erhöhen. So wird bei der Integration eines Halbleiterchips in eine Leiterplatte der Halbleiterchip bspw. mit seiner Rückseite mittels eines aufgedruckten Klebers oder Klebebandes auf eine Lage der Leiterplatte geklebt. Anschließend wird der Chip mit einem RCC-Laminat (RCC: Resin Coated Copper), einer Lage aus nicht vollständig vernetztem Epoxid und einer Kupferfolie, vergraben. Nach dem Laminieren ist der Chip von dem Epoxid des RCC-Laminats umgeben. Zwischen den Chipkontakten und der Kupferfolie besteht ein Abstand, der ebenfalls durch das Epoxid des RCC-Laminats ausgefüllt ist. Zur elektrischen Kontaktierung des Chips werden anschließend mit Hilfe einer Laserbohrmaschine die Kupferfolie und das Epoxid über den Chipkontakten entfernt und die dabei erzeugten Mikrolöcher mit Hilfe von stromlosen und/oder galvanischen Metallisierungsverfahren verfüllt. Nach der Herstellung der elektrischen Verbindung zwischen den elektrischen Kontakten des Chips und der Kupferfolie wird die Kupferfolie zur Erzeugung von Leiterbahnen strukturiert.
- Die Tiefe der mit der Laserbohrmaschine erzeugten Mikrolöcher ist abhängig von den Laminierparametern, der Dicke des Halbleiterchips und der Dicke der Epoxidschicht. Diese Abhängigkeit führt dazu, dass die Durchmesser der Mikrolöcher bei einer Tiefe von 25 bis 50 μm nicht unter 50 μm sinken. Wird das Aspektverhältnis (Verhältnis des Durchmessers zur Tiefe) der Löcher ungünstig, insbesondere kleiner als 1:2, dann können die eingesetzten Metallisierungsbäder nicht mehr ausreichend in die Löcher ein- und ausfließen und die Metallisierung der Löcher wird fehlerhaft.
- Bei der Metallisierung der Löcher wird die Kupferfolie in der Regel ebenfalls verstärkt. Dieser Verstärkungsprozess wirkt sich bei der dann folgenden Strukturierung der Kupferfolie zu Leiterbahnen negativ auf die Strukturbreite der Leiterbahnen aus. Je dicker die Kupferschicht ist, desto größer müssen auch die zu erzeugenden Strukturen sein, da die Unterätzung, die sich auf die Strukturbreite auswirkt, mit der Schichtdicke zunimmt.
- Durch die ständig weitere Verkleinerung der Kontaktmittenabstände (Pitch) der Halbleiterchips stößt die bisherige Mikrolochtechnik in absehbarer Zukunft an ihre Grenzen. Wird der Abstand zwischen zwei Kontakten auf dem Chip zu gering, können die Mikrolöcher nicht mehr ohne ausreichenden Isolationsabstand voneinander hergestellt werden. Dies führt zu Kurzschlüssen zwischen den Kontakten, die das Produkt unbrauchbar machen. Bei den bisherigen Mikrolochdurchmessern kommt es bereits bei einem Pitch von unter 120 μm zu Problemen.
- Die
US 2002/0048847 A1 - Die
JP 09172021 A - Die
US 6 975 036 B2 offenbart die Verbindung eines Halbleiterchips über spitz zulaufende Kontakthöcker mit einem Verdrahtungssubstrat, wobei ein entsprechendes elektrisch isolierendes Bindemittel eingesetzt wird, das die Kontakthöcker durchdringt. Für die elektrischen Verbindungen selbst werden sowohl sog. UP-(ultrasonic pressure) als auch sog. HP-(heat pressure)Bonding-Verfahren genutzt. - Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zur elektrischen Kontaktierung ein oder mehrerer mikroelektronischer Bauelemente auf einer Leiterplatte anzugeben, das die mit den Mikrolöchern verbundenen Nachteile vermeidet und sich kostengünstig ausführen lässt.
- Darstellung der Erfindung
- Die Aufgabe wird mit dem Verfahren gemäß Patentanspruch 1 gelöst. Vorteilhafte Ausgestaltungen des Verfahrens sind Gegenstand der Unteransprüche oder lassen sich der nachfolgenden Beschreibung sowie den Ausführungsbeispielen entnehmen.
- Bei dem vorliegenden Verfahren sind oder werden die ein oder mehreren mikroelektronischen Bauelemente auf ein einer Leiterplattenlage aufgebracht oder in eine Leiterplattenlage eingebettet und weisen elektrische Kontakte auf, die an der Oberfläche der Leiterplattenlage zugänglich sind, d.h. die auf einer von der Oberfläche der Leiterplattenlage weggerichteten Seite der mikroelektronischen Bauelemente angeordnet sind.
- Bei dem vorgeschlagenen Verfahren wird eine Metallfolie mittels eines elektrisch isolierenden Bindemittels mit der Oberfläche der Leiterplattenlage verbunden und ein elektrischer Kontakt zwischen der Metallfolie und den elektrischen Kontakten der ein oder mehreren mikroelektronischen Bauelemente hergestellt. Die elektrische Kontaktierung wird dadurch erreicht, dass auf die elektrischen Kontakte der ein oder mehreren mikroelektronischen Bauelemente vor dem Verbinden mit der Metallfolie elektrisch leitfähige Kontaktierungshöcker aufgebracht werden, die eine beim Verbinden der Metallfolie mit der Oberfläche des Substrates durch das Bindemittel gebildete Schicht vollständig durchdringen und durch Einwirkung von Druck und gegebenenfalls Temperatur beim Verbinden den elektrischen Kontakt zwischen der Metallfolie und den elektrischen Kontakten herstellen. Das Aufbringen der elektrisch leitfähigen Kontaktierungshöcker kann dabei, je nach Ausgestaltung des Verfahrens, vor dem Aufbringen der mikroelektronischen Bauelemente auf die Leiterplattenlage oder nach dem Aufbringen oder der Einbettung dieser Bauelemente auf bzw. in die Leiterplattenlage erfolgen.
- Die elektrische Verbindung zwischen den Kontakten der mikroelektronischen Bauelemente, beispielsweise von Halbleiterchips oder SMD-Bauelementen, und der Metallfolie wird bei dem vorliegenden Verfahren entweder durch eine rein mechanische Verbindung oder durch eine Lotverbindung realisiert. Bei einer rein mechanischen Verbindung sind die Kontakthöcker so ausgebildet, dass sie eine sich nach oben verjüngende oder mehrere Spitzen aufweisende Form bilden, so dass sie beim Aufdrücken der Metallfolie in diese eindringen. Bei der Herstellung einer Lotverbindung werden die Kontaktierungshöcker aus einem Lot gewählt, dass sich bei einer Temperaturerhöhung, wie sie häufig für die Erzeugung der Bindewirkung des Bindemittels erforderlich ist, erweicht und dadurch mit der Unterseite der Metallfolie verbindet. Als Bindemittel kommt in diesem Falle beispielsweise ein Thermoplast, vorzugsweise jedoch ein Duromer zum Einsatz. Der Schmelzpunkt des Lotes des Kontakthöckers wird dabei etwas höher gewählt als die Aushärtungstemperatur des Duromers. Bei dieser Ausgestaltung wird somit alleine durch den Laminierprozess bereits eine Lotverbindung zwischen der Metallfolie und den Kontakten der mikroelektronischen Bauelemente erreicht.
- Mit dem vorliegenden Verfahren sind das Bohren von Mikrolöchern und deren Auffüllen mit einem elektrisch leitfähigen Material nicht mehr erforderlich. Die Verbindung zwischen der Metallfolie und den elektrischen Kontakten der mikroelektronischen Bauelemente wird durch eine Lotverbindung oder einen Druckkontakt ersetzt. Das Verfahren lässt sich durch Wegfall des Laserbohrens und der anschließenden Metallisierung der Mikrolöcher kostengünstiger durchführen, da die kostenintensive Anschaffung einer Laserbohrmaschine entfällt. Die bei der Metallisierung der Mikrolöcher häufig auftretende Verstärkung der Metallfolie tritt hier nicht auf, so dass bei der anschließenden Strukturierung kleinere Strukturen aus der Schicht geätzt werden können. Das vorliegende Verfahren ermöglicht somit auch eine weitere Verkleinerung der Kontaktmittenabstände der Halbleiterchips, da die durch die Erzeugung der Mikrolöcher bedingten Begrenzungen entfallen.
- Die elektrisch leitfähigen Kontakthöcker können beim vorliegenden Verfahren aus unterschiedlichen Materialien gebildet sein. So kommen beispielsweise Kontakthöcker aus Lot (auch bei einer rein mechanischen Verbindung), aus Gold (z.B. Au-Stud-Bumps), aus Kupfer, aus Nickel oder einer Mischung aus Nickel und Diamant in Frage. Die Metallfolie wird vorzugsweise aus Kupfer gewählt. Die Verbindung dieser Metallfolie mit der Oberfläche der Leiterplattenlage kann in unterschiedlicher Weise erfolgen. So kann das Bindemittel sowohl getrennt von der Metallfolie als auch bereits mit dieser verbunden auf die Leiterplattenlage aufgebracht werden. In letzterem Fall kann beispielsweise das bekannte RCC-Laminat eingesetzt werden.
- In einer weiteren Ausgestaltung wird eine Metallfolie mit einem aufgedrucktem Polymer eingesetzt, das auf der Metallfolie strukturiert ist. Durch die Strukturierung werden die Stellen der Metallfolie, die mit den Kontakthöckern in Kontakt treten sollen, offen gelegt. Lediglich die verbleibenden Stellen sind mit dem Polymer bzw. Bindemittel bedeckt. Dies vereinfacht den Kontaktierungsprozess, da die Kontakthöcker das Polymermaterial nicht erst durchdringen müssen. Als Alternative hierzu ist es auch möglich, eine strukturierte Bindemittelschicht getrennt von der Metallfolie auf die Leiterplattenlage aufzubringen, wobei auch hier die Stellen freigelassen sind, an denen sich Kontakthöcker befinden. Anschließend wird beim Verbindungsprozess, insbesondere unter Einwirkung von Druck und Temperatur, die Metallfolie über das bereits aufgebrachte Bindemittel mit der Leiterplattenlage verbunden.
- Kurze Beschreibung der Zeichnungen
- Das vorliegende Verfahren wird nachfolgend anhand von Ausführungsbeispielen in Verbindung mit den Zeichnungen ohne Beschränkung des durch die Patentansprüche vorgegebenen Schutzbereichs nochmals kurz erläutert. Hierbei zeigen:
-
1 ein erstes Beispiel einer Ausgestaltung des vorliegenden Verfahrens; -
2 ein zweites Beispiel einer Ausgestaltung des vorliegenden Verfahrens; -
3 ein drittes Beispiel einer Ausgestaltung des vorliegenden Verfahrens; -
4 ein Beispiel, das lediglich zur Erläuterung der Erfindung dient; -
5 ein viertes Beispiel einer Ausgestaltung des vorliegenden Verfahrens; -
6 ein fünftes Beispiel einer Ausgestaltung des vorliegenden Verfahrens; -
7 ein sechstes Beispiel einer Ausgestaltung des vorliegenden Verfahrens; -
8 das Ergebnis der Verfahrensausgestaltung aus7 ; -
9 ein Beispiel für einen mittels Lot kontaktierten vergrabenen Halbleiterchip; -
10 zwei lichtmikroskopische Aufnahmen der Verbindung gemäß9 ; -
11 ein Beispiel für einen mittels spitzen Kontakthöckern kontaktierten vergrabenen Halbleiterchip; und -
12 zwei lichtmikroskopische Aufnahmen der Verbindung gemäß11 . - Wege zur Ausführung der Erfindung
-
1 zeigt stark schematisiert ein erstes Beispiel für eine Ausgestaltung des vorliegenden Verfahrens, bei dem ein auf einer Leiterplattenlage1 aufgebrachter Halbleiterchip2 kontaktiert werden soll. Der Halbleiterchip2 ist hierzu mit seiner Rückseite über eine in der Figur nicht erkennbare Klebeschicht mit der Oberfläche der Leiterplattenlage1 verbunden. Die Kontaktflächen des Halbleiterchips2 zeigen nach oben, d.h. sie sind auf der der Oberfläche der Leiterplattenlage1 abgewandten Oberfläche des Halbleiterchips2 angeordnet. - Vor dem Aufkleben des Halbleiterchips
2 auf die Leiterplattenlage1 wird auf die elektrischen Kontaktflächen des Halbleiterchips mit einem bekannten Verfahren, beispielsweise mittels Schablonendruck oder durch Tauchbelotung, jeweils ein Lothöcker3 aufgebracht. Hierzu wird im vorliegenden Beispiel ein Lotmaterial mit einer Schmelztemperatur von 220° gewählt.1 zeigt den Aufbau nach dem Verbinden des Halbleiterchips2 mit der Leiterplattenlage1 , wobei die nach oben ragenden Lothöcker3 zu erkennen sind. Anschließend wird im vorliegenden Beispiel eine Lage RCC-Laminat7 , die sich aus einer Kupferfolie5 mit einer Polymerschicht4 zusammensetzt, auf die Oberfläche der Leiterplattenlage1 mit dem Halbleiterchip2 auflaminiert. In diesem Laminierprozess, der hier bei einer Temperatur von 200°C durchgeführt wird, erweicht das Polymer4 des Laminats7 und umfließt den Halbleiterchip2 . Gleichzeitig drückt sich das Lot der Lothöcker3 durch das weicher werdende Polymer4 und wird dann bei ansteigender Temperatur ebenfalls weich oder flüssig, wobei es sich mit der Unterseite der Kupferfolie5 verbindet. Kühlt sich der Aufbau anschließend wieder ab, so erstarrt das Lot und eine elektrische Verbindung zwischen den Kontakten des Halbleiterchips2 und der Kupferfolie5 des Laminats7 ist entstanden. -
2 zeigt ein weiteres Beispiel, bei dem im Unterschied zur Ausgestaltung der1 die Polymerschicht8 auf der Kupferfolie5 strukturiert ist. Die zunächst ganzflächig aufgebrachte Polymerschicht wird hierbei vor dem Laminierungsprozess derart strukturiert, dass die Stellen6 , an denen der Kontakt der Kupferfolie5 mit den Lothöckern3 erfolgen soll, nicht oder nur mit einer geringeren Dicke als in den anderen Bereichen von der Polymerschicht bedeckt sind. Auf diese Weise müssen die Lothöcker3 bei dem anschließenden Verbindungsprozess keine oder nur eine sehr dünne Materialschicht durchdringen. - In einer weiteren beispielhaften Ausgestaltung des vorliegenden Verfahrens werden die Polymerschicht
4 und die Kupferfolie5 getrennt voneinander aufgebracht. Dies ist in3 angedeutet. Die Verbindung zwischen der Kupferfolie5 und den Lothöckern3 erfolgt auch hier, wie bei den vorangegangenen Ausführungsbeispielen, durch die Anwendung von Druck und Temperatur während des Laminierprozesses. -
4 zeigt ein von den Ansprüchen nicht umfasstes Beispiel, das lediglich zur Erläuterung der Erfindung dient und bei dem das Substrat ein Halbleiterwafer9 ist, in den die Halbleiterchips in bekannter Weise integriert sind. Auch hier werden zunächst auf die oben liegenden Kontaktflächen der Halbleiterchips Lothöcker3 aufgebracht, wie dies bereits bei den vorangegangenen Ausführungsbeispielen erläutert wurde. Anschließend erfolgt der Verbindungsprozess mit einer Kupferfolie5 durch das Auflaminieren eines RCC-Laminats7 . - Ein weiteres Ausführungsbeispiel des vorliegenden Verfahrens ist in
5 schematisch angedeutet. Bei diesem Ausführungsbeispiel, bei dem die Halbleiterchips2 im Vergleich zu den Ausgestaltungen der1 bis3 eine größere Dicke aufweisen, sind Vertiefungen in der Leiterplattenlage1 vorgesehen, in die die Halbleiterchips2 eingesetzt sind. Vor dem Einkleben der Halbleiterchips2 in die Leiterplatte werden diese wie bei den vorangehenden Beispielen an ihren elektrischen Kontaktflächen mit Lothöckern3 versehen. Die Verbindung mit der Kupferfolie5 eines RCC-Laminats7 erfolgt wiederum in der bereits beschriebenen Weise. - Während bei den vorangegangenen Ausführungsbeispielen die elektrische Verbindung zwischen den Kontakten der Halbleiterchips
2 und der Kupferfolie5 durch Einwirkung von Druck und Temperatur erfolgt, um eine Lotverbindung herzustellen, zeigen die folgenden drei Ausführungsbeispiele Ausgestaltungen, bei denen die elektrische Kontaktierung auf rein mechanischem Wege, d.h. ohne Temperatureinwirkung, erfolgen kann. Hierzu werden elektrisch leitfähige Kontakthöcker10 auf die elektrischen Kontaktflächen der Halbleiterchips2 aufgebracht, die sich nach oben hin derart verjüngen, dass sie sich in die Kupferfolie5 eindrücken lassen. -
6 zeigt hierzu schematisiert den Einsatz spitzer Kontakthöcker10 , die sich beim Laminieren durch das Epoxid des RCC-Laminats7 in die Kupferfolie5 bohren und auf diese Weise eine elektrische Verbindung zwischen den Kontakten des Halbleiterchips2 und der Kupferfolie5 herstellen. Bei diesem und den folgenden beiden Ausführungsbeispielen muss das Material der elektrisch leitfähigen Kontakthöcker10 ausreichend hart sein, damit es sich in die Kupferfolie5 eindrücken lässt. Der Einsatz eines Lotmaterials ist hierbei nicht erforderlich. -
7 zeigt zwei Beispiele für weitere mögliche Ausgestaltungen der Kontakthöcker10 für die Herstellung einer mechanischen elektrischen Verbindung mit der Kupferfolie5 . Der linke Kontakthöcker weist hierbei die Form eines sogenannten Stud-Bumps auf, während der rechte Kontakthöcker eine Vielzahl kleiner Spitzen zum Eindringen in die Kupferfolie5 besitzt. Eine derartige in der Figur nur stark schematisiert angedeutete Oberflächenstruktur lässt sich beispielsweise durch Einbringen von Diamantpartikeln in ein metallisches Material zur Herstellung des Kontakthöckers realisieren.7 zeigt hierzu den Zustand während des Laminierens,8 den Zustand nach dem Laminieren. Das Eindringen der Kontakthöcker10 in die Kupferfolie5 ist hierbei deutlich zu erkennen. - Die Kupferfolie
5 wird nach dem Laminierungs- bzw. Verbindungsprozess an der Oberfläche strukturiert, um die entsprechenden Leiterbahnen zu erzeugen.9 zeigt ein Beispiel für einen mittels Lothöckern kontaktierten, vergrabenen Halbleiterchip auf einer Leiterplattenlage1 . In dieser Figur sind auch die Klebeschicht11 zwischen dem Halbleiterchip2 und der Leiterplattenlage1 , die elektrischen Kontaktflächen12 des Halbleiterchips2 sowie die Strukturierung der Kupferfolie5 zu erkennen.10 zeigt zwei lichtmikroskopische Aufnahmen des Querschnitts einer Verbindung der Lotmasse der Lothöcker3 des Halbleiterchips2 und der Kupferfolie5 bei einem Aufbau wie dem der9 . Die rechte Abbildung zeigt hierbei eine stärkere Vergrößerung als die linke Aufnahme. Die Lotverbindung zwischen den Kontakten12 und der Kupferfolie5 ist deutlich zu erkennen. -
11 zeigt schematisch ein Beispiel für die elektrische Verbindung eines vergrabenen Halbleiterchips über spitze Kontakthöcker10 , die eine Druckknopfverbindung zwischen den Kontaktflächen12 des Halbleiterchips2 und der Kupferfolie5 des RCC-Laminats7 herstellen. Auch hier sind sowohl die Klebeschicht11 zwischen dem Chip2 und der Leiterplattenlage1 als auch die elektrischen Kontaktflächen12 des Halbleiterchips2 zu erkennen. -
12 zeigt wiederum zwei lichtmikroskopische Aufnahmen des Querschnitts eines derart vergrabenen kontaktierten Halbleiterchips2 , wobei die untere Abbildung eine höhere Vergrößerung aufweist als die obere Abbildung. Auch in diesen beiden Aufnahmen ist die elektrische Verbindung zwischen den Kontaktflächen12 des Halbleiterchips2 und der Kupferfolie5 gut zu erkennen. - Bezugszeichenliste
-
- 1
- Leiterplattenlage
- 2
- Halbleiterchip
- 3
- Lothöcker
- 4
- Polymer
- 5
- Kupferfolie
- 6
- Frei gelassene Stellen
- 7
- RCC-Laminat
- 8
- strukturierte Polymerschicht
- 9
- Halbleiterwafer
- 10
- Kontakthöcker
- 11
- Klebeschicht
- 12
- elektrische Kontaktflächen
Claims (11)
- Verfahren zur elektrischen Kontaktierung ein oder mehrerer mikroelektronischer Bauelemente (
2 ), die mit einer Rückseite auf eine Oberfläche einer Leiterplattenlage (1 ) aufgebracht oder in die Oberfläche der Leiterplattenlage (1 ) eingebettet sind und elektrische Kontaktflächen (12 ) auf einer der Rückseite gegenüberliegenden Vorderseite aufweisen, die an der Oberfläche der Leiterplattenlage (1 ) zugänglich sind, bei dem – ein Verbinden einer Metallfolie (5 ) mittels eines isolierenden Bindemittels (4 ) mit der Oberfläche der Leiterplattenlage (1 ) erfolgt und – ein elektrischer Kontakt zwischen der Metallfolie (5 ) und den elektrischen Kontaktflächen (12 ) hergestellt wird, – wobei auf die Kontaktflächen (12 ) der ein oder mehreren mikroelektronischen Bauelemente (2 ) elektrisch leitfähige Kontaktierungshöcker (3 ,10 ) aufgebracht werden, die eine beim Verbinden der Metallfolie (5 ) mit der Oberfläche der Leiterplattenlage (1 ) durch das Bindemittel (4 ) gebildete Schicht vollständig durchdringen und durch Einwirkung von Druck und/oder Temperatur während des Verbindens den elektrischen Kontakt zwischen der Metallfolie (5 ) und den elektrischen Kontaktflächen (12 ) herstellen. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass für das Verbinden der Metallfolie (
5 ) mit der Oberfläche der Leiterplattenlage (1 ) das Bindemittel (4 ) erhitzt wird. - Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Kontaktierungshöcker (
3 ) aus einem Lot gewählt werden, das sich beim Erhitzen des Bindemittels (4 ) erweicht und dadurch mit einer Unterseite der Metallfolie (5 ) eine Lotverbindung verbindet. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Kontaktierungshöcker (
10 ) mit einer sich nach oben verjüngenden oder mehrere Spitzen aufweisenden Form erzeugt werden, so dass sie beim Verbinden der Metallfolie (5 ) mit der Oberfläche der Leiterplattenlage (1 ) in die Metallfolie (5 ) eindringen. - Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass als Kontaktierungshöcker (
10 ) Lot-, Gold-, Kupfer-, Nickel- oder Nickel-Diamant-Bumps erzeugt werden. - Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Metallfolie (
5 ) eine Kupferfolie ist. - Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Verbinden der Metallfolie (
5 ) mit der Oberfläche der Leiterplattenlage (1 ) durch Bereitstellen und Aufbringen einer RCC-Laminatschicht (7 ) auf die Leiterplattenlage (1 ) erfolgt. - Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Verbinden der Metallfolie (
5 ) mit der Oberfläche der Leiterplattenlage (1 ) durch Bereitstellen und Aufbringen der Metallfolie (5 ) mit ganzflächig aufgedrucktem Bindemittel (4 ) auf die Leiterplattenlage (1 ) erfolgt. - Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Verbinden der Metallfolie (
5 ) mit der Oberfläche der Leiterplattenlage (1 ) durch Bereitstellen und Aufbringen der Metallfolie (5 ) mit strukturiert aufgedrucktem Bindemittel (4 ) auf die Leiterplattenlage (1 ) erfolgt, wobei durch die Strukturierung Bereiche der Metallfolie (5 ) freigelegt sind, an denen der elektrische Kontakt zu den ein oder mehreren mikroelektronischen Bauelementen (2 ) hergestellt werden soll. - Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass für das Verbinden der Metallfolie (
5 ) mit der Oberfläche der Leiterplattenlage (1 ) zunächst eine strukturierte oder unstrukturierte Schicht des Bindemittels (4 ) auf die Leiterplattenlage (1 ) aufgebracht und anschließend die Metallfolie (5 ) mittels der Schicht des Bindemittels (4 ) mit der Leiterplattenlage (1 ) verbunden wird. - Verfahren nach einem der Ansprüche 1 bis 10, bei dem die mikroelektronischen Bauelemente (
2 ) Halbleiterchips und/oder SMD-Bauteile sind.
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Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007024189A1 (de) * | 2007-05-24 | 2008-11-27 | Robert Bosch Gmbh | Verfahren zur Herstellung einer elektronischen Baugruppe |
US8642389B2 (en) * | 2009-08-06 | 2014-02-04 | Infineon Technologies Ag | Method of manufacturing a semiconductor device |
DE102009058764A1 (de) | 2009-12-15 | 2011-06-16 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zur Herstellung einer elektronischen Baugruppe und elektronische Baugruppe |
US8513062B2 (en) * | 2010-02-16 | 2013-08-20 | Infineon Technologies Ag | Method of manufacturing a semiconductor device with a carrier having a cavity and semiconductor device |
US8994174B2 (en) * | 2011-09-30 | 2015-03-31 | Intel Corporation | Structure having a planar bonding surface |
DE102012200258A1 (de) * | 2012-01-10 | 2013-07-11 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zur herstellung eines chips |
WO2017178382A2 (en) | 2016-04-11 | 2017-10-19 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft Mbh | Batch manufacture of component carriers |
DE102018114409A1 (de) * | 2018-06-15 | 2019-12-19 | Semikron Elektronik Gmbh & Co. Kg | Verfahren zur Herstellung einer Schalteinrichtung und Schalteinrichtung |
DE102020125813A1 (de) | 2020-10-02 | 2022-04-07 | Infineon Technologies Ag | Verfahren zum herstellen eines chipgehäuses und chipgehäuse |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09172021A (ja) * | 1995-12-19 | 1997-06-30 | Sony Corp | 半導体装置、半導体装置の製造方法及び実装方法 |
EP1104017A2 (de) * | 1999-11-24 | 2001-05-30 | Omron Corporation | Flip-Chip-Montage eines IC auf eine Leiterplatte |
US20020048847A1 (en) * | 1997-01-09 | 2002-04-25 | Kazuhisa Tsunoi | Method of mounting semiconductor chip part on substrate |
US6410415B1 (en) * | 1999-03-23 | 2002-06-25 | Polymer Flip Chip Corporation | Flip chip mounting technique |
EP1448034A1 (de) * | 1996-12-27 | 2004-08-18 | Matsushita Electric Industrial Co., Ltd. | Verfahren und Vorrichtung zum Befestigen eines elektronischen Bauteils auf einer Leiterplatte. |
US6780668B1 (en) * | 1999-07-16 | 2004-08-24 | Matsushita Electric Industrial Co., Ltd. | Package of semiconductor device and method of manufacture thereof |
US6975036B2 (en) * | 2002-04-01 | 2005-12-13 | Nec Electronics Corporation | Flip-chip semiconductor device utilizing an elongated tip bump |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06204651A (ja) * | 1992-12-28 | 1994-07-22 | Canon Inc | 回路基板と電気回路部品との接続方法 |
EP0647090B1 (de) * | 1993-09-03 | 1999-06-23 | Kabushiki Kaisha Toshiba | Leiterplatte und Verfahren zur Herstellung solcher Leiterplatten |
JP2842378B2 (ja) * | 1996-05-31 | 1999-01-06 | 日本電気株式会社 | 電子回路基板の高密度実装構造 |
JP3450238B2 (ja) * | 1999-11-04 | 2003-09-22 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
-
2006
- 2006-08-05 DE DE102006036728.6A patent/DE102006036728B4/de not_active Expired - Fee Related
-
2007
- 2007-08-06 US US11/882,824 patent/US8042724B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09172021A (ja) * | 1995-12-19 | 1997-06-30 | Sony Corp | 半導体装置、半導体装置の製造方法及び実装方法 |
EP1448034A1 (de) * | 1996-12-27 | 2004-08-18 | Matsushita Electric Industrial Co., Ltd. | Verfahren und Vorrichtung zum Befestigen eines elektronischen Bauteils auf einer Leiterplatte. |
US20020048847A1 (en) * | 1997-01-09 | 2002-04-25 | Kazuhisa Tsunoi | Method of mounting semiconductor chip part on substrate |
US6410415B1 (en) * | 1999-03-23 | 2002-06-25 | Polymer Flip Chip Corporation | Flip chip mounting technique |
US6780668B1 (en) * | 1999-07-16 | 2004-08-24 | Matsushita Electric Industrial Co., Ltd. | Package of semiconductor device and method of manufacture thereof |
EP1104017A2 (de) * | 1999-11-24 | 2001-05-30 | Omron Corporation | Flip-Chip-Montage eines IC auf eine Leiterplatte |
US6975036B2 (en) * | 2002-04-01 | 2005-12-13 | Nec Electronics Corporation | Flip-chip semiconductor device utilizing an elongated tip bump |
Also Published As
Publication number | Publication date |
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US8042724B2 (en) | 2011-10-25 |
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US20080061115A1 (en) | 2008-03-13 |
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