DE102006015222B4 - QFN-Gehäuse mit optimierter Anschlussflächengeometrie - Google Patents

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Abstract

Gehäuseanordnung mit einem Gehäuse (11) zur Aufnahme einer Halbleiter- oder Sensoranordnung und mit einer Leiterplatte, wobei das Gehäuse (11) eine Mehrzahl von als Anschlussflächen eingesetzten Metallkörpern (2) enthält, wobei die Metallkörper (2) jeweils einen ersten Flächenbereich (7) und einen zweiten Flächenbereich (10) aufweisen, wobei die Metallkörper (2) jeweils über eine Bondverbindung mit wenigstens einer zu kontaktierenden Ebene (1, 1') der Halbleiter- oder Sensoranordnung elektrisch leitend verbunden sind und die Bondverbindungen die Metallkörper (2) jeweils in den zweiten Flächenbereichen (10) kontaktieren, wobei die Metallkörper (2) in den ersten Flächenbereichen (7) über jeweils eine Lötverbindung fest mit einem lotbenetzten Flächenteil jeweils einer Leiterbahn (5) der Leiterplatte verbunden sind und in den zweiten Flächenbereichen (10) jeweils nicht fest mit der Leiterplatte verbunden sind, wobei eine Erstreckung der Metallkörper (2) in einer Ebene parallel zu der Leiterplatte jeweils größer ist, als der lotbenetzte Flächenteil der jeweiligen Leiterbahn (5), dadurch gekennzeichnet, dass die ersten Flächenbereiche (7) aller Metallkörper jeweils näher an einer Mitte des Gehäuses (11) angeordnet sind als die zweiten Flächenbereiche (10), dass die als Anschlussflächen eingesetzten Metallkörper (2) an einer Unterseite des Gehäuses (11) als erhabene Flächen den Gehäuseboden überragen oder bündig mit diesem abschließen und dass jeder der Metallkörper (2) eine von einem Lot (8) der jeweiligen Lötverbindung benetzte Fläche aufweist, die größer ist als der lotbenetzte Flächenteil der Leiterbahn (5), mit der der jeweilige Metallkörper verbunden ist.

Description

  • Stand der Technik
  • Sensoren und Halbleiter werden in zunehmendem Maße in sogenannte „leadless” Gehäuse bzw. QFN-Gehäuse eingebettet. Diese haben im Gegensatz zu „klassischen” Gehäusen von Schaltkreisen oder Sensoren, wie PLCC oder SOIC, keine aus dem Gehäuse herausreichenden Beinchen, sondern werden stumpf auf Leiterplatten aufgelötet.
  • Zu diesem Zwecke sind in den Gehäusebereich neben den im Gehäuse eingeschlossenen Chip- oder Sensorkomponenten Anschlussflächen integriert. Die Anschlussflächen werden zumeist durch kleine Metallkörper gebildet, die an der Gehäuseunterseite als erhabene lötverbindbare Fläche den Gehäuseboden überragen oder bündig mit diesem abschließen und im Inneren des Gehäuses bis in eine Ebene, in der sich die Chipstruktur befindet, führen. Die elektrische Verbindung zwischen den Anschlussflächen und den zu kontaktierenden Chipbestandteilen erfolgt gemäß dem Stand der Technik über Bondverbindungen, bevor das Gehäuse vervollständigt und die enthaltene Chipstruktur in der Regel vollständig versiegelt wird.
  • Die Dimensionierung der Anschlussflächen erfolgt gemäß dem Stand der Technik so, dass ein fehlerfreies Drahtbonden ermöglicht wird und gleichzeitig eine ausreichend feste Lötverbindung mit zu vernachlässigendem elektrischen Widerstand ohne großen Aufwand realisiert werden kann. Diesen Anforderungen ist mit relativ kleinen Anschlussflächen zu genügen, weshalb sich ein sehr kompaktes Design für die Ausbildung der Kontaktflächen durchgesetzt hat, das sich in den meisten der heute verwendeten QFN-Gehäusen finden lässt.
  • Die Position der Kontaktflächen richtet sich unter anderem nach technologisch bedingten Designregeln beim Drahtbonden, die als wesentliche Randbedingung einen minimalen Bondwinkel zu berücksichtigen haben, der bei Hinführung des Bonddrahtes zur auch Bondland genannten Kontaktfläche zwischen dem Bonddraht und der Flächennormale nicht unterschritten werden darf. Generell wird ein flaches Herausführen des Bonddrahtes aus der Chipstruktur als vorteilhaft angesehen, wobei der angesprochene Bondwinkel keinesfalls kleiner als 45° werden sollte.
  • Große Bondwinkel lassen sich stets realisieren, wenn die Kontaktfläche in ausreichend großem Abstand von der zu kontaktierenden Chipstruktur angeordnet ist. Da sich die zur vollständigen Kontaktierung einer komplexen Chipstruktur erforderlichen zahlreichen Kontaktflächen in der Regel in einem die Chipstruktur vollständig umgebenden Randbereich des Gehäuses befinden, werden unter Berücksichtigung der angesprochenen Designregeln, insbesondere der Bedeutung des minimalen Bondwinkels, in herkömmlichen QFN-Gehäusen teilweise Abstände zwischen sich diagonal gegenüber liegenden Kontaktflächen und den dadurch bestimmten Lötstellen auf der Leiterplatte vorgesehen, welche die Erstreckung der eigentlichen Chipstruktur bei weitem übertreffen. Das gilt in besonders starkem Maße bei der Verwendung von relativ dicken Chips oder Chipstapeln, bei denen in mehreren Ebenen übereinander angeordnete Bereiche zu kontaktieren sind, was zu großen Gehäuseabmessungen führt.
  • Das verwendete Leiterplattenmaterial und gebräuchliche Chipgehäuse zeichnen sich in aller Regel durch unterschiedliche thermische Ausdehnungskoeffizienten aus. Da viele elektronische Schaltungen, insbesondere bei einem Einsatz in Kraftfahrzeugen, teilweise in großen Temperaturbereichen ihre Funktionsfähigkeit behalten müssen, kommt der Berücksichtigung thermischer Spannungen besondere Bedeutung zu.
  • Insbesondere Sensoren reagieren empfindlich auf Durchbiegungen, die sich aus einer unterschiedlichen thermischen Ausdehnung von Leiterplatte und Chipgehäuse ergeben können. Das Problem einer störenden Durchbiegung steigt mit größeren geometrischen Abmessungen stark an. Aus Sicht einer geringen Temperaturempfindlichkeit wäre ein möglichst geringer Abstand zwischen den einzelnen Lötflächen anzustreben. Dieser Forderung stehen jedoch, wie bereits beschrieben, bei der etablierten Technologie die sich aus der Bondverbindung ergebenden Randbedingungen entgegen.
  • Die Druckschriften US 6927479 B2 und US 5866939 A offenbaren jeweils Halbleitergehäuse, die stumpf auf eine Leiterplatte aufgelötet werden.
  • Offenbarung der Erfindung
  • Technische Aufgabe
  • Die Erfindung hat die Aufgabe, eine Möglichkeit anzugeben, die durch Temperaturänderungen bedingte Biegebeanspruchung von Halbleiter- oder Sensoranordnungen in stumpf aufgelöteten Gehäusen zu reduzieren.
  • Technische Lösung
  • Die Aufgabe wird gelöst durch eine Halbleiter- oder Sensoranordnung in einem stumpf auf eine Leiterplatte aufgelöteten Gehäuse mit den Merkmalen von Anspruch 1. Die Ansprüche 2 bis 8 geben vorteilhafte Ausgestaltungen der Erfindung an.
  • Die Erfindung geht davon aus, dass es vermieden werden sollte, die Bondverbindungen in einem Bereich der Anschlussflächen zu realisieren, der unmittelbar über der festen Lötverbindung zwischen den als Anschlussflächen eingesetzten Metallkörpern und den jeweils zugehörigen Leiterbahnen liegt.
  • Nur die relative Lage dieser Bereiche zueinander bestimmt jedoch die mechanischen Eigenschaften des Verbundes aus Chipgehäuse und Leiterplatte, also Stresswirkungen durch unterschiedliche thermische Ausdehnungskoeffizienten. Gemäß der Erfindung ist ein Flächenbereich einer Anschlussfläche fest mit einer Leiterbahn verlötet und ein anderer Flächenbereich der Anschlussfläche ohne feste Verbindung zur Leiterplatte, insbesondere zur Leiterbahn. Der Flächenbereich, der fest mit einer Leiterbahn verlötet ist, befindet sich in einer chipnahen Position, während der Flächenbereich ohne feste Verbindung zur Leiterplatte zumindest in eine chipfernere Randzone des Gehäuses reicht. Unter fester Verbindung im Sinne der Erfindung, wird dabei eine Verbindung verstanden, bei der die Zone der kürzesten Verbindung zwischen zwei sich gegenüberliegenden Flächenbereichen durch ein an beiden Flächenbereichen fest anhaftendes Verbindungsmittel, insbesondere ein verwendetes Lot, erfüllt wird.
  • Die Erfindung umfasst eine Halbleiter- oder Sensoranordnung in einem stumpf auf eine Leiterplatte aufgelöteten Gehäuse, an dem zumindest einige der Anschlussflächen nicht vollflächig verlötet sind, wobei die nicht vollflächig verlöteten Anschlussflächen in einem ersten Flächenbereich fest mit einem Leiterbahnabschnitt verlötet sind und in einem zweiten Flächenbereich nicht fest mit der Leiterplatte verbunden sind, wobei die fest verlöteten Flächenbereiche näher an der zu kontaktierenden Halbleiter- oder Sensorstruktur liegen als die nicht fest mit der Leiterplatte verbundenen Flächenbereiche. Dadurch ergeben sich relativ weit von der eigentlichen Chipanordnung entfernte Flächenbereiche auf den Anschlussflächen, die für die Befestigung des Bonddrahtes genutzt werden können, ohne zum thermischen Lötstress beizutragen.
  • Vorteilhafte Wirkungen
  • Wenn nicht alle Anschlussflächen die erfindungsgemäße Lötanbindung aufweisen, ist es zweckmäßig, die größten Abstände zwischen verlöteten Flächenbereichen dadurch zu reduzieren, dass zumindest einige Anschlussflächen, die große Abstände zu anderen Anschlussflächen aufweisen, durch die erfindungsgemäße Verlötung auf der Leiterplatte fixiert werden. Auf diese Weise lassen sich zumindest die maximalen stressrelevanten Längen reduzieren. Beispielsweise sollten diagonal im Gehäuse gegenüberliegende Anschlussflächen nicht beide vollflächig verlötet sein.
  • Die Festlegung der Flächen, die im Falle der Verlötung fest miteinander verbunden werden, wird in der Regel durch eine Begrenzung dieser Flächen durch entsprechende Lackabdeckungen vorgenommen. Es ist weit verbreitet, auf Leiterplatten bzw. Leiterbahnen sogenannte Lötlands vorzubereiten, indem die benachbarten Bereiche durch Lackabdeckungen vor einer Benetzung durch das verwendete Lot geschützt werden. Bei Verwendung derart vorbereiteter Leiterplatten wird die Erfindung auf vorteilhafte Weise verkörpert durch eine Halbleiter- oder Sensoranordnung in einem stumpf auf eine Leiterplatte aufgelöteten Gehäuse, enthaltend als Anschlussflächen eingesetzte Metallkörper, welche an der Gehäuseunterseite zumindest teilweise lotbenetzte Flächen aufweisen und die im Inneren des Gehäuses durch Bondverbindungen mit der Halbleiter- oder Sensoranordnung in leitender Verbindung stehen, wobei die Erstreckung zumindest einiger der Metallkörper in einer Ebene parallel zur Leiterplatte größer ist, als der Flächenteil der zur jeweiligen Anschlussfläche führenden Leiterbahn, der sich mit dem Lot in direktem Kontakt befindet, und die Bondverbindung auf diesen Metallkörpern in einem Flächenbereich realisiert ist, der nicht unmittelbar über der festen Lötverbindung zwischen den als Anschlussflächen eingesetzten Metallkörpern und den jeweils zugehörigen Leiterbahnen liegt. Die Bereiche der festen Lötverbindungen liegen näher an der Gehäusemitte als die Flächenbereiche, in denen die Bondverbindung realisiert ist. Die Anschlussflächen weisen also Bereiche auf, welche deutlich über die Bereiche der festen Lötverbindung hinausragen. Auf diese Weise wird Platz gewonnen, um die Bondverbindungen in ausreichendem Abstand von der Chipstruktur zu realisieren, ohne die Gefahr einer zu starken Deformation bei Temperaturwechseln zu erhöhen.
  • Je nach eingesetzter Löttechnologie können die Anschlussflächen so vorbereitet werden, dass die als Anschlussflächen eingesetzten Metallkörper an der Gehäuseunterseite als erhabene Flächen den Gehäuseboden überragen oder bündig mit diesem abschließen. Besonders vorteilhaft ist es, wenn alle Anschlussflächen einheitlich befestigt werden können, also die Erstreckung aller als Kontaktflächen eingesetzten Metallkörper in einer Ebene parallel zur Leiterplatte größer ist, als der Flächenteil der zur jeweiligen Anschlussfläche führenden Leiterbahn, der sich mit dem Lot in direktem Kontakt befindet, und von allen Anschlussflächen nur der chipnahe Flächenteil fest mit der Leiterbahn verlötet ist, während chipferner angeordnete Bereiche für die jeweilige Bondverbindung genutzt werden. Auf diese Weise lässt sich bei symmetrischer Anordnung der Anschlussflächen um die Chipstruktur herum eine gegenüber herkömmlichen QFN-Gehäusen besonders gleichmäßige Reduzierung der Spannungs- und Biegebelastung erzielen.
  • Die Form der Anschlussflächen sollte so gehalten sein, dass eine eng benachbarte Anordnung ermöglicht wird, um eine Vielzahl erfindungsgemäß kontaktierter Chipbereiche ansprechen zu können. Es ist daher vorteilhaft, wenn die als Anschlussflächen eingesetzten Metallkörper eine Haupterstreckungsrichtung aufweisen, die vom Rand des Gehäuses in den zentralen Bereich des Gehäuses verläuft und in der Ebene parallel zur Leiterplatte ein Verhältnis von Länge zu Breite aufweisen, das größer als 2:1 ist. Besser noch ist ein Seitenverhältnis von größer als 3:1, da die erfindungsgemäße geometrische Entkopplung des Befestigungsortes der Anschlussfläche an der Leiterplatte von der Position der Bondverbindung auf der Anschlussfläche bei weiterhin dichter Anordnung der Anschlussflächen so noch besser zum Tragen kommen kann.
  • Durch die Möglichkeit, die Bondplätze weit nach außen in einen ausreichenden Abstand von der Chipstruktur zu verlegen, ohne den Stresseintrag in den Verbund aus Gehäuse und Leiterplatte zu erhöhen, ist es unkritisch, wenn die als Anschlussflächen eingesetzten Metallkörper im Gehäuseinneren eine Bondfläche aufweisen, die in der Ebene liegt, auf welcher die Chipstruktur der Halbleiter- oder Sensoranordnung aufsitzt, also beim Bonden ein relativ großer Höhenunterschied überwunden werden muss. Das stellt vor dem Hintergrund der Nutzbarkeit einer etablierten Bondtechnologie einen erheblich Vorteil dar und gilt sogar, wenn eine Chipstruktur enthalten ist, die mehrere übereinanderliegende Ebenen umfasst, die durch Bonddrähte mit Anschlussflächen in Verbindung stehen.
  • Ein besonders wirkungsvolle geometrische Entkopplung des Befestigungsortes der Anschlussfläche an der Leiterplatte von der Position der Bondverbindung lässt sich realisieren, wenn die als Kontaktflächen eingesetzten Metallkörper so angeordnet sind, dass der Flächenteil der zur jeweiligen Anschlussfläche führenden Leiterbahn, der sich mit dem Lot in direktem Kontakt befindet, zumindest teilweise unter die Chipstruktur führt, während die Bondverbindung zur Anschlussfläche ausreichend weit neben der Chipstruktur angeordnet wird. Auf diese Weise lassen sich stressrelevante Längen innerhalb der Gesamtanordnung auf die Erstreckung der eigentlichen Chipstruktur reduzieren, obwohl die Kontaktierung der obersten zu kontaktierenden Chipebene mit einem Bondwinkel erfolgen kann, der stets größer als 45°, besser noch größer als 60°, ist.
  • Kurze Beschreibung der Zeichnungen
  • Es zeigen:
  • 1 ein Schnittdarstellung einer erfindungsgemäßen Kontaktierung;
  • 2 eine Untersicht eines konventionellen QFN-Gehäuses;
  • 3 eine Untersicht eines erfindungsgemäßen QFN-Gehäuses; und
  • 4 ein Bonddiagramm des erfindungsgemäßen QFN-Gehäuses.
  • Ausführungsform der Erfindung
  • 1 zeigt eine Schnittdarstellung einer erfindungsgemäßen Kontaktierung. Eine Chipstruktur mit zwei übereinanderliegenden zu kontaktierenden Ebenen 1, 1' befindet sich neben den als Anschlussflächen dienenden Metallkörpern 2, die vorliegend durch Kupferplättchen eines durch Ätztechniken gestalteten Leadframes gestaltet wurden. Die für die Bondverbindung bereitgestellte Kontaktfläche 3 verläuft in einer Ebene mit der Unterseite der Chipstruktur. Der daraus resultierende Höhenunterschied, der beim Bonden der obersten Ebene 1 überbrückt werden muss, kann im Bereich von 1 mm liegen. Daraus ergibt sich bei einem Mindestbondwinkel 4 von 45°, dass der Abstand des Randes der zu kontaktierenden Chipebene 1 zum Ort der Bondverbindung auf der Kontaktfläche 3 relativ groß sein muss. Erfindungsgemäß wird die Anschlussfläche 2 beim Auflöten auf eine Leiterbahn 5 nicht vollflächig mit dem Material der Leiterbahn 5 verbunden. Stattdessen sorgt ein Abdecklack 6 dafür, dass es nur in einem Flächenbereich 7, der sich in einer chipnahen Position befindet, zu einer festen Verbindung mit der Leiterbahn kommt. Das die feste Verbindung bewirkende Lot 8 benetzt zwar einen größeren Flächenbereich des als Anschlussfläche dienenden Metallkörpers 2, kann jedoch oberhalb des Abdecklackes 6 keine feste Verbindung herbeiführen. Der äußere Teil des Metallkörpers 2 schwimmt somit relativ flexibel über der Leiterbahn 5 bzw. ragt berührungslos über die Leiterbahn 5, in beiden Fällen ohne die Möglichkeit einer nennenswerten Kraftaufnahme. Die Befestigung des Bonddrahtes 9 auf der Kontaktfläche 3 erfolgt in einem nicht fest mit der Leiterplatte verbundenen Flächenbereich 10, der weiter von der Chipstruktur entfernt ist, als der fest mit der Leiterbahn 5 verbundene Flächenbereich 7.
  • Die Ausführungsform der 1 ist mit einer Chipstruktur mit mehreren Ebenen dargestellt. Die Anzahl der Ebenen ist beliebig und es kann auch mit einer Ebene vorgesehen sein.
  • 2 zeigt eine Untersicht eines konventionellen QFN-Gehäuses 11. Der mittlere quadratische Bereich verdeutlicht die Lage der eigentlichen Chipstruktur mit den zu kontaktierenden Ebenen 1, 1'. Das äußere Quadrat stellt den Rand des Gehäuses 11 dar. In Randnähe und deutlichem Abstand zur Chipstruktur befinden sich als Anschlussflächen dienende Metallkörper 2, mit denen entsprechende Lötflächen 12 auf Leiterbahnen korrespondieren. Form und Größe der Metallkörper 2 und Lötflächen 12 sind nahezu identisch. Daraus folgt, dass die Bondverbindung auf diesen Metallkörpern 2 in Flächenbereichen realisiert ist, die unmittelbar über der festen Lötverbindung zwischen den als Anschlussflächen dienenden Metallkörpern 2 und den jeweils zugehörigen Leiterbahnen liegt.
  • 3 zeigt eine Untersicht eines erfindungsgemäßen QFN-Gehäuses mit verlängerten als Anschlussflächen dienenden Metallkörpern 2. Die Lötflächen 12 gleichen in ihrer Form denen in 2, befinden sich aber in wesentlich chipnäherer Position. Durch die Verlängerung der Anschlussflächen werden nicht fest mit der Leiterplatte verbundene Flächenbereiche 10 ermöglicht, die weiter von der Chipstruktur entfernt sind, jedoch keinen Einfluss auf den Lötstress und das Biegeverhalten der gesamten Anordnung haben. L1 und L2 sind die den Lötstress bestimmenden Längen.
  • 4 zeigt ein Bonddiagramm des erfindungsgemäßen QFN-Gehäuses. Die Bonddrähte 9 enden alle relativ randnah in nicht fest mit der Leiterplatte verbundenen Flächenbereichen 10, denen durch einen Vergleich mit 3 keine mechanische Einflussnahme auf das Biege- und Stressverhalten der Gesamtanordnung zugeschrieben werden kann. Für die Einhaltung der geometrischen Randbedingungen für das Drahtbonden stehen jedoch die Abmessungen L1' und L2' zur Verfügung.
  • Aus den 3 und 4 ist die erfindungswesentliche Kombination einer längserstreckten Anschlussfläche im Gehäuse und einem deutlich kleineren Lötland auf der Leiterplatte ersichtlich. Die Anschlussflächen am Gehäuse werden gegenüber dem Stand der Technik verlängert, die Lötlands auf der Leiterplatte aber nur in Chipnähe verschoben. Dadurch verhält sich das Gehäuse mechanisch wie ein wesentlich kleineres Gehäuse. Beispielsweise ist es auf diese Weise möglich, ein QFN-Gehäuse zu bauen, das bei äußeren Gehäusemaßen von 6·6 mm2 ein Biege- und Stressverhalten zeigt, das dem eines herkömmlichen QFN-Gehäuses mit den Gehäusemaßen von 5·5 mm2 gleicht.

Claims (8)

  1. Gehäuseanordnung mit einem Gehäuse (11) zur Aufnahme einer Halbleiter- oder Sensoranordnung und mit einer Leiterplatte, wobei das Gehäuse (11) eine Mehrzahl von als Anschlussflächen eingesetzten Metallkörpern (2) enthält, wobei die Metallkörper (2) jeweils einen ersten Flächenbereich (7) und einen zweiten Flächenbereich (10) aufweisen, wobei die Metallkörper (2) jeweils über eine Bondverbindung mit wenigstens einer zu kontaktierenden Ebene (1, 1') der Halbleiter- oder Sensoranordnung elektrisch leitend verbunden sind und die Bondverbindungen die Metallkörper (2) jeweils in den zweiten Flächenbereichen (10) kontaktieren, wobei die Metallkörper (2) in den ersten Flächenbereichen (7) über jeweils eine Lötverbindung fest mit einem lotbenetzten Flächenteil jeweils einer Leiterbahn (5) der Leiterplatte verbunden sind und in den zweiten Flächenbereichen (10) jeweils nicht fest mit der Leiterplatte verbunden sind, wobei eine Erstreckung der Metallkörper (2) in einer Ebene parallel zu der Leiterplatte jeweils größer ist, als der lotbenetzte Flächenteil der jeweiligen Leiterbahn (5), dadurch gekennzeichnet, dass die ersten Flächenbereiche (7) aller Metallkörper jeweils näher an einer Mitte des Gehäuses (11) angeordnet sind als die zweiten Flächenbereiche (10), dass die als Anschlussflächen eingesetzten Metallkörper (2) an einer Unterseite des Gehäuses (11) als erhabene Flächen den Gehäuseboden überragen oder bündig mit diesem abschließen und dass jeder der Metallkörper (2) eine von einem Lot (8) der jeweiligen Lötverbindung benetzte Fläche aufweist, die größer ist als der lotbenetzte Flächenteil der Leiterbahn (5), mit der der jeweilige Metallkörper verbunden ist.
  2. Gehäuseanordnung gemäß Anspruch 1, dadurch gekennzeichnet, dass die als Anschlussflächen eingesetzten Metallkörper (2) an der Unterseite des Gehäuses (11) als erhabene Flächen die Unterseite des Gehäuses (11) überragen.
  3. Gehäuseanordnung gemäß einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass jeder der als Anschlussflächen eingesetzten Metallkörper (2) eine Haupterstreckungsrichtung aufweist, die von einem Rand des Gehäuses (11) in den zentralen Bereich des Gehäuses (11) verläuft und in der Ebene parallel zur Leiterplatte ein Verhältnis von Länge zu Breite aufweist, das größer als 2:1 ist.
  4. Gehäuseanordnung gemäß Anspruch 3, dadurch gekennzeichnet, dass jeder der als Anschlussflächen eingesetzten Metallkörper (2) in der Ebene parallel zur Leiterplatte ein Verhältnis von Länge zu Breite aufweist, das größer als 3:1 ist.
  5. Gehäuseanordnung gemäß einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass jeder der als Anschlussflächen eingesetzten Metallkörper (2) im Inneren des Gehäuses (11) jeweils eine Bondfläche (3) aufweist, die in einer Ebene liegt, auf welcher eine Chipstruktur der Halbleiter- oder Sensoranordnung aufsitzt.
  6. Gehäuseanordnung gemäß einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Halbleiter- oder Sensoranordnung eine Chipstruktur umfasst, die mehrere übereinarderliegende Ebenen (1, 1') umfasst, die durch Bonddrähte mit den als Anschlussflächen eingesetzten Metallkörpern (2) in Verbindung stehen.
  7. Gehäuseanordnung gemäß einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass jeder der als Anschlussflächen eingesetzten Metallkörper (2) so angeordnet ist, dass der lotbenetzte Flächenteil der Leiterbahn (5), mit der entsprechende Metallkörper (2) verbunden ist, zumindest teilweise unter die Halbleiter- oder Sensoranordnung führt.
  8. Gehäuseanordnung gemäß einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass sich jeder der als Anschlussflächen eingesetzten Metallkörper (2) jeweils so weit in einen Randbereich des Gehäuses (11) erstreckt, dass die Kontaktierung einer obersten zu kontaktierenden Chipebene (1) der Halbleiter- oder Sensoranordnung mit einem Bondwinkel erfolgt, der größer als 45° ist.
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