DE102005046426B4 - MRAM und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Direktzugriffsspeicher mit resistiven Speicherzellen (1), mit:
– mehreren ersten Stromleitungen (BL);
– mehreren zweiten Stromleitungen (WWL);
– mehreren dritten Stromleitungen (SRWL), die orthogonal zu den ersten Stromleitungen (BL) ausgebildet sind; und
– einem Array resistiver Speicherzellen (1), die jeweils an den Kreuzungspunkten von durch die ersten Stromleitungen (BL) gebildeten Spalten und durch die dritten Stromleitungen (SRWL) gebildeten Zeilen angeordnet sind und die jeweils über ein resistives Speicherelement (2) und einen Zugriffstransistor (3) verfügen, wobei jedes resistive Speicherelement (2) und der entsprechende Zugriffstransistor (3) miteinander in Reihe geschaltet sind, jedes resistive Speicherelement (2) durch den Zugriffstransistor (3) zwischen eine der ersten Stromleitungen (BL) und ein Referenzpotenzial (GND) schaltbar ist, wobei die Zugriffstransistoren (3) Feldeffekttransistoren sind, wobei jeder Zugriffstransistor (3) über zwei unabhängige Gates (7) und einen gemeinsamen potenzialfreien Körper verfügt, und wobei jede dritte Stromleitung (SRWL) in eine erste Teil-Stromleitung und eine parallel zur ersten Teil-Stromleitung und...

Description

  • Die Erfindung betrifft nichtflüchtige Halbleiter-Speicherchips, spezieller einen Direktzugriffsspeicher mit resistiven Speicherzellen, insbesondere einen MRAM, sowie ein Verfahren zu dessen Herstellung.
  • Ein magnetischer (oder magnetoresistiver) Direktzugriffsspeicher (MRAM) bildet eine Technologie für nichtflüchtige Zugriffspeicher, die den dynamischen Direktzugriffsspeicher (DRAM) als Standardspeicher für Computereinrichtungen ersetzen könnte. Insbesondere wird die Verwendung von MRAMs als nichtflüchtigen RAMs schließlich "direkteinschaltende" Systeme ermöglichen, die aktiv werden, sobald ein Computersystem eingeschaltet wird, um so die Zeitspanne einzusparen, die ein herkömmlicher Computer dazu benötigt, während des Hochfahrens des Systems Bootdaten von einem Festplattenlaufwerk in einen flüchtigen DRAM zu übertragen.
  • Eine magnetische Speicherzelle (auch als magnetoresistives Tunnelelement oder TMR-Element bezeichnet) verfügt über eine Struktur mit ferromagnetischen Schichten, die durch eine unmagnetische Schicht (Barriere) getrennt sind und in einem magnetischen Tunnelübergang (MTJ = magnetic tunnel junction) angeordnet sind. Digitale Information wird in einer magnetischen Speicherzelle als Richtungen von Magnetisierungsvektoren in den ferromagnetischen Schichten gespeichert und repräsentiert. Genauer gesagt, wird das magnetische Moment einer ferromagnetischen Schicht magnetisch fixiert oder gepinnt (auch als "Referenzschicht" bezeichnet), während das magnetische Moment der anderen ferromagnetischen Schicht (auch als "freie Schicht" bezeichnet) frei zwischen derselben und der entgegengesetzten Richtung in Bezug auf die feste Magnetisierungsrichtung der Referenzschicht geschaltet werden kann. Die Orientierungen des magnetischen Moments der freien Schicht sind auch als "paralleler" und "antiparalleler" Zustand bekannt, wobei der parallele Zustand dieselbe magnetische Ausrichtung der freien und der Referenzschicht bezeichnet, während der antiparallele Zustand entgegengesetzte magnetische Ausrichtungen derselben bezeichnet.
  • Abhängig vom Magnetisierungszustand der freien Schicht (d. h. paralleler oder antiparalleler Zustand) zeigt die magnetische Speicherzelle zwei verschiedene Widerstandswerte, wenn eine Spannung an die Barriere des magnetischen Tunnelübergangs angelegt wird. So spiegelt der spezielle Widerstand des TMR-Elements den Magnetisierungszustand der freien Schicht wider, wobei der Widerstand "niedrig" ist, wenn die Magnetisierung parallel ist, und er "hoch" ist, wenn die Magnetisierung antiparallel ist. Durch die Erfassung von Änderungen des Widerstands eines MRAM-Elements ist es deshalb möglich, im magnetischen Speicherelement gespeicherte Information zu erfassen, d. h. Information aus dem magnetischen Speicherelement auszulesen. Außerdem wird typischerweise durch Anlegen eines bidirektionalen Stroms in einer speziellen Richtung in ein magnetisches Speicherelement geschrieben, um die Magnetisierungsrichtung der freien Schicht in einen parallelen oder einen antiparallelen Zustand auszurichten.
  • In einer MRAM-Konfiguration ist eine Anzahl magnetischer Speicherzellen und anderer Schaltkreise integriert, wie eine Steuerschaltung für magnetische Speicherelemente, Komparatoren zum Erfassen von Zuständen in einem magnetischen Speicherelement, Eingangs/Ausgangs-Schaltungen sowie verschiedene Unterstützungsschaltungen. Die magnetischen Speicherzellen sind typischerweise so konzipiert, dass sie in der dem am Anfang der Fertigungslinie (FEOL = front-end-of-line) stehenden CMOS-Bearbeitungsprozess in die nachfolgende am Ende der Fer tigungslinie (BEOL = back-end-of-line) stehende Leiterbahnstruktur des CMOS-Bearbeitungsprozesses integriert werden.
  • Um in aktuellen elektronischen Einrichtungen von Nutzen zu sein, werden in magnetischen Direktzugriffsspeichern hochdichte Arrays hoher Dichte, magnetischer Speicherzellen verwendet. In diesen. Arrays sind die magnetischen Speicherzellen im Allgemeinen in Zeilen und Spalten angeordnet, wobei einzelne Zellen für Lese- und Schreiboperationen durch die Auswahl derjenigen Zeile und Spalte, die die gewünschte Speicherzelle enthalten, adressierbar sind. Auch sind herkömmlicherweise orthogonale Stromleitungen vorhanden, eine für jede Zeile und eine für jede Spalte, so dass in eine ausgewählte Zelle dadurch geschrieben wird, dass Strom an die richtige Zeilen-Stromleitung und die richtige Spalten-Stromleitung geliefert wird.
  • In jüngerer Zeit hat, insbesondere angesichts moderner tragbarer Einrichtungen, wie tragbarer Computer, digitaler Stehbildkameras und dergleichen, die Nachfrage nach billigen Massenspeichern besonders hoher Dichte drastisch zugenommen. Daher besteht eines der wichtigsten Ziele bei der Herstellung billiger MRAMs hoher Dichte in einer Verkleinerung der MRAM-Zelle.
  • Bei der einfachsten Ausführungsform benötigt eine MRAM-Konfiguration mit Speicherzellen in einer Speichermatrix zwischen Bit- und Wortleitungen im Idealfall nur eine Fläche von 4 F2 pro Informationsinhalt oder Bit, wobei F die minimale Merkmalsgröße bei der verwendeten Technologie bezeichnet. Eine derartige Konfiguration leidet jedoch unter beträchtlichen parasitären Strömen, die während des Auslesen durch benachbarte Speicherzellen fließen, da geringfügige Differenzen der Widerstandswerte der Speicherzellen vorliegen. Um diesen Nachteil zu vermeiden, wurden bereits ausgeklügeltere Konfigurationen in Betracht gezogen, bei denen jede einzelne Speicherzelle über einen MTJ und einen bzw. Auswahltransistor verfügt. Bei dieser Konfiguration ist es jedoch von Nachteil, dass der Vorteil einer konfiguration hoher Dichte verloren gegangen ist. Genauer gesagt, müssen, da die untere Elektrode jedes MTJ über eine Abfolge von Durchführungen, Kontakten und Metall-Auftreffkontaktflecken mit dem entsprechenden Auswahltransistor verbunden werden muss, diese Auftreffkontaktflecke bei der praktischen Realisierung eine große Kontaktfläche im Vergleich zur minimalen Merkmalsgröße aufweisen, so dass es nicht möglich ist, eine Speicherzellengröße mit einer Fläche unter 20–25 F2 zu erzielen.
  • Um den obigen Konflikt zwischen einer verkleinerten Fläche bezogen auf die minimale Merkmalsgröße F einerseits und das Vermeiden parasitärer Ströme andererseits zu lösen, wurde z. B. die gemeinsame Nutzung eines Auswahltransistors für mehrere MTJs vorgeschlagen. Jedoch kann diese Lösung bei MRAMs nicht verwendet werden, da keine Mischung des Speichersignals erfolgen kann. Eine andere Lösung, wie sie vor kurzem vorgeschlagen wurde, zieht tiefe, insbesondere selbst ausgerichtete Durchführungen in Kontakt, die von der unteren Elektrode des MTJ zum Drain des Auswahltransistors verlaufen, was jedoch eine ziemlich teure Technik ist und wahrscheinlich eine ziemlich lange Entwicklungsarbeit erfordert, um Massenherstellbarkeit zu erzielen.
  • Resistive Speicher mit vertikalen Zugriffstransistoren sind aus den Dokumenten EP 1 097-457 B1 , US 2004/0179388 A1 , US 6,034,882 A , DE 103 58 964 A1 und EP 1 329 895 A2 bekannt, wobei aber Zugriffstransistoren mit zwei unabhängigen Gates und deren Verbindung mit getrennt geführten dritten Stromleitungen aus diesen Dokumenten nicht bekannt sind.
  • Die zuvor an erster Stelle genannte EP 1 097 457 B1 beschreibt ein Verfahren zur Herstellung einer Speicherzellenanordnung mit einer Mehrzahl von matrixförmig in Reihen und Spalten angeordneten Speicherzellen, wobei jede Speicherzelle ein Speicherelement umfasst, dessen Widerstand eine Information darstellt und durch ein Magnetfeld beeinflussbar ist; in Reihenrichtung eine Mehrzahl von Schreibleitungen und in Spaltenrichtung eine Mehrzahl quer dazu verlaufender Bitleitungen vorgesehen sind, die sich im Bereich eines jeweils dazwischenliegenden Speicherelements kreuzen und die beide der Erzeugung des Magnetfeldes dienen; über eine jeweilige Schreibleitung die Speicherelemente einer Spalte von der Oberseite magnetisch beeinflussbar sind; jede Speicherzelle einen einzigen unter dem Speicherelement gelegenen Transistor umfasst, der in Reihe zum Speicherelement geschaltet ist und über den das Speicherelement mit einem ersten Referenzpotential verbindbar ist; über eine jeweilige Bitleitung die Speicherelemente einer Reihe mit einem zweiten Referenzpotential verbindbar und von der Unterseite magnetisch beeinflussbar sind; und in Spaltenrichtung eine Mehrzahl von quer zu den Bitleitungen verlaufenden Ansteuerleitungen für die Transistoren vorgesehen ist. Bei dem bekannten Verfahren werden zunächst im Wesentlichen parallel zueinander verlaufende Gräben erzeugt, wodurch streifenförmige Halbleiterstrukturen entstehen. Als Teile der Halbleiterstrukturen werden erste Source-/Drain-Gebiete und darunter angeordnete Kanalgebiete vertikaler Transistoren erzeugt. Zumindest an Teilen von ersten Flanken der Halbleiterstrukturen werden durch schräge Implantation Channel-Stoppgebiete erzeugt. In den Gräben werden über einem Dielektrikum die Ansteuerleitungen zum Ansteuern der Transistoren an zweiten Flanken der Halbleiterstrukturen erzeugt. Außerdem werden die Speicherelemente bei dem bekannten Verfahren mit jeweils einem ersten Source-/Drain-Gebiet der Transistoren verbunden.
  • Der Erfindung liegt die Aufgabe zugrunde, einen MRAM und ein Verfahren zu dessen Herstellung zu schaffen, mit denen eine kleinere Speicherzellengröße erzielt werden kann als bei herkömmlichen Anordnungen mit einem Zugriffstransistor und einem MTJ, ohne dass es zu nachteiligen Effekten durch parasitäre Leckströme kommt.
  • Diese Aufgabe ist durch den MRAM gemäß dem Anspruch 1 und das zugehörige Herstellverfahren gemäß dem Anspruch 12 gelöst.
  • Die beigefügten Zeichnungen sind enthalten, um für ein weiteres Verständnis der Erfindung zu sorgen, und sie sind in diese Beschreibung eingeschlossen und bilden einen Teil derselben. Die Zeichnungen veranschaulichen die Ausführungsformen der Erfindung und dienen gemeinsam mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern. Andere Ausführungsformen der Erfindung und viele der vorgesehenen Vorteile der Erfindung werden leicht erkennbar werden, wenn sie unter Bezugnahme auf die folgende detaillierte Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen kennzeichnen entsprechende, ähnliche Teile.
  • 1 ist eine schematische, perspektivische Teilansicht zum Veranschaulichen einer Ausführungsform eines erfindungsgemäßen MRAM.
  • 2 bis 5 veranschaulichen einen ersten, zweiten, dritten bzw. fünften Schritt bei einer Ausführungsform eines erfindungsgemäßen Herstellverfahrens für den in der 1 dargestellten MRAM.
  • In der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil derselben bilden und in denen zur Veranschaulichung spezielle Ausführungsform dargestellt sind, gemäß denen die Erfindung realisiert werden kann. In dieser Hinsicht wird eine Richtungsterminologie, wie "oben", "unten", "vorne", "hinten", "vorderer", "hinterer" usw., unter Bezugnahme auf die Ausrichtung der Figur(en) verwendet. Da Komponenten der Ausführungsformen der Erfindung mit einer Anzahl verschiedener Orientierungen positioniert werden können, wird die Richtungsterminologie zu Zwecken der Veranschaulichung verwendet, und sie ist in keiner Weise einschränkend. Es ist zu beachten, dass andere Ausführungsformen verwendet werden können und strukturmäßige oder logische Änderungen vorgenommen werden können, ohne dass vom Schutzumfang der Erfindung abgewichen wird. Die folgende detaillierte Beschreibung ist daher nicht in beschränkendem Sinn zu verwenden, und der Schutzumfang der Erfindung ist durch die beigefügten Ansprüche definiert.
  • Bei einer Ausführungsform ist durch die Erfindung ein MRAM mit resistiven Speicherzellen geschaffen, das Folgendes aufweist: mehrere erste Stromleitungen, die beispielsweise Bitleitungen sind, mehrere zweite Stromleitungen, die beispielsweise Schreib-Wortleitungen sind, mehrere dritte Stromleitungen, die jeweils in zwei getrennt geführte Stromleitungen unterteilt sind und beispielsweise Lese-Wortleitungen sein können, und mehrere resistive Speicherzellen. Die resistiven Speicherzellen sind matrixartig als Speicherarray angeordnet, dessen Spalten die ersten Stromleitungen bilden und dessen Zeilen die dritten Stromleitungen und schlisslich die zweiten Stromleitungen bilden. Jede resistive Speicherzelle verfügt typischerweise über ein resistives Speicherelement und einen dazu in Reihe geschalteten Zugriffstransistor sowie jeweilige Abschnitte der ersten, zweiten und dritten Stromleitungen. Die obige Reihenschaltung ist durch den Zugriffstransistor zwischen eine der ersten Stromleitungen und ein Referenzpo tenzial schaltbar, das als Masse, insbesondere als gemeinsame Masse, dienen kann. Anders gesagt, sind die Zugriffstransistoren mittels ihrer Drain-Source-Pfade mit den resistiven Speicherelementen verbunden.
  • Gemäß Ausführungsformen der Erfindung sind die Zugriffstransistoren als FinFET-Feldeffekttransistoren mit zwei unabhängigen Gates und einem gemeinsamen potenzialfreien Körper ausgebildet (diese Transistoren werden auch als Transistoren mit unabhängigem Doppelgate oder als FinFET-Transistoren bezeichnet). Unter Verwendung derartiger FinFET-Transistoren mit unabhängigem Doppelgate im erfindungsgemäßen MRAM ist jede dritte Stromleitung, die sich entlang einer Zeile des Speicherarrays erstreckt, mit einem der zwei unabhängigen Gates jedes der Zugriffstransistoren über eine ganze Zeile hinweg verbunden, und da jede dritte Stromleitung in zwei parallele, getrennt geführte Stromleitungen unterteilt ist, ist sie auch mit einem der zwei unabhängigen Gates jedes Zugriffstransistors in einer benachbarten Zeile des Arrays verbunden. Anders gesagt, ist jede dritte Stromleitung, die beispielsweise eine Lese-Wortleitung ist, jeweils mit einem der Gates eines benachbarten Paars von Zugriffstransistoren verbunden, die in zwei benachbarten Zeilen entlang derselben ersten Stromleitung, die beispielsweise eine Bitleitung ist, entlang der gesamten Länge beider benachbarter Zeilen vorhanden sind. Demgemäß sind die zwei Gates jedes Zugriffstransistors jeweils mit einer Teilstromleitung der getrennt geführten dritten Stromleitungen verbunden. Demgemäß müssen zum Einschalten der Zugriffstransistoren jeweilige Spannungen an die zwei getrennten Teile der dritten Stromleitungen angelegt werden, wobei die Spannungen ausreichend hoch gewählt werden müssen, um den Transistor einzuschalten.
  • Der bei den genannten Ausführungsformen verwendete FinFET- Transistor bildet eine Art vertikales SOI(Silicon On Isolator)-Bauteil, d. h. einen Doppelgate-MOSFET mit gemeinsamem potenzialfreiem Körper. Ein derartiger Transistor ist in vielerlei Hinsicht günstig. Erstens ist ein solcher Transistor gegenüber anderen isoliert. Zweitens kann das zweite Gate der symmetrischen Gates dazu verwendet werden, die Schwellenspannung des ersten Gates zu modulieren. Genauer gesagt, senkt eine an das zweite Gate angelegte Spannung die Schwellenspannung des ersten Gates, d. h. sie trägt dazu bei, das erste Gate einzuschalten, und umgekehrt wird durch Ausschalten des zweiten Gates die Schwellenspannung für das erste Gate erhöht. Unter Verwendung zweier unabhängiger und identischer Gates und durch geeignetes Auswählen der physikalischen Eigenschaften, wie der Abmessungen sowie des Profils und der Konzentration der Dotierung ist es möglich, das folgende Verhalten durch Modulation der Schwellenspannungen zu erzielen: der FinFET-Transistor ist ausgeschaltet, wenn ein Gate oder beide "niedrig" sind, d. h., wenn keine Spannung oder eine niedrige Spannung angelegt wird, die kein Einschalten des Transistors ermöglicht, und er ist eingeschaltet, wenn beide Gates "hoch" sind, d. h., wenn an die beiden Gates eine hohe Spannung angelegt wird, die den Transistor einschalten kann. Die obigen Begriffe "hoch" und "niedrig" sind durch die Spannungswerte definiert, die an die Gates angelegt werden und es ermöglichen, den FinFET-Transistor ein- bzw. auszuschalten. Anders gesagt, führt ein halb ausgewählter Zustand, in dem nur an eines der Gates eines einzelnen FinFET-Transistors eine hohe Spannung angelegt wird, dazu, dass dieser ausgeschaltet ist während im vollständig ausgewählten Fall, in dem an beide Gates eines einzelnen FinFET-Transistors eine hohe Spannung angelegt wird, derselbe eingeschaltet wird. Demgemäß tritt in den halb ausgewählten Fällen kein Leckstrom auf, da der FinFET- Transistor ausgeschaltet bleibt, so dass keine Schwierigkeit besteht, mit der ersten Stromleitung eine einzelne Speicherzelle zu erkennen, die vollständig ausgewählt ist. Dieses Verhalten beruht auf der Tatsache, dass die zwei Gates eines FinFET-Transistors einen einzelnen potenzialfreien Körper gemeinsam haben, was bei Standard-MOSFET-Transistoren nicht der Fall ist.
  • Wie es sich aus dem Vorstehenden ergibt, erfolgt das "Adressieren" oder "Auswählen" einer einzelnen resistiven Speicherzelle bei der obigen Konfiguration durch die kumulative Wirkung des Anlegens einer hohen Spannung an beide Teile der dritten Stromleitungen, die beispielsweise Lese-Wortleitungen sein können und die mit den Gates des Zugriffstransistors an der auszuwählenden und zu lesenden Speicherzelle verbunden sind.
  • In dieser gesamten Beschreibung wird der Begriff "resistives Speicherelement" dazu verwendet, resistive Speicherzellen beliebiger Art zu bezeichnen, die in zwei oder mehr Zustände gebracht werden können, in denen sie verschiedene elektrische Widerstandswerte zeigen, wie magnetoresistive Speicherzellen mit magnetischen Tunnelübergängen, wie sie bei herkömmlichen MRAMs verwendet werden, Phasenänderungs-Speicherzellen unter Verwendung irgendeiner Art von Phasenänderungsmaterial sowie Speicherzellen mit leitender Überbrückung unter Verwendung irgendeiner Art eines Festkörperelektrolyten in Kombination mit einer Ionendonatorelektrode.
  • Wenn diese Speicherzellen als magnetoresistive Speicherzellen ausgebildet sind, verfügen sie über magnetische Tunnelübergänge, von denen jeder typischerweise über eine erste und eine zweite magnetische Schicht aus einem jeweiligen magnetischen Material besteht, die parallel übereinander geschichtet sind und durch eine Schicht aus unmagnetischem Material getrennt sind, wobei die zweite magnetische Schicht mit magne tisch fester Magnetisierung versehen ist, während die erste magnetische Schicht mit einer freien Magnetisierung versehen ist, die zwischen dergleichen und der entgegengesetzten Richtung in Bezug auf die feste Magnetisierungsrichtung der zweiten magnetischen Schicht frei geschaltet werden kann.
  • Bei einer Ausführungsform der Erfindung sind die resistiven Speicherzellen, die z. B. durch magnetische Tunnelübergänge gebildet sind, zwischen die ersten und zweiten Stromleitungen eingefügt, um die magnetischen Tunnelübergänge durch ein Magnetfeld induziert zu schalten. Es sei darauf hingewiesen, dass nur die ersten Stromleitungen mit den resistiven Speicherzellen verbunden sind, während die zweiten Stromleitungen nicht in Kontakt mit ihnen stehen.
  • Gemäß der Erfindung ist es von Vorteil, wenn jede resistive Speicherzelle über dem mit ihr verbundenen Zugriffstransistor liegt. Insbesondere kann in diesem Fall jeder Zugriffstransistor eine Säule bilden, die sich orthogonal zu den Richtungen der ersten, zweiten und dritten Stromleitungen erstreckt. Dann ist es möglich, jede resistive Speicherzelle mit einer Zellengröße von 4 F2 zu realisieren, wobei F die minimale Merkmalsgröße bei der verwendeten Technik ist.
  • Gemäß einer anderen Ausführungsform der Erfindung ist ein Verfahren zum Herstellen des oben beschriebenen MRAM mit den folgenden Schritte geschaffen:
    • – In einen einkristallinen Wafer eines ersten Leitungstyps wird eine Laminatstruktur mit einer unteren Schicht von einem zweiten Leitungstyp, einer mittleren Schicht vom ersten Leitungstyp und einer oberen Schicht vom zweiten Leitungstyp so implantiert, dass die Oberseite der oberen Schicht der Oberseite des Wafers entspricht.
    • – Die Laminatstruktur wird dadurch strukturiert, dass erste Gräben, z. B. durch Ätzen, mit einer Tiefe erzeugt werden, die der Unterseite der mittleren Schicht entspricht, um die mittlere und die obere Schicht der Laminatstruktur in mehrere parallele erste Streifen zu unterteilen, die sich in einer ersten horizontalen Richtung erstrecken.
    • – Die ersten Gräben werden mit einem Isoliermaterial aufgefüllt.
    • – Die Laminatstruktur wird dadurch strukturiert, dass zweite Gräben, z. B. durch Ätzen, mit einer Tiefe erzeugt werden, die der Unterseite der mittleren Schicht entspricht, um die mittlere und die obere Schicht der Laminatstruktur in mehrere parallele zweite Streifen zu unterteilen, die sich in einer zweiten horizontalen Richtung orthogonal zur ersten horizontalen Richtung erstrecken, um mehrere sich vertikal erstreckende Säulen zu erzeugen, von denen jede über einen Teil der mittleren und der oberen Schicht verfügt.
    • – Auf die Oberflächen der zweiten Gräben zwischen den zweiten Streifen wird ein Gateoxidfilm aufgewachsen.
    • – Die zweiten Gräben zwischen den zweiten Streifen werden mit einem leitenden Material bis zu einer Höhe aufgefüllt, die der Oberseite der mittleren Schicht entspricht.
    • – Die Gräben der zweiten Streifen werden schließlich mit einem Isoliermaterial bis zu einer Höhe aufgefüllt, die der Oberseite der oberen Schicht entspricht.
    • – Es werden mehrere resistive Speicherelemente erzeugt, insbesondere magnetische Tunnelübergänge, und auf der Oberfläche des Wafers werden mehrere erste und mehrere zweite Stromleitungen hergestellt.
  • Bei einem derartigen Verfahren ist es bevorzugt, dass die resistiven Speicherelemente über den Säulen hergestellt werden. Es ist auch bevorzugt, dass das leitende Material als Polysilizium gewählt wird.
  • Durch Ausführungsformen der Erfindung ist ein MRAM geschaffen, das eine weitere Verkleinerung der Speicherzellengröße im Vergleich zu herkömmlichen Anordnungen mit einem Zugriffstransistor und einem MTJ ermöglicht, ohne dass nachteilige Effekte wie parasitäre Leckströme auftreten würden.
  • Unter Bezugnahme auf die 1 wird nun eine Ausführungsform eines erfindungsgemäßen MRAM mit magnetoresistiven Speicherzellen 1 in Speichermatrixform erläutert, wobei erste Stromleitungen die Spalten der Speichermatrix bilden, während zweite oder dritte Stromleitungen deren Zeilen bilden. Entsprechend einer herkömmlichen MRAM-Konfiguration verfügt jede Speicherzelle des Bauteils der Ausführungsform über einen magnetischen Tunnelübergang (MTJ) 2 und einen Zugriffstransistor 3 (mit gestrichelten Linien dargestellt), der in einer Reihenverbindung damit verbunden ist, sowie jeweilige Abschnitte der ersten, zweiten und dritten Stromleitungen. Jeder MTJ 2 verfügt über eine freie Schicht 4 und eine Referenzschicht 6 aus magnetischen Materialien, die parallel übereinander aufgeschichtet sind und durch eine Schicht aus unmagnetischem Material 5 getrennt sind. Die Magnetisierung der freien Schicht 4 ist magnetisch mit einer Bitleitung BL über dem entsprechenden MTJ und einer Schreib-Wortleitung (in der 1 nicht dargestellt) unter diesem MTJ gekoppelt, um sie in einen parallelen oder antiparallelen Zustand in Bezug auf die Magnetisierungsrichtung der Referenzschicht 6 zu schalten. Die Bitleitungen und Schreib-Wortleitungen schneiden sich rechtwinklig, während an jeder Schnittstelle ein MTJ positioniert ist. Die Bitleitungen BL erzeugen ein erstes Magnetfeld, wenn ein Strom durch sie geschickt wird, und entsprechend erzeugen die Schreib-Wortleitungen ein zweites Magnetfeld, wenn ein Strom durch sie geschickt wird. Zum Schalten des MTJ wirken beide Magnetfelder wechselseitig auf die Achse leichter Magnetisierung des MTJ 2, der an der Schnitt stelle der entsprechenden Bitleitung BL und Schreib-Wortleitung positioniert ist.
  • In der 1 ist jede der Speicherzellen bestehend aus dem MTJ 2 und dem Zugriffstransistor 3 elektrisch an dieselbe Bitleitung BL angeschlossen, während der Zugriffstransistor 3 an der nicht mit dem MTJ 2 verbundenen Seite mit Masse GND verbunden ist, wobei es sich um eine gemeinsame Masse handeln kann. Jede der orthogonal zur Bitleitung BL verlaufenden Lese-Wortleitungen SRWL0, SRWL1, SRWL2, SRWL3, SRWL4 bildet zwei getrennt geführte Teil-Stromleitungen, und jeder getrennt geführte Teil der dritten Stromleitungen SRWL ist mit einem jeweiligen Gate eines benachbarten Paars von mit derselben Bitleitung BL verbundenen Zugriffstransistoren 3 verbunden. Demgemäß sind die zwei Gates 7 jedes Zugriffstransistors 3 mit zwei verschiedenen Lese-Wortleitungen verbunden. In einem vollständigen Speichermatrixarray ist demgemäß jeder Teil der Lese-Wortleitung mit einem Gate des einen Transistors sowie einem Gate des anderen Transistors in einem benachbarten Paar mehrerer benachbarter Paare von Zugriffstransistoren entlang zwei benachbarten Zeilen verbunden, um die ausgewählten Zugriffstransistoren ein oder aus zu schalten und dadurch die Matrix der Speicherzellen 1 abzutasten. Wie oben erläutert, erfordert das Einschalten eines einzelnen Zugriffstransistors zum Erfassen der Widerstandswerte (Logikzustände) des mit ihm verbundenen MTJ 2 einen voll ausgewählten Zustand, in dem an beide Gates dieses Zugriffstransistors 3 eine hohe Spannung angelegt wird, während alle halb ausgewählten Zustände in denen mindestens einem Gate eines einzelnen Zugriffstransistors eine niedrige Spannung anliegt zum Ausschalten dieses Zugriffstransistors führt bzw. dieser ausgeschaltet bleibt.
  • Unter Bezugnahme auf die 2 bis 5 wird nun eine Ausfüh rungsform eines Herstellverfahrens für einen MRAM, wie er in der 1 dargestellt ist, gemäß der Erfindung erläutert. Das Bauteil ist ein N-Kanal-Vertikalbauteil, wobei die Source durch ein vergrabenes n+-Implantationsgebiet aufgebaut ist, das sich normalerweise in n-Wannengebieten befindet, um einen Latch-up-Effekt zu verhindern. Hierbei erfolgt das Implantieren in ein p-Wannengebiet. Das Draingebiet wird durch die normale n+-Oberflächenimplantation hergestellt.
  • Wie es in der 2 dargestellt ist, wird eine Laminatstruktur 8 in einen Teil eines einkristallinen Halbleiterwafers 9 (Substrat) eines ersten Leitungstyps (p–-Typ) implantiert. Das Substrat 9 dient als gemeinsame Masse. Die Laminatstruktur 8 verfügt über eine untere Schicht 12, die von einem zweiten Leitungstyp (n+-Typ) ist, eine mittlere Schicht 11 vom ersten Leitungstyp (p–-Typ) sowie eine obere Schicht 10 vom zweiten Leitungstyp (n+-Typ). Die Laminatstruktur 8 kann durch jeweilige Dotierprozesse erzeugt werden.
  • Wie es in der 3 dargestellt ist, wird die Laminatstruktur unter Verwendung von z. B. Ätzprozessen strukturiert, so dass mehrere parallele erste Streifen 13 erhalten werden, die sich jeweils in einer ersten horizontalen Richtung (H1) erstrecken. Die Strukturierungstiefe wird so gewählt, dass die sich ergebenden Grabentiefen zwischen den parallelen ersten Streifen 13 die vertikale Position der Unterseite der mittleren Schicht 11 erreichen (entsprechend der Oberseite der unteren Schicht 12), so dass die parallelen ersten Streifen 13 nur mittels der unteren Schicht 12 miteinander verbunden sind. Dann werden die Gräben zwischen den parallelen ersten Streifen 13 mit einem Isoliermaterial 14, wie einem Oxidmaterial, aufgefüllt.
  • Wie es in der 4 dargestellt ist, wird die Laminatstruktur 8 unter Verwendung von z. B. Ätzprozessen so strukturiert, dass mehrere parallele zweite Streifen 16 erhalten werden, die sich jeweils in einer zweiten horizontalen Richtung H2 erstrecken, die orthogonal zur ersten horizontalen Richtung H1 verläuft. Die Strukturierungstiefe wird so gewählt, dass die sich ergebenden Grabentiefen zwischen den parallelen zweiten Streifen 16 die vertikale Position der Unterseite der mittleren Schicht 11 erreichen (entsprechend der Oberseite der unteren Schicht 12), so dass die parallelen zweiten Streifen 16 nur über die untere Schicht 12 miteinander verbunden sind. Durch Strukturieren der zweiten Streifen 16 in solcher Weise, dass sie die ersten Streifen 13 rechtwinklig schneiden, wird eine Anzahl sich vertikal erstreckender Säulen 15 (die nicht frei stehen) erhalten, wobei jede Säule 15 über einen Teil der oberen Schicht 10 und der mittleren Schicht 11 verfügt.
  • Anschließend wird auf die Oberflächen der Gräben zwischen den zweiten Streifen 16 ein Gateoxidfilm aufgewachsen. Dann werden die Gräben zwischen den parallelen zweiten Streifen 16 mit einem leitenden Material 17, wie Polysilicium, bis zu einer Höhe aufgefüllt, die der Oberseite der mittleren Schicht 11 entspricht (entsprechend der Unterseite der oberen Schicht 10). Das leitende Material 17 zwischen den Teilen der mittleren Schicht mit den zweiten Streifen 16 dient als die getrennt geführten parallelen Teile der Lese-Wortleitungen. Dann sollten die Gräben zwischen den parallelen zweiten Streifen 16 mit einem Isoliermaterial 18, z. B. einem Oxidmaterial bis zu einer Höhe aufgefüllt werden, die der Oberseite der oberen Schicht 11 entspricht (entsprechend der Fläche des Wafersubstrats 9), da auf jeder n+-Insel ein Kontakt platziert werden muss, um das resistive Speicherelement, z. B. einen magnetischen Tunnelübergang, anzuschließen.
  • Andernfalls bestünde eine hohe Gefahr für einen Kurzschluss zwischen dem leitenden Material 17 und dem Kontakt.
  • Die in der 4 dargestellte Ausführungsform kann als "Grundlage" für Ausführungsformen erfindungsgemäßer Direktzugriffsspeicher mit resistiven Speicherzellen, insbesondere MRAMs, dienen.
  • In der 5 sind mehrere resistive Speicherelemente in Form aufgeschichteter magnetischer Tunnelübergänge 19, die jeweils über den Säulen 15 vorhanden sind, ausgebildet. Auch sind zwischen den aufgeschichteten MTJs 19 Schreib-Wortleitungen WWL ausgebildet, und über den MTJs 19 sind die die Schreib-Wortleitungen rechtwinklig schneidenden Bitleitungen BL ausgebildet.
  • Durch die Erfindung sind die obigen und weitere Aufgaben gelöst. Mit ihrer Layoutrealisierung ist es möglich, denselben Prozessablauf wie bei der Herstellung bekannter Konfigurationen resistiver Speicherzellen zu verwenden. Anstatt dass jedoch eine Beschränkung bei der Speicherzellengröße auf 20–25 F2 aufgrund von Einschränkungen bei Auswähltransistoren bestünde, wie oben beschrieben, führen die resistiven Speicherzellen, die jeweils mit einem einzelnen Zugriffstransistor verbunden sind, zu einer minimalen Fläche pro Speicherzelle, die den kleinen Wert 4 F2 hat. Ferner können, als Vorteil, parasitäre Ströme in nicht ausgewählten Speicherzellen verhindert werden.
  • Zusammengefasst gesagt, kann ein FinFET-Transistor mit vertikalem Aufbau und unabhängigem Doppelgate das definierte 4 F2-Dichteerfordernis erfüllen. Es können auch Leckströme entlang dem Lesepfad (metallische Bitleitung an einem Ende und direkter Substratanschluss ohne Leiterbahn am anderen Ende) ver mieden werden. Da die meisten dieser parasitären Effekte vermieden werden können, können höhere Geschwindigkeiten und niedrigerer Energieverbrauch erwartet werden. Ein besonderer Vorteil im Vergleich zur bekannten Diodenlösung besteht darin, dass es nicht erforderlich ist, die Speicherzelle über den Schwellenwert der Diode hinaus zu polarisieren. Es können viel leichter erfüllbare Lesebedingungen aufgestellt werden, wodurch erneut der Energieverbrauch gesenkt wird. Ähnliche Effekte werden erzielt, wenn Feldeffekttransistoren mit vertikalem Übergang verwendet werden, wobei angenomen wird, dass es immer noch möglich ist, dünne p+-Leitungen anstelle von Polysilicium auszubilden (in diesem Fall besteht der Körper des Übergangs-Feldeffekttransistors aus einem n–-Material).

Claims (15)

  1. Direktzugriffsspeicher mit resistiven Speicherzellen (1), mit: – mehreren ersten Stromleitungen (BL); – mehreren zweiten Stromleitungen (WWL); – mehreren dritten Stromleitungen (SRWL), die orthogonal zu den ersten Stromleitungen (BL) ausgebildet sind; und – einem Array resistiver Speicherzellen (1), die jeweils an den Kreuzungspunkten von durch die ersten Stromleitungen (BL) gebildeten Spalten und durch die dritten Stromleitungen (SRWL) gebildeten Zeilen angeordnet sind und die jeweils über ein resistives Speicherelement (2) und einen Zugriffstransistor (3) verfügen, wobei jedes resistive Speicherelement (2) und der entsprechende Zugriffstransistor (3) miteinander in Reihe geschaltet sind, jedes resistive Speicherelement (2) durch den Zugriffstransistor (3) zwischen eine der ersten Stromleitungen (BL) und ein Referenzpotenzial (GND) schaltbar ist, wobei die Zugriffstransistoren (3) Feldeffekttransistoren sind, wobei jeder Zugriffstransistor (3) über zwei unabhängige Gates (7) und einen gemeinsamen potenzialfreien Körper verfügt, und wobei jede dritte Stromleitung (SRWL) in eine erste Teil-Stromleitung und eine parallel zur ersten Teil-Stromleitung und getrennt davon geführte zweite Teil-Stromleitung (SRWL0 und SRWL1; SRWL1 und SRWL2, ...) unterteilt ist, von denen die erste Teil-Stromleitung mit einem der zwei unabhängigen Gates jedes Zugriffstransistors einer Zeile und zugleich mit einem der zwei unabhängigen Gates jedes Zugriffstransistors in der auf der einen Seite benachbarten Zeile des Arrays verbunden ist, und von denen die zweite Teil-Stromleitung mit dem anderen der zwei unabhängigen Gates jedes Zugriffstransistors der einen Zeile und zugleich mit einem der zwei unabhängigen Gates jedes Zugriffstransistors in der auf der anderen Seite benachbarten Zeile des Arrays verbunden sind.
  2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die die Zugriffstransistoren (3) bildenden Feldeffekttransistoren FinFET-Transistoren sind.
  3. Speicher nach Anspruch 1 dadurch gekennzeichnet, dass die die Zugriffstransistoren (3) bildenden Feldeffekttransistoren FETs mit vertikalem Übergang sind.
  4. Speicher nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die resistiven Speicherelemente (2) magnetische Tunnelübergänge mit einer ersten und einer zweiten magnetischen Schicht aus einem jeweiligen magnetischen Material sind, die parallel übereinander geschichtet sind und durch eine Schicht aus unmagnetischem Material getrennt sind, wobei die zweite magnetische Schicht mit einer magnetisch festen Magnetisierung versehen ist, während die erste magnetische Schicht mit einer freien Magnetisierung versehen ist, die zwischen derselben und der entgegengesetzten Richtung in Bezug auf die feste Magnetisierungsrichtung der zweiten magnetischen Schicht frei geschaltet werden kann.
  5. Speicher nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die ersten Stromleitungen Bitleitungen (BL) sind, die zweiten Stromleitungen Schreib-Wortleitungen (WWL) sind und die dritten Stromleitungen Lese-Wortleitungen (SRWL) sind.
  6. Speicher nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Referenzpotenzial Masse ist.
  7. Speicher nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die resistiven Speicherelemente (2) zwischen die ersten (BL) und zweiten Stromleitungen (WWL) eingebettet sind, aber nur mit den ersten Stromleitungen (BL) verbunden sind.
  8. Speicher nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die zweiten Stromleitungen über den dritten Stromleitungen liegen.
  9. Speicher nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass jedes resistive Speicherelement (2) über dem mit ihm verbundenen Zugriffstransistor (3) liegt.
  10. Speicher nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Zugriffstransistoren (3) Säulen bilden, die orthogonal zu den Richtungen der ersten, zweiten und dritten Stromleitungen verlaufen.
  11. Verfahren zum Herstellen eines Direktzugriffsspeichers mit resistiven Speicherzellen, mit den folgenden Schritten – Implantieren einer Laminatstruktur (8) aus einer unteren Schicht (12) eines zweiten Leitungstyps (n+), einer mittleren Schicht (11) eines ersten Leitungstyps(p–) und einer oberen Schicht (10) des zweiten Leitungstyps(n+) in einen einkristallinen Wafer (9) des ersten Leitungstyps (p–), so dass die Oberseite der oberen Schicht (10) der Oberfläche des Wafers (9) entspricht; – Strukturieren der Laminatstruktur (8) durch Erzeugen von ersten Gräben mit einer Tiefe entsprechend der Unterseite der mittleren Schicht (11), um die mittlere (11) und die obere Schicht (10) der Laminatstruktur (8) in mehrere parallele erste Streifen (13) zu unterteilen, die sich in einer ersten horizontalen Richtung (H1) erstrecken; – Auffüllen der ersten Gräben mit einem isolierenden Material (14); – Strukturieren der Laminatstruktur (8) durch Erzeugen von zweiten Gräben mit einer Tiefe entsprechend der Unterseite der mittleren Schicht (11), um die mittlere und die obere Schicht (11, 10) der Laminatstruktur (8) in mehrere parallele zweite Streifen (16) zu unterteilen, die sich in einer zweiten horizontalen Richtung (H2) orthogonal zur ersten horizontalen Richtung erstrecken, wobei durch die Strukturierung der Laminatstruktur (8) in die parallelen zweiten Streifen (16) diese zusammen mit den parallelen ersten Streifen (13) eine Anzahl sich vertikal erstreckenden Säulen (15) bilden, die jeweils über einen Teil der oberen Schicht (10) und der mittleren Schicht (11) verfügen; – Aufwachsen eines Gateoxidfilms auf die Oberflächen der zweiten Gräben zwischen den zweiten Streifen; – Auffüllen der zweiten Gräben zwischen den zweiten Streifen (16) mit einem leitenden Material (17) bis zu einer Höhe entsprechend der Oberseite der mittleren Schicht (11); und – Herstellen mehrerer resistiver Speicherelemente (19) sowie mehrerer erster (BL) und mehrerer zweiter (WWL) Stromleitungen auf der Oberseite des Wafers, wobei die resistiven Speicherelemente (19) an den jeweiligen Kreuzungspunkten der ersten (BL) und zweiten Stromleitungen (WWL) liegen und zwischen die ersten (BL) und zweiten Stromleitungen (WWL) eingebettet werden.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die zweiten Gräben zwischen den zweiten Streifen (16) mit einem isolierenden Material (18) bis zu einer Höhe aufgefüllt werden, die der Oberseite der oberen Schicht entspricht.
  13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass das Strukturieren der Laminatstruktur durch Ätzen erfolgt.
  14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass die resistiven Speicherelemente (19) über den vertikalen Säulen (15) hergestellt werden.
  15. Verfahren nach einem der Ansprüche 11 bis 14, bei dem als leitendes Material Polysilizium verwendet wird.
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