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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die vorliegende Erfindung betrifft eine Zeilen-Decoderschaltung für eine NAND-Flash-Speichervorrichtung.
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2. Beschreibung des Standes der Technik
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In der
US 6738290 B2 ist ein NAND-Flash-Speicher mit einer gemeinsam genutzten String und/oder Masse Linien-Auswahl-Struktur beschrieben.
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In der
US 6731540 B2 ist ein NAND-Flash-Speicher beschrieben, welcher einen ersten und einen zweiten Speicherblock aufweist, wobei ein gemeinsam genutzter Reihen-Auswahl-Schaltkreis zwischen dem ersten und zweiten Speicherblock zur Verfügung gestellt ist.
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NAND-Flash-Speichervorrichtungen sind Speichervorrichtungen, die elektrisch löschbar und programmierbar sind, und Daten aufrecht erhalten, selbst wenn der Strom abgeschaltet ist. Solche NAND-Flash-Speichervorrichtungen sind mit der folgenden Struktur ausgeführt.
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1 ist ein Blockschaltbild, welches eine gewöhnliche NAND-Flash-Speichervorrichtung zeigt.
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Wie in 1 dargestellt, umfasst die NAND-Flash-Speichervorrichtung eine Speicherzellenanordnung 110, eine Zeilenauswahlschaltung 120, sowie eine Seitenpufferschaltung 130.
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Die Speicherzellenanordnung 110 enthält eine Mehrzahl von Strängen 111, die jeweils mit Bitleitungen BL0 bis BLm gekoppelt sind. Der Strang 111 einer jeden Spalte (bzw. Bitleitung) umfasst einen Drain-Auswahltransistor DST, einen Source-Auswahltransistor SST sowie eine Mehrzahl von Flash-Speicherzellen MCn (n = 0–15; wobei hier die Anzahl 16 als Beispiel gegeben ist), die in Serie zwischen den Auswahltransistoren DST und SST angeschlossen sind. Der Drain-Auswahltransistor DST einer jeden Spalte hat ein Drain, das mit der Bitleitung verbunden ist, sowie ein Gate, das an eine Drain-Auswahlleitung DSL angeschlossen ist. Der Source-Auswahltransistor SST hat eine Source, die mit einer gemeinsamen Source-Leitung CSL verbunden ist, und ein Gate, das an eine Source-Auswahlleitung SSL angeschlossen ist. Zwischen dem Source-Bereich des Drain-Auswahltransistors DST und dem Drain-Bereich des Source-Auswahltransistors SST sind die Flash-Speicherzellen M15–MC0 in Serie verbunden. Die Flash-Speicherzellen MC15–MC0 sind jeweils an die Wortleitungen WL15–WL0 angeschlossen.
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Die Drain-Auswahlleitung DSL, die Wortleitungen WL0–WL15 und die Source-Auswahlleitung SSL sind elektrisch mit der Zeilenauswahlschaltung verbunden. Die Zeilenauswahlschaltung 120 wählt in Abhängigkeit der Adressinformationen eine der Wortleitungen aus, und führt in Abhängigkeit des jeweiligen Betriebsmodus Wortleitungsspannungen den ausgewählten bzw. nicht ausgewählten Wortleitungen zu. Dieses wird später im Detail beschrieben.
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Die Bitleitungen BL0–Blm in der Speicherzellenanordnung 110 sind jeweils mit einer Mehrzahl von Seitenpuffern in der Seitenpufferschaltung 130 verbunden. Im Lesemodus liest die Seitenpufferschaltung 130 Daten aus den an ausgewählte Wortleitungen angeschlossenen Flash-Speicherzellen durch die Bitleitungen BL0–BLm aus und versorgt im Programmiermodus die Bitleitungen BL0–BLm in Abhängigkeit von den zu programmierenden Daten mit einer Stromversorgungsspannung oder einer Massespannung.
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Im Programmiermodus versorgt die Zeilenauswahlschaltung 120 die ausgewählte Wortleitung mit einer Programmierspannung (z. B. 18 V) und versorgt die nicht ausgewählten Wortleitungen mit einer Passierspannung (z. B. 10 V). Im Lesemodus versorgt die Zeilenauswahlschaltung 120 die ausgewählte Wortleitung mit der Massespannung und versorgt die nicht ausgewählten Wortleitungen mit einer Lesespannung (z. B. 4,5 V). Die Programmierspannung, die Passierspannung, und die Lesespannung sind Spannungen, die großer als die Stromversorgungsspannung sind (z. B. 3 V).
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Um der Wortleitung in Abhängigkeit der Adressinformationen eine hohe Spannung, die über der Stromversorgungsspannung liegt, zuzuführen, muss die Zeilenauswahlschaltung 120 eine Schaltung enthalten, die in der Lage ist, auf eine hohe Spannung zu schalten. Ein solcher Schaltkreis zum Schalten auf eine höhere Spannung kann durch eine sogenannte Switch-Pumpe oder einen Booster verwirklicht werden.
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2 ist ein Schaltbild, welches die Zeilen-Decoderschaltung in 1 darstellt.
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Wie in 2 dargestellt, enthält die Zeilenauswahlschaltung 120 einen Decodierblock 121, einen Switch-Pumping-Block 122 und einen Umschaltblock 123.
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Der Decodierblock 121 kann aus NAND-Gattern G1 und G2 aufgebaut sein. Adresssignale DA1–DAi werden an das erste NAND-Gatter G1 angelegt, während ein Control-Signal BLKWLdis sowie ein Ausgangssignal des ersten NAND-Gatters G1 an das zweite NAND-Gatter G2 angelegt werden. Das Control-Signal BLKWLdis wird während der Lösch-, Programmier- und Auslese-Vorgänge auf hohem Signalpegel gehalten.
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Der Switch-Pumping-Block 122 ist mit einem Block-Wortleitungsknoten BLKWL verbunden, und ist, wie in 2 dargestellt, aus einem dritten NAND-Gatter 63, einem Kondensator C1 sowie ersten bis vierten NMOS-Transistoren MN1–MN4 aufgebaut.
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Der Umschaltblock 123 besteht aus Pass-(bzw. Transfer-)Transistoren NDSL, N15–N0 und NSSL, die Auswahlsignale GDSL, GWL15–GWL0 und GSSL den entsprechenden Signalleitungen DSL, WL15–WL0 und SSL zuleiten. Die Pass-Transistoren NDSL, N15–N0 und NSSL sind über ihre Gates an den Block-Wortleitungsknoten BLKWL angeschlossen.
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Der Decodierblock 121 und der Switch-Pumping-Block 122 stellen zusammen einen Block-Decodierer zur Auswahl eines Speicherblocks dar.
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Wenn mindestens eines der Adresssignale DA1–DAi auf niedrigem Signalpegel ist, dann geht auch das Ausgangssignal des Decodierblocks 121 auf niedrigen Signalpegel. In diesem Falle führt der Switch-Pumping-Block 122 keinen Pump-Vorgang des Taktsignals CLK durch. Falls jedoch alle Adresssignale DA1–DAi auf hohem Signalpegel sind, dann geht auch das Ausgangssignal des Decodierblocks 121 auf hohen Signalpegel. Der Switch-Pumping-Block 122 reagiert auf Übergänge des Taktsignals CLK von Low nach High (also von niedrigem auf hohen Signalpegel) und von High nach Low (also von hohem auf niedrigen Signalpegel). Hierbei entspricht der niedrige Signalpegel dem Pegel der Massespannung, und der hohe Signalpegel entspricht dem Pegel der Stromversorgungsspannung. Der Kondensator C1 wird wiederholt in Abhängigkeit der Übergänge des Taktsignals CLK geladen und entladen. Wenn der Kondensator C1 bei einem Übergang von High nach Low des Taktsignals CLK mit gepumpten Ladungen aufgeladen wird, dann werden die gepumpten Ladungen durch den ersten NMOS-Transistor MN1 geleitet, wodurch die Spannung am Block-Wortleitungsknoten BLKWL erhöht wird.
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Wenn das Taktsignal CLK vom niedrigen Signalpegel auf den hohen Signalpegel übergeht, dann wird eine VPP-Spannung (also eine Lese-Spannung Vread im Lesebetrieb, eine Programmier-Spannung Vpgm im Programmierbetrieb; im Folgenden als „Betriebsspannung” bezeichnet) an das Gate des zweiten NMOS-Transistors MN2 zugeführt. Der zweite NMOS-Transistor MN2 geht bei einem Spannungsunterschied zwischen Gate und Source nach einer Weile in den abgeschalteten Zustand über.
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Wenn der Kondensator C1 wieder durch einen Übergang von High nach Low des Taktsignals CLK aufgeladen wird, dann werden die gepumpten Ladungen durch den ersten NMOS-Transistor MN1 geleitet, wodurch die Spannung am Block-Wortleitungsknoten BLKWL erhöht wird. Wenn daraufhin das Taktsignal CLK wieder vom niedrigen Signalpegel auf den hohen Signalpegel übergeht, dann wird über den zweiten NMOS-Transistor MN2 die Betriebsspannung an das Gate des ersten NMOS-Transistors MN1 angelegt. Durch Wiederholung dieses Vorgangs wird die Spannung am Block-Wortleitungsknoten BLKWL nach und nach angehoben, und erreicht schließlich VPP0 + Vtn3. Hierbei ist Vtn3 die Schwellenspannung des dritten NMOS-Transistors MN3. Der dritte NMOS-Transistor MN3 klemmt die Spannung des Block-Wortleitungsknotens BLKWL, die über den notwendigen Spannungspegel ansteigen kann, fest.
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Durch den oben beschriebenen Vorgang hat der Block-Wortleitungsknoten BLKWL einen Spannungspegel, der hoch genug ist, um die Programmierspannung Vpgm bzw. die Lese-Spannung Vread der entsprechenden Wortleitung zuzuleiten.
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Allerdings ist die in 2 dargestellte Struktur des Switch-Pumping-Blocks aus den folgenden Gründen nicht für eine NAND-Flash-Speichervorrichtung mit niedriger Leistung geeignet.
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Während des Pump-Vorganges steigt die Schwellenspannung des ersten und des zweiten NMOS-Transistors MN1 und MN2 aufgrund des sogenannten Body-Effekts an. Dies führt dazu, dass der Spannungspegel des Block-Wortleitungsknotens BLKWL aufgrund der steigenden Schwellenspannungen nur begrenzt ansteigen kann.
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Ein Problem der herkömmlichen Zeilenauswahlschaltung während des Programmierbetriebes wird im Folgenden unter Zuhilfenahme der Signalformen an den verschiedenen Knoten beschrieben.
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3 ist ein Signalformdiagramm, welches die Potenziale der Knoten in der Zeilenauswahlschaltung während des Programmierbetriebes zeigt.
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Wie in den 2 und 3 dargestellt, ist ein Transfer der Spannung Vcc an GDSL bzw. der Spannungen Vpgm und Vpass an GWL0–GWL15 zur Drain-Auswahlleitung DSL bzw. zu den Wortleitungen WL0–WL15 ohne einen Spannungsabfall um Vth nur dann möglich, wenn die Spannung am Block-Wortleitungsknoten BLKWL gleich oder höher ist als Vpgm + Vth.
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Allerdings erfolgt eine Schwächung der Pump-Effizienz aufgrund der durch den Body-Effekt ansteigende Schwellenspannung der ersten und zweiten NMOS-Transistoren MN1 und MN2, die im Switch-Pumping-Block 122 verwendet werden. Insbesondere ist die Pump-Effizienz nahezu vernachlässigbar, wenn bei einem sehr niedrigen Vcc gepumpt wird.
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Aus diesem Grunde ist es bei einem Pump-Vorgang mit sehr niedrigem Vcc unmöglich, die Programmier-Spannung oder auch die Pass-Spannung zu transferieren, weil die Spannung am Block-Wortleitungsknoten BLKWL nicht bis zu Vpgm + Vth ansteigt.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Es ist somit eine Aufgabe der vorliegenden Erfindung, die oben beschriebenen Probleme zu lösen, und eine Zeilen-Decoderschaltung für einen NAND-Flash-Speicher bereitzustellen, um zu verhindern, dass die Betriebsspannung (z. B. eine Programmier-Spannung, eine Pass-Spannung oder eine Lese-Spannung) inkorrekt einem Gate einer Speicherzelle zugeführt wird, da eine Pump-Spannung mit einem Pegel, der niedriger ist als eine Zielspannung, an ein Gate eines Hochspannungs-Pass-Transistors der Zeilen-Decoderschaltung zugeführt wird. Dabei wird die Pump-Spannung zuerst an das Gate des Hochspannungs-Pass-Transistors angelegt (also Vorladen des Gates des Hochspannungs-Pass-Transistors) und dann wird die Betriebsspannung an den Drain des Hochspannungs-Pass-Transistors angelegt, wodurch die Pump-Spannung höher wird als die Zielspannung, aufgrund eines Self-Boosting-Effektes durch die Struktur des Transistors, was es möglich macht, dass die Betriebsspannung korrekt dem Gate der Speicherzelle zugeführt wird.
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In einer Ausführungsform der vorliegenden Erfindung umfasst eine Zeilendecoderschaltung für eine NAND-Flash-Speichervorrichtung einen Blockdecoder zur Auswahl eines bestimmten Speicherblocks aus einer Mehrzahl von Speicherblöcken in einer Speicheranordnung, einen ersten Umschaltblock mit Pass-Transistoren zum Übermitteln von Betriebsspannungen an den Speicherblock in Antwort auf ein Ausgangssignal des Blockdecoders und einen zweiten Umschaltblock, der die Betriebsspannungen an die Drains der Pass-Transistoren übermittelt, nachdem er erkennt, dass das Ausgangssignal an die Gates der Pass-Transistoren geführt wird, wobei das Ausgangssignal an die Pass-Transistoren früher angelegt wird als die Betriebsspannungen, so dass die Betriebsspannungen regulär übermittelt werden.
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In einer bevorzugten Ausführungsform der Erfindung enthält der Block-Decoder einen Decodierblock zur Erzeugung eines Auswahlsignals, wenn ein entsprechender Block von einem Adress-Signal designiert wird, und einen Switch-Pumping-Block zur Erzeugung des Ausgangssignals, in dem das Auswahlsignal gepumpt wird.
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In einer bevorzugten Ausführungsform enthält der Switch-Pumping-Block ein NAND-Gatter, welches das Ausgangssignal des Decodierblocks und ein Taktsignal empfängt, einen Kondensator, welcher zwischen dem Ausgang des NAND-Gatters und einem ersten Knoten angeschlossen ist, einen ersten NMOS-Transistor, welcher zwischen dem ersten Knoten und dem Ausgangsanschluss angeschlossen ist, und dessen Gate an den ersten Knoten angeschlossen ist, einen zweiten NMOS-Transistor, welcher zwischen dem ersten Knoten und einem Stromversorgungs-Spannungsanschluss angeschlossen ist, und dessen Gate an den Ausgangsanschluss angeschlossen ist, und einen dritten NMOS-Transistor, welcher zwischen einem Stromversorgungs-Spannungsanschluss und dem Ausgangsanschluss angeschlossen ist, und dessen Gate an den Ausgangsanschluss angeschlossen ist.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Für ein vollständiges Verständnis der Erfindung sowie ihrer Vorteile soll auf die folgende ausführliche Beschreibung und die begleitenden Zeichnungen verwiesen werden, worin:
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1 ein Blockschaltbild einer herkömmlichen NAND-Flash-Speichervorrichtung zeigt;
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2 ein Schaltbild der Zeilenauswahlschaltung in 1 zeigt;
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3 ein Signalformdiagramm ist, welches die Potenziale der Knoten in der Zeilenauswahlschaltung während des Programmierbetriebs zeigt;
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4 ein Schaltbild ist, welches eine Zeilenauswahlschaltung für eine NAND-Flash-Speichervorrichtung nach einer erfindungsgemäßen Ausführungsform darstellt; und
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5 ein Signalformdiagramm ist, welches die Potenziale an den Knoten in der Zeilenauswahlschaltung in 4 während des Programmierbetriebes darstellt.
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AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Ausführungsformen der vorliegenden Erfindung werden im Folgenden unter Zuhilfenahme der beigefügten Zeichnungen detailliert beschrieben. Die vorliegende Erfindung kann jedoch auch in anderen Formen ausgeführt werden und ist nicht auf die im Folgenden beschriebenen Ausführungsformen beschränkt. Vielmehr sind die folgenden Ausführungsformen zum Zwecke einer gründlichen und kompletten Offenbarung angegeben, um dem Fachmann den vollen Umfang der Erfindung zu erschließen. In den Zeichnungen sind die Abmessungen von einzelnen Elementen unter Umständen zum Zwecke der Übersichtlichkeit übertrieben dargestellt. In der gesamten Beschreibung beziehen sich gleiche Bezugsziffern auf gleiche Elemente.
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4 ist ein Schaltbild, welches eine Zeilenauswahlschaltung (also eine Zeilen-Decoderschaltung) für eine NAND-Flash-Speichervorrichtung nach der erfindungsgemäßen Ausführungsform zeigt.
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Wie in 4 dargestellt, enthält die Zeilenauswahlschaltung 200 einen Decodierblock 210, einen Switch-Pumping-Block 220 sowie einen ersten und einen zweiten Umschaltblock 230 bzw. 240. Der Decodierblock 210 und der Switch-Pumping-Block 220 bilden zusammen einen Block-Decodierer zur Auswahl von Speicherblöcken und gewährleisten somit, dass eine Mehrzahl von Speicherblöcken zur Verfügung gestellt werden kann.
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In dieser Anordnung sind Schaltungsstruktur und Betriebsweise des Decodierblocks 210, des Switch-Pumping-Blocks 220 und des ersten Umschaltblocks 230 im Wesentlichen identisch mit der herkömmlichen Schaltung, und werden daher nicht weiter beschrieben.
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Die Zeilenauswahlschaltung 200 ist dadurch gekennzeichnet, dass sie den zweiten Umschaltblock 240 umfasst. Der zweite Umschaltblock 240 erkennt ein elektrisches Potenzial am Blockwortleitungsknoten BLKWL des Switch-Pumping-Blocks 220, welches eine Spannung darstellt, die an die Gates der Pass-Transistoren NDSL, N15–N0 und NSSL des ersten Umschaltblocks 230 angelegt wird. Abhängig vom elektrischen Potenzial des Block-Wortleitungsknotens BLKWL, konrolliert der zweite Umschaltblock 240 eine Betriebsspannung (z. B. eine Programmier-Spannung, eine Lese-Spannung oder eine Passier-Spannung), welche der Auswahlleitung (also DSL oder SSL in 1) oder den Wortleitungen WL0–WL15 zugeführt wird, indem sie an den ersten Umschaltblock 230 angelegt wird.
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Die Zeilenauswahlschaltung der NAND-Flash-Speichervorrichtung nach dieser erfindungsgemäßen Ausführungsform wird mm unter Zuhilfenahme von 5 detailliert beschrieben.
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5 ist ein Signalformdiagramm, welches die Potenziale der Knoten in der Zeilenauswahlschaltung von 4 während eines Programmierbetriebs darstellt.
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Die folgenden Erläuterungen beziehen sich auf die 4 und 5. Wenn die Adress-Signale DA1–Dai während einer BLKWL-Vorladeperiode t1 alle auf hohem Signalpegel sind und der Decodierblock 210 ein Signal mit hohem Signalpegel ausgibt, dann reagiert der Switch-Pumping-Block 220 auf Übergänge des Taktsignals CLK von Low nach High bzw. von High nach Low. Mit anderen Worten werden mittels einer Wiederholung des Lade- bzw. Entladevorganges des Kondensators C1 durch das Taktsignal CLK gepumpte Ladungen durch den ersten NMOS-Transistor MN1 geleitet, um die Spannung am Block-Wortleitungsknoten BLKBL zu erhöhen. Durch diesen Vorgang wird der Block-Wortleitungsknoten BLKWL, der an die Gates der Pass-Transistoren NDSL, N15–N0 und NSSL angeschlossen ist, vorgeladen.
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Da jedoch wie oben erwähnt, die Schwellenspannung der ersten und zweiten NMOS-Transistoren MN1 und MN2 durch den Body-Effekt angehoben wird, kann der Spannungspegel des Block-Wortleitungsknotens BLKWL aufgrund dieser ansteigenden Schwellenspannungen nur begrenzt zunehmen.
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Wenn in einer Block-Wortleitungsknoten-Pump-Periode T2 der zweite Umschaltblock 240 erkennt, dass die Spannung am Block-Wortleitungsknoten BLKWL vorgeladen wird, dann führt er die Betriebsspannung (z. B. die Programmierspannung, die Passier-Spannung, oder die Lese-Spannung) auf die Drains der Pass-Transistoren NDSL, N15–N0 und NSSL.
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Dieses bewirkt einen sogenannten Self-Boosting-Effekt mit den Strukturen der Pass-Transistoren NDSL, N15–N0 und NSSL, wodurch die Spannung am Block-Wortleitungsknoten BLKWL weiter zunimmt. Mit anderen Worten wird die Spannung am Block-Wortleitungsknoten BLKWL größer als eine Spannung, die notwendig ist, um die Betriebsspannung zu übermitteln (also z. B. die Summe der Betriebsspannung und der Schwellenspannung). Wie aus 5 ersichtlich ist, steigt die Spannung am Block-Wortleitungsknoten BLKWL weiter an, als vorher, wobei die Betriebsspannung Vpgm oder Vpass nach Vorladen des Block-Wortleitungsknotens BLKWL angelegt wird.
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Somit wird eine ausreichende Spannung an die Gates der Pass-Transistoren NDSL, N15–N0 und NSSL angelegt, was bewirkt, dass die Betriebsspannung jeweils an die Drain-Auswahlleitung DSL, die Wortleitungen WL0–WL15 und die Source-Auswahlleitung SSL unter normalen Voraussetzungen übermittelt wird.
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In der Entladungsperiode T3 wird der Betrieb des Switch-Pumping-Blocks 220 durch das Kontrollsignal BLKdis zum Entladen angehalten, wodurch der Block-Wortleitungsknoten BLKWL entladen wird.
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Somit wird die Betriebsspannung sicher an die Pass-Transistoren übermittelt, indem die Betriebsspannung an die Drains der Pass-Transistoren NDSL, N15–N0 und NSSL angelegt wird, nachdem der Block-Wortleitungsknoten BLKWL, der an die Gates der Pass-Transistoren NDSL, N15–N0 und NSSL angeschlossen ist, zunächst vorgeladen wurde.
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Als Ergebnis wird eine ausreichende Spannung an die Gates der Pass-Transistoren NDSL, N15–N0 und NSSL angelegt, so dass die jeweilige Betriebsspannung regulär an die Drain-Auswahlleitung DSL, die Wortleitungen WL0–WL15 und die Source-Asuwahlleitung SSL übermittelt wird.
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In der Entladeperiode T3 wird aufgrund des Kontrollsignals BLKdis für die Entladung der Betrieb der Switch-Pumping-Blocks 220 angehalten, wodurch der Block-Wortleitungsknoten BLKWL entladen wird.
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Da es andererseits im Lesevorgang möglich ist, einen Pumpvorgang mit niedriger Spannung Vcc durchzuführen, kommt es nicht zu dem oben beschriebenen Problem. Daher kann auch im Lesevorgang die Betriebsspannung auf geeignete Weise regulär übermittelt werden.
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Wie oben dargelegt, wird mit der vorliegenden Erfindung die Pump-Spannung zuerst an das Gate des Hochspannungs-Pass-Transistors angelegt (also Vorladen des Gates des Hochspannungs-Pass-Transistors) und dann die Betriebsspannung an den Drain des Hochspannungs-Pass-Transistors angelegt, um zu verhindern, dass die Betriebsspannung (z. B. eine Programmier-Spannung, eine Pass-Spannung oder eine Lese-Spannung) inkorrekt einem Gate einer Speicherzelle zugeführt wird, da eine Pump-Spannung mit einem Pegel, der niedriger ist als eine Zielspannung, an ein Gate eines Hochspannungs-Pass-Transistors der Zeilen-Decoderschaltung zugeführt wird. Dadurch wird die Pump-Spannung höher als die Zielspannung, aufgrund eines Self-Boosting-Effektes durch die Struktur des Transistors, was es möglich macht, dass die Betriebsspannung korrekt dem Gate der Speicherzelle zugeführt wird.
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Die vorliegende Erfindung wurde unter Zuhilfenahme der in den beigefügten Zeichnungen dargestellten erfindungsgemäßen Ausführungsformen beschrieben, ist aber nicht darauf beschränkt. Vielmehr wird es dem Fachmann ersichtlich sein, dass verschiedenartige Veränderungen, Modifikationen und Substitutionen gemacht werden können, ohne vom Erfindungsgedanken oder –umfang abzuweichen.
