DE102005007600A1 - Steuereinheit zur Deaktivierung und Aktivierung der von ihr erzeugten Steuersignale synchron mit einem Grundtakt - Google Patents

Steuereinheit zur Deaktivierung und Aktivierung der von ihr erzeugten Steuersignale synchron mit einem Grundtakt Download PDF

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Abstract

Eine Steuereinheit (10) ist zur Erzeugung und Ausgabe von mit einem ihr eingegebenen periodischen Grundtakt (clk_hr_i) synchronen und frequenzgleichen periodischen Takt- (clk1_hr_i, clk2_hr_i) und von ebenfalls mit dem Grundtakt (clk_hr_i) synchronen periodischen Steuersignalen (evload_o, odload_o) und zur Einschaltung/Abschaltung der Ausgabe mindestens des Taktsignals (clk1_hr_i, clk2_hr_i) in Reaktion auf ein ihr von außen geführtes Aktivier/Deaktiviersignal (freeze_i) an einen eine Synchronisierung und Serialisierung eines parallelen Datensignals (D1_in; D1_od, D1_ev) mit dem Grundtakt (clk_hr_i) ausführenden synchronen Parallel/Serienwandler (1) eingerichtet. Während die Abschaltung, d. h. Deaktivierung der Ausgabe des Taktsignals (clk1_hr_i, clk2_hr_i) und optional der Steuersignale (evload_o, odload_o) unmittelbar erfolgt, nachdem das Aktivier/Deaktiviersignal (freeze_i) seinen Deaktivierzustand angenommen hat, ist die Steuereinheit (10) in der Lage, das Wiedereinschalten insbesondere der Steuersignale (evload_o, odload_o), wenn das Aktivier/Deaktiviersignal (freeze_i) seinen Aktivierzustand angenommen hat, mit dem Grundtakt (clk_hr_i) so zu synchronisieren, dass die Steuersignale (evload_o, odload_o) dem synchronen Parallel/Serienwandler (1) phasenrichtig zugeführt werden. Mit der von der erfindungsgemäßen Steuereinheit (10) bewirkten Abschaltung lässt sich der Leistungsverbrauch in der letzten Stufe einer Sende-Interfaceschaltung eines schnellen ...

Description

  • Steuereinheit zur Deaktivierung und Aktivierung der von ihr erzeugten Steuersignale synchron mit einem Grundtakt Die Erfindung betrifft eine Steuereinheit, die zur Erzeugung und Ausgabe von mit einem ihr eingegebenen periodischen Grundtakt synchronen und frequenzgleichen periodischen Takt- und von synchronen periodischen Steuersignalen und zur Aktivierung/Deaktivierung der Ausgabe wenigstens der Taktsignale in Reaktion auf ein ihr von außen zugeführtes Aktivier/Deaktiviersignal eingerichtet ist. Diese Steuereinheit ist zur Steuerung eines eine Synchronisierung und Serialisierung eines parallelen Datensignals synchron mit dem Grundtakt ausführenden Parallel-Serienwandlers in der Sendeinterfaceschaltung für schnelle DDR-DRAM-Speicher zukünftiger Speichergenerationen und/oder für einen diese ansteuernden Speichercontroller anwendbar.
  • Zukünftige DDR-DRAM-Speichergenerationen werden sehr hohe Übertragungsfrequenzen haben und verschiedenen Beschränkungen unterworfen sein: die Sendeinterfaceschaltung derartiger zukünftiger DDR-DRAM-Speicher soll einerseits geringen Leistungsverbrauch haben und andererseits die Daten mit den geforderten hohen Frequenzen ausgeben können.
  • Zu diesem Zweck ist eine Steuereinheit zur Erzeugung der in der Sendeinterfaceschaltung benötigten Takt- und Steuersignale gewünscht, die diese abschalten kann, wenn keine Daten übertragen werden.
  • Es ist deshalb Aufgabe der Erfindung, eine Steuereinheit der eingangs genannten Art so anzugeben, dass sie wenigstens die der Sendeinterfaceschaltung zuzuführenden Taktsignale deaktivieren kann, wenn keine Daten zu senden sind, um den Leistungsverbrauch der Sendeinterfaceschaltung wesentlich zu reduzieren. Diese Reduktion des Leistungsverbrauchs ist um so effektiver, je höher die Sendefrequenz der Sendeinterfaceschaltung eines derartigen DDR-DRAM-Speichers ist.
  • Die Aufgabe wird anspruchsgemäß gelöst.
  • Gemäß einem wesentlichen Aspekt ist eine die obige Aufgabe lösende Steuereinheit zur Erzeugung und Ausgabe von mit einem ihr eingegebenen periodischen Grundtakt synchronen und frequenzgleichen periodischen Takt- und von ebenfalls mit dem Grundtakt synchronen periodischen Steuersignalen und zur Aktivierung/Deaktivierung der Ausgabe wenigstens eines der Taktsignale in Reaktion auf ein der Steuereinheit von außen zugeführtes Aktivier/Deaktiviersignal an einen eine Synchronisierung und Serialisierung eines parallel anliegenden Datensignals synchron mit dem Grundtakt ausführenden synchronen Parallel/Serienwandler eingerichtet. Die Steuereinheit weist Abschaltmittel, die die Ausgabe wenigstens des Taktsignals und optional der Steuersignale, sobald das Aktivier/Deaktiviersignal seinen Deaktivierzustand annimmt, abschalten, und Synchronisations- und Einschaltmittel auf, die die Ausgabe des Taktsignals synchron mit der nächsten, dem Zeitpunkt, wo das Aktivier/Deaktiviersignal seinen Aktivierzustand annimmt, unmittelbar folgenden Flanke des Grundtakts einschalten.
  • Auf diese Weise schalten die Abschaltmittel der Steuereinheit, wenn das ihr zugeführte Aktivier/Deaktiviersignal seinen Deaktivierzustand angenommen hat, was gewöhnlich eine gewisse Zeit nach dem Aussenden des letzten Datums passiert, das einem letzten Schaltungsblock des synchronen Paral lel/Serienwandlers zugeführte Taktsignal ab. Dadurch ist der Zustand dieses letzten Schaltungsblocks "eingefroren".
  • Optional kann auch diese Abschaltung bzw. Deaktivierung auf den Grundtakt synchronisiert sein, damit bestimmte Signale einen bestimmten Pegel aufweisen.
  • Beim Auftreten einer neuen Leseanforderung wird das Aktivier/Deaktiviersignal wieder in seinen Aktivierzustand versetzt. Dies wirkt sich dadurch aus, dass das dem letzten Schaltungsblock des synchronen Parallel/Serienwandlers zugeführte Taktsignal synchron mit der nächst folgenden Flanke des Grundtakts erneut eingeschaltet wird und ein Datenstrom den Ausgangsports zugeführt werden kann. In der gesamten dazwischen liegenden Zeit, wenn keine Leseanforderung anliegt, kann der Leistungsverbrauch in dem die letzte Stufe der Sendeschaltung bildenden synchronen Parallel/Serienwandler stark verringert werden.
  • Generell kann das erfindungsgemäße Aktivier/Deaktivierprinzip auch angewendet werden, wenn mehrere DRAM-Chips auf einer Leiterplatte (z. B. einem DIMM) angeordnet sind und Kommandos/Lesedaten von einem zum anderen DRAM-Chip weitergeleitet werden. Jeder Sender einer solchen Repeater-Stufe könnte eine ähnliche Aktivier/Deaktiviervorrichtung besitzen.
  • Gemäß einer bevorzugten Weiterbildung sind die Abschaltmittel der Steuereinheit auch zur Abschaltung der Ausgabe der Steuersignale und die Synchronisations- und Einschaltmittel derselben zur Einschaltung der Ausgabe auch der Steuersignale und zwar synchron mit einer von dem Zeitpunkt, wo das Aktivier/Deaktiviersignal seinen Aktivierzustand annimmt, ein ganzzahliges Vielfaches einer halben Taktperiode später auf tretenden Flanke des Grundtakts eingerichtet. Auch dabei kann die Abschaltung synchron zum Grundtakt erfolgen.
  • Dieses Vielfache der halben Taktperiode ist einstellbar und beträgt z. B. drei halbe Taktperioden.
  • Gemäß einer vorteilhaften Weiterbildung weisen die Abschaltmittel der Steuereinheit Inhibitormittel auf, die das Aktivier/Deaktiviersignal nur wirksam werden lassen, wenn das Taktsignal und optional die Steuersignale jeweils im Nullzustand sind. Die ist besonders bei Verwendung bestimmter Schaltungstypen vorteilhaft. Übergeordnetes Ziel ist es, möglichst wenig Störeinflüsse durch die Abschaltung zu erzeugen.
  • Bevorzugt gibt die Steuereinheit die Takt- und Steuersignale jeweils als Ein-Bit-Signale an den synchronen Parallel/Serienwandler aus, und die Synchronisations- und Einschaltmittel der erfindungsgemäßen Steuereinheit schalten die Ausgabe der Takt- und optional der Steuersignale jeweils synchron mit einer Rückflanke des Grundtakts ein.
  • Neben den Taktsignalen erzeugt die Steuereinheit bevorzugt zwei taktsynchrone Steuersignale und zwar ein erstes und zweites Steuersignal gleicher Frequenz jeweils mit dem Tastverhältnis 1:4 und einer Periodizität von vier Zyklen des Grundtakts. Diese beiden Steuersignale haben eine gegenseitige feste Phasendifferenz eines halben Zyklus des Grundtakts.
  • In einem weiteren bevorzugten Ausführungsbeispiel empfängt die Steuereinheit außerdem ein periodisches Schreibsignal, dessen Tastverhältnis 1:2 und dessen Periode vier Taktzyklen des Grundtakts betragen und erzeugt daraus ein drittes taktsynchrones Steuersignal, das dasselbe Tastverhältnis und dieselbe Periodizität wie das Schreibsignal hat, jedoch gegenüber diesem um ein einstellbares ganzzahliges Vielfaches einer halben Periode des Grundtakts verzögert ist.
  • Bei diesem Ausführungsbeispiel enthält die Steuereinheit bevorzugt Einstellregister, die jeweils einen Wert eines von außen zugeführten Einstellsignals zur Einstellung des jeweiligen ganzzahligen Vielfachen der halben Taktperiode des Grundtakts jeweils zur verzögerten Einschaltung der Ausgabe des ersten und zweiten Steuersignals und zur Verzögerung des dritten Steuersignals gegenüber dem Schreibsignal speichern.
    •
  • Die obigen und weitere vorteilhafte Merkmale einer erfindungsgemäßen Steuereinheit werden in der nachfolgenden Beschreibung mehrerer bevorzugter Ausführungsbeispiele anhand der Zeichnung näher erläutert. Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1 ein Funktionsblockschaltbild eines als Stufe in einer Sendeinterfaceschaltung eines DDR-DARMs konzipierten synchronen Parallel/Serienwandlers;
  • 2 ein Funktionsblockdiagramm eines ersten bevorzugten Ausführungsbeispiels einer erfindungsgemäßen Steuereinheit;
  • 3A graphisch Signalzeitdiagramme zur Erläuterung der Funktion der in 2 dargestellten Steuereinheit beim Abschalten eines von ihr erzeugten Taktsignals;
  • 3B graphisch Signalzeitdiagramme zur Erläuterung der Funktion der Steuereinheit gemäß 2 beim Einschalten des von ihr erzeugten Taktsignals;
  • 4 ein Funktionsblockschaltbild eines gemäß dem in 1 gezeigten funktionell erweiterten synchronen Parallell/Serienwandlers;
  • 5 ein Funktionsblockdiagramm eines zweiten bevorzugten Ausführungsbeispiels einer erfindungsgemäßen Steuereinheit;
  • 6A graphisch Signalzeitdiagramme zur Erläuterung der Funktion der in 5 gezeigten Steuereinheit beim Abschalten der von ihr erzeugten Takt- und Steuersignale;
  • 6B graphisch Signalzeitdiagramme zur Erläuterung der Funktion der in 5 dargestellten Steuereinheit beim Einschalten der von ihr erzeugten Takt- und Steuersignale und
  • 7 tabellarisch Zustände einer finiten Zustandsmaschine zur unterstützenden Erläuterung der Funktion der in 5 gezeigten Steuereinheit.
  • Wie erwähnt, ist die erfindungsgemäße Steuereinheit zur Erzeugung und Ausgabe von mit einem ihr eingegebenen periodischen Grundtakt synchronen und frequenzgleichen periodischen Takt- und von ebenfalls mit dem Grundtakt synchronen periodischen Steuersignalen und zur Aktivierung/Deaktivierung der Ausgabe wenigstens einer der Taktsignale in Reaktion auf ein der Steuereinheit von außen zugeführtes Aktivier/Deaktiviersignal an einen eine Synchronisierung und Serialisierung eines parallel anliegenden Datensignals synchron mit dem Grundtakt ausführenden synchronen Parallel/Serienwandler eingerichtet. Abschaltmittel, die die Ausgabe wenigstens des Taktsignals und optional der Steuersignale, sobald das Akti vier/Deaktiviersignal seinen Deaktivierzustand annimmt, unmittelbar abschalten, und Synchronisations- und Einschaltmittel sind vorgesehen, die die Ausgabe des Taktsignals synchron mit der nächsten, dem Zeitpunkt, wo das Aktivier/Deaktiviersignal seinen Aktivierzustand annimmt, unmittelbar folgenden Flanke des Grundtakts einschalten.
  • 1 zeigt schematisch ein Funktionsblockschaltbilds eines ersten Ausführungsbeispiels eines als Endstufe einer Sendeinterfaceschaltung eines DDR-DRAM-Speichers oder eines Speichercontrollers angeordneten synchronen Parallel/Serienwandlers 1. Letzterer weist ein erstes (4:1) Schieberegister SR_od und ein zweites (4:1) Schieberegister SR_ev sowie eine (2:1) Verschmelzungseinheit M auf. Ein acht Bit umfassender paralleler Datenstrom kommt geteilt in einen die ungeradzahligen vier Bit umfassenden Datenstrom D1_od und einen die geradzahligen vier Bit umfassenden Datenstrom D1_ev jeweils am ersten Schieberegister SR_od und am zweiten Schieberegister SR_ev an. Gleichfalls liegt den Einheiten des synchronen Parallel/Serienwandlers 1 ein aus einem (nicht gezeigten) Grundtakt durch die erfindungsgemäße Steuereinheit erzeugtes erstes Taktsignal clk1_hr_i und zweites Taktsignal clk2_hr_i an. Es sei bemerkt, dass der (nicht gezeigte) Grundtakt (clk_hr_i) und die beiden von ihm phasengleich abgeleiteten Taktsignale clk1_hr_i und clk2_hr_i die halbe Taktfrequenz wie ein nicht gezeigter Systemtakt haben, der jedoch im Rahmen des hier Beschriebenen nur fiktiv ist. In dem ersten Schieberegister SR_od wird abhängig von einem Ladesignal odload_o der ungeradzahlige parallele 4-Bit-Teil D1_od der ankommenden Daten synchron zur Rück-(oder Vorder-)Flanke des ersten Taktsignals clk1_hr_i in einen seriellen Datenstrom D2_od (1/2) umgesetzt, der die ungeradzahligen Bits des Eingangsdatensignals umfasst. In gleicher Weise übernimmt das zweite Schieberegister SR_ev den geradzahligen Anteil D1_ev des parallelen Vier-Bit-Datensignals mit dem zweiten Ladesignal evload_o und setzt diesen synchron mit der Vorder-(oder Rück-)Flanke des ersten Taktsignals clk1_hr_i in einen seriellen Datenstrom D2_ev um. Die beiden von den Schieberegistern SR_od und SR_ev seriell ausgegebenen Datenströme D2_od (1/2) und D2_ev (1/2) werden in der Verschmelzungseinheit M synchron jeweils mit der Rück- oder Vorderflanke des zweiten Taktsignals clk2_hr_i in einen seriellen Ein-Bit-Ausgangsdatenstrom D3 (1/1) umgewandelt.
  • Es ist zu bemerken, dass die Bitzahlen (acht Bit, vier Bit) nur beispielhaft sind und dass es keinen Unterschied in Phase und Frequenz zwischen dem ersten Taktsignal clk1_hr_i und dem zweiten Taktsignal clk2_hr_i gibt. Der Grund für die Aufteilung in das erste Taktsignal clk1_hr_i und das zweite Taktsignal clk2_hr_i liegt, wie nachstehend erläutert wird, darin, dass im ersten bevorzugten Ausführungsbeispiel die Verschmelzungseinheit M lediglich durch das Abschalten des zweiten Taktsignals clk2_hr_i eingefroren und damit die Ausgabe des seriellen Datenstroms D2 unterbunden wird.
  • Aufgabe des nachstehend beschriebenen ersten Ausführungsbeispiels der erfindungsgemäßen Steuereinheit ist es nun, dieses zweite Taktsignal clk2_hr_i abhängig von einem von außen zugeführten Aktivier/Deaktiviersignal freeze_i zu aktivieren, d. h. einzuschalten und zu deaktivieren, d. h. auszuschalten, um den Leistungsverbrauch zu minimieren, wenn keine Daten aus dem DDR-DRAM-Speicher gelesen werden.
  • 2 zeigt als Funktionsschaltbild das erwähnte erste Ausführungsbeispiel der erfindungsgemäßen Steuereinheit 10. Dieser Steuereinheit 10 werden der Grundtakt clk_hr_i und das erwähnte Aktivier/Deaktiviersignal freeze_i jeweils als Ein-Bit-Signale zugeführt. 2 zeigt einige zum Verständnis der Funktion der Steuereinheit 10 notwendige Funktionsblöcke, nämlich des als Schalter symbolisierte Abschaltmittel 11 und Synchronisations- und Einschaltmittel 12. Es ist deutlich, dass aus dem Grundtakt clk_hr_i außer den beiden Taktsignalen clk1_hr_i und clk2_hr_i auch das Ladesignal odload_o für das erste Schieberegister SR_od und das Ladesignal evload_o für das zweite Schieberegister SR_ev gemäß 1 als Steuersignale erzeugt.
  • Die 3A und 3B zeigen grafisch die zeitlichen Beziehungen von Datensignalen, Taktsignalen und Steuersignalen wie sie die in 2 gezeigte Steuereinheit für den in 1 gezeigten synchronen Parallel/Serienwandler 1 erzeugt und zwar jeweils zur Veranschaulichung des durch das der Steuereinheit 10 von außen zugeführte Aktivier/Deaktiviersignal freeze_i erzeugten Deaktivier- oder "Aus"-Zustands und des Aktivier- oder "Ein"-Zustands. Gemäß 3A (fünfte Signalzeile von oben) schalten die Abschaltmittel 11 der in 2 gezeigten Steuereinheit 10 die Ausgabe des der Verschmelzungseinheit M in 1 zugeführten zweiten Taktsignals clk2_hr_i unmittelbar ab, sobald das Aktivier/Deaktiviersignal freeze_i seinen Deaktivier- oder "Aus"-Zustand annimmt. Das dem ersten und zweiten Schieberegister SR_od und SR_ev des synchronen Parallel/Serienwandlers der 1 zugeführte erste Taktsignal clk1_hr_i und die beiden Ladesignale odload_o und evload_o bleiben von dem Zustandswechsel des Aktivier/Deaktiviersignals freeze_i unbeeinflusst. Die als letzte Stufe des synchronen Parallel/Serienwandlers 1 vorhandene Verschmelzungseinheit M kann deshalb weder die ihr inliegenden seriellen Datenströme D2_od (1/2) und D2_ev (1/2) übernehmen noch den seriellen Ausgangsdatenstrom D3 ausgeben. Dies ist in den letzten drei Signalzeilen der 3A veranschaulicht.
  • Wenn an den (nicht gezeigten) DDR-DRAM-Speicher eine erneute Leseanforderung ergeht, wird das Aktivier/Deaktiviersignal freeze_i gemäß 3B wieder in seinen Aktivier- oder "Ein"-Zustand versetzt. Mit der nächsten Flanke des Grundtakts clk_hr_i (die Vorderflanke in 3B) schaltet die Steuereinheit 10 die Ausgabe des zweiten Taktsignals clk2_hr_i wieder ein, sodass die Verschmelzungseinheit M des synchronen Parallel/Serienwandlers 1 ihren "eingefrorenen" Zustand beendet und die mit den darauf folgenden Ladesignalen odload_o und evload_o vom ersten und zweiten Schieberegister SR_od und SR_ev ausgegebenen seriellen Datenströme D2_ev (1/2) und D2_od (1/2) übernimmt und daraufhin den seriellen Ausgangsdatenstrom D3 (1/1) ausgibt.
  • In dem hier beschriebenen Ausführungsbeispiel ist keine Resynchronisierung beim Einschalten notwendig, da die Verschmelzungseinheit M keine Steuersignale "load" besitzt. Es gibt natürlich auch andere Topologien (z. B. mit ungerader Bitzahl, z. B. = 9), wo auch die Verschmelzungseinheit M Steuersignale zugeführt bekommt. In diesem Fall ist dann, wie bei den beiden Schieberegistern SR_od und SR_ev eine Resynchronisierung beim Wiedereinschalten notwendig.
  • Während bei dem zuvor anhand der 2, 3A und 3B beschriebenen ersten bevorzugten Ausführungsbeispiel nur das Taktsignal clk2_hr_i ab und wieder eingeschaltet wird, wenn das Aktivier/Deaktiviersignal freeze_i jeweils seinen Deaktivier- und Aktivierzustand annimmt, werden durch die nachfolgend als zweites bevorzugtes Ausführungsbeispiel beschriebene Steuereinheit 10 (5, 6A und 6B) außer den Taktsignalen auch die dem synchronen Parallel/Serienwandler gemäß 4 zugeführten Steuersignale abhängig vom Aktivier/Deaktiviersignal freeze_i aktiviert, d. h. eingeschaltet und deaktiviert, d. h. abgeschaltet.
  • Der dem zweiten Ausführungsbeispiel entsprechende und in 4 als Funktionsblockdiagramm dargestellte synchrone Parallel/Serienwandler 1 ist im Vergleich mit dem in 1 dargestellten und oben beschriebenen synchronen Parallel/Serienwandler 1 durch ein FIFO-Register FIFO ergänzt, das zur synchronen Aufteilung der ihm 8 Bit breit zugeführten Eingangsdaten D1_in in den geradzahligen Teil D1_ev (1/8) und ungeradzahligen Teil D1_od (1/8) verwendet wird. Zu diesem Zweck werden dem FIFO-Register FIFO außer den 8 Bit-Eingangsdaten D1_in ein mit dem Grundtakt synchrones Schreibsignal clk_or_fifowr_i mit einem Tastverhältnis 1:2 und einem Viertel der Frequenz des Grundtakts clk_hr_i zum Einschreiben der acht Bit parallelen Eingangsdaten D1_in das FIFO-Register FIFO, sowie ein von der Steuereinheit 10 (5) um ein einstellbares Vielfaches eines halben Taktzyklus des Grundtakts gegenüber dem Schreibsignal clk_or_fifowr_i verzögert erzeugtes Lesesignal clk_or_fiford_i mit derselben Frequenz und demselben Tastverhältnis wie das Schreibsignal clk_or_fifowr_i zugeleitet.
  • Auch bei dem in 4 gezeigten zweiten Ausführungsbeispiel arbeitet der synchrone Parallel/Serienwandler synchron zum Grundtakt clk_hr_i und die Funktionen seiner weiter in 4 gezeigten Komponenten nämlich des ersten und zweiten Schieberegisters SR_od und SR_ev und der Verschmelzungseinheit M sind identisch mit dem ersten Ausführungsbeispiel gemäß
  • 1.
  • Die dem zweiten bevorzugten Ausführungsbeispiel entsprechende und in 5 als Funktionsblockdiagramm gezeigte Steuereinheit 10 erzeugt zunächst aus dem Grundtakt clk_hr_i die Taktsignale clk1_hr_i und clk2_hr_i. Diese Steuereinheit 10 empfängt im Vergleich mit dem ersten Ausführungsbeispiel gemäß
  • 2 außer dem Grundtakt clk_hr_i und dem Aktivier/Deaktiviersignal freeze_i das zuvor erwähnte Schreibsignal clk_or_fifowr_i sowie ein pauschal mit st bezeichnetes Einstellsignal, durch das in der Steuereinheit 10 enthaltene Register 13 zur Einstellung des jeweiligen ganzzahligen Vielfachen der halben Taktperiode des Grundtakts clk_hr_i programmierbar sind und zwar jeweils zur einstellbar verzögerten Aktivierung der Ausgabe der Steuersignale und der einstellbaren Verzögerung des dritten Steuersignals clk_or_fiford_i gegenüber dem Schreibsignal clk_or_fifowr_i.
  • Bezogen auf 5 und 6A schalten die Abschaltmittel 11 nicht nur die beiden Taktsignale clk1_hr_i und clk2_hr_i sondern auch das erste und zweite Steuersignal evload_o und odload_o sowie das dritte Steuersignal clk_or_fiford_i ab, sobald das Aktivier/Deaktiviersignal freeze_i seinen Deaktivier- bzw. "Aus"-Zustand annimmt.
  • Zu einer günstigen Aktivierung des Abschaltvorgangs gelangt man, wenn (wie in 6A gezeigt) das Aktivier/Deaktiviersignal freeze_i nur dann wirksam wird, wenn die Taktsignale clk1_hr_i, clk2_hr_i sowie die Steuersignale evload_o, odload_o sowie clk_or_fiford_i jeweils in ihrem Null-Zustand sind. Dazu enthalten die Abschaltmittel 11 bevorzugt (nicht gezeigte) Inhibitormittel, die die Wirkung des Aktivier/Deaktiviersignals freeze_i, sobald dieses seinen Deaktivier- bzw. "Aus"-Zustand annimmt solange unterbinden, wie die zuletzt genannten Taktsignale und Steuersignale nicht in ihrem Nullstand sind. Generell ist dies von Vorteil, wenn ein single-ended CMOS-Signal vorliegt. Für differentielle Logik oder CML gilt dies nicht. So ist z. B. für differentielle Logik immer eines der beiden Signale "high".
  • 6B zeigt die Funktion der Steuereinheit 10 gemäß 5 und des synchronen Parallel-Serienwandlers 1 von 4 beim Wiedereinschalten, d. h. wenn das Aktivier/Deaktiviersignal freeze_i seinen Aktivier- bzw. "Ein"-Zustand annimmt. Während die Ausgabe der Taktsignale clk1_hr_i und clk2_hr_i (vierte und fünfte Zeile der 6B) unmittelbar nachdem das Aktivier/Deaktiviersignal freeze_i seinen Aktivierzustand einnimmt mit der nächsten Vorderflanke des Grundtakts clk_hr_i wieder aktiviert wird, erzeugt ein Synchronisationsabschnitt 12' der Synchronisations- und Einschaltmittel 12 innerhalb der Steuereinheit 10 aus dem asynchron ankommenden Aktivier/Deaktiviersignal freeze_i ein mit dem Grundtakt clk_hr_i synchrones Aktivier/Deaktiviersignal freeze_sync_i (sechste Zeile in 6B), dessen Zustandswechsel von "Aus" nach "Ein" um ein wählbares ganzzahliges Vielfaches einer halben Periode des Grundtakts clk_hr_i gegenüber der Vorderflanke eines periodischen Signals, hier z. B. des Schreibsignals clk_or_fifowr_i verzögert und damit auch gegenüber dem Zustandswechsel des asynchronen Aktivier/Deaktiviersignals freeze_i verzögert ist.
  • In dem in 6B gezeigten Beispiel beträgt die Verzögerung des Zustandswechsels des synchronen Aktivier/Deaktiviersignals freeze_sync_i gegenüber der Vorderflanke des Schreibsignals clk_or_fifowr_i zwei halbe Taktperioden des Grundtakts clk_hr_i. Somit ist zur Einstellung dieser Verzögerungszeit des synchronisierten Aktivier/Deaktiviersignals freeze_sync_i außer dem Grundtakt clk_hr_i und dem Schreibsignal clk_or_fifowr_i auch die Einstellung eines Registers 13 durch ein Einstellsignal st zu berücksichtigen. Das Bezugszeichen "st" bedeutet hier die Gesamtheit der statischen Einstellbits. Mit diesem synchronisierten Aktivier/Deaktiviersignal freeze_sync_i lassen sich die Phasen des ersten, zweiten und dritten Steuersignals, nämlich der Ladesignale odload_o und evload_o jeweils für das erste und zweite Schieberegister SR_od und SR_ev des synchronen Parallel/Serienwandlers 1 sowie die Phase des dritten Steuersignals, nämlich des Lesesignals clk_or_fiford_i für das FIFO-Register FIFO in vorteilhafter Weise erzeugen.
  • Beispielsweise beginnt gemäß 6B die Ausgabe des dritten Steuersignals, das heißt des Lesesignals clk_or_fiford_i und die Ausgabe des Ladesignals evload_o für das zweite Schieberegister SR_ev genau eine halbe Taktperiode des Grundtakts clk_hr_i nach dem Zustandswechsel des synchronen Aktivier/Deaktiviersignals freeze_sync_i oder drei halbe Taktperioden später als die erste Flanke des Grundtakts clk_hr_i nach dem Zustandswechsel des asynchronen Aktivier/Deaktiviersignals freeze_i (6B: achte und neunte Zeile). Bei dem in 6B gezeigten Beispiel erzeugt die Steuereinheit 10 das Ladesignal odload_o für das erste Schieberegister SR_od mit einer festen Phasendifferenz einer halben Periode des Grundtakts clk_hr_i später als das Ladesignal evload_o für das zweite Schieberegister SR_ev. Optional kann diese Phasendifferenz auch entsprechend einer Einstellung der Register 13 durch ein Registereinstellsignal st einstellbar sein. Dies gilt optional auch für eine einstellbare Phasendifferenz zwischen dem Lesesignal clk_or_fiford_i und dem Ladesignal evload_o für das zweite Schieberegister SR_ev. In dem Beispiel der 6B ist die Phasendifferenz zwischen dem Lesesignal clk_or_fiford_i und dem Ladesignal evload_o gleich Null. Die letzten drei Zeilen des Signalzeitdiagramms der 6B zeigen, dass die Ausgabe der Datenströme D2_ev (1/2), D2_od (1/2) jeweils vom zweiten und ersten Schieberegister SR_ev und SR_od sowie die Ausgabe des Ausgangsdatenstroms D3 (1/1) von der Verschmelzungseinheit M jeweils mit einer Vorder- und Rückflanke des der Verschmelzungseinheit M anliegenden zweiten Taktsignals clk2_hr_i um eine Taktperiode bzw.
  • 1,5 Taktperioden nach dem Zustandswechsel des synchronen Aktivier/Deaktiviersignals freeze_sync_i verzögert beginnt.
  • Der Aktivier/Deaktivierprozess der in 4 gezeigten Abschnitte des synchronen Parallel/Serienwandlers lässt sich gemäß 7 in Form einer finiten Zustandsmaschine beschreiben. Dabei ist angenommen, dass sowohl für die Aktivierung als auch für die Deaktivierung eine Synchronisation mit dem Grundtakt stattfindet. Eine Neustart/Resetprozedur ist hier nicht enthalten. Wichtig ist, dass die Zustände der in 7 gezeigten finiten Zustandsmaschine in der definierten Reihenfolge 1 → 2 → 3 → 4 → 1, usw. durchlaufen werden. Die finite Zustandsmaschine gemäß 7 macht auch deutlich, dass das Aktivier/Deaktiviersignal freeze_i und das davon abgeleitete und synchronisierte Aktivier/Deaktiviersignal freeze_sync_i Ein-Bit-Signale sind. Desgleichen sind das Grundtaktsignal clk_hr_i sowie das Schreibsignal clk_or_fifowr_i und die von der Steuereinheit 10 ausgegebenen Taktsignale clk1_hr_i und clk2_hr_i sowie die Steuersignale odload_o und evload_o sowie clk_or_fiford_i jeweils Ein-Bit-Signale. Die Einstellsignale st können der Steuereinheit 10 z. B. als Zwei-Bit- oder Drei-Bit-Signale zugeführt werden.
  • Die in der voranstehenden Beschreibung beschriebene Deaktivierung und Aktivierung des synchronen Parallel/Serienwandlers 1 bzw. Einschaltung/Abschaltung der Ausgabe der Datensignale derselben mittels der oben beschriebenen Funktionen der erfindungsgemäßen Steuereinheit 10 bewirkt eine wesentliche Reduktion des Leistungsverbrauchs in diesem die letzte Stufe vor den Sendetreibern einer Senderinterfaceschaltung in einem zukünftigen DDR-DRAM-Speicher oder in einer Speichercontrollereinheit bildenden synchronen Parallel/Serienwandler 1 gemäß den 1 und 4, indem dieser nach Maßgabe des z. B. vom Lesebefehl decodierten Aktivier/Deaktiviersignals freeze_i einfach abgeschaltet und damit der Leistungsverbrauch auch der Sendetreiber drastisch reduziert wird.
    • 1
    synchroner Parallel/Serienwandler
    SR_od
    erstes Schieberegister
    SR_ev
    zweites Schieberegister
    M
    Verschmelzungseinheit
    INV
    Invertierglied
    FIFO
    FIFO-Register
    D1_od
    ungeradzahliger Anteil der parallelen Eingangsdaten
    D1_ev
    geradzahliger Anteil der parallelen Eingangsdaten
    D2_od
    ungeradzahliger serieller Datensignalstrom
    D2_ev
    geradzahliger serieller Datensignalstrom
    D3
    serieller Ausgangsdatenstrom
    clk_hr_i
    Grundtakt
    clk1_hr_i, clk2_hr_i
    erstes und zweites Taktsignal
    odload_o
    erstes Steuersignal
    evload_o
    zweites Steuersignal
    clk_or_fiford_i
    drittes Steuersignal
    clk_or_fifowr_i
    FIFO-Schreibsignal
    freeze_i
    asynchrones Aktivier/Deaktiviersignal
    freeze_sync_i
    synchronisiertes Aktivier/Deaktiviersignal
    10
    Steuereinheit
    11
    Abschaltmittel
    12, 12'
    Synchronisations- und Einschaltmittel
    13
    Einstellregister
    st
    Registereinstellsignale

Claims (8)

  1. Steuereinheit zur Erzeugung und Ausgabe von mit einem ihr eingegebenen periodischen Grundtakt (clk_hr_i) synchronen und frequenzgleichen periodischen Takt- (clk1_hr_i, clk2_hr_i) und von ebenfalls mit dem Grundtakt (clk_hr_i) synchronen periodischen Steuersignalen (evload_o, odload_o, clk_or_fiford_i) und zur Aktivierung/Deaktivierung der Ausgabe wenigstens eines der Taktsignale in Reaktion auf ein der Steuereinheit (1) von außen zugeführtes Aktivier/Deaktiviersignal (freeze_i) an einen eine Synchronisierung und Serialisierung eines parallel anliegenden Datensignals (D1_in; D1_od; D1_ev) synchron mit dem Grundtakt (clk_hr_i) ausführenden synchronen Parallel/Serienwandler (1), wobei die Steuereinheit (10) aufweist: – Abschaltmittel (11), die die Ausgabe wenigstens des Taktsignals (clk1_hr_i, clk2_hr_i) und optional der Steuersignale, sobald das Aktivier/Deaktiviersignal (freeze_i) seinen Deaktivierzustand annimmt, abschalten, und – Synchronisations- und Einschaltmittel (12), die die Ausgabe des Taktsignals (clk1_hr_i, clk2_hr_i) synchron mit der nächsten, dem Zeitpunkt, wo das Aktivier/Deaktiviersignal seinen Aktivierzustand annimmt unmittelbar folgenden Flanke des Grundtakts (clk_hr_i) einschalten.
  2. Steuereinheit nach Anspruch 1, dadurch gekennzeichnet, dass die Abschaltmittel (11) auch zur Abschaltung der Ausgabe der Steuersignale (evload_o, odload_o, clk_or_fiford_i) eingerichtet sind, und die Synchronisations- und Einschaltmittel (12) zur Einschaltung der Ausgabe auch der Steuersignale (evload_o, odload_o, clk_or_fiford_i) synchron mit einer von dem Zeitpunkt, wo das Aktivier/Deaktiviersignal (freeze_i) seinen Aktivierzustand annimmt, ein ganzzahliges Vielfaches einer halben Taktperiode später auftretenden Flanke des Grundtakts (clk_hr_i) eingerichtet sind.
  3. Steuereinheit nach Anspruch 2, dadurch gekennzeichnet, dass das Vielfache der halben Taktperiode einstellbar ist und drei halbe Taktperioden beträgt.
  4. Steuereinheit nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Abschaltmittel (11) Inhibitormittel aufweisen, die das Aktivier/Deaktiviersignal nur wirksam werden lassen, wenn das Taktsignal (clk1_hr_i, clk2_hr_i) und optional die Steuersignale (evload_o, odload_o, clk_or_fiford_i) jeweils im Nullzustand sind.
  5. Steuereinheit nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass sie die Takt- und Steuersignale jeweils als Ein-Bit-Signale ausgibt und die Synchronisations- und Einschaltmittel (12) das Taktsignal und optional die Steuersignale jeweils synchron mit einer Rückflanke des Grundtakts (clk_hr_i) vom einschalten.
  6. Steuereinheit nach Anspruch 1, dadurch gekennzeichnet, dass die Steuereinheit (10) ein erstes und zweites Steuersignal (evload_o, odload_o) jeweils mit dem Tastverhältnis 1:4 und einer Periodizität von vier Zyklen des Grundtakts (clk_hr_i) und mit einer gegenseitigen festen Phasendifferenz eines halben Zyklus des Grundtakts (clk_hr_i) ausgibt.
  7. Steuereinheit nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sie weiterhin ein periodisches Schreibsignal (clk_hr_fifowr_i) empfängt, dessen Tastverhältnis 1:2 und dessen Periode vier Taktzyklen des Grundtakts betragen und daraus ein drittes taktsynchrones Steuersignal (clk_hr_fiford_i) mit demselben Tastverhältnis und derselben Periodizität wie das Schreibsignal (clk_hr_fifowr_i) jedoch gegenüber diesem um ein einstellbares ganzzahliges Vielfaches einer halben Taktperiode des Grundtakts (clk_hr_i) verzögert erzeugt.
  8. Steuereinheit nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sie Einstellregister (13) enthält, die jeweils einen Wert eines von außen zugeführten Registereinstellsignals (st) zur Einstellung des ganzzahligen Vielfachen der halben Taktperiode jeweils zur verzögerten Einschaltung der Ausgabe der Steuersignale und der Verzögerung des dritten Steuersignals (clk_or_fiford_i) gegenüber dem Schreibsignal (clk_or_fifowr_i) speichern.
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