DE102004045219B4

DE102004045219B4 - Anordnung und Verfahren zum Auslesen von Widerstandsspeicherzellen

Info

Publication number: DE102004045219B4
Application number: DE102004045219A
Authority: DE
Inventors: Thomas Dr. 85609 Röhr
Original assignee: Qimonda AG; Qimonda AG iL
Current assignee: Polaris Innovations Ltd
Priority date: 2004-09-17
Filing date: 2004-09-17
Publication date: 2011-07-28
Anticipated expiration: 2024-09-18
Also published as: US7355898B2; US20060067147A1; DE102004045219A1

Abstract

Verfahren zum Auslesen einer Speicheranordnung mit mindestens einer Speicherzelle, bei der ein Widerstandswert zwischen zwei Polen der Speicherzelle einen Speicherzustand der Speicherzelle widerspiegelt, umfassend die folgenden Schritte: – Verbinden eines der zwei Pole mit einer Ladungsquelle mit einem ersten Potential; – Verbinden des anderen der zwei Pole mit einem Leiter, der ein zweites Potential aufweist, das unter dem Potential der Ladungsquelle liegt; und – Messen des Potentials des Leiters, – wobei der Leiter schon vor dem Verbinden mit dem anderen Pol der Speicherzelle auf das zweite Potential gebracht wird, dadurch gekennzeichnet dass – der Leiter mittels kapazitiven Einkoppelns eines Spannungspulses auf das zweite Potential gebracht wird, – das Messen des Potentials des Leiters über einen zweipoligen Differentialverstärker erfolgt, von dem ein Pol mit dem Leiter verbunden ist, und von dem ein anderer Pol auf einem dritten Potential zwischen dem ersten und dem zweiten...

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die Erfindung betrifft ein Verfahren zum Auslesen einer Speicheranordnung, insbesondere zum Auslesen eines CBRAM oder einer anderen Speicheranordnung auf der Basis resistiv schaltender Speicherzellen, sowie eine entsprechende Vorrichtung.
Beschreibung des einschlägigen Standes der Technik
Halbleiterspeicher mit resistiv schaltenden Elementen zur Informationsspeicherung werden in zunehmendem Maße entwickelt. Eine mögliche Ausführung solcher resistiver Speicherzellen ist der sogenannte CB-Kontakt, der auch als CBJ bekannt ist (CBJ = „conductive bridging junction”, zu deutsch: leitend brückender Kontakt). Hier wird die Ausbildung eines leitfähigen Kanals in einem isolierenden Trägermaterial ausgenutzt. Das Programmieren, d. h. das Schreiben bzw. Löschen einer solchen Speicherzelle kann durch das Anlegen geeigneter Spannungspulse erfolgen. Auf einer solchen CB-Speicherzelle basieren CBRAM-Speicheranordnungen.
Andere mögliche resistiv schaltende Speichertechnologien sind auf Polymeren basierende Speicher oder das sogenannte Phase Change RAM (zu deutsch: Phase-ändernder Speicher mit wahlfreiem Zugriff) (z. B. auf Basis von GeSbTe, Germanium-Antimon-Tellurit), bei dem ein von einer Kristallstruktur abhängiger Widerstand ausgenutzt wird.
Beim Lesen solcher Speicherzellen muss der Widerstand der Zelle bestimmt werden. Für praktische Anwendungen in Speicherschaltungen sind geringer Platzbedarf sowie hohe Zugriffsgeschwindigkeit gefordert.
Die oben angesprochenen Technologien sind erst in letzter Zeit entstanden respektiv hinsichtlich ihrer kommerziellen Anwendbarkeit erforscht worden. Es sind bisher weder Ausleseverfahren noch Auslesevorrichtungen für solche Speicherzellen bekannt, die den gegenwärtigen und den zu erwartenden Anforderungen einer kommerziellen Nutzung genügen.
US 6 396 733 B1 betrifft einen magnetoresistiven Speicher mit einem Hochgeschwindigkeitsleseverstärker, der zuverlässig bei niedrigen Signalpegeln arbeitet. Der Leseverstärker umfasst eine Offsetunterdrückung, um innere Offsets des Verstärkers zu reduzieren oder zu eliminieren. Die Offsetunterdrückung wird durch einen oder mehrere Schalter gesteuert, welche während ihres Betriebs die Offsetunterdrückung des Verstärkers selektiv ermöglichen und die Offsets in einem oder mehreren Kopplungskondensatoren speichern.
WO 2004/102577 A1 betrifft einen Speicherleseverstärker mit variablem Widerstand, der einen eingebauten Offset aufweist, der das Schalten des Leseverstärkers unterstützt, falls sich eine resistive Speicherzelle in einem Zustand mit niedrigem Widerstand befindet. Der eingebaute Offset kann durch Verändern von Größe, Schwellspannung, zugehöriger Kapazität oder zugehörigem Widerstand der Transistoren innerhalb des Leseverstärkers erzielt werden.
US 2004/0027874 A1 beschreibt eine Offset-kompensierte Spannungsversorgung für ein Speicherelement, die einen Differenzverstärker mit einer Kompensationsschaltung aufweist, sowie einen Transistor mit einem Gate, der an den Ausgang des Differenzverstärkers angeschlossen ist. Die Kompensationsschaltung des Differenzverstärkers umfasst einen Kompensationskompensator, der während einer Kalibrierungsphase eine Kompensationsspannung speichert, und die gespeicherte Kompensationsspannung an einen Kompensationseingang der Kompensationsschaltung des Verstärkers während einer Messungsphase anlegt. Eine Rückkopplung von einer Source des Transistors steuert den Ausgang des Differenzverstärkers, um eine Standardspannung über einem Widerstandselement aufrechtzuerhalten, das während der Messung des Widerstands des resistiven Speicherelements mit der Source verbunden ist, und die Kompensationsschaltung verbessert die Genauigkeit der Spannung über dem resistiven Widerstandselement, indem eine Offsetspannung des Differenzverstärkers kompensiert wird.
US 2002/0093848 A1 betrifft eine Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher, bei der hohe, insbesondere für neue Bauelemente mit geringen Spannungspegeln und geringer Verlustleistung kritische, Offset-Spannungen in diesen Bewertungsvorrichtungen dadurch beseitigt werden, dass ein vom jeweiligen Informationszustand der Zelle abhängiger Zellenstrom um einen mittleren Zellenstrom vermindert wird und diese Stromdifferenzen in die entsprechende Ausgangsspannung umgesetzt wird, wobei zur Bildung des mittleren Zellenstromes eine Kombination von Zellenwiderständen aus Zellen mit unterschiedlichem Informationsgehalt dienen.
Die der Erfindung zugrunde liegende Aufgabe liegt in der Bereitstellung eines Verfahrens und einer Vorrichtung zum Auslesen einer Speicheranordnung derart, dass dies ohne großen Ladungsfluss möglich und eine binäre Auswertung vereinfacht ist.
ZUSAMMENFASSUNG DER ERFINDUNG
Erfindungsgemäß wird die oben genannte Aufgabe durch das Verfahren gemäß Hauptanspruch 1 oder Nebenanspruch 2 sowie durch die Vorrichtung gemäß Nebenanspruch 8 oder 9 gelöst. Bevorzugte Ausführungsbeispiele sind Gegenstand der Unteransprüche. Vorzugsweise sieht die Erfindung u. a. folgende Schritte vor:
Verbinden eines ersten Pols einer Speicherzelle mit einer positiven Ladungsquelle mit einem ersten Potential;
Verbinden eines zweiten Pols einer Speicherzelle mit einem Leiter, der ein zweites Potential aufweist, das unter dem Potential der Ladungsquelle liegt; und
Messen des Potentials des Leiters.
Ist der Widerstand zwischen dem ersten und dem zweiten Pol klein, so werden positive Ladungsträger in entsprechend großer Anzahl von der Ladungsquelle zum Leiter abwandern und eine Angleichung des ursprünglich tieferliegenden Potentials des Leiters an das erste Potential hervorrufen. Im Sinne der Erfindung ist eine positive Ladungsquelle mit einer negativen Ladungssenke gleichzusetzen. Im Falle der negativen Ladungssenke würden, wenn der Widerstand zwischen dem ersten und dem zweiten Pol klein wäre, negative Ladungsträger in entsprechend großer Anzahl vom Leiter zur Ladungssenke abwandern und eine Angleichung des ursprünglich tieferliegenden Potentials des Leiters an das erste Potential hervorrufen.
Ist der Widerstand zwischen dem ersten und dem zweiten Pol groß, so können positive Ladungsträger nur in entsprechend kleiner Anzahl von der Ladungsquelle zum Leiter abwandern; eine Angleichung des Potentials des Leiter an das erste Potential findet nicht statt.
Bei CB-Speicherzellen, deren AUS-Widerstand, d. h. Widerstand in einem hochohmigen Zustand, im Bereich von 10¹⁰ ... 10¹¹ Ω und deren EIN-Widerstand, d. h. Widerstand in einem niedrigohmigen Zustand, bei etwa 10⁴ ... 10⁵ Ω liegt, treffen die obigen Aussagen in besonderem Maße zu.
Entsprechend kann durch Messen des Potentials des Leiters eine Aussage darüber gemacht werden, ob der Speicherzelle sich in einem hochohmigen oder niedrigohmigen Zustand befindet.
Vorzugsweise sieht die Erfindung folgende Schritte vor:
Verbinden eines ersten Pols mit einer positiven Ladungssenke mit einem ersten Potential;
Verbinden eines zweiten Pols mit einem Leiter, der ein zweites Potential aufweist, das über dem Potential der Ladungssenke liegt; und
Messen des Potentials des Leiters.
Hier funktioniert die Erfindung nach einem gegenüber den obengenannten Schritten entgegengesetzten Prinzip. Ist der Widerstand zwischen dem ersten und dem zweiten Pol klein, so werden positive Ladungsträger in entsprechend großer Anzahl vom Leiter zur Ladungssenke abwandern und eine Angleichung des ursprünglich höherliegenden Potentials des Leiters an das erste Potential hervorrufen. Im Sinne der Erfindung ist eine positive Ladungssenke mit einer negativen Ladungsquelle gleichzusetzen. Im Falle der negativen Ladungsquelle würden, wenn der Widerstand zwischen dem ersten und dem zweiten Pol klein wäre, negative Ladungsträger in entsprechend großer Anzahl von der Ladungsquelle zum Leiter abwandern und eine Angleichung des ursprünglich höherliegenden Potentials des Leiters an das erste Potential hervorrufen.
Ist der Widerstand zwischen dem ersten und dem zweiten Pol groß, so können positive Ladungsträger nur in entsprechend kleiner Anzahl vom Leiter zur Ladungssenke abwandern; eine Angleichung des Potentials des Leiter an das erste Potential findet nicht statt.
Entsprechend den obigen Ausführungen kann durch Messen des Potentials des Leiters eine Aussage darüber gemacht werden, ob der Speicherzelle sich in einem hochohmigen oder niedrigohmigen Zustand befindet. Auch hier trifft dies bei CB-Speicherzellen in besonderem Maße zu. Folglich eignen sich das erfindungsgemäße Verfahren sowie die erfindungsgemäße Vorrichtung insbesondere zum Auslesen einer Speicheranordnung mit mindestens einer Speicherzelle, bei der ein Widerstandswert zwischen zwei Polen der Speicherzelle einen Speicherzustand der Speicherzelle widerspiegelt, wobei die zwei Pole jeweils dem oben genannten ersten und zweiten Pol der Speicherzelle entsprechen.
Dabei wird der Leiter erst nach dem Verbinden mit dem anderen Pol der Speicherzelle auf das zweite Potential gebracht (sogenannter „Boost”-Betrieb, zu deutsch: „Hochhebe”-Betrieb). Ebenfalls kann der Leiter schon vor dem Verbinden mit dem anderen Pol der Speicherzelle auf das zweite Potential gebracht werden (sogenannter „Pre-Charge”-Betrieb, zu deutsch: „Vorlade”-Betrieb). Wesentlich ist, daß der Leiter nicht dauerhaft auf dem zweiten Potential gehalten wird, damit eine wie oben beschriebene Angleichung des Potentials des Leiters an das erste Potential im gegebenen Fall eintreten und gemessen werden kann. In anderen Worten darf die Art und Weise des Einstellens des Leiters auf das zweite Potential nicht dazu führen, daß eine wie oben beschriebene Angleichung des Potentials des Leiters an das erste Potential im gegebenen Fall nicht eintreten kann. Ein solches Nichteintreten der Spannungsangleichung könnte zum Beispiel dann auftreten, wenn der Leiter mittels einer Ladungsquelle im anhaltenden Boost-Betrieb betrieben wird, die in der Lage ist, mehr Ladungen pro Zeiteinheit zu erzeugen, als von einer mit dem ersten Pol der Speicherzelle verbundenen Ladungssenke „absorbiert” werden können. Aus den obigen Erläuterungen wird der Fachmann anhand seines Fachwissens andere ungünstige Konfigurationen und Betriebsweisen ohne weiteres erkennen, d. h. zwischen günstigen und ungünstigen Konfigurationen bzw. Betriebsweisen unterscheiden, können.
Zwecks eines Pre-Charge-Betriebs kann der Leiter dabei mittels einer Vorladeschaltung auf das zweite Potential gebracht, d. h. aufgeladen, werden, bevor es mittels einer Schalteranordnung mit dem anderen Pol der Speicherzelle verbunden wird.
Die Vorladeschaltung kann beispielsweise eine Ladungsquelle sowie eine Potentialregel- oder -steuervorrichtung aufweisen, die die Ladungsquelle selbst und/oder den Zufluß von Ladungen von der Ladungsquelle zum Leiter derart regelt bzw. steuert, daß der Leiter auf das zweite Potential aufgeladen wird. Die Schaltanordnung kann beispielsweise aus einem entsprechend geschalteten Schalttransistor bestehen. Erfindungsgemäß werden die Vorladeschaltung und die Schaltanordnung beispielsweise mittels einer entsprechenden Kontrollvorrichtung derart betrieben, daß der Leiter auf das zweite Potential geladen wird, bevor die Schalteranordnung eine Verbindung zwischen dem Leiter und dem entsprechenden Pol der Speicherzelle herstellt.
Hierbei wird der Leiter mittels kapazitiven Einkoppelns eines Spannungspulses auf das zweite Potential gebracht. Auf diese Weise kann das erwünschte Potential eingestellt werden, ohne einen wie oben beschriebenen, eine Spannungsangleichung verhindernden, übermäßigen Ladungsfluß zu verursachen. Das kapazitive Einkoppeln kann beispielsweise mittels eines Kondensators oder mittels eines entsprechend als Kondensator geschalteten MOS-Transistors erfolgen.
Vorzugsweise werden das erste und zweite Potential so gewählt werden, daß der Betrag ihrer Differenz die aus dem Betrag einer positiven Schwellspannung und dem Betrag einer negativen Schwellspannung gebildete Summe nicht überschreitet, wobei die positive Schwellspannung diejenige positive Spannung ist, deren Anlegen an die zwei Pole der Speicherzelle, statistisch gesehen, ausreicht, um eine eine Änderung des Speicherzustands der Speicherzelle kennzeichnende Widerstandsänderung hervorzurufen und die negative Schwellspannung diejenige negative Spannung ist, deren Anlegen an die zwei Pole der Speicherzelle, statistisch gesehen, ausreicht, um eine eine Änderung des Speicherzustands der Speicherzelle kennzeichnende Widerstandsänderung hervorzurufen. Vorzugsweise werden das erste und zweite Potential so gewählt, daß der Betrag ihrer Differenz kleiner als 2/3 und größer als 1/3, insbesondere kleiner als 5/8 und größer als 3/8, insbesondere gleich 1/2 der aus dem Betrag der positiven Schwellspannung und dem Betrag der negativen Schwellspannung gebildeten Summe ist.
CBRAM und andere Speicheranordnung auf der Basis resistiv schaltender Speicherzellen weisen typischerweise sowohl eine positive als auch eine negative Schwellspannung auf, deren jeweiliges Anlegen an entsprechende Pole der Speicherzelle dazu führen kann, daß eine Änderung des Speicherzustands der Speicherzelle (im ungünstigen Fall gar durch eine dauerhafte Beschädigung der Speicherzelle) eintritt. Diese Schwellspannungen sind häufig keine genau bestimmbaren Spannungen, sondern können beispielsweise hysterese-artig von vorhergehenden Zuständen der Speicherzelle abhängen. Entsprechend ist es sinnvoll, diese Schwellspannungen statisch zu ermitteln. Werden das erste und zweite Potential so gewählt werden, daß der Betrag ihrer Differenz die aus dem Betrag der positiven Schwellspannung und dem Betrag der negativen Schwellspannung gebildete Summe nicht überschreitet, so kann ein unerwünschtes Ändern des Speicherzustands der Speicherzelle während der Bestimmung des Speicherzustands verhindert werden. Dies trifft insbesondere dann zu, wenn das erste und zweite Potential so gewählt werden, daß der Betrag ihrer Differenz deutlich kleiner als die aus dem Betrag der positiven Schwellspannung und dem Betrag der negativen Schwellspannung gebildete Summe ist. Werden allerdings das erste und zweite Potential so gewählt, daß der Betrag ihrer Differenz klein ist, so erschwert dies die erfindungsgemäß erwünschte Erkennung einer eventuellen Angleichung des Potential des Leiters an das erste Potential.
Vorzugsweise erfolgt das Messen des Potentials des Leiters über einen zweipoligen Differentialverstärker, von dem ein Pol mit dem Leiter verbunden ist, und dessen anderer Pol auf einem dritten Potential zwischen dem ersten und dem zweiten Potential gehalten wird. Vorzugsweise ist das dritte Potential gleich dem Mittelwert des ersten und des zweiten Potentials.
Da ein primäres Ziel der Erfindung darin liegt, lediglich binär zu bestimmen, ob sich ein Speicherzelle in einem hochohmigen oder in einem niederohmigen Zustand befindet, eignen sich Differentialverstärker für den Meßvorgang. Dies trifft insbesondere zu, wenn das Referenzpotential des Differentialverstärkers in etwa beim Mittelwert des ersten und des zweiten Potentials liegt. Differentialverstärker mit hohem Verstärkungsfaktor (beispielsweise in einer Größenordnung von 100 bis 1000) liefern eine vorteilhaft schnelle Aussage über eine eventuelle Angleichung des Leiterpotentials an die erste Potential. Natürlich können jedoch auch andere Verstärkerarten erfolgreich eingesetzt werden.
Ist ein unsymmetrisches Verhalten des Differentialverstärkers erwünscht, beispielsweise um unsymmetrisches Verhalten der erfindungsgemäßen Auslesevorrichtung in Abhängigkeit vom Zustand der Speicherzelle zu kompensieren, so kann es sinnvoll sein, ein Referenzpotential zu wählen, das sich deutlich vom Mittelwert des ersten und des zweiten Potentials unterscheidet.
Erfindungsgemäß wird der Leiter zuerst auf das dritte Potential und dann auf das zweite Potential gebracht. Durch eine solche, an sich redundante Vorgehensweise kann gewährleistet werden, daß der Differentialverstärker nur dann ein eindeutiges Ergebnis liefert, wenn der Leiter tatsächlich erfolgreich in Richtung auf das zweite Potential gebracht worden ist. In anderen Worten wird verhindert, daß remanente Spannungen von einer vorhergehenden Bestimmung des Speicherzustands der Speicherzelle, d. h. von einem vorhergehenden Auslesevorgang, die aktuelle Bestimmung des Speicherzustands beeinflußt.
Vorzugsweise wird der Stromfluß der Stromquelle bzw. -senke auf einen Wert beschränkt wird, der unterhalb der Größe eines schädlichen und/oder eines destruktiven Stroms liegt.
Bei CBRAM und anderen Speicheranordnungen auf der Basis resistiv schaltender Speicherzellen führt das Fließen eines zu großen Stromes durch die Speicherzelle typischerweise zu einer unerwünschten Zustandsänderung oder gar zu einer dauerhaften Schädigung der Speicherzelle. Die Größe dieser Ströme ist häufig nicht genau bestimmbar, sondern hängt auch von äußeren Einflüssen ab. Entsprechend ist es sinnvoll, diese Stromgrößen statisch zu ermitteln. Die Erfindung sieht deshalb vorzugsweise die Bestimmung der Größe eines schädlichen Stroms, dessen Fließen über die zwei Pole der Speicherzelle, statistisch gesehen, ausreicht, um eine eine Änderung des Speicherzustands der Speicherzelle kennzeichnende Widerstandsänderung hervorzurufen, und/oder die Bestimmung der Größe eines destruktiven Stroms vor, dessen Fließen über die zwei Pole der Speicherzelle, statistisch gesehen, ausreicht, um eine dauerhafte Schädigung der Speicherzelle hervorzurufen.
Vorzugsweise erfolgt das Messen erst nach einer vorbestimmten Zeit, nachdem der andere der zwei Pole mittels der Verbindung mit dem Leiter auf das zweite Potential gebracht worden ist. Auf diese Weise kann sichergestellt werden, daß eine eventuelle Angleichung des Potential des Leiters an das erste Potential zumindest teilweise, d. h. in aussagekräftigem Maße, erfolgt ist, bevor das Messen stattfindet. Entsprechend kann das Meßergebnis des Messen zur Ermittlung eines vermutlichen Speicherzustands der Speicherzelle herangezogen werden.
Vorzugsweise finden das erfindungsgemäße Verfahren sowie die erfindungsgemäße Vorrichtung beim Auslesen einer Speicheranordnung Verwendung, bei der eine oder mehreren Speicherzellen oder gar jede Speicherzelle eine zwischen zwei Elektroden angeordnete, Ionen leitende Struktur aufweist, deren elektrischen Eigenschaften durch Anlegen einer Spannung an die zwei Elektroden geändert wird, wobei jede der Elektroden mit einem jeweiligen Pol der jeweiligen Speicherzelle elektrisch verbunden ist. Eine solche Struktur ist für CB-Zellen charakteristisch. Ebenfalls finden das erfindungsgemäße Verfahren sowie die erfindungsgemäße Vorrichtung vorzugsweise beim Auslesen einer Speicheranordnung Verwendung, bei der eine oder mehreren Speicherzellen oder gar jede Speicherzelle eine resistiv schaltende Zelle, insbesondere eine leitend brückende Zelle ist. Gleichermaßen finden das erfindungsgemäße Verfahren sowie die erfindungsgemäße Vorrichtung vorzugsweise beim Auslesen einer Speicheranordnung Verwendung, bei der eine oder mehreren Speicherzellen oder gar jede Speicherzelle derart ist, daß der einen Speicherzustand widerspiegelnde Widerstandswert der Speicherzelle durch Anlegen einer Spannung an die zwei Pole der Speicherzelle geändert werden kann. Die Vorteile einer Verwendung des erfindungsgemäßen Verfahrens bzw. der erfindungsgemäßen Vorrichtung in Zusammenhang mit solchen Speicherzellen wurden oben erläutert.
Die erfindungsgemäße Vorrichtung sowie das erfindungsgemäße Verfahren finden vorzugsweise Verwendung in Verbindung mit einer Speicheranordnung mit einer jeweiligen Vielzahl von Bit-, Wort- und Plate-Leitungen, wobei die Speicherzellen array-artig angeordnet sind, jeder der zwei Pole der Speicherzellen derart mit einer jeweiligen Bit- respektiv Plate-Leitung verbunden ist, daß ein individuelles Beschreiben respektiv Auslesen der Speicherzellen ermöglicht wird. Vorzugsweise ist eines der zwei Pole der Speicherzellen über einen mittels einer jeweiligen Wortleitung steuerbaren, Auswahltransistor genannten Transistor mit der jeweiligen Bit- bzw. Plate-Leitung verbunden.
In derartigen Speicheranordnungen dienen die Plate-Leitungen zur Stromversorgung, während die Bit- und Wortleitungen zur Auswahl der zu lesenden bzw. zu schreibenden Zelle dienen. Die Auswahl erfolgt dadurch, daß ein Stromfluß über die Zelle durch entsprechendes Ein- respektiv Ausschalten des zugeordneten Auswahltransistors infolge des Spannungszustands der entsprechenden Wortleitung ermöglicht bzw. verhindert wird, während die Größe des Stromflusses über das Spannungsverhältnis der jeweiligen Bitleitung zur jeweiligen Plate-Leitung bestimmt wird. Insbesondere die Reihenschaltung der Zelle mit einem Auswahltransistor verhindert unerwünschte Leckströme über die Zelle außerhalb von beabsichtigten Lese- und Schreibvorgängen.
Vorzugsweise wird eine Verbindung zwischen dem Leiter und einer Meßeinrichtung herstellt, die unmittelbar vor dem Messen aufgelöst wird. Insbesondere dient die Meßeinrichtung zur Messung des Potentials des Leiters, um beispielsweise, wie oben beschrieben, zu bestimmen, ob sich der Speicherzelle in einem hochohmigen oder einen niederohmigen Zustand befindet. In dieser Hinsicht ist eine (direkte oder indirekte) Verbindung zwischen dem Leiter und der Meßeinrichtung besonders sinnvoll. Durch Auflösung bzw. Unterbrechung der Verbindung zwischen dem Leiter und der Meßeinrichtung kann jedoch verhindert werden, daß das Potential des Leiters beeinflußt wird. Dies trägt dazu bei, daß keine Spannung an die entsprechenden Pole der Speicherzelle angelegt wird, die beispielsweise ausreichen können, eine unerwünschte Änderung des Speicherzustands der Speicherzelle hervorzurufen.
KURZE BESCHREIBUNG DER FIGUREN
Die Erfindung und vorteilhafte Einzelheiten derselben werden nachfolgend unter Bezug auf die Zeichnung in beispielhaften Ausführungsformen näher erläutert ohne daß der jeweils grundsätzliche Erfindungsgedanke dadurch in irgendeiner Weise beschränkt sein soll, da dem Fachmann aufgrund der mit der Erfindung vermittelten Lehre zahlreiche Gestaltungsvarianten zur Verfügung gestellt werden, ohne den Rahmen der Erfindung zu verlassen. Es zeigen:
1A eine schematische Darstellung des Aufbaus und der Funktionsweise eines CB-Kontaktes;
1B das Schaltsymbol einer CB-Zelle
2A eine ermittelte l-U-Kennlinien einer CB-Zelle;
2B eine ermittelte R-U-Kennlinien einer CB-Zelle;
3 eine Anordnung zum Auslesen einer Speicheranordnung gemäß einem Ausführungsbeispiel der Erfindung;
4A eine Anordnung eines Leseverstärkers mit einer Pre-Charge-Schaltung, gemäß einem Ausführungsbeispiel der Erfindung;
4B eine Anordnung eines Leseverstärkers mit einer Boost-Schaltung gemäß einem Ausführungsbeispiel der Erfindung;
5 eine schematische Darstellung des Aufladens einer Bitleitung und ihrer anschließenden Entladung gemäß einem Ausführungsbeispiel der Erfindung;
6 eine schematische Darstellung der Steuersignale und der entsprechenden Bitleitungssignale bzw. der. Signale im Leseverstärker für das Lesen einer ”0” bzw. einer ”1” mittels eines Pre-Charge-Vorgangs gemäß einem Ausführungsbeispiel der Erfindung;
7 eine schematische Darstellung der Steuersignale und der entsprechenden Bitleitungssignale bzw. der Signale im Leseverstärker für das Lesen einer ”0” mittels eines Boost-Vorgangs gemäß einem Ausführungsbeispiel der Erfindung;
8 simulierte Signalverläufe eines Lesevorgangs mit Pre-Charge-Vorgang gemäß einem Ausführungsbeispiel der Erfindung;
9 simulierte Signalverläufe eines Lesevorgangs mit Pre-Charge-Vorgang gemäß einem Ausführungsbeispiel der Erfindung;
10 simulierte Signalverläufe eines Lesevorgangs mit Pre-Charge-Vorgang gemäß einem Ausführungsbeispiel der Erfindung;
11 simulierte Signalverläufe eines Lesevorgangs mit Boost-Vorgang gemäß einem Ausführungsbeispiel der Erfindung;
12 simulierte Signalverläufe eines Lesevorgangs mit Boost-Vorgang gemäß einem Ausführungsbeispiel der Erfindung;
13 simulierte Signalverläufe eines Lesevorgangs mit Boost-Vorgang gemäß einem Ausführungsbeispiel der Erfindung;
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
1A stellt den Aufbau und die Funktionsweise eines CB-Kontaktes, d. h. einer CB-Zelle, schematisch dar, wie er als Speicherelement für das vorgeschlagene Leseverfahren verwendet werden kann. Zwischen einer unteren inerten Kathode (z. B. aus Wolfram) und einer oberen aktiven Anode (z. B. Silber) befindet sich ein isolierendes Chalkogenid-Glas (z. B. GeSe), in das gut bewegliche Metallionen (z. B. Silber) eindiffundiert wurden (z. B. durch Photodiffusion). In dem Chalkogenid-Glas bilden sich dadurch leitende Bereiche mit hoher Metallkonzentration, die in dem Trägermaterial elektrisch voneinander isoliert sind. Beim Schreiben werden durch das Anlegen einer positiven Spannung an der Anode weitere Metallionen generiert, die schließlich einen leitenden Pfad zwischen den Elektroden erzeugen. Beim Löschen wird durch das Anlegen einer negativen Spannung dieser Pfad wieder abgebaut, und die Elektroden sind wieder gegeneinander isoliert. Die Widerstandsänderung beträgt dabei viele Größenordnungen. Bei der Verwendung in elektrischen Schaltungen ist die Polarität des CB-Kontaktes entscheidend. 1B stellt das Schaltsymbol einer CB-Zelle dar, wobei die Anodenseite durch einen dicken Balken gekennzeichnet ist.
2A stellt ermittelte I-U-Kennlinien einer CB-Zelle mit +220 mV EIN- und –60 mV AUS-Schwellspannung, d. h. eine typische Schaltcharakteristik eines CB-Kontaktes, dar. 2B stellt analog zur 2A ermittelte R-U-Kennlinien einer CB-Zelle dar. Im Ausgangszustand ist die Zelle sehr hochohmig (OFF-Widerstand, d. h. AUS-Widerstand, im Bereich von 10¹⁰ oder mehr Ω). Der Widerstand ändert sich beim Anlegen einer positiven Spannung zunächst nicht, bis er bei einer Schwellenspannung (Schreibschwellspannung) abrupt abnimmt (im gezeigten Beispiel bei etwa 220 mV). Durch die Begrenzung des Stromes auf einen verträglichen Wert (Begrenzungsstrom) kann eine Zerstörung der Zelle durch zu hohen Stromfluß vermieden werden. Diese Vorgehensweise wird als „current compliance” (zu deutsch: Strombegrenzung) bezeichnet. Je nach Höhe des Schreibstromes stellt sich ein entsprechender Widerstandswert ein. In der gezeigten typischen Kennlinie beträgt der ON-Widerstand, d. h. EIN-Widerstand, etwa 10⁴ ... 10⁵ Ω. Beim Anlegen einer negativen Spannung schaltet die Zelle bei einer Schwellenspannung (Löschschwellspannung, im gezeigten Beispiel bei etwa –50 mV) zurück in den hochohmigen Zustand und der Stromfluß hört wieder auf. Eine gewisse Höhe und Dauer des angelegten Löschspannungspulses nach dem Umschalten in den hochohmigen Zustand ist notwendig, um definierte Ausgangsbedingungen für einen nachfolgenden Schreibvorgang zu erhalten. Das Auslesen der Zelle erfolgt vorzugsweise bei einem Spannungswert, der unterhalb der Schreibschwellspannung liegt. Auch beim Auftreten von Störspannungen sollte, insbesondere beim Lesen, die Schreib- und Löschschwellspannung nicht über- bzw. unterschritten werden, um ein unerwünschtes Umprogrammieren der Zelle zu vermeiden.
Bei einer Schreibschwellspannung von 220 mV wie im gezeigten Fall kann z. B. eine Lesespannung im Bereich von 100 ... 150 mV gewählt werden.
3 zeigt eine Anordnung zum Auslesen einer Speicheranordnung 300 mit einer Vielzahl von Speicherzellen 310. Insbesondere zeigt 3 eine bitleitungbasierte CBRAM-Architektur zum spannungbasierten Auslesen der Speicherzellen (Engl: CBRAM voltage read bit line architecture). Jede Speicherzelle 310 umfaßt eine CB-Zelle 301 sowie einen in Reihe mit einem Pol der CB-Zelle 301 verbundenen Auswahltransistor 322. Jede eine Speicherzelle 310 bildende Reihenschaltung aus CB-Zelle 301 und Auswahltransistor 322 ist zwischen einer jeweiligen Bitleitung 311 und einer jeweiligen Plate-Leitung 313 geschaltet. Der den Leitzustand des Auswahltransistors 322 steuernde Gate-Anschluß des jeweiligen Auswahltransistors 322 ist mit einer jeweiligen Wortleitung 312 verbunden. In dem gezeigten Ausführungsbeispiel ist ein Pol des Auswahltransistors 322 mit einer jeweiligen Bit-Leitung 311 und ein Pol der CB-Zelle 301 mit einer jeweiligen Plate-Leitung 313 verbunden. Selbstverständlich kann auch ein Pol des Auswahltransistors 322 mit einer jeweiligen Plate-Leitung 313 und ein Pol der CB-Zelle 301 mit einer jeweiligen Bit-Leitung 311 verbunden sein.
Jeweils zwei Bitleitungen 311 sind mit den Eingängen eines jeweiligen differentiellen Leseverstärkers 321 verbunden, der entsprechende Ausgangssignale DQ0, DQ1 liefert. Der Betrieb des Leseverstärkers 321 wird durch entsprechende Steuersignale gesteuert.
Wie oben schon beschrieben, kann ein Speicherarray aus einer Vielzahl solcher Bitleitungspaare aufgebaut werden. Die Auswahltransistoren 322 sind dabei beispielsweise spaltenweise mit gemeinsamen Wortleitungen 312 verbunden.
4A zeigt eine mögliche Anordnung eines Leseverstärkers mit einer gestrichelt eingerahmten Pre-Charge-Schaltung, während 4B die Anordnung eines ähnlich konfigurierten Leseverstärkers mit einer ebenfalls gestrichelt eingerahmten Boost-Schaltung zeigt. Insbesondere zeigen die 4A und 4B eine Leseverstärkerschaltung für spannungbasiertes Lesen (Engl: sense amplifier circuit for voltage read). Der eigentliche Verstärker aus zwei gegengekoppelten Invertern ist aus den Transistoren N0, N1, N2, P0, P1 und P2 aufgebaut und wird durch die Signale SEN und SEPn gesteuert. Gesteuert durch das Signal EQ können die Bitleitungen BL<0>, BL<1> mittels einer die Transistoren N5, N6 und N7 umfassenden Equalizer-Schaltung (zu deutsch: Ausgleichsschaltung) auf die Referenzspannung VREF aufgeladen werden. Gesteuert durch das Signal CSL kann über die Transistoren N8 und N9 eine Verbindung zu einem Datenbus DQ<0>, DQ<1> hergestellt werden. Gesteuert durch das Signal MUX kann der Leseverstärker mittels der Transistoren N10 und N11 von den Bitleitungen BL<0>, BL<1> abgetrennt werden. Die beiden alternativen Ladeschaltungen für die Bitleitung sind in den gestrichelten Rahmen gezeigt. Mittels der in 4A gezeigten, die Transistoren N12 und N13 aufweisenden Pre-Charge-Schaltung kann eine Bitleitung BL<0>, BL<1> durch ein Precharge-Signal PRE0 bzw. PRE1 auf die Lesespannung VRD aufgeladen werden. Alternativ kann eine Bitleitung BL<0>, BL<1> mittels der in 4B gezeigten Boost-Schaltung durch ein Pulsen des Signals BOOST0 bzw. BOOST1 auf einen bestimmten Spannungswert gebracht werden. Die beiden Transistoren N14, N19 sind dazu als Kapazitäten verschaltet. Auch andere Ausführungsformen der Kondensatoren, des eigentlichen Verstärkers, der Equalizer-Schaltung, usw. sind erfindungsgemäß anwendbar. Der Fachmann wird solche Alternativausführungsformen aus seinem Fachwissen und der einschlägigen Fachliteratur anhand der obigen Ausführungen ohne weiteres herleiten können bzw. erkennen.
5 zeigt schematisch, wie das Aufladen einer Bitleitung und ihre anschließende Entladung nach dem Öffnen eines Auswahltransistors (Signal WL, Wortleitung) beispielsweise mittels der Schaltungen der 3 und 4A erfolgen könnte. Insbesondere zeigt 5 Bitleitung-Pre-Charge-Lese-Signale (Engl: bit line pre-charge read signals). Dabei stellt die obere Bildhälfte der 5 den Spannungsverlauf einer jeweiligen Bitleitung dar, während die untere Bildhälfte der 5 den Signalverlauf PRE eines der Anschlüsse PRE0, PRE1 der 4 sowie den Signalverlauf WL einer entsprechenden Wortleitung 312 der 3 darstellt.
Zuerst wird die Spannung der Bitleitung (obere Bildhälfte) beispielsweise mittels einer durch das PRE-Signal gesteuerte Pre-Charge-Schaltung auf eine Lesespannung V_RD gebracht. Danach entlädt sich die Bitleitung bei einem niedrigen Zellwiderstand (Fall BL0) schnell auf das Spannungspotential V_PL der Plate-Leitung. Bei einem sehr hohen Zellwiderstand (Fall BL1) ändert sich die Spannung auf der Bitleitung praktisch nicht.
6 stellt die Steuersignale und die entsprechenden Bitleitungssignale bzw. Signale im Leseverstärker für das Lesen einer ”0” bzw. einer ”1” schematisch und mit exemplarischem Bezug auf die Ausführungsbeispiele der 3 und 4A (Pre-Charge-Schaltung) dar. Insbesondere zeigt 6 ein Signalschema eines spannungbasierten CBRAM-Lesevorgangs mittels eines Pre-Charge-Vorgangs (Engt: CBRAM voltage read signal scheme with bit line pre-charge).
Vor dem eigentlichen Lesezugriff werden die Bitleitungen auf die Referenzspannung aufgeladen und ausgeglichen (Signal EQ, Phase EQ). Die Bitleitung, an der die zu lesende Zelle angeschlossen ist (BLO, SAO), wird auf die Lesespannung V_RD aufgeladen (Signal PRE, Phase PRE). Mit dem Öffnen der Wortleitung (WL) wird die Bitleitung über den Zellwiderstand auf die Plate-Spannung V_PL entladen (Phase READ). Die Bitleitungen werden vom Leseverstärker abgekoppelt (Signal MUX) und der Leseverstärker wird aktiviert (Signale SEN, SEPn, Phase SENSE). Wegen des kleinen Zellwiderstandes sinkt die Spannung auf der Bitleitung (SAO) auf einen Wert unterhalb der Referenzspannung (SA1) ab und wird als ”0” bewertet. Sobald die Spannungspegel ausreichend verstärkt worden ist, kann die Verbindung zum lokalen Datenbus hergestellt werden (DQ<0>, DQ<1>, Signal CSL), um die gelesenen Daten an entsprechende Ausgänge der Speicherschaltung weiterleiten zu können. Die Verbindung zum Datenbus erzeugen einen kurzfristigen Abfall des verstärkten Signalpegels, der aber bald vom Verstärker kompensiert wird. Nach dem Deaktivieren des Leseverstärkers werden die Bitleitungen wieder mit dem Leseverstärker verbunden (MUX) und in Vorbereitung auf den nächsten Lesevorgang auf die Referenzspannung aufgeladen (EQ).
Der dargestellte Lesezugriff eines „1”-Wertes verläuft analog allerdings mit dem Unterschied, daß die Spannung auf der Bitleitung (SA) wegen eines sehr hohen Zellwiderstandes nach dem Öffnen der Wortleitung nicht absinkt. Die Spannung auf der Bitleitung (SA0) bleibt daher oberhalb der Referenzspannung (SA1) und wird als ”1” bewertet.
7 stellt die Steuersignale und die entsprechenden Bitleitungssignale bzw. Signale im Leseverstärker für das Lesen einer ”0” schematisch und mit exemplarischem Bezug auf die Ausführungsbeispiele der 3 und 4B (Boost-Schaltung) dar. Insbesondere zeigt 7 ein Signalschema eines spannungbasierten CBRAM-Lesevorgangs mittels eines Bitleitung-Boost-Vorgangs (Engl: CBRAM voltage read signal scheme with bit line boost).
Der in 7 gezeigte Ablauf ist größtenteils mit dem bezüglich 6 schon beschriebenen Ablauf identisch und bedarf soweit keiner weiteren Erläuterung. Anders jedoch ist, daß das Aufladen der Bitleitung auf die Lesespannung durch das Signal BOOST erfolgt, welches beispielsweise kapazitiv auf die jeweilige Bitleitung (BL0) eingekoppelt wird.
8–10 zeigen simulierte Signalverläufe eines Lesevorgangs gemäß einem Ausführungsbeispiel der Erfindung, bei dem eine jeweilige Bitleitung vorab aufgeladen wird, d. h. einem Pre-Charge-Vorgang unterzogen wird. Insbesondere zeigen 8–10 simulierte Signalverläufe für ein wie oben beschriebenes Precharge-Schema, wobei die oben eingeführten Signalbezeichnungen gelten. Entsprechend zeigen die 8–10 jeweils eine Simulation eines spannungbasierten CBRAM-Lesevorgangszyklus gemäß einem Bitleitung-Pre-Charge-Schema (Engl: CBRAM voltage read cycle simulation in accordance with a bit line pre-charge scheme) mit entspanntem Timing (Engl: relaxed timing), d. h. mit einem Timing, das die Grenzen der Schaltung bezüglich ihrer Betriebsfrequenz nicht ausreizt.
Speziell in 10 ist zu erkennen, wie durch das Abkoppeln der Bitleitungen (BL0, BL1) von der Leseverstärkerschaltung (SA0, SA1) der Spannungshub auf der Bitleitung klein gehalten wird. Dadurch bleibt die Spannung über der CB-Zelle immer unterhalb der Schreibschwellenspannung und ein unerwünschtes Programmieren wird so vermieden.
11–13 zeigen analog zu den 8–10 simulierte Signalverläufe eines Lesevorgangs mit Boost-Vorgang gemäß einem Ausführungsbeispiel der Erfindung. Insbesondere zeigen 11–13 simulierte Signalverläufe für ein wie oben beschriebenes Boost-Schema, wobei die oben eingeführten Signalbezeichnungen gelten. Entsprechend zeigen die 11–13 jeweils eine Simulation eines spannungbasierten CBRAM-Lesevorgangszyklus gemäß einem Bitleitung-Boost-Schema (Engl: CBRAM voltage read cycle simulation in accordance with a bit line boost scheme).
Die Simulationen der 11–13 zeigen auch, daß mit einem solchen Leseverfahren Zykluszeiten in der Größenordnung von 25 ns erreicht werden können.
Zusammenfassend kann ein Teil des Kerns der Erfindung in einem Aufladen einer Bitleitung auf einen Spannungswert, in einem Entladen der Bitleitung über einen Zellwiderstand sowie in einem nachfolgenden Bewerten einer resultierenden Spannungsdifferenz in einem differentiellen Leseverstärker gesehen werden.
In einer vorgeschlagenen Anordnung wird die Bitleitung, an der eine zu lesende Zelle angeordnet ist, auf eine Spannung aufgeladen, die um die Lesespannung höher (oder niedriger) ist als die Spannung auf der jeweiligen Plate-Leitung. Durch das Aufschalten eines entsprechenden Auswahltransistors wird die Bitleitung auf den Spannungswert der Plate-Leitung entladen (oder aufgeladen). Primär wird in der Beschreibung nur der erste Fall behandelt, bei dem die Bitleitungsspannung über der Plate-Leitungs-Spannung liegt. Die Schaltungsanordnung ist sinngemäß, wie beschrieben, auch für den zweiten Fall einsetzbar. Die RC-Zeitkonsante aus Zellenwiderstand und Bitleitungskapazität bestimmt die Spannungsänderung auf der Bitleitung. Für einen kleinen Widerstand wird sich die Spannung schnell auf den Wert der Plate-Leitung angleichen, für einen sehr hohen Widerstand wird sich die Spannung auf der Bitleitung praktisch nicht ändern. Der zweite Eingang eines differentiellen Leseverstärkers wird auf einem Spannungspegel gehalten, der sich zwischen den Werten der vorgeladenen Bitleitung und der Plate-Leitung befindet. Zwischen der Bitleitung und dieser Referenz ergibt sich, abhängig vom Widerstandswert der Zelle, eine positive oder negative Spannungsdifferenz, die im Leseverstärker auf volle Logikpegel angehoben wird. Das Vorladen der Bitleitung kann dabei auf verschiedenen Arten erfolgen, z. B. durch das Verbinden mit einer geeigneten Spannungsquelle (pre-charge) oder durch das kapazitive Einkoppeln eines Spannungspulses (boost).
Des Weiteren sei explizit darauf hingewiesen, dass manche Merkmale der Erfindung aus Gründen der Übersichtlichkeit und der Knappheit lediglich in Bezug auf das erfindungsgemäße Verfahren oder auf die erfindungsgemäße Vorrichtung detailliert beschrieben worden sind. Hierbei handelt es sich keinesfalls um eine Einschränkung des jeweiligen Offenbarungsgehalts oder des jeweiligen Schutzumfangs auf das erfindungsgemäße Verfahren bzw. auf die erfindungsgemäße Vorrichtung. Statt dessen gelten alle Ausführungen betreffend das erfindungsgemäße Verfahren mutatis mutandis für die erfindungsgemäße Vorrichtung und umgekehrt.
LITERATUR

M. N. Kozicki et. al.: Can Solid State Electrochemistry Eliminate the Memory Scaling Quandary'?; Proceedings IEEE-NANO 2002
R. Synianczyk et al.: Electrical Characterisation of Solid State Ionic Memory Elements; Proceedings NVMTS2003
C. A. Campbell, J. T. Moore, T. l. Gilton, ”Resistance variable 'ON' memory”, US 2003/0156468 A1 , 2003
M. Kozicki, M. Mitkova, ”Microelectronic programmable device and methods and of forming and programming the same”, US 2003/0209728 A1 , 2003
M. Kozicki, ”Programmable structure, an array including the structure and methods of forming the same”, US 2003/0209971 A1 , 2003
R. Symanczyk, ”Characterization of PMC technology for future memory concepts”, Infineon Technologies Technical Report, 2003

Claims

Verfahren zum Auslesen einer Speicheranordnung mit mindestens einer Speicherzelle, bei der ein Widerstandswert zwischen zwei Polen der Speicherzelle einen Speicherzustand der Speicherzelle widerspiegelt, umfassend die folgenden Schritte: – Verbinden eines der zwei Pole mit einer Ladungsquelle mit einem ersten Potential; – Verbinden des anderen der zwei Pole mit einem Leiter, der ein zweites Potential aufweist, das unter dem Potential der Ladungsquelle liegt; und – Messen des Potentials des Leiters, – wobei der Leiter schon vor dem Verbinden mit dem anderen Pol der Speicherzelle auf das zweite Potential gebracht wird, dadurch gekennzeichnet dass – der Leiter mittels kapazitiven Einkoppelns eines Spannungspulses auf das zweite Potential gebracht wird, – das Messen des Potentials des Leiters über einen zweipoligen Differentialverstärker erfolgt, von dem ein Pol mit dem Leiter verbunden ist, und von dem ein anderer Pol auf einem dritten Potential zwischen dem ersten und dem zweiten Potential gehalten wird, und – der Leiter zuerst auf das dritte Potential und dann auf das zweite Potential gebracht wird.
Verfahren zum Auslesen einer Speicheranordnung mit mindestens einer Speicherzelle, bei der ein Widerstandswert zwischen zwei Polen der Speicherzelle einen Speicherzustand der Speicherzelle widerspiegelt, umfassend die folgenden Schritte: – Verbinden eines der zwei Pole mit einer Ladungssenke mit einem ersten Potential; – Verbinden des anderen der zwei Pole mit einem Leiter, der ein zweites Potential aufweist, das über dem Potential der Ladungssenke liegt; und – Messen des Potentials des Leiters, – wobei der Leiter schon vor dem Verbinden mit dem anderen Pol der Speicherzelle auf das zweite Potential gebracht wird, dadurch gekennzeichnet, dass – der Leiter mittels kapazitiven Einkoppelns eines Spannungspulses auf das zweite Potential gebracht wird, – das Messen des Potentials des Leiters über einen zweipoligen Differentialverstärker erfolgt, von dem ein Pol mit dem Leiter verbunden ist, und von dem ein anderer Pol auf einem dritten Potential zwischen dem ersten und dem zweiten Potential gehalten wird, und – der Leiter zuerst auf das dritte Potential und dann auf das zweite Potential gebracht wird.
Verfahren nach Anspruch 1 oder 2, wobei das dritte Potential gleich dem Mittelwert des ersten und des zweiten Potentials ist.
Verfahren nach einem der Ansprüche 1 bis 3, wobei jede Speicherzelle eine zwischen zwei Elektroden angeordnete, Ionen leitende Struktur aufweist, deren elektrische Eigenschaften durch Anlegen einer Spannung an die zwei Elektroden geändert wird, und jede der Elektroden mit einem jeweiligen Pol der jeweiligen Speicherzelle elektrisch verbunden wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei jede Speicherzelle eine resistiv schaltende Zelle, insbesondere eine leitend brückende Zelle ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei jede Speicherzelle derart ist, dass der einen Speicherzustand widerspiegelnde Widerstandswert der Speicherzelle durch Anlegen einer Spannung an die zwei Pole der Speicherzelle geändert werden kann.
Verfahren nach einem der vorhergehenden Ansprüchen, mit den Schritten: Verbinden des Leiters mit einer Messeinrichtung; und Auflösung der Verbindung des Leiters mit der Messeinrichtung unmittelbar vor dem Messschritt.
Vorrichtung zum Auslesen einer Speicheranordnung mit mindestens einer Speicherzelle, bei der ein Widerstandswert zwischen zwei Polen der Speicherzelle einen Speicherzustand der Speicherzelle widerspiegelt, umfassend: – eine Ladungsquelle mit einem ersten Potential zum Verbinden mit einem der zwei Pole; – ein Leiter, der ein zweites Potential aufweist, das unter dem Potential der Ladungsquelle liegt, zum Verbinden mit dem anderen der zwei Pole; und – eine Messeinrichtung zum Messen des Potentials des Leiters; und – eine Einrichtung, die den Leiter schon vor dem Verbinden mit dem anderen Pol der Speicherzelle auf das zweite Potential bringt, gekennzeichnet durch – eine kapazitive Einkoppel-Einrichtung, die den Leiter mittels eines Spannungspulses auf das zweite Potential bringt, – einen zweipoligen Differentialverstärker, über den das Messen des Potentials des Leiters erfolgt, wobei – der eine Pol des Differentialverstärkers mit dem Leiter verbunden ist, und – der andere Pol des Differentialverstärkers auf einem dritten Potential zwischen dem ersten und dem zweiten Potential gehalten wird.
Vorrichtung zum Auslesen einer Speicheranordnung mit mindestens einer Speicherzelle, bei der ein Widerstandswert zwischen zwei Polen der Speicherzelle einen Speicherzustand der Speicherzelle widerspiegelt, umfassend: – eine Ladungssenke mit einem ersten Potential zum Verbinden mit einem der zwei Pole; – ein Leiter, der ein zweites Potantial aufweist, das über dem Potential der Ladungssenke liegt, zum Verbinden mit dem anderen der zwei Pole; und – eine Messeinrichtung zum Messen des Potentials des Leiters; und – eine Einrichtung, die den Leiter schon vor dem Verbinden mit dem anderen Pol der Speicherzelle auf das zweite Potential bringt, gekennzeichnet durch – eine kapazitive Einkoppel-Einrichtung, die den Leiter mittels eines Spannungspulses auf das zweite Potential bringt, – einen zweipoligen Differentialverstärker, über den das Messen des Potentials des Leiters erfolgt, wobei – der eine Pol des Differentialverstärkers mit dem Leiter verbunden ist, und – der andere Pol des Differentialverstärkers auf einem dritten Potential zwischen dem ersten und dem zweiten Potential gehalten wird.
Vorrichtung nach Anspruch 8 oder 9, wobei das dritte Potential gleich dem Mittelwert des ersten und des zweiten Potentials ist.
Vorrichtung nach einem der Ansprüche 8 bis 10, mit einer Einrichtung, die den Leiter zuerst auf das dritte Potential und dann auf das zweite Potential bringt.
Vorrichtung nach einem der Ansprüche 8 bis 11, wobei jede Speicherzelle eine zwischen zwei Elektroden angeordnete, Ionen leitende Struktur aufweist, deren elektrische Eigenschaften durch Anlegen einer Spannung an die zwei Elektroden geändert wird, und jede der Elektroden mit einem jeweiligen Pol der jeweiligen Speicherzelle elektrisch verbunden ist.
Vorrichtung nach einem der Ansprüche 8 bis 12, wobei jede Speicherzelle eine resistiv schaltende Zelle, insbesondere eine leitend brückende Zelle ist.
Vorrichtung nach einem der Ansprüche 8 bis 13, wobei jede Speicherzelle derart ist, dass der einen Speicherzustand widerspiegelnde Widerstandswert der Speicherzelle durch Anlegen einer Spannung an die zwei Pole der Speicherzelle änderbar ist.
Vorrichtung nach einem der Ansprüche 8 bis 14, wobei die Vorrichtung eine solche Verbindung zwischen dem Leiter und der Messeinrichtung herstellt, die unmittelbar vor dem Messen auflösbar ist.