DE102004040503A1 - Semiconductor element such as a conductive bridging RAM has chip in housing with screening layer on chip and housing for electric and or magnetic shielding - Google Patents

Semiconductor element such as a conductive bridging RAM has chip in housing with screening layer on chip and housing for electric and or magnetic shielding Download PDF

Info

Publication number
DE102004040503A1
DE102004040503A1 DE102004040503A DE102004040503A DE102004040503A1 DE 102004040503 A1 DE102004040503 A1 DE 102004040503A1 DE 102004040503 A DE102004040503 A DE 102004040503A DE 102004040503 A DE102004040503 A DE 102004040503A DE 102004040503 A1 DE102004040503 A1 DE 102004040503A1
Authority
DE
Germany
Prior art keywords
housing
shielding layer
chip
shielding
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102004040503A
Other languages
German (de)
Inventor
Thomas Dr. Happ
Michael Dr. Kund
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102004040503A priority Critical patent/DE102004040503A1/en
Publication of DE102004040503A1 publication Critical patent/DE102004040503A1/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

A semiconductor element comprises a chip (1) surrounded by a housing (8) with at least the top and bottom sides of the chip and housing being completely covered or enclosed by a screening layer (12,13) so that the chip is at least partly electrically or magnetically screened. Independent claims are also included for the following: (A) a preparation process as above;and (B) a screening process as above.

Description

Die Erfindung betrifft ein Halbleiterbauelement gemäß dem Oberbegriff des unabhängigen Patentanspruchs 1, ein Verfahren zur Bearbeitung eines Wafers und ein Verfahren zur Abschirmung eines Halbleiterbauelements.The The invention relates to a semiconductor device according to the preamble of the independent claim 1, a method of processing a wafer and a method for shielding a semiconductor device.

Halbleiterbauelemente, insbesondere Speicherbausteine, werden heute in den unterschiedlichsten Anwendungen eingesetzt. Dabei werden die Halbleiterbauelemente teilweise extrem widrigen Bedingungen ausgesetzt, beispielsweise mechanischen Belastungen, säurehaltigen Flüssigkeiten, Feuchtigkeit, sowie elektrischen und magnetischen Feldern. Insbesondere durch elektrische und magnetische Felder können die Schaltungseigenschaften und/oder Speichereigenschaften des Halbleiterbauelements verändert werden, so dass das Halbleiterbauelement nicht mehr bestimmungsgemäß arbeitet.Semiconductor devices, especially memory modules, are today in the most diverse Applications used. In this case, the semiconductor devices are partially exposed to extremely adverse conditions, such as mechanical Strains, acidic Liquids, Moisture, as well as electric and magnetic fields. Especially By electrical and magnetic fields, the circuit characteristics and / or memory properties of the semiconductor device are changed, so that the semiconductor device no longer works as intended.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Halbleiterbauelement anzugeben, bei welchem Störeinflüsse der Anwendungsumgebung des Halbleiterbauelements vermindert werden.Of the The invention is therefore based on the object, a semiconductor device indicate at which disturbances the Application environment of the semiconductor device can be reduced.

Eine weitere Aufgabe der Erfindung ist es, ein einfaches und kostengünstiges Verfahren zur Herstellung eines solchen Halbleiterbauelements anzugeben, bei welchem Störeinflüsse der Anwendungsumgebung des Halbleiterbauelements vermindert werden.A Another object of the invention is to provide a simple and inexpensive To provide a method of manufacturing such a semiconductor device, which disturbs the Application environment of the semiconductor device can be reduced.

Die Aufgabe wird bei einem Halbleiterbauelement gelöst mit den Merkmalen des unabhängigen Anspruchs 1 und bei einem Verfahren zur Herstellung eines Halbleiterbauelements mit den Merkmalen der unabhängigen Ansprüche 18 und 19. Bevorzugte Ausführungsformen sind Gegenstand der jeweiligen abhängigen Ansprüche und/oder werden in der weiteren Beschreibung erläutert.The The object is achieved in a semiconductor device with the features of the independent claim 1 and in a method of manufacturing a semiconductor device with the characteristics of the independent claims 18 and 19. Preferred Embodiments are the subject of the respective dependent claims and / or will be explained in the further description.

Das Halbleiterbauelement umfasst wenigstens einen insbesondere quaderförmigen Halbleiterchip, welcher eine Chipoberseite, eine Chipunterseite und vier Chipseitenflächen aufweist, und ein insbesondere quaderförmiges Gehäuse, welches eine Gehäuseoberseite, eine Gehäuseunterseite und vier Gehäuseseitenflächen aufweist. Dabei umgibt das Gehäuse den Halbleiterchip im Wesentlichen vollständig. Wenigstens die Chipoberseite, die Chipunterseite, die Gehäuseoberseite und/oder die Gehäuseunterseite ist mit einer Abschirmschicht im Wesentlichen vollständig bedeckt oder umschlossen, so dass der Halbleiterchip zumindest teilweise elektrisch und/oder magnetisch abgeschirmt ist.The Semiconductor device comprises at least one particular cuboid semiconductor chip, which has a chip top side, a chip bottom side and four chip side faces, and in particular a cuboid Casing, which is a housing top, a housing bottom and four housing side surfaces. It surrounds the case the semiconductor chip substantially completely. At least the chip top, the chip bottom, the case top and / or the housing bottom is substantially completely covered with a shielding layer or enclosed, so that the semiconductor chip at least partially electrically and / or magnetically shielded.

Eine Idee der Erfindung ist es also, ein Halbleiterbauelement mit einem Halbleiterchip, insbesondere einem Halbleiter-basierten Speicherbaustein bereitzustellen, wobei der Halbleiterchip elektrisch und/oder magnetisch abgeschirmt ist. Dies wird durch eine Abschirmschicht erreicht, die den Halbleiterchip im Wesentlichen vollständig umgibt. Dies ist insbesondere dann von Bedeutung, wenn der Halbleiterchip besonders geringe Schwellspannungen aufweist, da dann externe Felder im Chip Ladungen influenzieren können, die zum Löschen einer Zelle hinreichende Spannungen von beispielsweise mehr als 60 mV erzeugen können. Solch niedrige Schwellenspannungen treten insbesondere bei CBRAM(Conductive Bridging Random Access Memory)-Halbleiterchips auf.A The idea of the invention is thus to provide a semiconductor component with a Semiconductor chip, in particular to provide a semiconductor-based memory module, wherein the semiconductor chip electrically and / or magnetically shielded is. This is achieved by a shielding layer comprising the semiconductor chip essentially complete surrounds. This is particularly important when the semiconductor chip has particularly low threshold voltages, since then external fields can induce charges in the chip, the ones to delete a cell sufficient voltages of, for example, more than 60 mV can generate. Such low threshold voltages occur especially in CBRAM (Conductive Bridging Random Access Memory) semiconductor chips.

Bevorzugt ist der Halbleiterchip ein CBRAM-(Conductive Bridging Random Access Memory-)Speicherbautstein. CBRAM- Speicherbausteine sind auch als Programmable-Metallization-Cell-Speicherbausteine bzw. PMC-Speicherbausteine bekannt. Bei CBRRM-Speicherbausteinen handelt es sich um eine sehr Erfolg versprechende Technologie für Halbleiter-basierte Speicherbausteine. Zukünftig sind Produkte auf CBRAM-Technologie basierend sowohl als Ersatz für nichtflüchtige Flash-Speicher oder für DRAM-Speicher möglich.Prefers For example, the semiconductor chip is a CBRAM (Conductive Bridging Random Access Memory) Speicherbautstein. CBRAM memory modules are also Programmable Metallization Cell memory modules or PMC memory modules known. CBRRM memory devices are a very Promising technology for semiconductor-based memory devices. Future Products are based on CBRAM technology both as a replacement for non-volatile flash memory or for DRAM memory possible.

Die derzeitige Forschung beschäftigt sich eingehend mit der technischen Analyse von CBRAM-Speicherbausteinen. Im Rahmen dieser Untersuchungen wurde festgestellt, dass bereits sehr niedrige Spannungspegel zum Betrieb ausreichend sind. Dieser an sich vorteilhafte Umstand bedingt allerdings auch, dass auch die tolerierbaren Störpegel sehr viel niedriger sind als bei etablierten nichtflüchtigen Speichertechnologien, wie beispielsweise Flash mit Betriebsspannungen in der Größenordnung von 10 V. 1 stellt typische U-I-Kennlinien einer CBRAM-Zelle mit 220 mV ON und 60 mV OFF Schwellspannung dar. Die CBRAM Zelle weist eine 1 μm2 große Kontaktfläche auf.The current research deals in detail with the technical analysis of CBRAM memory devices. In the course of these investigations it was determined that even very low voltage levels are sufficient for operation. However, this inherently advantageous circumstance also requires that the tolerable interference levels are also much lower than in the case of established nonvolatile memory technologies, such as flash with operating voltages of the order of magnitude of 10 V. 1 represents typical UI characteristics of a CBRAM cell with 220 mV ON and 60 mV OFF threshold voltage. The CBRAM cell has a 1 μm 2 contact area.

Gleichzeitig sind die Speicherzellen im ON-Zustand mit ca. 105 Ω immer noch relativ hochohmig, d. h., die Leckströme sind gering, und besitzen in skalierten Geometrien eine sehr geringe Kapazität, so dass die Gefahr besteht, dass durch externe Felder im Chip influenzierte Ladungen sehr leicht die zum Löschen einer Zelle hinreichenden Spannungen von >60 mV erzeugen können. Mit den im Rahmen dieser Erfindung vorgestellten Package-Strategien können derartige externe Störeinflüsse abgeschirmt werden, so dass der Dateninhalt der CBRAM-Zellen nicht gefährdet ist.At the same time, the memory cells in the ON state with approximately 10 5 Ω are still relatively high-impedance, ie, the leakage currents are low, and have a very low capacitance in scaled geometries, so that there is a danger that charges influenced by external fields in the chip very easily generate enough voltage to erase a cell> 60 mV. With the presented in the context of this invention package strategies such external interference can be shielded so that the data content of the CBRAM cells is not compromised.

Gemäß einer ersten Packaging-Variante der Erfindung wird zunächst der Standard-Verpackungsablauf durchgeführt. Damit ist diese Variante im Prinzip für ein breites Feld üblicher Chip- Verpackungstechnologien, wie z. B. TSOP (Thin Small Outline Package), BGA (Ball Grid Array), Flip-Chip, CSP (Chip Scale Package), QFP (Quad Flat Package), Multichip-Packages oder dergleichen geeignet. Nach dem Standardverpackungsablauf wird durch Aufkleben von Metallfolien oder -blechen auf die Gehäuseoberseite, die Gehäuseunterseite und/oder wenigstens eine der vier Gehäuseseitenflächen ein Faraday-Käfig mit der gewünschten Abschirmwirkung erzeugt. Alternativ kann die Metallabschirmung auch durch rein mechanisches Klemmen angebracht werden.According to a first packaging variant of the invention, first of all the standard packaging process is carried out. So this variant is in prin zip for a wide range of common chip packaging technologies, such as TSO (Thin Small Outline Package), Ball Grid Array (BGA), Flip Chip, CSP (Chip Scale Package), QFP (Quad Flat Package), Multichip Packages, or the like. After the standard packaging process, a Faraday cage having the desired shielding effect is produced by adhering metal foils or sheets to the upper side of the housing, the underside of the housing and / or at least one of the four housing side surfaces. Alternatively, the metal shield can also be attached by purely mechanical clamping.

Gemäß einer ersten bevorzugten Ausführungsform der Erfindung ist das Gehäuse also ein TSOP-, BGA-, Flip-Chip-, CSP-, QFP- und/oder Multichip-Package bzw. -gehäuse. Das Gehäuse kann auch ein bisher aus dem Stand der Technik unbekanntes Gehäuse sein. Mit anderen Worten kann die Erfindung auch für zukünftig entwickelte Gehäusearten bzw. Packaging-Varianten angewendet werden. Bei einem TSOP-Gehäuse treten an zwei der vier Gehäuseseitenflächen Pins zur Kontaktierung des Halbleiterchips aus, und die Gehäuseober- und -unterseite sowie die zwei Gehäuseseitenflächen ohne Pins sind mit der Abschirmschicht im Wesentlichen vollständig bedeckt.According to one first preferred embodiment The invention is the housing So a TSOP, BGA, flip-chip, CSP, QFP and / or multi-chip package or housing. The casing may also be a previously unknown from the prior art housing. In other words, the invention also for future developed housing types or packaging variants are applied. Join a TSOP enclosure on two of the four housing side surfaces pins for contacting the semiconductor chip, and the housing top and -unterseite and the two housing side surfaces without pins are with the Shielding layer substantially completely covered.

Weiterhin bevorzugt ist ein Pin als GND-(Ground-)Pin bzw. Masse-Pin ausgebildet, wobei zwischen diesem GND-Pin und der Abschirmschicht ein elektrischer Kontakt ausgebildet ist. Die Abschirmung bzw. Abschirmschicht kann damit zum Potenzialausgleich an die Leiterbahnen der Platine angeschlossen werden.Farther Preferably, a pin is designed as GND (ground) pin or ground pin, wherein between this GND pin and the shielding layer, an electrical Contact is trained. The shielding or shielding layer can thus connected to the conductor tracks of the board for potential equalization become.

Bevorzugt weist die Abschirmschicht einen umfalzbaren Vorsprung auf, der nach Aufbringen der Abschirmschicht durch Umfalzen mit dem GND-Pin kontaktierbar ist. Der umfalzbare Vorsprung wird im Folgenden auch mit seitlicher Kontaktfahne bezeichnet und ist bevorzugt an der oberen Schirmung, d. h. an der Abschirmschicht auf der Gehäuseoberseite vorgesehen. Durch einfaches Umbiegen dieses Metallstreifens bzw. der seitlichen Kontaktfahne kann der Erdungspin des Chips bzw. GND-Pin und die Abschirmung zum Potenzialausgleich kontaktiert werden.Prefers the shielding layer has a crimpable protrusion that follows Apply the shielding layer by crimping contactable with the GND pin is. The rollable projection will also be laterally with laterally Contact lug designates and is preferably on the upper shield, d. H. provided on the shielding layer on the upper side of the housing. By simple bending of this metal strip or the lateral contact lug can be the ground pin of the chip or GND pin and the shield to Potential equalization can be contacted.

Weiterhin bevorzugt wird die Abschirmschicht an der Gehäuseoberseite und an der Gehäuseunterseite jeweils durch eine Abschirmfolie gebildet, welche am Gehäuse durch Aufkleben oder mechanisches Klemmen fixiert ist. Durch Ausbilden der Abschirmschicht als Abschirmfolie kann eine besonders günstige und einfache Herstellung des Halbleiterbauelements erreicht werden. Die Abschirmfolie kann insbesondere größer gewählt werden als die Fläche der Gehäuseoberseite und/oder der Gehäuseunterseite, so dass nach Aufkleben der Kontaktfolie ein überstehender Bereich der Kontaktfolie gebildet wird, wobei der überstehende Bereich umgefalzt werden kann, so dass die Abschirmung bzw. Abschirmschicht der Gehäuseoberseite und der Gehäuseunterseite elektrisch miteinander verbunden sind, wodurch die Abschirmwirkung deutlich verbessert wird.Farther the shielding layer is preferred on the upper side of the housing and on the lower side of the housing each formed by a shielding foil which passes through the housing Gluing or mechanical clamping is fixed. By training the shielding as a shielding film can be a particularly favorable and simple production of the semiconductor device can be achieved. The shielding film can in particular be chosen to be larger than the surface of the Housing top and / or the housing bottom, so that after sticking the contact foil, a projecting portion of the contact foil is formed, the supernatant Area can be folded, so that the shield or shielding the top of the housing and the bottom of the case electrically connected to each other, whereby the shielding effect is significantly improved.

Das heißt, es ist vorteilhaft, wenn die Abschirmfolie der Gehäuseoberseite und/oder der Gehäuseunterseite über wenigstens eine Kante des Gehäuses und die an die Gehäuseoberseite und/oder Gehäuseunterseite angrenzende Gehäuseseitenfläche ohne Pins umgefalzt ist, so dass wenigstens eine Gehäuseseitenfläche und die Gehäuseoberseite und/oder Gehäuseunterseite mit einer einzelnen Abschirmfolie bedeckt und somit abgeschirmt sind. Wie oben erwähnt, ist es besonders vorteilhaft, wenn jeweilige Abschirmfolie so groß gewählt wird, dass durch Umfalzen jeweils ein Kontakt zwischen der Abschirmfolie auf der Gehäuseoberseite bzw. der Abschirmfolie auf der Gehäuseunterseite hergestellt wird.The is called, It is advantageous if the shielding of the housing top and / or the housing bottom over at least an edge of the housing and the to the top of the housing and / or housing bottom adjacent housing side surface without Pins folded so that at least one housing side surface and the housing top and / or Housing bottom covered with a single shielding film and thus shielded are. As mentioned above, it is particularly advantageous if each shielding film is chosen so large that by folding each contact between the shielding on the top of the housing or the shielding film is made on the underside of the housing.

Weiterhin ist es vorteilhaft, wenn die Abschirmschicht im Gehäuse integriert ist und innerhalb des Gehäuses so verläuft, dass der Halbleiterchip im Wesentlichen vollständig umschlossen ist. Bei dieser besonderen bevorzugten Ausführungsform werden also die Abschirmlagen bzw. die Abschirmschicht direkt beim Mouldprozess mit ins Gehäuse eingegossen, so dass kein zusätzlicher Klebevorgang erforderlich ist. Dies hat zusätzlich den Vorteil, dass die Abschirmplatte(n) jeweils in einer Vertiefung der Mouldmasse zu liegen kommen und die äußere Form des Gehäuses nicht geändert wird. Alternativ kann die Abschirmschicht auch aus einem metall- oder rußgefüllten Polymer oder auch aus Kunststoff gebildet werden, der beispielsweise in einem weiteren Spritzgussschritt aufgebracht werden kann.Farther it is advantageous if the shielding layer integrated in the housing is and inside the case so goes, that the semiconductor chip is substantially completely enclosed. At this particular preferred embodiment So are the shielding layers or the shielding directly at Mold process with into the housing poured in, so no additional Bonding process is required. This has the additional advantage that the shielding plate (s) each come to lie in a recess of the molding material and the outer shape of the housing not changed becomes. Alternatively, the shielding layer can also be made of a metal or carbon black-filled polymer or also formed from plastic, for example, in a further injection molding step can be applied.

In einer zweiten bevorzugten Ausführungsform umfasst das Halbleiterbauelement ein BGA-Substrat, auf dessen einen Seite der Halbleiterchip und dessen anderen Seite Kontaktlötbälle angeordnet sind, wobei die Abschirmschicht zwischen dem BGA-Substrat und dem Halbleiterchip liegt. Die Abschirmschicht kann dabei Teil des BGA-Substrats sein, d. h., bei der Herstellung des BGA-Substrats wird auf diesem eine Abschirmschicht ausgebildet, auf welcher der Halbleiterchip angeordnet bzw. aufgebracht oder aufgelegt wird. Die Abschirmschicht kann aber auch auf der Chipunterseite aufgebracht sein, und es kann ein Standard-BGA-Substrat verwendet werden.In a second preferred embodiment The semiconductor device comprises a BGA substrate, on one of which Side of the semiconductor chip and the other side contact solder balls arranged with the shielding layer between the BGA substrate and the semiconductor chip. The shielding layer may be part of the BGA substrate, d. H., in the manufacture of the BGA substrate, a shielding layer is formed thereon formed on which the semiconductor chip is arranged or applied or is hung up. The shielding layer can also be used on the Chip bottom can be applied, and it can be a standard BGA substrate be used.

Vorteilhaft ist es, wenn das BGA-Substrat auf der Seite, auf welcher der Halbleiterchip angeordnet ist, Kontaktpads zur Kontaktierung von Bonds des Halbleiterchips mit dem BGA-Substrat aufweist, wobei die Abschirmschicht das BGA-Substrat auf der Seite, auf welcher der Halbleiterchip angeordnet ist, im Wesentlichen vollständig bedeckt, und wobei die Abschirmschicht Unterbrechungen aufweist an den Stellen der Kontakt pads. Die Unterbrechungen können beispielsweise Löcher in der Abschirmschicht sein, wobei das BGA-Substrat im Bereich der Löcher bzw. Unterbrechungen freiliegt. Innerhalb der Löcher sind die Kontaktpads angeordnet. Vorteilhaft können die Kontaktpads und die Abschirmschicht in einem Herstellungsschritt hergestellt werden. Das heißt, die Kontaktpads und die Abschirmschicht können beispielsweise aus dem gleichen Material in einem Arbeitsschritt hergestellt werden.It is advantageous if the BGA substrate on the side on which the semiconductor chip is arranged has contact pads for contacting bonds of the semiconductor chip with the BGA substrate, where wherein the Abschirmschicht the BGA substrate on the side on which the semiconductor chip is arranged, substantially completely covered, and wherein the shielding layer has interruptions at the locations of the contact pads. For example, the breaks may be holes in the shielding layer exposing the BGA substrate in the region of the holes or breaks. Within the holes, the contact pads are arranged. Advantageously, the contact pads and the shielding layer can be produced in one production step. That is, the contact pads and the shielding layer can be made, for example, of the same material in one operation.

Weiterhin ist es vorteilhaft, wenn das Gehäuse den auf dem BGA-Substrat angeordneten Halbleiterchip im Wesentlichen vollständig umschließt, und wenn die Gehäuseoberseite und/oder die Gehäuseseitenflächen im Wesentlichen vollständig von einer weiteren Abschirmschicht bedeckt oder umschlossen sind oder werden. Das Gehäuse bedeckt u. U. auch einen Teil des BGA-Substrats. Vorteilhaft ist es, wenn zwischen der zwischen Halbleiterchip und BGA-Substrat angeordneten Abschirmschicht und der weiteren Abschirmschicht ein elektrischer Kontakt besteht.Farther It is advantageous if the housing the semiconductor chip arranged on the BGA substrate substantially Completely encloses and if the case top and / or the housing side surfaces in Essentially complete are covered or enclosed by another shielding layer or will. The housing covered u. U. also a part of the BGA substrate. Is advantageous it when placed between the semiconductor chip and BGA substrate Shielding and the other shielding an electrical Contact exists.

Zur Ausbildung des elektrischen Kontakts ist es vorteilhaft, wenn das BGA-Substrat überstehende Bereiche aufweist, welche nicht vom Gehäuse abgedeckt sind, wobei die überstehenden Bereiche zumindest teilweise von der Abschirmschicht bedeckt sind. Die weitere Abschirmschicht, welche die Gehäuseoberseite und/oder die Gehäuseseitenflächen im Wesentlichen vollständig bedeckt, bedeckt auch die überstehenden Bereiche mit der Abschirmschicht, so dass der elektrische Kontakt im Bereich der überstehenden Bereiche ausgebildet ist oder wird, indem die weitere Abschirmschicht über der Abschirmschicht ausgebildet wird und so ein elektrischer Kontakt hergestellt wird.to Training the electrical contact, it is advantageous if the BGA substrate protruding areas which does not come from the housing are covered, the supernatant Areas are at least partially covered by the shielding layer. The further shielding layer, which the housing top side and / or the housing side surfaces in Essentially complete covered, also covers the protruding Areas with the shielding layer, so that the electrical contact in the area of the supernumerary Areas is or is formed by the further shielding layer over the Shielding layer is formed and so an electrical contact will be produced.

In einer dritten bevorzugten Ausführungsform ist es vorteilhaft, wenn die Abschirmschicht die Chipoberseite und/oder -unterseite bedeckt, wobei die Abschirmschicht an Kontaktlöchern des Halbleiterchips unterbrochen ist. Diese dritte Ausführungsform des Halbleiterbauelements ist besonders kostengünstig und einfach herzustellen, da die Verarbeitung zur Herstellung der Abschirmschicht auf Waferebene erfolgen kann. Das heißt, die Abschirmschicht auf der Chipoberseite und/oder Chipunterseite wird auf Waferebene vor dem Vereinzeln der Halbleiterchips aufgebracht, beispielsweise durch Abscheiden. Anschließend erfolgt das Öffnen der Kontaktlöcher, und das Vereinzeln der Chips.In a third preferred embodiment It is advantageous if the shielding layer, the chip top side and / or underside covered with the shielding layer at contact holes of the Semiconductor chips is interrupted. This third embodiment the semiconductor device is particularly inexpensive and easy to manufacture, since the processing for producing the shielding layer at the wafer level can be done. This means, the shielding layer on the chip top side and / or chip bottom side is applied at the wafer level before singulating the semiconductor chips, for example, by deposition. Subsequently, the opening of the Vias and the singulation of the chips.

Bei allen obigen Ausführungsformen ist es von Vorteil, wenn die Abschirmschicht aus einem metallischen Material besteht, insbesondere aus Aluminium, Silber, Kupfer und/oder Nickel. Somit wird mittels der Abschirmschicht eine elektrische Abschirmung erreicht.at all the above embodiments it is advantageous if the shielding layer of a metallic Material consists, in particular of aluminum, silver, copper and / or Nickel. Thus, by means of the shielding layer is an electrical Shielding achieved.

Weiterhin ist es vorteilhaft, wenn die Abschirmschicht aus einem magnetischen metallischen Material besteht, insbesondere aus Eisen, Nickel, Kobalt und/oder einer geeigneten Legierung. Hierdurch wird eine magnetische Abschirmung erreicht.Farther it is advantageous if the shielding layer of a magnetic metallic material, in particular iron, nickel, cobalt and / or a suitable alloy. This will cause a magnetic Shielding achieved.

Von Vorteil ist es weiterhin, wenn die Abschirmschicht eine Schutzschicht, insbesondere Lackschicht, aufweist. Bei der Schutzschicht handelt es sich um eine passivierende Schutzschicht, die auf die oberste Metalllage, z. B. durch Lackieren, Bedampfen, Sputtern, Bedrucken oder Ähnliches aufgebracht wird. Die Schutzschicht kann beispielsweise auch eine Beschriftung des Halbleiterbauelements enthalten.From It is furthermore advantageous if the shielding layer has a protective layer, in particular lacquer layer. The protective layer is is a passivating protective layer on top of the metal layer, z. B. by painting, steaming, sputtering, printing or the like is applied. The protective layer can, for example, a Caption of the semiconductor device included.

Das Verfahren zur Verarbeitung eines Wafers mit darin ausgebildeten Halbleiterchips umfasst die folgenden Schritte: Ausbilden einer oberen Abschirmschicht auf der Oberseite des Wafers, Öffnen der Kontaktpads auf der Oberseite des Wafers, wobei die Abschirmschicht dadurch durchbrochen wird, optionales Abdünnen des Wafers, Ausbilden einer unteren Abschirmschicht auf der Unterseite des Wafers, und Vereinzeln der Halbeiterchips. Beim Öffnen der Kontaktpads werden dabei die Kontaktlöcher zur Kontaktierung des Halbleiterchips ausgebildet. Die Oberseite des Wafers ist als diejenige Seite des Wafers definiert, auf welcher die Kontaktlöcher ausgebildet werden. Die Oberseite des Wafers weist beispielsweise eine Polymerschutzschicht aus Siliziumnitrid oder Benzocyklobutan (BCB) auf. Die Unterseite des Wafers ist definiert als diejenige Seite, auf welcher das Halbleitersubstrat liegt.The A method of processing a wafer having formed therein Semiconductor chips comprises the following steps: forming a upper shielding layer on top of the wafer, opening the Contact pads on the top of the wafer, with the shielding layer is thereby broken, optional thinning of the wafer, forming a bottom shielding layer on the underside of the wafer, and Separating the semiconductor chips. When opening the contact pads while the contact holes designed for contacting the semiconductor chip. The top of the wafer is defined as the side of the wafer on which the contact holes be formed. For example, the top of the wafer points a polymeric protective layer of silicon nitride or benzocyclobutane (BCB). The bottom of the wafer is defined as the one Side on which the semiconductor substrate is located.

Das Verfahren zur Abschirmung eines Halbleiterbauelements mit einem Gehäuse umfasst die folgenden Schritte: Aufkleben einer Abschirmfolie auf die Gehäuseober- und/oder -unterseite, wobei die Abschirmfolie über die Gehäuseober- und/oder -unterseite übersteht und so überstehende Folienbereiche bildet, und Umfalzen der überstehenden Folienbereiche in Richtung der Seitenflächen des Gehäuses, so dass die Seitenflächen mit der Abschirmfolie beklebt werden. Durch das Verfahren zur Abschirmung eines Halbleiterbauelements ist also eine besonders einfache Herstellung der Abschirmung möglich: Es wird eine Abschirmfolie auf die Gehäuseober- und/oder -unterseite und/oder die Gehäuseseitenflächen aufgeklebt.The A method of shielding a semiconductor device with a casing includes the following steps: gluing a shielding film on the housing top and / or -unterseite, wherein the shielding over the Gehäusober- and / or underside and so supernatant Forms film areas, and crimping the protruding film areas in the direction of the side surfaces of the housing, leaving the side surfaces be covered with the shielding foil. By the method of shielding a semiconductor device is thus a particularly simple production Shielding possible: It is a shielding film on the Gehäusober- and / or -unterseite and / or the housing side surfaces glued.

Bei dem Verfahren zur Bearbeitung eines Wafers und bei dem Verfahren zur Abschirmung eines Halbleiterbauelements ist es vorteilhaft, wenn die Abschirmschicht oder Abschirmfolie eine Schutzschicht umfasst.at the method of processing a wafer and the method for shielding a semiconductor device it is advantageous when the shielding layer or shielding film comprises a protective layer.

Die Erfindung und insbesondere bestimmte Merkmale, Aspekte und Vorteile der Erfindung werden anhand der folgenden de taillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verdeutlicht.The Invention and in particular certain features, aspects and advantages The invention will be described with reference to the following de detailed description in Connection with the attached Drawings clarified.

1 zeigt I-U-Kennlinien einer CBRAM-Zelle mit 1 μm2 Kontaktfläche; 1 shows IU characteristics of a CBRAM cell with 1 μm 2 contact area;

2 zeigt einen Halbleiterchip mit einem TSOP-Gehäuse; 2 shows a semiconductor chip with a TSOP package;

3 zeigt den Halbleiterchip mit TSOP-Gehäuse aus 2 mit einer aufgeklebten Abschirmfolie; 3 shows the semiconductor chip with TSOP package 2 with a glued shielding foil;

4 zeigt eine perspektivische Ansicht des Halbleiterchips mit TSOP-Gehäuse aus 1 zum Verdeutlichen der Herstellung der Abschirmschicht; 4 shows a perspective view of the semiconductor chip with TSOP housing 1 to illustrate the manufacture of the shielding layer;

5 zeigt den Halbleiterchip mit TSOP-Gehäuse aus 4 mit fertiggestellter Abschirmschicht; 5 shows the semiconductor chip with TSOP package 4 with finished shielding layer;

6A und 6B zeigen Herstellungsschritte eines Halbleiterchips; 6A and 6B show manufacturing steps of a semiconductor chip;

7 zeigt den Halbleiterchip aus 6, montiert auf einem BGA-Substrat mit Abschirmschicht; 7 shows the semiconductor chip 6 mounted on a BGA substrate with shielding layer;

8 zeigt eine Draufsicht auf den auf dem BGA-Substrat montierten Halbleiterchip aus 7; 8th shows a plan view of the semiconductor chip mounted on the BGA substrate 7 ;

9 zeigt den auf dem BGA-Substrat montierten Halbleiterchip mit Gehäuse; 9 shows the mounted on the BGA substrate semiconductor chip with housing;

10 zeigt den auf dem BGA-Substrat montierten Halbleiterchip mit einer Abschirmschicht, die um das Gehäuse angeordnet ist; 10 shows the semiconductor chip mounted on the BGA substrate with a shielding layer disposed around the housing;

11 zeigt den auf dem BGA-Substrat angeordneten Halbleiterchip aus 10 mit Gehäuse, wobei eine Schutzschicht um das Gehäuse liegt; 11 shows the arranged on the BGA substrate semiconductor chip 10 with housing, with a protective layer around the housing;

12 zeigt einen gemäß der Flip-Chip-Technologie hergestellten Halbleiterchip mit Abschirmung auf dem BGA-Substrat. 12 shows a prepared according to the flip-chip technology semiconductor chip with shielding on the BGA substrate.

13 zeigt einen Ausschnitt eines Wafers mit Abschirmschicht auf der Oberseite; 13 shows a section of a wafer with shielding layer on the top;

14 zeigt den Ausschnitt des Wafers aus 13 mit geöffneten Kontaktlöchern; 14 shows the section of the wafer 13 with opened contact holes;

15 zeigt den Ausschnitt des Wafers aus 14 mit auf der Unterseite des Wafers aufgebrachter Schutzschicht; 15 shows the section of the wafer 14 with protective layer applied to the underside of the wafer;

16 zeigt einen aus dem Wafer aus 15 vereinzelten Halbleiterchip mit einem TSOP-Gehäuse; 16 shows one out of the wafer 15 isolated semiconductor chip with a TSOP package;

17 zeigt einen aus dem Wafer aus 15 vereinzelten Halbleiterchip auf einem BGR-Substrat. 17 shows one out of the wafer 15 isolated semiconductor chip on a BGR substrate.

2 zeigt ein Halbleiterbauelement 0 mit einem Halbleiterchip 1, welcher Metallisierungsebenen 2 und eine Polymerschutzschicht 3 aufweist. In der Polymerschutzschicht 3 sind Kontaktlöcher 4 ausgebildet. Die Kontaktlöcher 4 reichen in der Polymerschutzschicht 3 bis auf in dem Halbleiterchip 1 angeordnete Kontaktpads 5 herab. Das heißt, die Kontaktpads 5 sind an den Stellen der Kontaktlöcher 4 im Wesentlichen freigelegt. Die Kontaktpads 5 sind mit Bonds 6 elektrisch verbunden. Die Bonds 6 sind mit Pins 7 des Halbleiterbauelements 0 verbunden. Die Bonds 6 stellen also einen elektrischen Kontakt zwischen den Kontaktpads 5 und den Pins 7 her. 2 shows a semiconductor device 0 with a semiconductor chip 1 , which metallization levels 2 and a polymer protective layer 3 having. In the polymer protective layer 3 are contact holes 4 educated. The contact holes 4 range in the polymer protection layer 3 except for in the semiconductor chip 1 arranged contact pads 5 down. That is, the contact pads 5 are in the places of contact holes 4 essentially uncovered. The contact pads 5 are with bonds 6 electrically connected. The bonds 6 are with pins 7 of the semiconductor device 0 connected. The bonds 6 So make an electrical contact between the contact pads 5 and the pins 7 ago.

In der Ausführungsform von 2, welche der ersten Ausführungsform entspricht, umgibt ein Gehäuse 8 den Halbleiterchip 1 vollständig. Das Gehäuse 8 weist eine Gehäuseunterseite 9, eine Gehäuseoberseite 10, sowie Gehäuseseitenflächen 11 mit Pins 7 auf. 2 zeigt einen Herstellungsschritt zur Herstellung des erfindungsgemäßen Halbleiterbauelements, wobei die Standard-TSOP-Montage dargestellt ist, d. h. der Chip sitzt auf einem Leadframe und wurde mit verlöteten Bonddrähten kontaktiert (wire bonding). Das Gehäuse 8 wird z. B. durch Spritzgießen hergestellt.In the embodiment of 2 , which corresponds to the first embodiment, surrounds a housing 8th the semiconductor chip 1 Completely. The housing 8th has a housing bottom 9 , a housing top 10 , as well as housing side surfaces 11 with pins 7 on. 2 shows a manufacturing step for producing the semiconductor device according to the invention, wherein the standard TSOP mounting is shown, ie the chip sits on a leadframe and was contacted with soldered bonding wires (wire bonding). The housing 8th is z. B. produced by injection molding.

3 zeigt das Halbleiterbauelement aus 2, wobei auf der Gehäuseunterseite 9 und der Gehäuseoberseite 10 eine Folienabschirmschicht 12 als Abschirmschicht ausgebildet ist. Die Folienabschirmschicht 12 besteht aus einer Metallfolie 13 und einer Lackschicht 14. Die Metallfolie 13 ist eine Metallfolie mit einer Klebstoffbeschichtung. Die Metallfolie 13 kann somit auf die Gehäuseoberseite 10 und die Gehäuseunterseite 9 aufgeklebt werden. 3 shows the semiconductor device 2 , being on the case bottom 9 and the case top 10 a foil shielding layer 12 is designed as a shielding layer. The foil shielding layer 12 consists of a metal foil 13 and a varnish layer 14 , The metal foil 13 is a metal foil with an adhesive coating. The metal foil 13 can thus on the housing top 10 and the bottom of the case 9 glued on.

Die Metallfolie 13 kann auch ein Metallblech oder dergleichen sein, welches durch mechanisches Klemmen an dem Gehäuse befestigt wird.The metal foil 13 may also be a metal sheet or the like, which is fixed by mechanical clamping to the housing.

Die Folienabschirmschicht 12 weist auf der in 3 rechts dargestellten Seite eine Kontaktfahne 15 als umfalzbaren Vor sprung auf. Die Kontaktfahne 15 kontaktiert dabei nur einen einzelnen Pin 7 des Halbleiterbauelements. Dies ist der Ground-(GND-)Pin 16 (vgl. 4).The foil shielding layer 12 points to the in 3 right side a contact flag 15 as umalzbaren before jump on. The contact flag 15 only contacts a single pin 7 of the semiconductor device. This is the ground (GND) pin 16 (see. 4 ).

4 zeigt einen Herstellungsschritt zur Herstellung des Halbleiterbauelements 0 gemäß 3. Wie man erkennt, wird die Kontaktfahne 15 aus einem umfalzbaren Vorsprung der Folienabschirmschicht 12 gebildet. Das heißt, die Kontaktfahne 15 wird durch einfaches Umbiegen mit dem GND-Pin 16 verbunden, wie dies in 5 zu sehen ist. 4 shows a manufacturing step for the production of the semiconductor device 0 according to 3 , As you can see, the contact lug becomes 15 from a foldable projection of the Folienab screen layer 12 educated. That is, the contact lug 15 is by simply bending over with the GND pin 16 connected, as in 5 you can see.

4 zeigt auch überstehende Folienbereiche 17, die über eine Gehäusekante 18 des Gehäuses 8 umgefalzt werden, so dass die Gehäuseseitenflächen ohne Pins des Gehäuses 8 mit der Folienabschirmschicht 12 umschlossen sind, wie dies in 5 dargestellt ist. Es ist vorteilhaft, wenn die überstehenden Folienbereiche 17 so groß ausgebildet sind, dass sie einen Kontakt zwischen der Folie auf der Gehäuseoberseite 10 und der Folie der Gehäuseunterseite 9 durch Überlappungen herstellen. Somit ist das Gehäuse 8 vollständig mit der Folienabschirmschicht 12 umgeben, wie dies in 5 dargestellt ist. Die Pfeile in 4 deuten die Richtung an, in welche die überstehenden Folienbereiche 17 umgefalzt werden. Das Gehäuse 8 ist somit im Wesentlichen vollständig mit der Folienabschirmschicht 12 umschlossen. 4 also shows protruding film areas 17 , which has a housing edge 18 of the housing 8th be folded so that the housing side surfaces without pins of the housing 8th with the foil shielding layer 12 are enclosed, as in 5 is shown. It is advantageous if the projecting film areas 17 are so large that they make contact between the film on the top of the housing 10 and the film of the housing bottom 9 by overlapping. Thus, the housing 8th completely with the foil shielding layer 12 surrounded like this in 5 is shown. The arrows in 4 indicate the direction in which the protruding film areas 17 be folded over. The housing 8th is thus substantially complete with the foil shielding layer 12 enclosed.

In den 2 bis 5 werden die verpackten Chips aus dem Leadframe ausgestanzt und die Leads bzw. Pins werden umgebogen. Dabei kontaktiert die Kontaktfahne der oberen Abschirmplatte den GND-Pin. Das heißt, die Kontaktfahne 15 kann in einem Arbeitsschritt mit den Kontaktpins bzw. Pins zusammen umgebogen werden.In the 2 to 5 The packaged chips are punched out of the leadframe and the leads or pins are bent over. The contact lug of the upper shield plate contacts the GND pin. That is, the contact lug 15 Can be bent together in one step with the contact pins or pins.

2 bis 5 zeigen somit unter anderem folgende Herstellungsschritte:

  • – Standard-TSOP-Montage (Chip auf Leadframe, Verlöten bzw. Via-Bonding);
  • – Gehäusespritzgießen;
  • – lackierte Metallplatten oder Folien auf Ober- und/oder Unterseite kleben, wobei die Metallplatten oder Folien um die Stirn- und Endseiten des Chips gefalzt werden;
  • – Verpacken des Chips, aus Leadframe ausstanzen und Leads umbiegen, wobei die Kontaktfahne der oberen Abschirmplatte bzw. Abschirmschicht den GND-Pin kontaktiert.
2 to 5 thus show, inter alia, the following production steps:
  • Standard TSOP mounting (chip on leadframe, soldering or via-bonding);
  • - housing injection molding;
  • - Glue lacquered metal plates or films on top and / or bottom, wherein the metal plates or foils are folded around the front and end sides of the chip;
  • - Packing the chip, punch out leadframe and bend leads, with the contact lug of the upper shield plate or shielding contacted the GND pin.

Die 6 bis 12 zeigen die zweite bevorzugte Ausführungsform der Erfindung.The 6 to 12 show the second preferred embodiment of the invention.

6A und 6B zeigen Herstellungsschritte zum Herstellen eines Halbleiterbauelements 0, welches auf einem BGA-Substrat angeordnet wird (vgl. 7). In 6A ist ein vereinzelter Halbleiterchip dargestellt, welcher Metallisierungsebenen 2' aufweist, die noch nicht abgedünnt sind. 6B zeigt den Halbleiterchip aus 6A nach dem Abdünnen. 6A and 6B show manufacturing steps for manufacturing a semiconductor device 0 , which is placed on a BGA substrate (see. 7 ). In 6A an isolated semiconductor chip is shown, which metallization levels 2 ' has not yet thinned. 6B shows the semiconductor chip 6A after thinning.

7 zeigt den Halbleiterchip 1 aus 6B, welcher auf dem BGA-(Ball Grid Array-)Substrat 19 angeordnet ist. Der Halbleiterchip 1 ist dabei im Bereich der Oberfläche 22 des BGA-Substrats angeordnet. Auf der Unterseite 20 des BGA-Substrats 19 sind Kontaktlötbälle 21 bzw. Balls angeordnet. Die Kontaktpads 5 sind mittels Bonds 6' mit BGA-Pads 23 verbunden. In dem BGA-Substrat 19 sind Umverdrahtungsebenen 25 angeordnet. 7 shows the semiconductor chip 1 out 6B which is on the BGA (Ball Grid Array) substrate 19 is arranged. The semiconductor chip 1 is in the area of the surface 22 of the BGA substrate. On the bottom 20 of the BGA substrate 19 are contact balls 21 or balls arranged. The contact pads 5 are by means of bonds 6 ' with BGA pads 23 connected. In the BGA substrate 19 are rewiring levels 25 arranged.

Zwischen dem Halbleiterchip 1 und dem BGA-Substrat 19 liegt eine BGA-Abschirmschicht 24 als Abschirmschicht. Die BGA-Abschirmschicht 24 kann beispielsweise vor Aufbringen des Halbleiterchips 1 auf das BGA-Substrat 19 aufgebracht werden. Wie man in 7 erkennt, weist die BGA-Abschirmschicht Ausnehmungen 26 auf, in welchen die BGA-Kontaktpads 23 angeordnet sind.Between the semiconductor chip 1 and the BGA substrate 19 lies a BGA shielding layer 24 as a shielding layer. The BGA shielding layer 24 For example, before applying the semiconductor chip 1 on the BGA substrate 19 be applied. How to get in 7 detects, the BGA shielding has recesses 26 in which the BGA contact pads 23 are arranged.

8 zeigt eine Draufsicht auf das Halbleiterbauelement von 7. Die Ausnehmungen 26 bilden in dieser Ausführungsform gemäß 8 rechteckige Löcher in der BGA-Abschirmschicht 24 aus. In den rechteckigen Löchern bzw. Ausnehmungen 26 sind die BGA-Kontaktpads 23 angeordnet. Es besteht somit kein elektrischer Kontakt zwischen den BGA-Kontaktpads 23 und der BGA-Abschirmschicht 24. 8th shows a plan view of the semiconductor device of 7 , The recesses 26 form in this embodiment according to 8th rectangular holes in the BGA shielding layer 24 out. In the rectangular holes or recesses 26 are the BGA contact pads 23 arranged. There is thus no electrical contact between the BGA contact pads 23 and the BGA shielding layer 24 ,

8 zeigt auch einen GND-Bond 27 des Halbleiterchips 1. Dieser GND-Bond ist mit der BGA-Abschirmschicht 24 verbunden. 8th also shows a GND bond 27 of the semiconductor chip 1 , This GND bond is with the BGA shielding layer 24 connected.

Die BGA-Abschirmschicht 24 kann aus dem gleichen Material sein, wie die BGA-Kontaktpads 23. Es ist somit möglich, die BGA-Kontaktpads 23 und die BGA-Abschirmschicht 24 in einem Herstellungsschritt herzustellen. Es ist jedoch auch möglich, dass die BGA-Abschirmschicht 24 aus einem anderen Material besteht als die BGA-Kontaktpads 23.The BGA shielding layer 24 can be made of the same material as the BGA contact pads 23 , It is thus possible to use the BGA contact pads 23 and the BGA shielding layer 24 in a manufacturing step. However, it is also possible that the BGA shielding layer 24 made of a different material than the BGA contact pads 23 ,

9 zeigt das Halbleiterbauelement aus 7, wobei ein BGA-Gehäuse 8' den Halbleiterchip 1 umgibt. Das BGA-Gehäuse 8' umgibt den Halbleiterchip 1 also im Wesentlichen vollständig. Das BGA-Gehäuse 8' kann beispielsweise durch Spritzgießen hergestellt werden. 9 shows the semiconductor device 7 , being a BGA package 8th' the semiconductor chip 1 surrounds. The BGA package 8th' surrounds the semiconductor chip 1 essentially complete. The BGA package 8th' can be produced for example by injection molding.

10 zeigt eine BGA-Gehäuseabschirmschicht 28, die einen Teil der Abschirmschicht des Halbleiterbauelements bildet und die beispielsweise aus einem metallischen Material besteht. Die BGA-Gehäuseabschirmschicht 28 kann beispielsweise durch Sputtern, Bedampfen oder Plating aufgebracht werden. Wie man in 9 und 10 erkennt, reicht das BGA-Gehäuse 8' nicht bis zum Rand des BGA-Substrats 19, so dass im Randbereich des BGA-Substrats 19 überstehende BGA-Substratbereiche 29 als überstehende Bereiche ausgebildet sind. Ein Teil der BGA-Abschirmschicht 24 liegt dabei auf den überstehenden BGA-Substratbereichen 29. Wie in 10 zu erkennen ist, wird die BGA-Gehäuseabschirmschicht 28 auch über die überstehenden BGA-Substratbereiche 29 aufgebracht. Somit besteht ein elektrischer Kontakt zwischen der BGA-Gehäuseabschirmschicht 28 und der BGA-Abschirmschicht 24. Es ist möglich, dass die BGA-Gehäuseabschirmschicht 28 und die BGA-Abschirmschicht 24 aus demselben Material hergestellt sind. Allerdings können auch unterschiedliche Materialien verwendet werden. Die BGA-Gehäuseabschirmschicht 28 und/oder die BGA-Gehäuselackschicht 30 bilden die weitere Abschirmschicht. 10 shows a BGA package shielding layer 28 which forms part of the shielding layer of the semiconductor device and which consists, for example, of a metallic material. The BGA package shielding layer 28 can be applied for example by sputtering, vapor deposition or plating. How to get in 9 and 10 detects, the BGA housing is enough 8th' not to the edge of the BGA substrate 19 , so that in the edge region of the BGA substrate 19 protruding BGA substrate areas 29 are formed as projecting areas. Part of the BGA shielding layer 24 lies on the protruding BGA substrate areas 29 , As in 10 can be seen, the BGA housing shielding layer 28 also on the protruding BGA substrate areas 29 applied. Thus, there is electrical contact between the BGA package shielding layer 28 and the BGA shielding layer 24 , It is possible for the BGA package shielding layer 28 and the BGA shielding layer 24 are made of the same material. However, different materials can be used. The BGA package shielding layer 28 and / or the BGA package layer 30 form the further shielding layer.

Durch die Kontaktierung der BGA-Gehäuseabschirmschicht 28 mit der BGA-Abschirmschicht 24, welche eine Abschirmschicht im Sinne der Erfindung bilden, wird eine vollständige Abschirmung des Halbleiterchips 1 erreicht: Die BGA- Abschirmschicht 24 schirmt den Halbleiterchip 1 nach unten hin ab und die BGA-Gehäuseabschirmschicht 28 nach oben und zu den Seiten hin.By contacting the BGA package shielding layer 28 with the BGA shielding layer 24 , which form a shielding layer according to the invention, becomes a complete shield of the semiconductor chip 1 achieved: The BGA shielding layer 24 shields the semiconductor chip 1 down and the BGA housing shielding layer 28 up and to the sides.

11 zeigt das Halbleiterbauelement aus 10, wobei über der BGA-Gehäuseabschirmschicht 28 eine BGA-Gehäuselackschicht 30 aufgebracht ist. Somit wird eine Passivierung der Oberfläche erreicht, beispielsweise durch Lackieren, Bedampfen, Sputtern oder dergleichen. Die BGA-Gehäuselackschicht 30 bildet also eine Schutzschicht. 11 shows the semiconductor device 10 wherein over the BGA package shielding layer 28 a BGA package layer 30 is applied. Thus, a passivation of the surface is achieved, for example by painting, steaming, sputtering or the like. The BGA package layer 30 So it forms a protective layer.

Die Erfindung kann selbstverständlich auch für weitere Technologien eingesetzt werden, beispielsweise für Flip-Chip-Technologien, wie dies in 12 dargestellt ist. Dabei um fasst das Halbleiterbauelement keine Bonds, sondern Flip-Chip-Lotkugeln 31 zur Kontaktierung des BGA-Substrats 19 mit dem Halbleiterchip 1. Auf dem BGA-Substrat 19 ist wiederum eine BGA-Abschirmschicht 24 vorgesehen, mit Ausnehmungen 26, in welchen die BGA-Kontaktpads 23 angeordnet sind. Die BGA-Kontaktpads 23 sind mit den Flip-Chip-Lotkugeln 31 elektrisch verbunden.Of course, the invention can also be used for other technologies, for example, for flip-chip technologies, as in 12 is shown. In this case, the semiconductor device does not hold bonds, but flip-chip solder balls 31 for contacting the BGA substrate 19 with the semiconductor chip 1 , On the BGA substrate 19 again is a BGA shielding layer 24 provided, with recesses 26 in which the BGA contact pads 23 are arranged. The BGA contact pads 23 are with the flip-chip solder balls 31 electrically connected.

6 bis 12 zeigen also unter anderem folgende Herstellungsschritte:

  • – Abdünnen;
  • – Die-Bonden (Epoxy);
  • – Drahtbonden;
  • – Gehäusespritzgießen;
  • – Metallisierung der Oberseite (Sputtern, Bedampfen, Plating);
  • – optional: Passivierung der Oberfläche (Lackieren, Bedampfen, Sputtern oder dergleichen).
6 to 12 show, therefore, inter alia, the following production steps:
  • - thinning;
  • - The bonding (epoxy);
  • - wire bonding;
  • - housing injection molding;
  • Metallization of the upper side (sputtering, vapor deposition, plating);
  • - optional: passivation of the surface (painting, steaming, sputtering or the like).

Die 13 bis 17 zeigen eine dritte Ausführungsform der Erfindung.The 13 to 17 show a third embodiment of the invention.

13 zeigt einen Ausschnitt aus einem Wafer W mit den Metallisierungsebenen 2, der Polymerschutzschicht 3 und den in der Polymerschicht 3 liegenden Kontaktpads 5. 13 shows a section of a wafer W with the metallization levels 2 , the polymer protective layer 3 and in the polymer layer 3 lying contact pads 5 ,

Als Waferoberseite 32 ist diejenige Seite des Wafers definiert, auf welcher die Polymerschutzschicht 3 liegt. Als Waferunterseite 33 ist diejenige Seite definiert, auf welcher die Metallisierungsebenen 2 liegen.As a wafer top 32 is that side of the wafer defined on which the polymer protective layer 3 lies. As a wafer base 33 is defined that side on which the metallization levels 2 lie.

Gemäß dieser Ausführungsform wird auf der Waferoberseite 32 eine Abschirmschicht 34, welche beispielsweise aus einem metallischen Material besteht, aufgebracht. Dies geschieht, be vor die Kontaktpads geöffnet werden. Auf der Abschirmschicht 34 wird zudem eine Schutzschicht 35 aufgebracht. Dabei kann es sich beispielsweise um ein dünnes Schutzdielektrikum handeln.According to this embodiment, on the wafer top 32 a shielding layer 34 , which consists for example of a metallic material applied. This happens before the contact pads are opened. On the shielding layer 34 also becomes a protective layer 35 applied. This may be, for example, a thin protective dielectric.

Die Abschirmschicht 34 sowie die Schutzschicht 35 werden über dem gesamten Wafer aufgebracht. Es ist somit eine besonders einfache und kostengünstige Herstellung der erfindungsgemäßen Abschirmschicht möglich.The shielding layer 34 as well as the protective layer 35 are applied over the entire wafer. It is thus a particularly simple and inexpensive production of the shielding layer according to the invention possible.

Nach dem Ausbilden der Abschirmschicht werden die Kontaktlöcher 4 beispielsweise mittels Pad-Lithografie und Ätzen hergestellt, d. h., die Kontaktpads werden geöffnet. Die Abschirmschicht im Sinne der Erfindung umfasst also die Abschirmschicht 34 und/oder die Schutzschicht 35.After forming the shielding layer, the contact holes become 4 For example, produced by pad lithography and etching, ie, the contact pads are opened. The shielding layer according to the invention thus comprises the shielding layer 34 and / or the protective layer 35 ,

Anschließend kann beispielsweise ein Frontend-(FE-)Wafertest durchgeführt werden. Danach wird der Wafer abgedünnt, d. h., die Metallisierungsebenen 2 bzw. das Substrat werden abgedünnt.Subsequently, for example, a front-end (FE) wafer test can be carried out. Thereafter, the wafer is thinned, ie, the metallization levels 2 or the substrate are thinned.

Anschließend wird auf der Waferunterseite 33' des abgedünnten Wafers eine Abschirmschicht 34 sowie eventuell eine Schutzschicht 35 ausgebildet.Subsequently, on the wafer underside 33 ' of the thinned wafer, a shielding layer 34 as well as possibly a protective layer 35 educated.

Nach dem Aufbringen der Abschirmschicht 34 und der Schutzschicht 35 auf der Waferunterseite 33' des abgedünnten Wafers erfolgt das Vereinzeln der Halbleiterchips 1. In 15 ist der vereinzelte Halbleiterchip 1 dargestellt, welcher aus dem Wafer W aus 13 und 14 vereinzelt wurde.After application of the shielding layer 34 and the protective layer 35 on the wafer underside 33 ' the thinned wafer, the singulation of the semiconductor chips takes place 1 , In 15 is the isolated semiconductor chip 1 shown, which from the wafer W from 13 and 14 was isolated.

Anschließend werden die Halbleiterchips 1 je nach Bedarf beispielsweise in einem TSOP-Gehäuse 8 (16) oder einem BGA-Gehäuse 8' (17) weiter verwendet.Subsequently, the semiconductor chips 1 as required, for example in a TSOP housing 8th ( 16 ) or a BGA package 8th' ( 17 ) continue to be used.

Die 13 bis 17 zeigen unter anderem folgende Schritte:

  • – Abscheiden der Abschirmmetallisierung, bevor die Kontaktpads geöffnet werden, wobei optional zusätzlich ein dünnes Schutzdielektrikum abgeschieden werden kann;
  • – Pad-Litho;
  • – Ätzen;
  • – Frontend-(FE-)Test und Waferabdünnen;
  • – Abscheiden einer Metall- und/oder Schutzschicht auf der Waferrückseite und Vereinzeln der Chips;
  • – Montieren des Chips auf Standard-Carrier/Leadframe;
  • – Drahtbonden;
  • – Gehäusespritzgießen.
The 13 to 17 show, among other things, the following steps:
  • - depositing the Abschirmmetallisierung before the contact pads are opened, optionally optionally a thin protective dielectric can be deposited;
  • - pad litho;
  • - etching;
  • - front-end (FE) test and wafer wiping;
  • - depositing a metal and / or protection layer on the wafer back and separating the chips;
  • - mounting the chip on standard carrier / leadframe;
  • - wire bonding;
  • - Housing injection molding.

Die 13 bis 17 zeigen somit ein Verfahren zur Bearbeitung eines Wafers, wobei das Verfahren die Schritte umfasst: Ausbilden einer oberen Abschirmschicht, d. h. die Abschirmschicht 34 und die Schutzschicht 35, auf der Oberseite des Wafers (13); Öffnen der Kontaktpads auf der Oberseite des Wafers, wobei die Abschirmschicht dadurch durchbrochen wird (14), Ausbilden einer unteren Abschirmschicht auf der Unterseite des Wafers, wobei die untere Abschirmschicht aus der Abschirmschicht 34 und/oder der Schutzschicht 35 besteht; und Vereinzeln der Halbeiterchips, so dass vereinzelte Halbleiterchips 1 entstehen (15).The 13 to 17 10 thus show a method for processing a wafer, the method comprising the steps: forming an upper shielding layer, ie the shielding layer 34 and the protective layer 35 , on top of the wafer ( 13 ); Opening the contact pads on the top of the wafer, thereby breaking through the shielding layer ( 14 Forming a lower shielding layer on the underside of the wafer, the lower shielding layer being made of the shielding layer 34 and / or the protective layer 35 consists; and singulating the semiconductor chips, so that isolated semiconductor chips 1 arise ( 15 ).

Die folgenden Erläuterungen können zum besseren Verständnis der Erfindung oder von Aspekten davon beitragen:
Bisher existieren weder Produkte noch Demonstrator-Chips basierend auf PCM-/CBRAM-Technologie sondern lediglich experimentelle Realisierungen auf Waferlevel. Daher stellte sich die Frage nach einer geeigneten Packaging-Technologie bisher noch nicht.The following explanations may help to better understand the invention or aspects thereof:
So far, neither products nor demonstrator chips based on PCM / CBRAM technology exist, but only experimental realizations at wafer level. Therefore, the question of suitable packaging technology has not yet been raised.

Dem Problem von extern influenzierten Störspannungen, die die Datenintegrität eines CBRAM-Speichers gefährden könnten, wird erfindungsgemäß durch Abschirmung der externen Störfelder begegnet. Dazu werden drei unterschiedliche Ansätze vorgestellt, mit denen metallische Abschirmlagen

  • 1. auf das Chipgehäuse geklebt werden,
  • 2. von oben auf das Gehäuseäußere sowie auf der Unterseite im Gehäuseinneren liegen bzw.
  • 3. direkt auf den Chip aufgebracht werden und damit vollständig im Gehäuse liegen.
The problem of externally induced interference voltages, which could jeopardize the data integrity of a CBRAM memory, is counteracted according to the invention by shielding the external interference fields. For this purpose, three different approaches are presented, with which metallic shielding layers
  • 1. be glued to the chip housing,
  • 2. lie on top of the housing exterior as well as on the bottom inside the housing or
  • 3. be applied directly to the chip and thus lie completely in the housing.

Durch die gut leitfähigen Abschirmlagen wird zuverlässig vermieden, dass extern (z. B. im Computergehäuse) auftretende Störfelder in den Chip einkoppeln können und dort in den Leiterbahnen Spannungen influenzieren können, die den Speicherinhalt bedrohen.By the most conductive Shielding layers becomes reliable avoids interference fields that occur externally (eg in the computer housing) can couple into the chip and there in the tracks can induce tension, the threaten the memory contents.

Ein Aspekt der Erfindung ist es also, dass in herkömmliche Standard-Packages zusätzlich eine Abschirmung gegen elektrische Felder bzw. bei geeigneter Materialwahl gegen elektrische und magnetische Felder integriert wird. Diese kann in verschiedene Ausführungen erfolgen, hier sind 3 prinzipiell verschiedene Varianten skizziert:

  • 1. an der Gehäuseaußenseite angebrachte Metallplatten bzw. -folien
  • 2. z. T. auf die Mouldmasse aufgebrachte sowie z. T. im Gehäuse liegende Abschirmung
  • 3. direkt auf den Chip aufgebrachte Abschirmung.
One aspect of the invention is therefore that in conventional standard packages additionally a shield against electric fields or with a suitable choice of material against electric and magnetic fields is integrated. This can be done in different versions, here are 3 in principle different variants sketched:
  • 1. attached to the outside of the housing metal plates or foils
  • 2. z. T. applied to the molding compound and z. T. lying in the housing shield
  • 3. shielding applied directly to the chip.

Im Folgenden werden die unterschiedlichen Realisierungen der integrierten Gehäuseabschirmung anhand konkreter Ausführungsbeispiele für TSOP- bzw. BGA-Standard-Packages beschrieben:
Erste bevorzugte Ausführungsform – Gehäuse mit externer Abschirmung (s. 2 bis 5):
Bei dieser Packagingvariante wird zunächst der Standard-Verpackungsablauf durchgeführt. Damit ist diese Variante im Prinzip für ein breites Feld üblicher Chip-Verpackungstechnologien wie z. B. TSOP (Thin Small Outline Package), BGA (Ball Grid Array), Flip-Chip, CSP (Chip Ccale Package), QFP (Quad Flat Package), Multi-Chip-Packages, etc. geeignet. Anschließend wird durch Aufkleben von Metallfolien oder -blechen auf die Ober- und/oder Unterseite ein Faraday-Käfig mit der gewünschten Abschirmwirkung erzeugt. Alternativ kann die Metallabschirmung auch durch rein mechanisches Klemmen angebracht werden. In einer bevorzugten Ausführungsform werden die Metallfolien so groß gewählt, dass sie an der Seite des Gehäuses ohne Kontaktpins überstehen, so dass sie durch Umfalzen die Oberseite mit der Unterseite elektrisch verbinden, was die Abschirmwirkung deutlich verbessert. Mit einer seitlichen Kontaktfahne, bevorzugt an der oberen Schirmung, kann weiterhin durch einfaches Umbiegen dieses Metallstreifens der Erdungspin des Chips kontaktiert werden und die Abschirmung damit zum Potenzialausgleich an die Leiterbahnen der Platine angeschlossen werden.In the following, the different implementations of the integrated housing shield are described on the basis of concrete exemplary embodiments for TSOP or BGA standard packages:
First Preferred Embodiment - Housing with External Shielding (s. 2 to 5 ):
In this packaging variant, the standard packaging process is first carried out. Thus, this variant is in principle for a wide field of conventional chip packaging technologies such. TSO (Thin Small Outline Package), BGA (Ball Grid Array), Flip Chip, CSP (Chip Ccale Package), QFP (Quad Flat Package), Multi-Chip Packages, etc. are suitable. Subsequently, by adhering metal foils or sheets to the top and / or bottom, a Faraday cage with the desired shielding effect is produced. Alternatively, the metal shield can also be attached by purely mechanical clamping. In a preferred embodiment, the metal foils are chosen to be so large that they protrude on the side of the housing without contact pins, so that they electrically connect the upper side to the lower side by being folded over, which significantly improves the shielding effect. With a lateral contact lug, preferably on the upper shield, the ground pin of the chip can furthermore be contacted by simply bending over this metal strip and the shield can thus be connected to the conductor tracks of the board for potential equalization.

Wird eine nach außen hin elektrisch isolierende Oberfläche des Bauteils gewünscht, so können einseitig lackierte Metallfolien bzw. -bleche zur Abschirmung verwendet werden, oder unlackierte Bleche nachträglich durch Bedrucken oder anderweitiges Beschichten mit einer isolierenden Schutzschicht versehen werden.Becomes one outwards towards electrically insulating surface of the component desired, so can one-sided painted metal foils or sheets used for shielding be, or unpainted sheets subsequently by printing or otherwise coating provided with an insulating protective layer become.

Eine weitere besondere Ausführungsform sieht vor, dass die Abschirmlagen direkt beim Mouldprozess mit ins Gehäuse eingegossen werden, so dass kein zusätzlicher Klebevorgang erforderlich ist. Dies hat zusätzlich den Vorzug, dass die Abschirmplatte(n) jeweils in einer Vertiefung der Mouldmasse zu liegen kommen und die äußere Form des Gehäuses nicht geändert wird.A sees another particular embodiment suggest that the shielding layers cast directly into the housing during the molding process so no extra Bonding process is required. This has the additional advantage that the Shielding plate (s) each lie in a recess of the molding material come and the outer shape of the housing not changed becomes.

Zweite bevorzugte Ausführungsform – BGA-Gehäuse mit integrierter Abschirmung (s. 6 bis 12):
Bei dieser Packagingvariante wird ein Hybridansatz in dem Sinne verfolgt, dass die Abschirmmetallisierung zum Teil an der Außenseite des Gehäuses verläuft und zum anderen Teil auf dem BGA-Carrier integriert im Inneren des Gehäuses liegt. In diesem Fall wird nach dem Abdünnen und Vereinzeln des Wafers der Chip auf einen z. B. BGA-Carrier bzw. BGA-Substrat montiert, der neben den Kontaktpads eine homogene Oberflächenmetallisierung aufweist. Diese ist durch Isolations-„Rahmen" von den eigentlichen Kontakten getrennt; lediglich der Erdungspin kann mit der Carriermetallisierung zusammenfallen. Diese Metallschicht auf dem Carrier leistet die Abschirmung nach unten hin und bildet die untere Hälfte des Faraday-Käfigs.Second Preferred Embodiment - BGA package with integrated shield (s. 6 to 12 ):
In this packaging variant, a hybrid approach is followed in the sense that the Abschirmmetallisierung runs partly on the outside of the housing and the other part is integrated on the BGA carrier inside the housing. In this case is after thinning and separating the wafer, the chip on a z. B. BGA carrier or BGA substrate mounted, which in addition to the contact pads has a homogeneous surface metallization. This is separated from the actual contacts by isolation "frames", only the ground pin can coincide with the carrier metallization, which metal layer on the carrier provides the shield down and forms the lower half of the Faraday cage.

Anschließend wird der Chip durch Drahtbonden mit den Kontaktpads verbunden, um die elektrischen Anschlüsse zu den Lötball-Kontakten bzw. Balls auf der Unterseite des BGA-Carriers durchzuführen. Alternativ kann natürlich auch die Kontaktierung auf den BGA-Carrier durch Ballkontakte erfolgen (vgl. 12).Subsequently, the chip is connected by wire bonding with the contact pads to perform the electrical connections to the solder ball contacts or balls on the underside of the BGA carrier. Alternatively, it is of course also possible to make contact with the BGA carrier by means of ball contacts (cf. 12 ).

Nach dem Spritzgießen der Mouldmasse wird das Gehäuse auf der Oberseite mit Metall z. B. durch Sputtern, Bedampfen, elektrolytisch o. Ä. mit Metall beschichtet. Bevorzugterweise kontaktiert diese Metallschicht dabei den unteren Metallfilm auf dem Carrier, so dass der gesamte Chip (mit Ausnahme der schmalen Isolationsrahmen auf dem Carrier) von Metall umschlossen ist. Schließlich kann optional noch eine isolie rende bzw. passivierende Schutzschicht auf die oberste Metalllage z. B. durch Lackieren, Bedampfen, Sputtern, Bedrucken o. Ä. aufgebracht werden, welche u. U. auch bereits eine Beschriftung enthält.To injection molding The molding compound becomes the housing on the top with metal z. B. by sputtering, vapor deposition, electrolytic o. Ä. with metal coated. Preferably, this metal layer contacts the bottom metal film on the carrier, leaving the entire chip (except for the narrow isolation frames on the carrier) of Metal is enclosed. After all Optionally, an insulating or passivating protective layer on the topmost metal layer z. B. by painting, steaming, sputtering, Printing o. Ä. be applied, which u. Already a label contains.

Dritte bevorzugte Ausführungsform – Chip mit integrierter Abschirmung in verschiedenen Gehäuseformen (vgl. 13 bis 17):
Bei dieser Ausführungsform wird die Schirmung direkt auf den Chip selbst aufgebracht und liegt damit im fertigen Bauteil komplett innerhalb des Kunststoffgehäuses. Damit bietet sich diese Ausführungsform insbesondere für chemisch aggressive Umgebungen an. Ein weiterer Vorzug sind die geringen Kosten, da die Abschirmmaßnahmen auf Waferskala erfolgen können.Third Preferred Embodiment - Integrated shield chip in various package forms (cf. 13 to 17 ):
In this embodiment, the shield is applied directly to the chip itself and thus lies completely in the finished component within the plastic housing. Thus, this embodiment is particularly suitable for chemically aggressive environments. Another advantage is the low cost, since the shielding measures can be done on a wafer scale.

Das Verfahren sieht vor, auf den fertig prozessierten Wafer vor Öffnen der Polyimid-Schutzschicht über den Kontaktpads die Abschirmmetallisierung (und optional weitere isolierende Schutzschichten) homogen aufzubringen. Anschließend wird die Lithografie zur Öffnung der Kontaktpads durchgeführt und die abgeschiedenen Schichten werden lokal abgeätzt. Anschließend wird der Wafer abgedünnt und auch auf der Rückseite metallisiert (inkl. eventuell gewünschter Schutzschichten). Nach dem Vereinzeln der Chips werden diese entweder auf Leadframes (z. B. für TSOP-Gehäuse) oder BGA-Carrier o. Ä. montiert, gebondet sowie mit Mouldmasse umschlossen. (s. 16 und 17).The method provides for the shielded metallization (and optionally further insulating protective layers) to be applied homogeneously to the finished processed wafer before the polyimide protective layer is opened over the contact pads. Subsequently, the lithography is carried out to open the contact pads and the deposited layers are locally etched. Subsequently, the wafer is thinned and also metallized on the back (including any desired protective layers). After the dicing of the chips, these are either on lead frames (eg for TSOP housing) or BGA carrier o. mounted, bonded and enclosed with molding compound. (S. 16 and 17 ).

Bei geeigneter Materialwahl der Abschirmlagen, z. B. bei Verwendung ferromagnetischer Materialien wie Fe, NiFe, NiCr, „μ-Metall" etc. kann auch eine sehr gute Abschirmwirkung gegen magnetische Felder erzielt werden, weshalb die Erfindung auch für Gehäuse von MRAM-Speichern anwendbar ist.at suitable choice of material of the shielding layers, z. B. when using ferromagnetic materials such as Fe, NiFe, NiCr, "μ-metal" etc. can also be a very good shielding effect against magnetic fields can be achieved, why the invention also for housing of MRAM storage is applicable.

00
HalbleiterbauelementSemiconductor device
11
HalbleiterchipSemiconductor chip
22
Metallisierungsebenenmetallization
33
PolymerschutzschichtPolymer protective layer
44
Kontaktlöchervias
55
Kontaktpadscontact pads
66
Bondsbonds
77
Pinspins
88th
Gehäusecasing
8'8th'
BGA-GehäuseBGA package
99
GehäuseunterseiteHousing bottom
1010
GehäuseoberseiteHousing top
1111
Gehäuseseitenflächen mit PinsHousing side surfaces with pins
1212
FolienabschirmschichtFolienabschirmschicht
1313
Metallfoliemetal foil
1414
Lackschichtpaint layer
1515
Kontaktfahnecontact tag
1616
GND-PinGND pin
1717
überstehende Folienbereichesupernatant film regions
1818
Gehäusekantehousing edge
1919
BGA-SubstratBGA substrate
2020
Unterseite des BGA-Substratsbottom of the BGA substrate
2121
Kontaktlötbälle bzw. BallsContact solder balls or Balls
2222
Oberseite des BGA-Substratstop of the BGA substrate
2323
BGA-KontaktpadsBGA contact pads
2424
BGA-AbschirmschichtBGA-shielding
2525
Umverdrahtungsebenenwiring planes
2626
Ausnehmungrecess
2727
GND-BondGND Bond
2828
BGA-GehäuseabschirmschichtBGA Gehäuseabschirmschicht
2929
überstehende BGA-Substratbereichesupernatant BGA substrate areas
3030
BGA-GehäuselackschichtBGA package varnish layer
3131
Flip-Chip-LotkugelnFlip-chip solder balls
3232
Wafer-OberseiteWafer top
3333
Wafer-UnterseiteWafer underside
33'33 '
Wafer-Unterseite des abgedünnten WafersWafer underside of the thinned wafer
3434
Abschirmschichtshielding
3535
Schutzschichtprotective layer
WW
Teil eines Waferspart a wafer

Claims (20)

Halbleiterbauelement mit: – wenigstens einem Halbleiterchip (1), welcher eine Chipoberseite, eine Chipunterseite und vier Chipseitenflächen aufweist, und – einem Gehäuse (8), welches eine Gehäuseoberseite (10), eine Gehäuseunterseite (9) und vier Gehäuseseitenflächen (11) aufweist, – wobei das Gehäuse (8) den Halbleiterchip (1) im Wesentlichen vollständig umgibt, dadurch gekennzeichnet, dass wenigstens die Chipoberseite, die Chipunterseite, die Gehäuseoberseite (10) und/oder die Gehäuseunterseite (9) mit einer Abschirmschicht (12, 13, 14; 24, 28, 30; 34, 35) im Wesentlichen vollständig bedeckt oder umschlossen ist, so dass der Halbleiterchip (1) zumindest teilweise elektrisch und/oder magnetisch abgeschirmt ist.Semiconductor component comprising: - at least one semiconductor chip ( 1 ), which has a chip top, a chip bottom and four chip side surfaces, and - a housing ( 8th ), which a housing top ( 10 ), a housing bottom ( 9 ) and four housing side surfaces ( 11 ), wherein the housing ( 8th ) the semiconductor chip ( 1 ) completely completely surrounds, characterized in that at least the chip top side, the chip bottom side, the top side of the housing ( 10 ) and / or the housing bottom ( 9 ) with a shielding layer ( 12 . 13 . 14 ; 24 . 28 . 30 ; 34 . 35 ) is substantially completely covered or enclosed, so that the semiconductor chip ( 1 ) is at least partially electrically and / or magnetically shielded. Halbleiterbauelement gemäß Anspruch 1, dadurch gekennzeichnet, dass der Halbleiterchip (1) ein CBRAM- oder PMC-Speicherbaustein ist.Semiconductor component according to Claim 1, characterized in that the semiconductor chip ( 1 ) is a CBRAM or PMC memory device. Halbleiterbauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, – dass das Gehäuse (8) ein TSOP-Gehäuse ist, – wobei an zwei der vier Gehäuseseitenflächen (11) Pins (7) zur Kontaktierung des Halbleiterchips (1) austreten, und – wobei die Gehäuseober- und -unterseite (10, 9) sowie die zwei Gehäuseseitenflächen (11) ohne Pins mit der Abschirmschicht (12, 13, 14) im Wesentlichen vollständig bedeckt sind.Semiconductor component according to one of the preceding claims, characterized in that - the housing ( 8th ) is a TSOP housing, wherein - on two of the four housing side surfaces ( 11 ) Pins ( 7 ) for contacting the semiconductor chip ( 1 ), and - wherein the housing top and bottom side ( 10 . 9 ) as well as the two housing side surfaces ( 11 ) without pins with the shielding layer ( 12 . 13 . 14 ) are substantially completely covered. Halbleiterbauelement gemäß Anspruch 1, dadurch gekennzeichnet, dass ein Pin als GND-Pin (GND) ausgebildet ist, wobei zwischen dem GND-Pin (GND) und der Abschirmschicht (12, 13, 14) ein elektrischer Kontakt ausgebildet ist.Semiconductor component according to claim 1, characterized in that a pin is designed as a GND pin (GND), wherein between the GND pin (GND) and the shielding layer ( 12 . 13 . 14 ) An electrical contact is formed. Halbleiterbauelement gemäß Anspruch 4, dadurch gekennzeichnet, dass die Abschirmschicht (12, 13, 14) einen umfalzbaren Vorsprung (15) aufweist, der nach Aufbringen der Abschirmschicht (12, 13, 14) durch Umfalzen mit dem GND-Pin kontaktierbar ist.Semiconductor component according to Claim 4, characterized in that the shielding layer ( 12 . 13 . 14 ) a rollable projection ( 15 ), which after application of the shielding layer ( 12 . 13 . 14 ) is contactable by crimping with the GND pin. Halbleiterbauelement nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass die Abschirmschicht (12, 13, 14) an der Gehäuseoberseite (10) und an der Gehäuseunterseite (9) jeweils durch eine Abschirmfolie gebildet wird, welche am Gehäuse durch Aufkleben oder mechanisches Klemmen fixiert ist.Semiconductor component according to one of Claims 3 to 5, characterized in that the shielding layer ( 12 . 13 . 14 ) on the upper side of the housing ( 10 ) and on the underside of the housing ( 9 ) is formed in each case by a shielding film, which is fixed to the housing by gluing or mechanical clamping. Halbleiterbauelement gemäß Anspruch 6, dadurch gekennzeichnet, dass die Abschirmfolie (12, 13, 14) der Gehäuseoberseite (10) und/oder der Gehäuseunterseite (9) über wenigstens eine Kante des Gehäuses (8) und die an die Gehäuseoberseite (10) und/oder Gehäuseunterseite (9) angrenzende Gehäuseseitenfläche (11) ohne Pins umgefalzt ist, so dass wenigstens eine Gehäuseseitenfläche (11) und die Gehäuseoberseite (10) und/oder Gehäuseunterseite (9) mit einer einzelnen Abschirmfolie bedeckt und somit abgeschirmt sind.Semiconductor component according to Claim 6, characterized in that the shielding film ( 12 . 13 . 14 ) of the housing top ( 10 ) and / or the housing bottom ( 9 ) over at least one edge of the housing ( 8th ) and the to the housing top ( 10 ) and / or housing bottom ( 9 ) adjacent housing side surface ( 11 ) is folded over without pins, so that at least one housing side surface ( 11 ) and the housing top ( 10 ) and / or housing bottom ( 9 ) are covered with a single shielding film and thus shielded. Halbleiterbauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Abschirmschicht im Gehäuse (8) integriert ist und innerhalb des Gehäuses (8) so verläuft, dass der Halbleiterchip (1) im Wesentlichen vollständig umschlossen ist.Semiconductor component according to one of the preceding claims, characterized in that the shielding layer in the housing ( 8th ) and within the housing ( 8th ) runs so that the semiconductor chip ( 1 ) is substantially completely enclosed. Halbleiterbauelement gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, – dass das Halbleiterbauelement (1) ein BGA-Substrat (19) umfasst, auf dessen einen Seite (22) der Halbleiterchip und dessen anderen Seite (20) Kontaktlötbälle (21) angeordnet sind, – wobei die Abschirmschicht (24) zwischen dem BGA-Substrat (19) und dem Halbleiterchip (1) liegt.Semiconductor component according to Claim 1 or 2, characterized in that - the semiconductor component ( 1 ) a BGA substrate ( 19 ) on one side ( 22 ) the semiconductor chip and its other side ( 20 ) Contact solder balls ( 21 ) are arranged, - wherein the shielding layer ( 24 ) between the BGA substrate ( 19 ) and the semiconductor chip ( 1 ) lies. Halbleiterbauelement gemäß Anspruch 9, dadurch gekennzeichnet, dass – dass das BGA-Substrat (19) auf der Seite (22), auf welcher der Halbleiterchip (1) angeordnet ist, Kontaktpads (23) zur Kontaktierung von Bonds (6') des Halbleiterchips (1) mit dem BGA-Substrat (19) aufweist, – wobei die Abschirmschicht (24) das BGA-Substrat (19) auf der Seite (22), auf welcher der Halbleiterchip (1) angeordnet ist, im Wesentlichen vollständig bedeckt, und – wobei die Abschirmschicht (24) Unterbrechungen (26) aufweist an den Stellen der Kontaktpads (23).Semiconductor component according to claim 9, characterized in that - that the BGA substrate ( 19 ) on the website ( 22 ) on which the semiconductor chip ( 1 ), contact pads ( 23 ) for contacting bonds ( 6 ' ) of the semiconductor chip ( 1 ) with the BGA substrate ( 19 ), wherein the shielding layer ( 24 ) the BGA substrate ( 19 ) on the website ( 22 ) on which the semiconductor chip ( 1 ), is substantially completely covered, and - wherein the shielding layer ( 24 ) Interruptions ( 26 ) has at the locations of the contact pads ( 23 ). Halbleiterbauelement gemäß Anspruch 9 oder 10, dadurch gekennzeichnet, – dass das Gehäuse (8') den auf dem BGA-Substrat (19) angeordneten Halbleiterchip (1) im Wesentlichen vollständig umschließt, und – dass die Gehäuseoberseite und/oder die Gehäuseseitenflächen im Wesentlichen vollständig von einer weiteren Abschirmschicht (28, 30) bedeckt oder umschlossen sind.Semiconductor component according to Claim 9 or 10, characterized in that - the housing ( 8th' ) on the BGA substrate ( 19 ) arranged semiconductor chip ( 1 ) substantially completely encloses, and - that the housing top side and / or the housing side surfaces substantially completely from another shielding layer ( 28 . 30 ) are covered or enclosed. Halbleiterbauelement gemäß einem der vorstehenden Ansprüche 9 bis 11, dadurch gekennzeichnet, dass zwischen der zwischen Halbleiterchip (1) und BGA-Substrat (19) angeordneten Abschirmschicht (24) und der weiteren Abschirmschicht (28, 30) ein elektrischer Kontakt besteht.Semiconductor component according to one of the preceding claims 9 to 11, characterized in that between the semiconductor chip ( 1 ) and BGA substrate ( 19 ) arranged shielding layer ( 24 ) and the further shielding layer ( 28 . 30 ) there is an electrical contact. Halbleiterbauelement gemäß Anspruch 12, dadurch gekennzeichnet, – dass das BGA-Substrat (19) überstehende Bereiche (29) aufweist, welche nicht vom Gehäuse (8') abgedeckt sind, – wobei die überstehenden Bereiche (29) zumindest teilweise von der Abschirmschicht (24) bedeckt sind, und – wobei die weitere Abschirmschicht (28, 30) die überstehenden Bereiche (29) mit der Abschirmschicht (24) bedeckt, so dass der elektrische Kontakt im Bereich (29) der überstehenden Bereiche ausgebildet ist.Semiconductor component according to claim 12, characterized in that - the BGA substrate ( 19 ) protruding areas ( 29 ), which are not from the housing ( 8th' ), the overhanging areas ( 29 ) at least partially from the shielding layer ( 24 ), and - wherein the further shielding layer ( 28 . 30 ) the protruding areas ( 29 ) with the shielding layer ( 24 ), so that the electrical contact in the area ( 29 ) of the protruding areas is formed. Halbleiterbauelement gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Abschirmschicht (34, 35) die Chipoberseite und -unterseite bedeckt, wobei die Abschirmschicht (34, 35) an Kontaktlöchern des Halbleiterchips (1) unterbrochen ist.Semiconductor component according to Claim 1 or 2, characterized in that the shielding layer ( 34 . 35 ) covers the chip top and bottom, the shield layer ( 34 . 35 ) at contact holes of the semiconductor chip ( 1 ) is interrupted. Halbleiterbauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Abschirmschicht (12, 13, 14; 24, 28, 30; 34, 35) aus einem metallischen Material besteht, insbesondere aus Aluminium, Kupfer, Nickel und/oder Silber.Semiconductor component according to one of the preceding claims, characterized in that the shielding layer ( 12 . 13 . 14 ; 24 . 28 . 30 ; 34 . 35 ) consists of a metallic material, in particular of aluminum, copper, nickel and / or silver. Halbleiterbauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Abschirmschicht (12, 13, 14; 24, 28, 30; 34, 35) aus einem magnetischen metallischen Material besteht, insbesondere aus Eisen, Nickel, Kobalt und/oder aus geeigneten Legierungen.Semiconductor component according to one of the preceding claims, characterized in that the shielding layer ( 12 . 13 . 14 ; 24 . 28 . 30 ; 34 . 35 ) consists of a magnetic metallic material, in particular of iron, nickel, cobalt and / or of suitable alloys. Halbleiterbauelement gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Abschirmschicht eine Schutzschicht (14, 30, 35), insbesondere Lackschicht, aufweist.Semiconductor component according to one of the preceding claims, characterized in that the shielding layer has a protective layer ( 14 . 30 . 35 ), in particular lacquer layer. Verfahren zur Bearbeitung eines Wafers (W) mit darin ausgebildeten Halbleiterchips (1), wobei das Verfahren die folgenden Schritte umfasst: – Ausbilden einer oberen Abschirmschicht (34, 35) auf der Oberseite des Wafers (W), – Öffnen der Kontaktpads (5) auf der Oberseite des Wafers, wobei die Abschirmschicht (34, 35) dadurch durchbrochen wird, – Ausbilden einer unteren Abschirmschicht (34, 35) auf der Unterseite des Wafers, – Vereinzeln der Halbeiterchips.Method for processing a wafer (W) with semiconductor chips formed therein ( 1 ), the method comprising the following steps: - forming an upper shielding layer ( 34 . 35 ) on the top side of the wafer (W), - Opening the contact pads ( 5 ) on the top of the wafer, the shielding layer ( 34 . 35 ), thereby forming a lower shielding layer ( 34 . 35 ) on the underside of the wafer, - Separating the semiconductor chips. Verfahren zur Abschirmung eines Halbleiterbauelements mit einem Gehäuse (8), wobei das Verfahren die folgenden Schritte umfasst: – Aufkleben einer Abschirmfolie (12, 13, 14) auf die Gehäuseober- (10) und/oder -unterseite (9), wobei die Abschirmfolie (12, 13, 14) über die Gehäuseober- und/oder -unterseite übersteht und so überstehende Folienbereiche (17) bildet, – Umfalzen der überstehenden Folienbereiche (17) in Richtung der Seitenflächen (11) des Gehäuses, so dass die Seitenflächen mit der Abschirmfolie (12, 13, 14) beklebt werden.Method for shielding a semiconductor device with a housing ( 8th ), the method comprising the following steps: adhering a shielding film ( 12 . 13 . 14 ) on the housing top ( 10 ) and / or underside ( 9 ), wherein the shielding foil ( 12 . 13 . 14 ) protrudes beyond the upper and / or lower side of the housing and thus protruding film areas ( 17 ), - crimping the projecting film areas ( 17 ) in the direction of the side surfaces ( 11 ) of the housing, so that the side surfaces with the shielding ( 12 . 13 . 14 ) are pasted. Verfahren nach einem der Ansprüche 18 oder 19, dadurch gekennzeichnet, dass die Abschirmschicht oder Abschirmfolie eine Schutzschicht (14) umfasst.Method according to one of claims 18 or 19, characterized in that the shielding or shielding film, a protective layer ( 14 ).
DE102004040503A 2004-08-20 2004-08-20 Semiconductor element such as a conductive bridging RAM has chip in housing with screening layer on chip and housing for electric and or magnetic shielding Ceased DE102004040503A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102004040503A DE102004040503A1 (en) 2004-08-20 2004-08-20 Semiconductor element such as a conductive bridging RAM has chip in housing with screening layer on chip and housing for electric and or magnetic shielding

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004040503A DE102004040503A1 (en) 2004-08-20 2004-08-20 Semiconductor element such as a conductive bridging RAM has chip in housing with screening layer on chip and housing for electric and or magnetic shielding

Publications (1)

Publication Number Publication Date
DE102004040503A1 true DE102004040503A1 (en) 2006-02-23

Family

ID=35721538

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004040503A Ceased DE102004040503A1 (en) 2004-08-20 2004-08-20 Semiconductor element such as a conductive bridging RAM has chip in housing with screening layer on chip and housing for electric and or magnetic shielding

Country Status (1)

Country Link
DE (1) DE102004040503A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10347826B1 (en) 2018-01-08 2019-07-09 Globalfoundries Singapore Pte. Ltd. STT-MRAM flip-chip magnetic shielding and method for producing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679975A (en) * 1995-12-18 1997-10-21 Integrated Device Technology, Inc. Conductive encapsulating shield for an integrated circuit
DE19916636A1 (en) * 1999-04-13 2000-06-29 Siemens Ag Semiconductor chip with ferromagnetic screen
EP1263043A1 (en) * 2001-05-30 2002-12-04 Alcatel Electronic element with a shielding

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679975A (en) * 1995-12-18 1997-10-21 Integrated Device Technology, Inc. Conductive encapsulating shield for an integrated circuit
DE19916636A1 (en) * 1999-04-13 2000-06-29 Siemens Ag Semiconductor chip with ferromagnetic screen
EP1263043A1 (en) * 2001-05-30 2002-12-04 Alcatel Electronic element with a shielding

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10347826B1 (en) 2018-01-08 2019-07-09 Globalfoundries Singapore Pte. Ltd. STT-MRAM flip-chip magnetic shielding and method for producing the same
DE102018203380A1 (en) * 2018-01-08 2019-07-11 Globalfoundries Singapore Pte. Ltd. Magnetic SST-MRAM chip shield and method of making the same
DE102018203380B4 (en) 2018-01-08 2024-03-28 Globalfoundries Singapore Pte. Ltd. Magnetic SST MRAM chip shield

Similar Documents

Publication Publication Date Title
DE10201781B4 (en) High frequency power device and high frequency power module and method of making the same
DE10045043B4 (en) Semiconductor component and method for its production
DE10234951B4 (en) Process for the production of semiconductor circuit modules
DE112005002369T5 (en) A method of manufacturing a semiconductor package and structure thereof
DE102020108851B4 (en) THE-TO-WIRE CONNECTION IN THE PACKAGING OF A MOLDED SEMICONDUCTOR HOUSING AND METHOD FOR ITS MANUFACTURE
DE102007009521B4 (en) Component and method for its production
DE102014102118A1 (en) Semiconductor device
DE10147955A1 (en) Semiconductor device
DE102006037538A1 (en) Electronic component or component stack and method for producing a component
WO2006021191A1 (en) Planar circuit semiconductor assembly comprising a semiconductor chip
DE112007003208T5 (en) A semiconductor package
CH713241A2 (en) Current sensor and method of making a current sensor.
DE102009035920A1 (en) Semiconductor device
DE102006003137A1 (en) Electronic package for mobile telephone, has encapsulating medium e.g. epoxy resin, to connect upper and lower substrates such that substrates engage with one another and encapsulate electronic components
DE102009017853A1 (en) Semiconductor device and method
DE102009035623B4 (en) A method of manufacturing a semiconductor device, integrated power package assembly, integrated power semiconductor package, and semiconductor package manufacturing method
DE10031951A1 (en) Multiple chip semiconducting module has adhesive layers with openings coinciding with contact points, conducting bodies for connecting between first and second chip contact points
DE10336747A1 (en) Semiconductor component used as a power transistor comprises a layer structure with a semiconductor chip, a support for the chip and an electrically insulating layer made from nano-particles of an electrically insulating material
DE102013219780A1 (en) Power semiconductor module and method for producing a power semiconductor module
DE102018103979A1 (en) An assembly comprising a carrier device having a chip and a component mounted through an aperture
DE102006006825A1 (en) Semiconductor component e.g. ball grid array semiconductor component, has semiconductor chip with protective casing, and soldering ball arranged in recess of electrical insulating layer and connected with connecting carrier
DE102013103351A1 (en) ELECTRONIC MODULE
DE10250634B4 (en) Semiconductor structure with compliant interconnecting element and method of making the same
DE102016115722A1 (en) Potted leadframe housing and method of making the same
DE102004040503A1 (en) Semiconductor element such as a conductive bridging RAM has chip in housing with screening layer on chip and housing for electric and or magnetic shielding

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection